JP6855829B2

JP6855829B2 - 複数相ドライバ装置および３相ドライバ装置

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Publication number: JP6855829B2
Application number: JP2017027165A
Authority: JP
Inventors: 航富田
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2016-12-16
Filing date: 2017-02-16
Publication date: 2021-04-07
Anticipated expiration: 2037-02-16
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Description

本発明は複数相ドライバ装置および３相ドライバ装置に関し、特に複数または３つの半導体スイッチをそれぞれ駆動することができる複数または３つの相ドライバ回路を備えて１チップに集積化された複数相ドライバ装置および３相ドライバ装置に関する。

電力を制御する装置として、半導体スイッチとそのドライバ装置（制御ＩＣ：Integrated Circuit）とを内蔵したＩＰＭ（Intelligent Power Module）と呼ばれるインテリジェント型パワーデバイスが知られている。ＩＰＭは、小型化、高効率化、低ノイズ化、長寿命化、高信頼性化が要求されるモータ駆動装置や電源装置などの幅広い分野の装置に使用されている。このＩＰＭの中には、３相分の半導体スイッチおよびそのドライバ装置を収容したものがある。半導体スイッチは、ＩＧＢＴ（Insulated Gate Bipolar Transistor）が主として用いられている。

図７は一般的な３相分の半導体スイッチおよびそのドライバ装置を含むＩＰＭを示した図である。このＩＰＭは、ドライバ装置として３相１チップ版ゲートドライバＩＣ１００を備え、半導体スイッチとしてＸ相のＩＧＢＴ１１０ｘ、Ｙ相のＩＧＢＴ１１０ｙおよびＺ相のＩＧＢＴ１１０ｚを備えている。

３相１チップ版ゲートドライバＩＣ１００は、その内部にゲート信号ＶＯＵＴｘ，ＶＯＵＴｙ，ＶＯＵＴｚをそれぞれ生成するためのＸ相ドライブ回路、Ｙ相ドライブ回路およびＺ相ドライブ回路を備えている。ゲート信号ＶＯＵＴｘは、Ｘ相のＩＧＢＴ１１０ｘのゲートに出力され、ゲート信号ＶＯＵＴｙは、Ｙ相のＩＧＢＴ１１０ｙのゲートに出力され、ゲート信号ＶＯＵＴｚは、Ｚ相のＩＧＢＴ１１０ｚのゲートに出力される。３相１チップ版ゲートドライバＩＣ１００は、また、ＩＧＢＴ１１０ｘ，１１０ｙ，１１０ｚの過電流、短絡、電源電圧低下、過熱などの異常要因を検出してＩＧＢＴ１１０ｘ，１１０ｙ，１１０ｚの動作を停止させる保護機能を備えている。

ここで、３相１チップ版ゲートドライバＩＣ１００が備えるＸ相ドライブ回路、Ｙ相ドライブ回路およびＺ相ドライブ回路は、いずれの回路も回路構成およびパラメータが等価である。このため、Ｘ相ドライブ回路、Ｙ相ドライブ回路およびＺ相ドライブ回路は、ＩＧＢＴ１１０ｘ，１１０ｙ，１１０ｚのゲートに出力するゲート信号ＶＯＵＴｘ，ＶＯＵＴｙ，ＶＯＵＴｚの供給能力が基本的に等しい。

しかし、Ｘ相ドライブ回路、Ｙ相ドライブ回路およびＺ相ドライブ回路は、それぞれ同じパターンで製作しているが、チップ面内のレイアウトや素子特性のばらつきの関係で必ずしもまったく同じ条件で動作しているわけではない。このような相間のアンバランスは、ＩＧＢＴ１１０ｘ，１１０ｙ，１１０ｚのゲートに対するソース電流またはシンク電流の電流値が小さい場合には、それほど問題になることはない。

しかし、近年のＩＰＭでは、ＩＧＢＴのゲート容量が増加してきており、Ｘ相ドライブ回路、Ｙ相ドライブ回路およびＺ相ドライブ回路の駆動能力が増加傾向にある。このため、ソース電流またはシンク電流の電流値が飛躍的に増加してきており、アンペアオーダーの大電流が流れる場合には、各相で流れる電流値の差も大きくなり、これが相間のアンバランスを大きくしている。

このようなアンバランスを低減させる方法の１つとして特許文献１に記載の技術が知られている。この特許文献１は、３台のユニットを並列運転するときにそれぞれの出力電流のバランスをとるようにしたものであり、自ユニットの出力電流と全ユニットの出力電流の平均値との偏差量に応じてＩＧＢＴのオンパルスの立ち上がりを遅延させることで実現している。このために、特許文献１に記載の技術では、各ユニットが電流検出器、出力電流偏差検出回路、電流偏差絶対値回路およびオン信号遅延回路を有している。

特開２０１３−２４０２５２号公報

しかしながら、特許文献１に記載の技術は、各ユニット間のアンバランスを低減させるために、それぞれのユニットが多くの回路を必要とするため、回路規模が大きくなるという問題点があった。

本発明はこのような点に鑑みてなされたものであり、回路規模を大きくすることなしに、各相の出力電流のアンバランスを低減させることができる複数相ドライバ装置および３相ドライバ装置を提供することを目的とする。

本発明では、上記の課題を解決するために、１つの第１のタイプの相ドライブ回路と、複数の第２のタイプの相ドライブ回路とを備えた複数相ドライバ装置が提供される。この複数相ドライバ装置の第１のタイプの相ドライブ回路は、複数の半導体スイッチの１つのゲートに供給する第１のソース電流をモニタする第１のモニタ用トランジスタと、第１のモニタ用トランジスタに流れる電流を第１の電圧に変換し基準電圧として出力する第１のモニタ用抵抗とを有している。複数相ドライバ装置の第２のタイプの相ドライブ回路は、半導体スイッチの残りの１つのゲートに供給する第２のソース電流をモニタする第２のモニタ用トランジスタと、第２のモニタ用トランジスタに流れる電流を第２の電圧に変換する第２のモニタ用抵抗と、基準電圧と第２の電圧とを比較するコンパレータと、コンパレータの出力に応じて第２のソース電流に第１の調整電流を加える第１の調整用トランジスタとを有している。

本発明では、また、第１の半導体スイッチを駆動する第１の相ドライブ回路と、第２の半導体スイッチを駆動する第２の相ドライブ回路と、第３の半導体スイッチを駆動する第３の相ドライブ回路とを備えた３相ドライバ装置が提供される。この３相ドライバ装置において、第１の相ドライブ回路は、第１の半導体スイッチのゲートに供給する第１のソース電流をモニタする第１のモニタ用トランジスタと、第１のモニタ用トランジスタに流れる電流を第１の電圧に変換し基準電圧として出力する第１のモニタ用抵抗とを有している。第２の相ドライブ回路は、第２の半導体スイッチのゲートに供給する第２のソース電流をモニタする第２のモニタ用トランジスタと、第２のモニタ用トランジスタに流れる電流を第２の電圧に変換する第２のモニタ用抵抗と、基準電圧と第２の電圧とを比較する第１のコンパレータと、第１のコンパレータの出力に応じて第１の調整電流を第２のソース電流に加える第１の調整用トランジスタとを有している。そして、第３の相ドライブ回路は、第３の半導体スイッチのゲートに供給する第３のソース電流をモニタする第３のモニタ用トランジスタと、第３のモニタ用トランジスタに流れる電流を第３の電圧に変換する第３のモニタ用抵抗と、基準電圧と第３の電圧とを比較する第２のコンパレータと、第２のコンパレータの出力に応じて第２の調整電流を第３のソース電流に加える第２の調整用トランジスタとを有している。

上記構成の複数相ドライバ装置および３相ドライバ装置は、第１の相ドライブ回路の第１のソース電流に、他の相ドライブ回路のソース電流をそれぞれ合せるので、簡単な構成で各相のソース電流のアンバランスを低減できるという利点がある。また、所望のソース電流が得られない場合、基準となる第１のソース電流を調整するだけで、他のソース電流も追従して調整されるという利点がある。

第１の実施の形態に係るＩＰＭの構成例を示す図である。第１の実施の形態に係るＩＰＭに用いられる３相１チップ版ゲートドライバＩＣのＸ相ドライブ回路の具体例を示す回路図である。第１の実施の形態に係るＩＰＭに用いられる３相１チップ版ゲートドライバＩＣのＹ相ドライブ回路の具体例を示す回路図である。第１の実施の形態に係るＩＰＭに用いられる３相１チップ版ゲートドライバＩＣのＺ相ドライブ回路の具体例を示す回路図である。第２の実施の形態に係るＩＰＭに用いられる３相１チップ版ゲートドライバＩＣのＹ相ドライブ回路の具体例を示す回路図および出力電流増加制御の説明図である。第２の実施の形態に係るＩＰＭに用いられる３相１チップ版ゲートドライバＩＣのＹ相ドライブ回路の具体例を示す回路図および出力電流減少制御の説明図である。一般的な３相分の半導体スイッチおよびそのドライバ装置を含むＩＰＭを示した図である。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。
図１は第１の実施の形態に係るＩＰＭの構成例を示す図である。
この実施の形態のＩＰＭは、３相ドライバ装置として３相１チップ版ゲートドライバＩＣ１０を備え、半導体スイッチとしてＸ相のＩＧＢＴ２０ｘ、Ｙ相のＩＧＢＴ２０ｙおよびＺ相のＩＧＢＴ２０ｚを備えている。

３相１チップ版ゲートドライバＩＣ１０は、その内部に、Ｘ相のＩＧＢＴ２０ｘを駆動するＸ相ドライブ回路１０ｘと、Ｙ相のＩＧＢＴ２０ｙを駆動するＹ相ドライブ回路１０ｙと、Ｚ相のＩＧＢＴ２０ｚを駆動するＺ相ドライブ回路１０ｚとを備えている。Ｘ相ドライブ回路１０ｘは、第１のタイプの相ドライブ回路を成し、Ｙ相ドライブ回路１０ｙおよびＺ相ドライブ回路１０ｚは、それぞれ同じ第２のタイプの相ドライブ回路を成している。

Ｘ相ドライブ回路１０ｘは、Ｘ相のＩＧＢＴ２０ｘにゲート信号ＶＯＵＴｘを出力するとともに、そのときにＩＧＢＴ２０ｘのゲートに流れるソース電流（出力電流）に相当する電圧を基準電圧ＶＭｘとして出力する。

Ｙ相ドライブ回路１０ｙは、Ｙ相のＩＧＢＴ２０ｙにゲート信号ＶＯＵＴｙを出力する。このとき、Ｙ相ドライブ回路１０ｙは、基準電圧ＶＭｘを入力し、ＩＧＢＴ２０ｙのゲートに流れるソース電流に相当する電圧との比較に応じてゲートに流れるソース電流を調整する。これにより、Ｙ相のＩＧＢＴ２０ｙのゲートに流れるソース電流は、Ｘ相のＩＧＢＴ２０ｘのゲートに流れるソース電流にほぼ等しくなる。

Ｚ相ドライブ回路１０ｚは、Ｚ相のＩＧＢＴ２０ｚにゲート信号ＶＯＵＴｚを出力する。このとき、Ｚ相ドライブ回路１０ｚは、基準電圧ＶＭｘを入力し、ＩＧＢＴ２０ｚのゲートに流れるソース電流に相当する電圧との比較に応じてゲートに流れるソース電流を調整する。これにより、Ｚ相のＩＧＢＴ２０ｚのゲートに流れるソース電流は、Ｘ相のＩＧＢＴ２０ｘのゲートに流れるソース電流にほぼ等しくなる。

ここで、ＩＧＢＴ２０ｘ，２０ｙ，２０ｚのコレクタは、たとえば３相誘導モータの固定子巻線の一端にそれぞれ接続され、エミッタはともに結線される。これにより、３相誘導モータの始動時に、ＩＧＢＴ２０ｘ，２０ｙ，２０ｚは、ゲート信号ＶＯＵＴｘ，ＶＯＵＴｙ，ＶＯＵＴｚが印加されてオンされることにより、固定子巻線をスター結線することができる。

このとき、ＩＧＢＴ２０ｘ，２０ｙ，２０ｚは、それぞれほぼ等しいソース電流がゲートに供給されるので、各相の出力電流のアンバランスがない。ここで、３相誘導モータは、その固定子巻線の他端に三相交流電圧が印加されることにより、回転を開始する。

３相誘導モータが規定の回転速度まで加速すると、ＩＧＢＴ２０ｘ，２０ｙ，２０ｚは、それぞれゲート信号ＶＯＵＴｘ，ＶＯＵＴｙ，ＶＯＵＴｚの印加が断たれることで同時にオフされる。その後、３相誘導モータは、その固定子巻線が他の半導体スイッチを用いてデルタ結線に切り替えて運転される。

図２は第１の実施の形態に係るＩＰＭに用いられる３相１チップ版ゲートドライバＩＣのＸ相ドライブ回路の具体例を示す回路図である。
Ｘ相ドライブ回路１０ｘは、オペアンプＯＰｘを有し、その非反転入力にＩＧＢＴ２０ｘをオン制御する信号ＶＲＥＦｘが入力されている。オペアンプＯＰｘの出力は、ＮチャネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）（以下、ＮＭＯＳトランジスタという）ＭＮ１ｘのゲートに接続されている。ＮＭＯＳトランジスタＭＮ１ｘのソースは、抵抗Ｒｘの一端に接続され、抵抗Ｒｘの他端は、グランドに接続されている。

ＮＭＯＳトランジスタＭＮ１ｘのドレインは、ＰチャネルＭＯＳＦＥＴ（以下、ＰＭＯＳトランジスタという）ＭＰ１ｘのドレインおよびゲートに接続され、ＰＭＯＳトランジスタＭＰ１ｘのソースは、電源に接続されている。ＰＭＯＳトランジスタＭＰ１ｘのドレインおよびゲートは、ＰＭＯＳトランジスタＭＰ２ｘのゲートに接続され、ＰＭＯＳトランジスタＭＰ２ｘのソースは、電源に接続されている。このＰＭＯＳトランジスタＭＰ２ｘは、ＰＭＯＳトランジスタＭＰ１ｘとともにカレントミラー回路を構成している。

ＰＭＯＳトランジスタＭＰ２ｘのドレインは、ＮＭＯＳトランジスタＭＮ２ｘのドレインに接続されている。ＮＭＯＳトランジスタＭＮ２ｘのゲートは、ＩＧＢＴ２０ｘをオフ制御する信号ＶＮｘが入力される入力端子を構成し、ソースは、グランドに接続されている。ＰＭＯＳトランジスタＭＰ２ｘのドレインとＮＭＯＳトランジスタＭＮ２ｘのドレインとの接続点は、このＸ相ドライブ回路１０ｘの出力端子３０ｘに接続され、この出力端子３０ｘは、ＩＧＢＴ２０ｘのゲートに接続される。

このＸ相ドライブ回路１０ｘは、また、ＰＭＯＳトランジスタＭＰ１ｘとともにカレントミラー回路を構成するＰＭＯＳトランジスタＭＰＭｘを有している。ＰＭＯＳトランジスタＭＰＭｘのゲートは、ＰＭＯＳトランジスタＭＰ１ｘのドレインおよびゲートに接続され、ソースは電源に接続され、ドレインは抵抗ＲＭｘの一端に接続されている。抵抗ＲＭｘの他端は、グランドに接続されている。ＰＭＯＳトランジスタＭＰＭｘのドレインと抵抗ＲＭｘとの接続点は、このＸ相ドライブ回路１０ｘの出力電流に相当する電圧を基準電圧ＶＭｘとして出力する出力端子４０ｘに接続されている。

Ｘ相ドライブ回路１０ｘにおいて、ＩＧＢＴ２０ｘをオン制御する信号ＶＲＥＦｘが入力された場合について説明する。まず、オペアンプＯＰｘは、信号ＶＲＥＦｘの電圧と抵抗Ｒｘの端子電圧とを比較し、抵抗Ｒｘの端子電圧を信号ＶＲＥＦｘの電圧に等しくなるように制御する。抵抗Ｒｘの端子電圧が信号ＶＲＥＦｘの電圧に固定されることにより、ＮＭＯＳトランジスタＭＮ１ｘおよび抵抗Ｒｘには、一定の電流が流れることになる。したがって、オペアンプＯＰｘ、ＮＭＯＳトランジスタＭＮ１ｘおよび抵抗Ｒｘは、定電流源を構成する。

このようにして作られた一定の電流は、カレントミラー回路のＰＭＯＳトランジスタＭＰ１ｘに入力され、ＰＭＯＳトランジスタＭＰ２ｘからは、その定電流源の電流値に比例した電流ＩＯＵＴｘが出力される。この電流ＩＯＵＴｘは、ＰＭＯＳトランジスタＭＰ１ｘとＰＭＯＳトランジスタＭＰ２ｘとのサイズ比（カレントミラー比）を適宜選択することによって所望の出力電流値を得ることができる。この電流ＩＯＵＴｘは、ＩＧＢＴ２０ｘを駆動するソース電流となり、ゲート信号ＶＯＵＴｘとしてＩＧＢＴ２０ｘのゲートに供給される。

この電流ＩＯＵＴｘは、ＰＭＯＳトランジスタＭＰＭｘおよび抵抗ＲＭｘによってモニタされている。すなわち、ＰＭＯＳトランジスタＭＰＭｘには、カレントミラー回路のＰＭＯＳトランジスタＭＰ１ｘに入力される定電流源の電流値に比例し、かつ、電流ＩＯＵＴｘに比例した電流ＩＭｘが流れる。このため、出力端子４０ｘには、抵抗ＲＭｘの端子電圧が基準電圧ＶＭｘ（＝ＩＭｘ×ＲＭｘ）として出力される。

Ｘ相ドライブ回路１０ｘにおいて、ＩＧＢＴ２０ｘをオフ制御する信号ＶＮｘが入力された場合、ＮＭＯＳトランジスタＭＮ２ｘがオンする。これにより、ＩＧＢＴ２０ｘのゲートがグランドに接続され、ＩＧＢＴ２０ｘのゲートからシンク電流が引き込まれ、ＩＧＢＴ２０ｘのゲート容量に充電されていた電荷が放電される。

図３は第１の実施の形態に係るＩＰＭに用いられる３相１チップ版ゲートドライバＩＣのＹ相ドライブ回路の具体例を示す回路図である。
Ｙ相ドライブ回路１０ｙにおいて、信号ＶＲＥＦｙを入力するオペアンプＯＰｙ、ＮＭＯＳトランジスタＭＮ１ｙおよび抵抗Ｒｙにより定電流源を構成する回路構成は、Ｘ相ドライブ回路１０ｘの回路構成と同じである。同様に、ＰＭＯＳトランジスタＭＰ１ｙ，ＭＰ２ｙによるカレントミラー回路の構成、および、ソース電流をモニタするＰＭＯＳトランジスタＭＰＭｙおよび抵抗ＲＭｙの回路構成も、Ｘ相ドライブ回路１０ｘの回路構成と同じである。さらに、信号ＶＮｙを受けてＮＭＯＳトランジスタＭＮ２ｙがシンク電流を流す回路構成についても、Ｘ相ドライブ回路１０ｘの回路構成と同じである。したがって、Ｘ相ドライブ回路１０ｘの回路構成と同じ回路構成の部分については、ここでは説明を省略する。

このＹ相ドライブ回路１０ｙでは、さらに、Ｘ相ドライブ回路１０ｘが出力した基準電圧ＶＭｘを受ける入力端子５０ｙを有している。この入力端子５０ｙは、コンパレータＣＯＭＰｙの反転入力に接続され、その非反転入力は、モニタ用のＰＭＯＳトランジスタＭＰＭｙと抵抗ＲＭｙとの接続点に接続され、抵抗ＲＭｙの端子電圧である電圧ＶＭｙ（＝ＩＭｙ×ＲＭｙ）を受ける。コンパレータＣＯＭＰｙの出力は、電流調整用のＰＭＯＳトランジスタＭＰＴｙのゲートに接続されている。ＰＭＯＳトランジスタＭＰＴｙのソースは、電源に接続され、ＰＭＯＳトランジスタＭＰＴｙのドレインは、ＰＭＯＳトランジスタＭＰ２ｙのドレインとＮＭＯＳトランジスタＭＮ２ｙのドレインとの接続点に接続されている。

以上の構成において、ＩＧＢＴ２０ｙをオン制御する信号ＶＲＥＦｙが入力されると、オペアンプＯＰｙ、ＮＭＯＳトランジスタＭＮ１ｙおよび抵抗Ｒｙによって、定電流源が構成される。この定電流源の電流は、ＰＭＯＳトランジスタＭＰ１ｙ，ＭＰ２ｙによるカレントミラー回路によって所定の比率でコピーされ、電流ＩＯＵＴｙとなって出力される。定電流源の電流は、また、ＰＭＯＳトランジスタＭＰ１ｙ，ＭＰＭｙによるカレントミラー回路によって所定の比率でコピーされ、電流ＩＭｙとなって出力され、抵抗ＲＭｙにより電圧ＶＭｙに変換される。

この電圧ＶＭｙは、コンパレータＣＯＭＰｙに入力され、Ｘ相ドライブ回路１０ｘが出力した電流ＩＯＵＴｘに相当する基準電圧ＶＭｘと比較される。ここで、電圧ＶＭｙが基準電圧ＶＭｘよりも高い場合、コンパレータＣＯＭＰｙは、ハイ（Ｈ）レベルの信号ＶＣｘｙを出力するので、電流調整用のＰＭＯＳトランジスタＭＰＴｙは、オフとなる。これにより、Ｙ相ドライブ回路１０ｙの出力端子３０ｙに供給されるソース電流は、電流ＩＯＵＴｙとなる。

一方、電圧ＶＭｙが基準電圧ＶＭｘよりも低い場合、コンパレータＣＯＭＰｙは、ロー（Ｌ）レベルの信号ＶＣｘｙを出力するので、電流調整用のＰＭＯＳトランジスタＭＰＴｙは、オンとなる。これにより、Ｙ相ドライブ回路１０ｙの出力端子３０ｙに供給されるソース電流は、電流ＩＯＵＴｙとＰＭＯＳトランジスタＭＰＴｙが供給する電流ＩＴｙとの和の値になる。この加算調整される電流ＩＴｙの値は、ＰＭＯＳトランジスタＭＰＴｙのサイズを適宜選択することによって決められる。

Ｙ相ドライブ回路１０ｙにおいて、ＩＧＢＴ２０ｙをオフ制御する信号ＶＮｙが入力された場合、ＮＭＯＳトランジスタＭＮ２ｙがオンする。これにより、ＩＧＢＴ２０ｙのゲートがグランドに接続され、ＩＧＢＴ２０ｙのゲートからシンク電流が引き込まれ、ＩＧＢＴ２０ｙのゲート容量に充電されていた電荷が放電される。

図４は第１の実施の形態に係るＩＰＭに用いられる３相１チップ版ゲートドライバＩＣのＺ相ドライブ回路の具体例を示す回路図である。
Ｚ相ドライブ回路１０ｚにおいて、その回路構成は、Ｙ相ドライブ回路１０ｙの回路構成と同じであり、したがって、ここでは、Ｚ相ドライブ回路１０ｚの回路構成に関する説明は省略する。

このＺ相ドライブ回路１０ｚでは、まず、ＩＧＢＴ２０ｚをオン制御する信号ＶＲＥＦｚが入力されると、オペアンプＯＰｚ、ＮＭＯＳトランジスタＭＮ１ｚおよび抵抗Ｒｚによって、定電流源が構成される。この定電流源の電流は、ＰＭＯＳトランジスタＭＰ１ｚ，ＭＰ２ｚによるカレントミラー回路によって所定の比率でコピーされ、電流ＩＯＵＴｚとなって出力される。定電流源の電流は、また、ＰＭＯＳトランジスタＭＰ１ｚ，ＭＰＭｚによるカレントミラー回路によって所定の比率でコピーされ、電流ＩＭｚとなって出力され、抵抗ＲＭｚにより電圧ＶＭｚに変換される。

この電圧ＶＭｚは、コンパレータＣＯＭＰｚに入力され、入力端子５０ｚに入力された基準電圧ＶＭｘと比較される。ここで、電圧ＶＭｚが基準電圧ＶＭｘよりも高い場合、コンパレータＣＯＭＰｚは、Ｈレベルの信号ＶＣｘｚを出力するので、電流調整用のＰＭＯＳトランジスタＭＰＴｚは、オフとなる。これにより、Ｚ相ドライブ回路１０ｚの出力端子３０ｚに供給されるソース電流は、電流ＩＯＵＴｚとなる。

一方、電圧ＶＭｚが基準電圧ＶＭｘよりも低い場合、コンパレータＣＯＭＰｚは、Ｌレベルの信号ＶＣｘｚを出力するので、電流調整用のＰＭＯＳトランジスタＭＰＴｚは、オンとなる。これにより、Ｚ相ドライブ回路１０ｚの出力端子３０ｚに供給されるソース電流は、電流ＩＯＵＴｚとＰＭＯＳトランジスタＭＰＴｚが供給する電流ＩＴｚとの和の値になる。

Ｚ相ドライブ回路１０ｚにおいて、ＩＧＢＴ２０ｚをオフ制御する信号ＶＮｚが入力された場合、ＮＭＯＳトランジスタＭＮ２ｚがオンする。これにより、ＩＧＢＴ２０ｚのゲートがグランドに接続され、ＩＧＢＴ２０ｚのゲートからシンク電流が引き込まれ、ＩＧＢＴ２０ｚのゲート容量に充電されていた電荷が放電される。

この実施の形態のＩＰＭによれば、Ｘ相の出力電流に他のＹ相およびＺ相の出力電流を合せるように制御しているので、３相の出力電流のアンバランスを低減することができる。Ｘ相ドライブ回路１０ｘ、Ｙ相ドライブ回路１０ｙおよびＺ相ドライブ回路１０ｚは、モニタ用のＰＭＯＳトランジスタＭＰＭｘ，ＭＰＭｙ，ＭＰＭｚおよび抵抗ＲＭｘ，ＲＭｙ，ＲＭｚと、コンパレータＣＯＭＰｙ，ＣＯＭＰｚおよびＰＭＯＳトランジスタＭＰＴｙ，ＭＰＴｚを追加するだけなので、回路規模が大きくなることもない。また、出力電流の修正が必要な場合には、基準とする相のドライブ回路のみを調整するだけでよいので、その後の修正処理が容易である。

図５は第２の実施の形態に係るＩＰＭに用いられる３相１チップ版ゲートドライバＩＣのＹ相ドライブ回路の具体例を示す回路図および出力電流増加制御の説明図である。図６は第２の実施の形態に係るＩＰＭに用いられる３相１チップ版ゲートドライバＩＣのＹ相ドライブ回路の具体例を示す回路図および出力電流減少制御の説明図である。図５および図６において、図３に示した構成要素と同じまたは均等の構成要素については同じ符号を付してその詳細な説明は省略する。また、第２の実施の形態では、３相１チップ版ゲートドライバＩＣのＹ相ドライブ回路について説明するが、Ｚ相ドライブ回路もＹ相ドライブ回路と同じ構成であり、Ｘ相ドライブ回路は、図２のＸ相ドライブ回路１０ｘと同じである。

図５および図６に示したＹ相ドライブ回路１１ｙにおいて、信号ＶＲＥＦｙを入力するオペアンプＯＰｙ、ＮＭＯＳトランジスタＭＮ１ｙおよび抵抗Ｒｙにより定電流源を構成する回路構成は、図３のＹ相ドライブ回路１０ｙの回路構成と同じである。同様に、ＰＭＯＳトランジスタＭＰ１ｙ，ＭＰ２ｙによるカレントミラー回路の構成、および、ソース電流をモニタするＰＭＯＳトランジスタＭＰＭｙおよび抵抗ＲＭｙの回路構成も、図３のＹ相ドライブ回路１０ｙの回路構成と同じである。また、信号ＶＮｙを受けてＮＭＯＳトランジスタＭＮ２ｙがシンク電流を流す回路構成も、図３のＹ相ドライブ回路１０ｙの回路構成と同じである。さらに、基準電圧ＶＭｘとモニタされた電流ＩＭｙに相当する電圧ＶＭｙとを比較するコンパレータＣＯＭＰｙおよび電流調整用のＰＭＯＳトランジスタＭＰＴｙの回路構成も、図３のＹ相ドライブ回路１０ｙの回路構成と同じである。したがって、図３のＹ相ドライブ回路１０ｙの回路構成と同じ回路構成の部分については、ここではその詳細な構成の説明を省略する。

このＹ相ドライブ回路１１ｙでは、さらに、電流調整用のＮＭＯＳトランジスタＭＮＴｙを有している。電流調整用のＮＭＯＳトランジスタＭＮＴｙのゲートは、コンパレータＣＯＭＰｙの出力に接続され、電流調整用のＮＭＯＳトランジスタＭＮＴｙのソースは、グランドに接続されている。電流調整用のＮＭＯＳトランジスタＭＮＴｙのドレインは、ＰＭＯＳトランジスタＭＰ２ｙのドレインとＮＭＯＳトランジスタＭＮ２ｙのドレインとの接続点に接続されている。

この電圧ＶＭｙは、コンパレータＣＯＭＰｙに入力され、Ｘ相ドライブ回路１０ｘが出力した電流ＩＯＵＴｘに相当する基準電圧ＶＭｘと比較される。ここで、出力電流が減少して電圧ＶＭｙが基準電圧ＶＭｘよりも低くなると、図５に示したように、コンパレータＣＯＭＰｙは、Ｌレベルの信号ＶＣｘｙを出力するので、電流調整用のＰＭＯＳトランジスタＭＰＴｙは、オンとなる。これにより、Ｙ相ドライブ回路１１ｙの出力端子３０ｙに供給されるソース電流は、電流ＩＯＵＴｙよりもＰＭＯＳトランジスタＭＰＴｙが供給する電流ＩＴ１ｙだけ増加した値に調整される。すなわち、ＩＧＢＴ２０ｙのゲートに供給されるソース電流は、ＰＭＯＳトランジスタＭＰ２ｙから出力された電流ＩＯＵＴｙに電流調整用のＰＭＯＳトランジスタＭＰＴｙから出力された電流ＩＴ１ｙを加えた値（ＩＯＵＴｙ＋ＩＴ１ｙ）になる。この加算調整する電流ＩＴ１ｙの値は、ＰＭＯＳトランジスタＭＰＴｙのサイズを適宜選択することによって決められる。このとき、Ｌレベルの信号ＶＣｘｙをゲートに受けている電流調整用のＮＭＯＳトランジスタＭＮＴｙは、オフとなっている。

一方、電圧ＶＭｙが基準電圧ＶＭｘよりも高くなると、図６に示したように、コンパレータＣＯＭＰｙは、Ｈレベルの信号ＶＣｘｙを出力するので、電流調整用のＰＭＯＳトランジスタＭＰＴｙはオフ、電流調整用のＮＭＯＳトランジスタＭＮＴｙはオンとなる。これにより、Ｙ相ドライブ回路１１ｙの出力端子３０ｙに供給されるソース電流は、電流調整用のＮＭＯＳトランジスタＭＮＴｙにより分流される。したがって、Ｙ相ドライブ回路１１ｙの出力端子３０ｙに供給されるソース電流は、電流ＩＯＵＴｙからＮＭＯＳトランジスタＭＮＴｙが分流した電流ＩＴ２ｙだけ減少した値に調整される。すなわち、ＩＧＢＴ２０ｙのゲートに供給されるソース電流は、ＰＭＯＳトランジスタＭＰ２ｙから出力された電流ＩＯＵＴｙから電流調整用のＮＭＯＳトランジスタＭＮＴｙが引き込む電流ＩＴ２ｙを差し引いた値（ＩＯＵＴｙ−ＩＴ２ｙ）になる。この減算調整する電流ＩＴ２ｙの値は、ＮＭＯＳトランジスタＭＮＴｙのサイズを適宜選択することによって決められる。なお、電流調整用のＰＭＯＳトランジスタＭＰＴｙが流す電流ＩＴ１ｙおよびＮＭＯＳトランジスタＭＮＴｙが流す電流ＩＴ２ｙは、この実施の形態では等しい値にしているが、必要に応じて異なる値にしてもよい。

Ｙ相ドライブ回路１１ｙにおいて、ＩＧＢＴ２０ｙをオフ制御する信号ＶＮｙが入力された場合、ＮＭＯＳトランジスタＭＮ２ｙがオンする。これにより、ＩＧＢＴ２０ｙのゲート容量に充電されていた電荷が放電され、ＩＧＢＴ２０ｙはオフされる。

なお、以上の実施の形態では、Ｘ相ドライブ回路１０ｘから基準電圧ＶＭｘを取得するように構成したが、基準とする相は、Ｘ相に限定するものではなく、他のＹ相またはＺ相とすることができる。また、以上の実施の形態では、３相ドライバ装置として説明したが、複数相ドライブ装置にも同じように適用することができる。

１０３相１チップ版ゲートドライバＩＣ
１０ｘＸ相ドライブ回路
１０ｙ，１１ｙＹ相ドライブ回路
１０ｚＺ相ドライブ回路
２０ｘ，２０ｙ，２０ｚＩＧＢＴ
３０ｘ，３０ｙ，３０ｚ，４０ｘ出力端子
５０ｙ，５０ｚ入力端子
ＣＯＭＰｙ，ＣＯＭＰｚコンパレータ
ＭＮ１ｘ，ＭＮ１ｙ，ＭＮ１ｚ，ＭＮ２ｘ，ＭＮ２ｙ，ＭＮ２ｚ，ＭＮＴｙＮＭＯＳトランジスタ
ＭＰ１ｘ，ＭＰ１ｙ，ＭＰ１ｚ，ＭＰ２ｘ，ＭＰ２ｙ，ＭＰ２ｚ，ＭＰＭｘ，ＭＰＭｙ，ＭＰＭｚ，ＭＰＴｙ，ＭＰＴｚＰＭＯＳトランジスタ
ＯＰｘ，ＯＰｙ，ＯＰｚオペアンプ
ＲＭｘ，ＲＭｙ，ＲＭｚ，Ｒｘ，Ｒｙ，Ｒｚ抵抗

Claims

複数の半導体スイッチの１つのゲートに供給する第１のソース電流をモニタする第１のモニタ用トランジスタと、前記第１のモニタ用トランジスタに流れる電流を第１の電圧に変換し基準電圧として出力する第１のモニタ用抵抗とを有する第１のタイプの相ドライブ回路が１つと、
前記半導体スイッチの残りの１つのゲートに供給する第２のソース電流をモニタする第２のモニタ用トランジスタと、前記第２のモニタ用トランジスタに流れる電流を第２の電圧に変換する第２のモニタ用抵抗と、前記基準電圧と前記第２の電圧とを比較するコンパレータと、前記コンパレータの出力に応じて前記第２のソース電流に第１の調整電流を加える第１の調整用トランジスタとを有する第２のタイプの相ドライブ回路が複数個と、
を備えた複数相ドライバ装置。
前記第２のタイプの相ドライブ回路は、前記コンパレータの出力に応じて前記第２のソース電流から第２の調整電流を差し引く第２の調整用トランジスタをさらに有する、請求項１記載の複数相ドライバ装置。
第１の半導体スイッチを駆動する第１の相ドライブ回路と、第２の半導体スイッチを駆動する第２の相ドライブ回路と、第３の半導体スイッチを駆動する第３の相ドライブ回路とを備えた３相ドライバ装置において、
前記第１の相ドライブ回路は、前記第１の半導体スイッチのゲートに供給する第１のソース電流をモニタする第１のモニタ用トランジスタと、前記第１のモニタ用トランジスタに流れる電流を第１の電圧に変換し基準電圧として出力する第１のモニタ用抵抗とを有し、
前記第２の相ドライブ回路は、前記第２の半導体スイッチのゲートに供給する第２のソース電流をモニタする第２のモニタ用トランジスタと、前記第２のモニタ用トランジスタに流れる電流を第２の電圧に変換する第２のモニタ用抵抗と、前記基準電圧と前記第２の電圧とを比較する第１のコンパレータと、前記第１のコンパレータの出力に応じて第１の調整電流を前記第２のソース電流に加える第１の調整用トランジスタとを有し、
前記第３の相ドライブ回路は、前記第３の半導体スイッチのゲートに供給する第３のソース電流をモニタする第３のモニタ用トランジスタと、前記第３のモニタ用トランジスタに流れる電流を第３の電圧に変換する第３のモニタ用抵抗と、前記基準電圧と前記第３の電圧とを比較する第２のコンパレータと、前記第２のコンパレータの出力に応じて第２の調整電流を前記第３のソース電流に加える第２の調整用トランジスタとを有する、
３相ドライバ装置。
前記第２の相ドライブ回路は、前記第１のコンパレータの出力に応じて前記第２のソース電流から第３の調整電流を差し引く第３の調整用トランジスタをさらに有し、前記第３の相ドライブ回路は、前記第２のコンパレータの出力に応じて前記第３のソース電流から第４の調整電流を差し引く第４の調整用トランジスタをさらに有する、請求項３記載の３相ドライバ装置。
前記第１の相ドライブ回路は、前記第１の半導体スイッチをオン制御する第１のオン制御信号の入力で所定の第１の定電流を出力する第１の定電流源と、前記第１の定電流をコピーして前記第１のソース電流を出力する第１のカレントミラー回路とを有し、
前記第２の相ドライブ回路は、前記第２の半導体スイッチをオン制御する第２のオン制御信号の入力で所定の第２の定電流を出力する第２の定電流源と、前記第２の定電流をコピーして前記第２のソース電流を出力する第２のカレントミラー回路とを有し、
前記第３の相ドライブ回路は、前記第３の半導体スイッチをオン制御する第３のオン制御信号の入力で所定の第３の定電流を出力する第３の定電流源と、前記第３の定電流をコピーして前記第３のソース電流を出力する第３のカレントミラー回路とを有する、
請求項３記載の３相ドライバ装置。
前記第１の相ドライブ回路の前記第１の定電流源は、非反転入力に前記第１のオン制御信号を受ける第１のオペアンプと、ゲートが前記第１のオペアンプの出力に接続され、ソースが前記第１のオペアンプの反転入力に接続された第１のＮＭＯＳトランジスタと、一端が前記第１のＮＭＯＳトランジスタのソースに接続され、他端がグランドに接続された第１の抵抗とを有し、
前記第２の相ドライブ回路の前記第２の定電流源は、非反転入力に前記第２のオン制御信号を受ける第２のオペアンプと、ゲートが前記第２のオペアンプの出力に接続され、ソースが前記第２のオペアンプの反転入力に接続された第２のＮＭＯＳトランジスタと、一端が前記第２のＮＭＯＳトランジスタのソースに接続され、他端がグランドに接続された第２の抵抗とを有し、
前記第３の相ドライブ回路の前記第３の定電流源は、非反転入力に前記第３のオン制御信号を受ける第３のオペアンプと、ゲートが前記第３のオペアンプの出力に接続され、ソースが前記第３のオペアンプの反転入力に接続された第３のＮＭＯＳトランジスタと、一端が前記第３のＮＭＯＳトランジスタのソースに接続され、他端がグランドに接続された第３の抵抗とを有する、
請求項５記載の３相ドライバ装置。
前記第１の相ドライブ回路の前記第１のカレントミラー回路は、ゲートおよびドレインが前記第１のＮＭＯＳトランジスタのドレインに接続され、ソースが電源に接続された第１のＰＭＯＳトランジスタと、ゲートが前記第１のＰＭＯＳトランジスタのゲートおよびドレインに接続され、ソースが電源に接続され、ドレインが前記第１の半導体スイッチのゲートに接続された第２のＰＭＯＳトランジスタとを有し、
前記第２の相ドライブ回路の前記第２のカレントミラー回路は、ゲートおよびドレインが前記第２のＮＭＯＳトランジスタのドレインに接続され、ソースが電源に接続された第３のＰＭＯＳトランジスタと、ゲートが前記第３のＰＭＯＳトランジスタのゲートおよびドレインに接続され、ソースが電源に接続され、ドレインが前記第２の半導体スイッチのゲートに接続された第４のＰＭＯＳトランジスタとを有し、
前記第３の相ドライブ回路の前記第３のカレントミラー回路は、ゲートおよびドレインが前記第３のＮＭＯＳトランジスタのドレインに接続され、ソースが電源に接続された第５のＰＭＯＳトランジスタと、ゲートが前記第５のＰＭＯＳトランジスタのゲートおよびドレインに接続され、ソースが電源に接続され、ドレインが前記第３の半導体スイッチのゲートに接続された第６のＰＭＯＳトランジスタとを有する、
請求項６記載の３相ドライバ装置。
前記第１の相ドライブ回路は、前記第１の半導体スイッチをオフ制御する第１のオフ制御信号の入力で前記第１の半導体スイッチのゲートからシンク電流を引き込む第１のシンク電流用トランジスタを有し、
前記第２の相ドライブ回路は、前記第２の半導体スイッチをオフ制御する第２のオフ制御信号の入力で前記第２の半導体スイッチのゲートからシンク電流を引き込む第２のシンク電流用トランジスタを有し、
前記第３の相ドライブ回路は、前記第３の半導体スイッチをオフ制御する第３のオフ制御信号の入力で前記第３の半導体スイッチのゲートからシンク電流を引き込む第３のシンク電流用トランジスタを有する、
請求項３記載の３相ドライバ装置。