JP6825895B2

JP6825895B2 - 遅延回路

Info

Publication number: JP6825895B2
Application number: JP2016237627A
Authority: JP
Inventors: 明洋里見
Original assignee: Toshiba Corp; Toshiba Infrastructure Systems and Solutions Corp
Current assignee: Toshiba Corp; Toshiba Infrastructure Systems and Solutions Corp
Priority date: 2016-12-07
Filing date: 2016-12-07
Publication date: 2021-02-03
Anticipated expiration: 2036-12-07
Also published as: JP2018093446A

Description

本発明の実施形態は、遅延回路に関する。

高周波のパルス電圧の印加によってスイッチングを行う技術として、図７に示すように、パルス電圧を印加する駆動回路と、電圧駆動型のスイッチング素子ＳＷとの間に抵抗素子（ゲート抵抗Ｒ）を備えたものが知られている（例えば、特許文献１参照）。

ゲート抵抗Ｒは、駆動回路によって印加されたパルス電圧の波形の傾斜を緩やかに整形し（なまらせ）、パルス電圧の立ち上がりと立ち下がりを遅らせて、スイッチング素子ＳＷを切り替える。この構成によれば、スイッチング素子ＳＷは、駆動回路からパルス電圧が直接的に印加される場合と比べて、サージやテール電流等の発生が抑制され、誤動作や破損が防止される。

しかしながら、ゲート抵抗Ｒに印加される電圧の大きさは、立ち上がりと立ち下がりとで異なるため、図８に示すように、それぞれのタイミングで遅延時間が異なる。そのため、スイッチング素子を駆動するためのパルス電圧の立ち上がりと立ち下がりの両方について遅延時間を適切に設定することが難しいという問題がある。

特開２００７−３３６６９４号公報

本発明が解決しようとする課題は、簡素な構成で、パルス電圧の立ち上がりと立ち下がりの両方の遅延時間を適切かつ効率的に設定できる遅延回路を提供することである。

実施形態の遅延回路は、
負荷用電源と高周波増幅器との間に接続された電圧駆動型のスイッチング素子側とパルス電圧を印加する駆動回路側とに接続される遅延回路であって、
前記駆動回路によって印加される前記パルス電圧の立ち上がりを遅延させ、当該立ち上がりが遅延されたパルス電圧を前記スイッチング素子に印加するよう配置された第１の遅延部と、
前記駆動回路によって印加される前記パルス電圧の立ち下がりを遅延させ、当該立ち下がりが遅延されたパルス電圧を前記スイッチング素子に印加するよう配置された第２の遅延部と、を備え、
前記第１の遅延部と前記第２の遅延部とは互いに並列に接続され、
前記第１の遅延部は、前記駆動回路から前記スイッチング素子の方向にのみ電流が流れるよう配置された整流素子と、当該整流素子に直列に接続された抵抗素子と、を備え、
前記第２の遅延部は、前記スイッチング素子から前記駆動回路の方向にのみ電流が流れるよう配置された整流素子と、当該整流素子に直列に接続された抵抗素子と、を備え、
前記第１の遅延部および前記第２の遅延部の各抵抗素子の抵抗値は互いに異なり、
前記第１の遅延部の前記抵抗素子の抵抗値に対応する立ち上げ時間に基づき前記パルス電圧の立ち上がりを遅延させて前記スイッチング素子をアクティブとすることにより前記高周波増幅器を立ち上げ、前記第２の遅延部の前記抵抗素子の抵抗値に対応する立ち下げ時間に基づき前記パルス電圧の立ち下りを遅延させて前記スイッチング素子を非アクティブとすることにより前記高周波増幅器を立ち下げる。

本発明の実施形態に係る遅延回路の構成を示した図である。図１に示した遅延回路を用いた場合における、駆動回路の出力電圧、ゲート端子に印加される電圧、および負荷に印加される電圧の各関係を示した波形図である。第１の変形例に係る遅延回路の構成を示した図である。第２の変形例に係る遅延回路の構成を示した図である。第３の変形例であって、立ち上げの遅延を２つの抵抗、立ち下げの遅延を１つの抵抗によって行う遅延回路の構成を示した図である。第３の変形例であって、立ち上げの遅延を１つの抵抗、立ち下げの遅延を２つの抵抗によって行う遅延回路の構成を示した図である。第４の変形例であって、抵抗に並列に接続されたコンデンサを備えた遅延回路の構成を示した図である。第４の変形例であって、一端が接地され、他端が抵抗とダイオードの間に接続されたコンデンサを備えた遅延回路の構成を示した図である。第４の変形例であって、一端が接地され、他端がスイッチング素子側の接続点と抵抗との間に接続されたコンデンサを備えた遅延回路の構成を示した図である。従来に係る抵抗の配置例を示した図である。従来例に係る抵抗を用いた場合における、駆動回路の出力電圧、ゲート端子に印加される電圧、および負荷に印加される電圧の各関係を示した波形図である。

以下、図面を参照して、本発明の実施の形態に係る遅延回路を説明する。

図１に示すように、遅延回路１は、スイッチング素子２側と駆動回路３側とに各端部が接続される。遅延回路１は、パルス電圧の立ち上がりと立ち下がりとを、それぞれ個別に設定された遅延時間に基づいて遅延させるものである。

遅延回路１は、第１の遅延部１１と第２の遅延部１２とを備える。第１の遅延部１１と第２の遅延部１２とは、互いに並列に接続されている。

第１の遅延部１１は、駆動回路３によって印加される電圧の立ち上がりを遅延させ、立ち上がりが遅延された電圧をスイッチング素子２に印加するよう配置されている。電圧の立ち上がりを遅延させるとは、ロウレベルからハイレベルに立ち上がる電圧の波形の傾斜を緩やかに整形し（なまらせ）、ハイレベルに立ち上がるまでの時間を遅らせることをいう。第１の遅延部１１は、電圧の立ち上がりを遅延させる立ち上げ時間が予め定められ、当該立ち上げ時間に基づいて電圧の立ち上がりを遅延させる。

第２の遅延部１２は、駆動回路３によって印加される電圧の立ち下がりを遅延させ、立ち下がりが遅延された電圧をスイッチング素子２に印加するよう配置されている。電圧の立ち下がりを遅延させるとは、ハイレベルからロウレベルに立ち下がる電圧の波形の傾斜を緩やかに整形し、ロウレベルに立ち下がるまでの時間を遅らせることをいう。第２の遅延部１２は、電圧の立ち下がりを遅延させる立ち下げ時間が予め定められ、当該立ち下げ時間に基づいて電圧の立ち下がりを遅延させる。

第１の遅延部１１は、ダイオード１１ａと、抵抗１１ｂとを備える。

ダイオード１１ａは、駆動回路３からスイッチング素子２の方向にのみ電流が流れるように配置されている。ダイオード１１ａは、カソード端子が抵抗１１ｂに接続され、アノード端子が、駆動回路３側に設けられた第２の遅延部１２との接続点１ａに接続されている。接続点１ａは、駆動回路３に接続されている。

抵抗１１ｂは、ダイオード１１ａに直列に接続されている。抵抗１１ｂは、一端がダイオード１１ａのカソード端子に接続され、他端が、スイッチング素子２側に設けられた第２の遅延部１２との接続点１ｂに接続されている。接続点１ｂは、スイッチング素子２のゲート端子２ｇに接続されている。

抵抗１１ｂは、立ち上げ時間に対応する抵抗値を有する。つまり、抵抗１１ｂは、立ち上げ時間によって電圧の立ち上がりを遅延させる抵抗値が定められている。抵抗１１ｂは、立ち上がりを遅延させた電圧（遅延後の電圧）を、接続点１ｂを介してスイッチング素子２のゲート端子２ｇに印加する。

第２の遅延部１２は、ダイオード１２ａと、抵抗１２ｂとを備える。

ダイオード１２ａは、スイッチング素子２から駆動回路３の方向にのみ電流が流れるように配置されている。ダイオード１２ａは、アノード端子が抵抗１２ｂに接続され、カソード端子が接続点１ａに接続されている。

抵抗１２ｂは、ダイオード１２ａに直列に接続されている。抵抗１２ｂは、一端がダイオード１２ａのアノード端子に接続され、他端が接続点１ｂに接続されている。

抵抗１２ｂは、立ち下げ時間に対応する抵抗値を有する。つまり、抵抗１２ｂは、立ち下げ時間によって電圧の立ち下がりを遅延させる抵抗値が定められている。抵抗１２ｂは、立ち下がりを遅延させた電圧（遅延後の電圧）を、接続点１ｂを介してスイッチング素子２のゲート端子２ｇに印加する。抵抗１２ｂの抵抗値は、抵抗１１ｂの抵抗値と異なる。

スイッチング素子２は、電圧駆動型のパワーデバイスである。本実施形態ではＮ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を例に挙げて説明する。なお、スイッチング素子２は、Ｐ型ＭＯＳＦＥＴ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等でもよい。

スイッチング素子２は、ドレイン端子２ｄと、ソース端子２ｓと、ゲート端子２ｇとを備える。

ドレイン端子２ｄは、直流定電圧を印加する負荷用電源４に接続されている。ゲート端子２ｇは、遅延回路１の接続点１ｂに接続されている。ソース端子２ｓは、マイクロ波増幅器等の高周波増幅器５に接続されている。

ゲート端子２ｇは、遅延回路１によって印加される電圧に応じて、スイッチング素子２をアクティブ、非アクティブの各状態に切り替える。具体的には、ゲート端子２ｇは、予め定められたしきい値電圧を超える電圧が印加された場合に、スイッチング素子２をアクティブの状態に切り替え（ターンオン）、負荷用電源４と高周波増幅器５との間を通電させる。一方、ゲート端子２ｇは、しきい値電圧を下回る電圧が印加された場合に、スイッチング素子２を非アクティブの状態に切り替え（ターンオフ）、負荷用電源４と高周波増幅器５との間の通電を遮断する。

駆動回路３は、外部から入力される制御信号に応じてパルス電圧を生成し、当該パルス電圧を遅延回路１に印加する。

制御端子３１には、パルス電圧を生成するための制御信号が外部から入力される。具体的には、制御端子３１には、ハイレベルの電圧を生成するための第１の制御信号、または、ロウレベルの電圧を生成するための第２の制御信号が入力される。

外部から制御端子３１に第１の制御信号が入力されると、駆動回路３は、ハイレベルの電圧ＶＨを生成する。駆動回路３によって生成されたハイレベルの電圧ＶＨは、接続点１ａ、第１の遅延部１１のダイオード１１ａを介して抵抗１１ｂに印加される。

抵抗１１ｂは、印加された電圧ＶＨを、予め定められた抵抗値に対応する立ち上げ時間に基づいて遅延させる。抵抗１１ｂに印加された電圧ＶＨは、図２に示すように、ロウレベルからハイレベルに立ち上がる電圧の波形の傾斜が緩やかに整形され、ハイレベルに立ち上がるまでの時間が遅延される。

また、抵抗１１ｂは、立ち上がりを遅延させた電圧を、接続点１ｂを介して、スイッチング素子２のゲート端子２ｇに印加する。ゲート端子２ｇは、印加された電圧が予め定められたしきい値電圧を超えると、アクティブの状態に切り替え（ターンオン）、負荷用電源４と高周波増幅器５との間を通電させる。これにより、高周波増幅器５は、緩やかに立ち上げられ、外部から入力された高周波信号（マイクロ波）の増幅を行う。高周波増幅器５は、増幅した高周波信号（増幅信号）を外部に出力する。

一方、外部から制御端子３１に第２の制御信号が入力されると、駆動回路３は、ロウレベルの電圧ＶＬを生成する。駆動回路３によって生成されたロウレベルの電圧ＶＬは、接続点１ａ、第２の遅延部１２のダイオード１２ａを介して抵抗１２ｂに印加される。

抵抗１２ｂは、印加された電圧ＶＬを、予め定められた抵抗値に対応する立ち下げ時間に基づいて遅延させる。抵抗１２ｂに印加された電圧ＶＬは、図２に示したように、ハイレベルからロウレベルに立ち下がる電圧の波形の傾斜が緩やかに整形され、ロウレベルに立ち下がるまでの時間が遅延される。

また、抵抗１２ｂは、立ち下がりを遅延させた電圧を、接続点１ｂを介して、スイッチング素子２のゲート端子２ｇに印加する。ゲート端子２ｇは、印加された電圧が予め定められたしきい値電圧を下回ると、非アクティブ（ターンオフ）の状態に切り替え、負荷用電源４と高周波増幅器５との間の通電を遮断する。これにより、高周波増幅器５は、緩やかに立ち下げられ、外部から入力された高周波信号の増幅を停止する。

以上説明したように、本実施形態の遅延回路１によれば、互いに並列に接続された第１の遅延部１１と第２の遅延部１２のうち、第１の遅延部１１は、パルス電圧の立ち上がりを遅延させ、当該立ち上がりが遅延された電圧をスイッチング素子２に印加するよう配置され、第２の遅延部１２は、パルス電圧の立ち下がりを遅延させ、当該立ち下がりが遅延された電圧をスイッチング素子２に印加するよう配置されている。これにより、スイッチング素子２を駆動する電圧の立ち上がりと立ち下がりの両方の遅延時間を適切かつ効率的に設定できる。また、本実施形態の遅延回路１によれば、高周波増幅器５の立ち上げと立ち下げを、第１の遅延部１１と第２の遅延部１２によって設定された各遅延時間に基づいて緩やかに行うことができ、高周波増幅器５から出力される信号（増幅後の高周波信号）のスペクトラムの広がりを抑制することができる。その結果、電波法に規定された占有帯域幅の規格を満たすことができる。

（変形例１）
上記実施形態で説明した第１の遅延部１１の抵抗１１ｂと、第２の遅延部１２の抵抗１２ｂは、温度に応じて抵抗値が変化する特性を有する。抵抗値が変化すると、設定された遅延時間が変化し得る。設定された遅延時間を維持するため、遅延回路１は、図３に示すように、可変抵抗１１ｃ，１２ｃ、抵抗値取得部１３ａ，１３ｂ、および、抵抗制御部１４ａを備えてもよい。

抵抗値取得部１３ａ，１３ｂは、抵抗計測器等から構成される。抵抗値取得部１３ａは、可変抵抗１１ｃと接続点１ｂとの間に接続され、抵抗値取得部１３ｂは、可変抵抗１２ｃと接続点１ｂとの間に接続される。抵抗値取得部１３ａ，１３ｂは、可変抵抗１１ｃ，１２ｃの各抵抗値を取得し、各抵抗値を抵抗制御部１４ａに供給する。

抵抗制御部１４ａは、ＣＰＵ(Central Processing Unit)、ＣＰＵのメインメモリとして機能するＲＡＭ（Random Access Memory）等を備えた制御回路から構成される。なお、抵抗制御部１４ａは、一部がＡＳＩＣ（Application Specific Integrated Circuit）等の専用回路から構成されてもよい。

抵抗制御部１４ａには、立ち上げ時間、立ち下げ時間にそれぞれ対応する抵抗値が予め記憶されている。抵抗制御部１４ａは、抵抗値取得部１３ａ，１３ｂから各抵抗値を受け取り、予め記憶された抵抗値が維持されるよう、可変抵抗１１ｃ，１２ｃを制御する。これにより、パルス電圧の立ち上がりと立ち下がりについて個別に設定された遅延時間を維持できる。

（変形例２）
上記実施形態では、パルス電圧の立ち上げ時間と立ち下げ時間が予め定められている例を説明したが、オペレータの操作に応じて、パルス電圧の立ち上げ時間、立ち下げ時間の少なくとも一方が設定されてもよい。この場合、遅延回路１は、図４に示すように、図１または図３に示した構成に加えて、命令受付部１５、および、抵抗制御部１４ｂを遅延回路１に備える。

命令受付部１５は、操作インタフェースから構成され、パルス電圧の立ち上げ時間、立ち下げ時間の少なくとも一方を設定する操作を受け付ける。命令受付部１５は、ユーザの操作に対応する操作信号を抵抗制御部１４ｂに供給する。

抵抗制御部１４ｂは、ＣＰＵ、ＲＡＭ等を備えた制御回路から構成される。抵抗制御部１４ｂは、一部がＡＳＩＣ等の専用回路から構成されてもよい。

抵抗制御部１４ｂには、立ち上げ時間と抵抗値との対応関係、および、立ち下げ時間と抵抗値との対応関係がそれぞれ予め記憶されている。また、抵抗制御部１４ｂは、命令受付部１５から操作信号を受け取る。抵抗制御部１４ｂは、予め記憶された各対応関係を参照して、ユーザの操作に従って設定された立ち上げ時間または立ち下げ時間に対応する抵抗値を読み出す。抵抗制御部１４ｂは、読み出した抵抗値となるよう可変抵抗１１ｃ，１２ｃを制御する。これにより、パルス電圧の立ち上げ時間、立ち下げ時間を、ユーザの操作に従って個別に設定できる。なお、パルス電圧の立ち上げ時間、立ち下げ時間の代わりに、ユーザの操作に従って抵抗値を設定できるようにしてもよい。この場合、命令受付部１５は、可変抵抗１１ｃ，１２ｃの抵抗値を設定する操作を受け付ける。抵抗制御部１４ｂは、命令受付部１５を介してユーザの操作に従って設定された抵抗値となるよう可変抵抗１１ｃ，１２ｃを制御する。これにより、可変抵抗１１ｃ，１２ｃの各抵抗値を、ユーザの操作に従って個別に設定できる。

（変形例３）
遅延回路１が備える第１の遅延部１１および第２の遅延部１２は、上記実施形態や変形例で説明したもの以外の態様によって構成されてもよい。

例えば、図５Ａに示すように、第１の遅延部１１’を、直列に接続されたダイオード１１ａおよび抵抗１１ｂと、抵抗１１ｂに並列に接続された抵抗１２ｂとから構成し、第２の遅延部１２’を抵抗１２ｂから構成してもよい。

この場合、駆動回路３によって印加されたパルス電圧の立ち上がりは、２つの抵抗１１ｂ，１２ｂの抵抗値に基づいて遅延される。一方、駆動回路３によって印加されたパルス電圧の立ち下がりは、１つの抵抗１２ｂの抵抗値に基づいて遅延される。

また、図５Ｂに示すように、第１の遅延部１１”を抵抗１１ｂから構成し、第２の遅延部１２”を、直列に接続されたダイオード１２ａおよび抵抗１２ｂと抵抗１２ｂに並列に接続された抵抗１１ｂとから構成してもよい。

この場合、駆動回路３によって印加されたパルス電圧の立ち上がりは、１つの抵抗１１ｂの抵抗値に基づいて遅延される。一方、駆動回路３によって印加されたパルス電圧の立ち下がりは、２つの抵抗１１ｂ，１２ｂの抵抗値に基づいて遅延される。

（変形例４）
また、第１の遅延部１１および第２の遅延部１２は、図６Ａに示すように、抵抗１１ｂ，１２ｂに並列に接続されたコンデンサ１１ｄ，１２ｄを備えてもよい。この場合、第１の遅延部１１は、抵抗１１ｂの抵抗値とコンデンサ１１ｄの容量値とに基づいて、パルス電圧の立ち上がりを遅延させる。一方、第２の遅延部１２は、抵抗１２ｂの抵抗値とコンデンサ１２ｄの容量値とに基づいて、パルス電圧の立ち下りを遅延させる。また、第１の遅延部１１および第２の遅延部１２は、図６Ｂおよび図６Ｃに示すように、抵抗１１ｂ，１２ｂとダイオード１１ａ，１２ａの間、または、スイッチング素子２側の接続点１ｂと抵抗１１ｂ，１２ｂとの間に一端が接続され、他端が接地されたコンデンサ１１ｅ，１２ｅを備えてもよい。この場合も、第１の遅延部１１は、抵抗１１ｂの抵抗値とコンデンサ１１ｅの容量値とに基づいて、パルス電圧の立ち上がりを遅延させる。一方、第２の遅延部１２は、抵抗１２ｂの抵抗値とコンデンサ１２ｅの容量値とに基づいて、パルス電圧の立ち下りを遅延させる。また、変形例１から変形例４に示した各構成は適宜組み合わされてもよい。

その他、上記実施形態では、ダイオード１１ａ，１１ｂを整流素子の一例として説明したが、一方向のみに電流を流す構成のものであればよく、サイリスタやトライアック等の整流器から構成されてもよい。また、上記実施形態では、負荷の一例として高周波増幅器５を挙げたが、負荷は、パルス電圧によって駆動するものであればよく、増幅器以外の構成を採用してもよい。

以上、いくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…遅延回路
１１，１１’，１１”…第１の遅延部
１１ａ…ダイオード（整流素子）
１１ｂ…抵抗（抵抗素子）
１１ｃ…可変抵抗（抵抗素子）
１１ｄ，１１ｅ…コンデンサ
１２，１２’，１２”…第２の遅延部
１２ａ…ダイオード（整流素子）
１２ｂ…抵抗（抵抗素子）
１２ｃ…可変抵抗（抵抗素子）
１２ｄ，１２ｅ…コンデンサ
１３ａ，１３ｂ…抵抗値取得部
１４ａ，１４ｂ…抵抗制御部
１５…命令受付部
２…スイッチング素子
２ｇ…ゲート端子
２ｄ……ドレイン端子
２ｓ…ソース端子
３…駆動回路
３１…制御端子（入力端子）
４…負荷用電源
５…高周波増幅器

Claims

負荷用電源と高周波増幅器との間に接続された電圧駆動型のスイッチング素子側とパルス電圧を印加する駆動回路側とに接続される遅延回路であって、
前記駆動回路によって印加される前記パルス電圧の立ち上がりを遅延させ、当該立ち上がりが遅延されたパルス電圧を前記スイッチング素子に印加するよう配置された第１の遅延部と、
前記駆動回路によって印加される前記パルス電圧の立ち下がりを遅延させ、当該立ち下がりが遅延されたパルス電圧を前記スイッチング素子に印加するよう配置された第２の遅延部と、を備え、
前記第１の遅延部と前記第２の遅延部とは互いに並列に接続され、
前記第１の遅延部は、前記駆動回路から前記スイッチング素子の方向にのみ電流が流れるよう配置された整流素子と、当該整流素子に直列に接続された抵抗素子と、を備え、
前記第２の遅延部は、前記スイッチング素子から前記駆動回路の方向にのみ電流が流れるよう配置された整流素子と、当該整流素子に直列に接続された抵抗素子と、を備え、
前記第１の遅延部および前記第２の遅延部の各抵抗素子の抵抗値は互いに異なり、
前記第１の遅延部の前記抵抗素子の抵抗値に対応する立ち上げ時間に基づき前記パルス電圧の立ち上がりを遅延させて前記スイッチング素子をアクティブとすることにより前記高周波増幅器を立ち上げ、前記第２の遅延部の前記抵抗素子の抵抗値に対応する立ち下げ時間に基づき前記パルス電圧の立ち下りを遅延させて前記スイッチング素子を非アクティブとすることにより前記高周波増幅器を立ち下げる
遅延回路。
前記第１の遅延部は、前記パルス電圧の立ち上がりを遅延させる立ち上げ時間が予め定められ、当該立ち上げ時間に基づいて前記パルス電圧の立ち上がりを遅延させ、
前記第２の遅延部は、前記パルス電圧の立ち下がりを遅延させる立ち下げ時間が予め定められ、当該立ち下げ時間に基づいて前記パルス電圧の立ち下がりを遅延させる、
請求項１に記載の遅延回路。
前記第１の遅延部の抵抗素子は、前記立ち上げ時間に対応する抵抗値を有し、
前記第２の遅延部の抵抗素子は、前記立ち下げ時間に対応する抵抗値を有する、
請求項１または２に記載の遅延回路。