JP6824687B2 - Solid-state image sensor, image sensor, control method of solid-state image sensor, program, and storage medium - Google Patents
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Description
本発明は、ランダムノイズを低減する固体撮像素子に関する。 The present invention relates to a solid-state image sensor that reduces random noise.
近年、ランダムノイズの影響を低減して高品位な動画を取得することが可能な撮像素子が求められている。ランダムノイズが発生する位置や強度は常に変化するため、固定パターンノイズのように補正によるノイズ低減は困難である。フィルタ処理によりランダムノイズの影響を低減させる手法が考えられるが、フィルタ処理を行うと、同時に被写体の高周波成分の情報も失われ、逆に画像が劣化する可能性がある。 In recent years, there has been a demand for an image sensor capable of acquiring high-quality moving images by reducing the influence of random noise. Since the position and intensity at which random noise is generated constantly changes, it is difficult to reduce noise by correction, unlike fixed pattern noise. A method of reducing the influence of random noise by filtering is conceivable, but when filtering is performed, information on high-frequency components of the subject is also lost, and the image may be deteriorated.
ところで、従来から、撮像素子の画素の列ごとにＡＤ変換器を設けてデジタル信号を出力することが可能な撮像素子が知られている。また、ＡＤ変換方式の一つとして、参照信号比較型のＡＤ変換方式がある。参照信号比較型のＡＤ変換方式では、ある傾きで電位が変化するランプ信号を比較信号として使用し、アナログ信号と参照信号との比較の開始とともにカウント動作を開始する。そして、アナログ信号と参照信号との電位の大小関係が逆転した際にカウント動作を停止またはその際のカウント値をラッチし、そのカウント値をデジタル信号として扱う。 By the way, conventionally, an image pickup device capable of outputting a digital signal by providing an AD converter for each row of pixels of the image pickup device has been known. Further, as one of the AD conversion methods, there is a reference signal comparison type AD conversion method. In the reference signal comparison type AD conversion method, a lamp signal whose potential changes with a certain inclination is used as a comparison signal, and a counting operation is started when the comparison between the analog signal and the reference signal is started. Then, when the magnitude relationship between the potentials of the analog signal and the reference signal is reversed, the counting operation is stopped or the count value at that time is latched, and the count value is treated as a digital signal.
特許文献１には、参照信号比較型のＡＤ変換方式により、同じ信号をＷ回（Ｗは２以上の正の整数）繰り返してＡＤ変換を行い、ＡＤ変換後の信号に対して加算処理を行う撮像装置が開示されている。このような構成により、信号はＷ倍、回路部で発生するランダムノイズは√Ｗ倍となると考えられるため、見かけ上、回路部で発生するランダムノイズが√Ｗ倍だけ低減することができる。 In Patent Document 1, the same signal is repeated W times (W is a positive integer of 2 or more) to perform AD conversion by a reference signal comparison type AD conversion method, and addition processing is performed on the signal after AD conversion. The imaging device is disclosed. With such a configuration, it is considered that the signal is W times and the random noise generated in the circuit section is √W times, so that the random noise generated in the circuit section can be apparently reduced by √W times.
しかしながら、特許文献１の撮像装置は、例えば１回目のＡＤ変換が終わった後、２回目、３回目のＡＤ変換を繰り返して行うため、ＡＤ変換時間がＷ倍に増加する。また特許文献１には、ＡＤ変換時間を短縮するため、複数回のＡＤ変換を行う際に参照信号の傾きを急峻にする構成が開示されている。しかし、参照信号の傾きを急峻にすると、ＡＤ変換精度が劣化する可能性がある。 However, in the image pickup apparatus of Patent Document 1, for example, after the first AD conversion is completed, the second and third AD conversions are repeated, so that the AD conversion time increases W times. Further, Patent Document 1 discloses a configuration in which the slope of the reference signal is steep when performing a plurality of AD conversions in order to shorten the AD conversion time. However, if the slope of the reference signal is steep, the AD conversion accuracy may deteriorate.
そこで本発明は、ＡＤ変換時間の増加およびＡＤ変換精度の劣化を抑制しつつランダムノイズを低減可能な固体撮像素子、撮像装置、固体撮像素子の制御方法、プログラム、および、記憶媒体を提供することを目的とする。 Therefore, the present invention provides a solid-state image sensor, an image pickup device, a control method for the solid-state image sensor, a program, and a storage medium capable of reducing random noise while suppressing an increase in AD conversion time and deterioration of AD conversion accuracy. With the goal.
本発明の一側面としての固体撮像素子は、所定の方向に配置された複数の単位画素を含む画素部と、前記画素部の画素列ごとに設けられ、前記複数の単位画素から出力される複数のアナログ信号の加算平均処理を行って、該複数の単位画素に関する共通信号を出力する複数の加算平均回路と、前記画素部の画素列ごとに設けられ、前記共通信号を該複数の単位画素のそれぞれに対応する複数のデジタル信号へ変換する複数のＡＤ変換部と、前記複数のデジタル信号の加算処理または加算平均処理を行うデジタル信号処理部とを有する。 The solid-state image sensor as one aspect of the present invention is provided for each pixel unit including a plurality of unit pixels arranged in a predetermined direction and a plurality of pixel sequences of the pixel unit and output from the plurality of unit pixels. A plurality of addition averaging circuits that perform addition averaging processing of the analog signals of the above and output a common signal relating to the plurality of unit pixels, and a plurality of addition averaging circuits provided for each pixel string of the pixel portion, and the common signal is provided for each of the plurality of unit pixels. It has a plurality of AD conversion units for converting into a plurality of digital signals corresponding to each, and a digital signal processing unit for performing addition processing or addition averaging processing of the plurality of digital signals.
本発明の他の側面としての撮像装置は、前記固体撮像素子と、前記固体撮像素子を制御する制御部とを有する。 The image pickup device as another aspect of the present invention includes the solid-state image pickup device and a control unit that controls the solid-state image pickup device.
本発明の他の側面としての固体撮像素子の制御方法は、所定の方向に配置された複数の単位画素から出力される複数のアナログ信号の加算平均処理を行って、該複数の単位画素に関する共通信号を出力するステップと、画素部の画素列ごとに設けられた複数のＡＤ変換部を用いて、前記共通信号を該複数の単位画素のそれぞれに対応する複数のデジタル信号へ変換するステップと、前記複数のデジタル信号の加算処理または加算平均処理を行うステップとを有する。 The control method of the solid-state image sensor as another aspect of the present invention performs addition and averaging processing of a plurality of analog signals output from a plurality of unit pixels arranged in a predetermined direction, and is common to the plurality of unit pixels. A step of outputting a signal, a step of converting the common signal into a plurality of digital signals corresponding to each of the plurality of unit pixels by using a plurality of AD conversion units provided for each pixel row of the pixel unit, and a step of converting the common signal into a plurality of digital signals corresponding to each of the plurality of unit pixels. It has a step of performing addition processing or addition averaging processing of the plurality of digital signals.
本発明の他の側面としてのプログラムは、前記固体撮像素子の制御方法をコンピュータに実行させる。 A program as another aspect of the present invention causes a computer to execute the control method of the solid-state image sensor.
本発明の他の側面としての記憶媒体は、前記プログラムを記憶している。 A storage medium as another aspect of the present invention stores the program.
本発明の他の目的及び特徴は、以下の実施例において説明される。 Other objects and features of the present invention will be described in the following examples.
本発明によれば、ＡＤ変換時間の増加およびＡＤ変換精度の劣化を抑制しつつランダムノイズを低減可能な固体撮像素子、撮像装置、固体撮像素子の制御方法、プログラム、および、記憶媒体を提供することができる。 According to the present invention, there are provided a solid-state image sensor, an image pickup device, a control method for a solid-state image sensor, a program, and a storage medium capable of reducing random noise while suppressing an increase in AD conversion time and deterioration of AD conversion accuracy. be able to.
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
［撮像システム］
まず、図１を参照して、本実施形態における撮像システム（デジタルカメラなどの撮像装置）について説明する。図１は、本実施形態における撮像システム１００のブロック図である。
[Imaging system]
First, an imaging system (an imaging device such as a digital camera) according to the present embodiment will be described with reference to FIG. FIG. 1 is a block diagram of the imaging system 100 according to the present embodiment.
レンズ部１０１（撮像光学系）は、被写体の光学像を撮像素子１０５（固体撮像素子）に形成する（結像させる）。レンズ駆動装置１０２は、レンズ部１０１に対して、ズーム制御、フォーカス制御、および、絞り制御などを行う。シャッタ１０３は、メカニカルシャッタであり、シャッタ駆動装置１０４により制御される。撮像素子１０５は、レンズ部１０１を介して形成された被写体像（光学像）を光電変換して、画像信号（画像データ）を出力する。 The lens unit 101 (imaging optical system) forms (images) an optical image of the subject on the imaging element 105 (solid-state imaging element). The lens driving device 102 performs zoom control, focus control, aperture control, and the like on the lens unit 101. The shutter 103 is a mechanical shutter and is controlled by the shutter driving device 104. The image sensor 105 photoelectrically converts a subject image (optical image) formed through the lens unit 101 and outputs an image signal (image data).
信号処理回路１０６は、撮像素子１０５から出力される画像信号に対して、各種補正やデータ圧縮などの信号処理を行う。タイミング発生部１０７（駆動手段）は、撮像素子１０５および信号処理回路１０６に対して、各種タイミング信号を出力する。制御部１０９は、ＣＰＵなどのプロセッサを有し、各種演算を行うとともに、撮像素子１０５などの撮像システム１００の各部を制御する。メモリ部１０８（記憶手段）は、信号処理回路１０６から出力された画像データを一時的に記憶する。Ｉ／Ｆ部１１０は、記録媒体１１１への画像データの記録や、記録媒体１１１からの画像データの読み出しを行うためのインターフェースである。記録媒体１１１は、画像データの記録や読み出しを行うための着脱可能な半導体メモリ（ＥＥＰＲＯＭ）である。表示部１１２は、各種情報や撮影画像を表示する。 The signal processing circuit 106 performs signal processing such as various corrections and data compression on the image signal output from the image sensor 105. The timing generation unit 107 (driving means) outputs various timing signals to the image sensor 105 and the signal processing circuit 106. The control unit 109 has a processor such as a CPU, performs various calculations, and controls each unit of the image pickup system 100 such as the image pickup element 105. The memory unit 108 (storage means) temporarily stores the image data output from the signal processing circuit 106. The I / F unit 110 is an interface for recording image data on the recording medium 111 and reading image data from the recording medium 111. The recording medium 111 is a detachable semiconductor memory (EEPROM) for recording and reading image data. The display unit 112 displays various information and captured images.
なお本実施形態において、撮像システム１００は、撮像素子１０５を含む撮像装置本体と、撮像装置本体に着脱可能なレンズ部１０１を含むレンズ装置（交換レンズ）とを備えて構成される。ただし本実施形態は、これに限定されるものではなく、レンズ装置と撮像装置本体とが一体的に構成された撮像システム（撮像装置）にも適用可能である。 In the present embodiment, the image pickup system 100 includes an image pickup device main body including the image pickup element 105, and a lens device (interchangeable lens) including a lens unit 101 that can be attached to and detached from the image pickup device main body. However, the present embodiment is not limited to this, and can be applied to an imaging system (imaging apparatus) in which a lens apparatus and an imaging apparatus main body are integrally configured.
次に、撮像システム１００の撮影動作について説明する。ユーザがメイン電源（不図示）をオンすると、コントロール系の電源および信号処理回路１０６などの撮像系回路の電源がそれぞれオンする。ユーザがレリーズボタン（不図示）を押すと、レンズ部１０１、シャッタ１０３、および撮像素子１０５はそれぞれ、レンズ駆動装置１０２、シャッタ駆動装置１０４、およびタイミング発生部１０７からの出力信号（制御信号）により駆動され、撮影動作を行う。撮影動作が終了すると、信号処理回路１０６は撮像素子１０５から出力された画像信号に対して画像処理を行い、制御部１０９は画像処理後の画像データをメモリ部１０８に書き込む。また制御部１０９は、メモリ部１０８に記憶された画像データを、Ｉ／Ｆ部１１０を介して記録媒体１１１に記録する。なお本実施形態において、メモリ部１０８に記憶された画像データを、外部Ｉ／Ｆ部（不図示）を介して直接コンピュータなどの画像処理装置に入力して画像（画像データ）を加工してもよい。 Next, the photographing operation of the imaging system 100 will be described. When the user turns on the main power supply (not shown), the power supply of the control system and the power supply of the imaging system circuit such as the signal processing circuit 106 are turned on. When the user presses the release button (not shown), the lens unit 101, the shutter 103, and the image sensor 105 are driven by output signals (control signals) from the lens drive device 102, the shutter drive device 104, and the timing generator 107, respectively. It is driven and performs a shooting operation. When the photographing operation is completed, the signal processing circuit 106 performs image processing on the image signal output from the image sensor 105, and the control unit 109 writes the image data after the image processing to the memory unit 108. Further, the control unit 109 records the image data stored in the memory unit 108 on the recording medium 111 via the I / F unit 110. In the present embodiment, the image data stored in the memory unit 108 may be directly input to an image processing device such as a computer via an external I / F unit (not shown) to process the image (image data). Good.
以下、本実施形態の撮像素子１０５の具体的構成について、各実施例において詳述する。 Hereinafter, the specific configuration of the image sensor 105 of the present embodiment will be described in detail in each embodiment.
［撮像素子の等価回路図］
次に、図２を参照して、本発明の実施例１における撮像素子１０５ａ（固体撮像素子）の回路について説明する。図２は、撮像素子１０５ａの等価回路図である。本実施例の撮像素子１０５ａは、列ごとに配置された複数のＡＤ変換部の前段に、色ごとに３画素の画素信号の水平加算平均を行う回路（加算平均回路）を設けている。このような構成により、動画撮影において動画フォーマットに合わせて低画素化する際に、水平加算平均を行うことができる。
[Equivalent circuit diagram of image sensor]
Next, the circuit of the image pickup device 105a (solid-state image pickup device) according to the first embodiment of the present invention will be described with reference to FIG. FIG. 2 is an equivalent circuit diagram of the image sensor 105a. The image sensor 105a of this embodiment is provided with a circuit (additional averaging circuit) for horizontally adding and averaging pixel signals of three pixels for each color in front of a plurality of AD conversion units arranged in each row. With such a configuration, horizontal addition averaging can be performed when the number of pixels is reduced according to the moving image format in moving image shooting.
撮像素子１０５ａは、マトリクス状（列方向すなわち水平方向と、行方向すなわち垂直方向）に配置された複数の単位画素２０１を備えた画素部２００を有する。すなわち画素部２００は、所定の方向（列方向）に配置された複数の単位画素２０１を含む画素列を構成し、画素列は所定の方向と垂直な方向（行方向）に複数配置されている。各々の単位画素２０１は、マイクロレンズ（ＭＬ）、フォトダイオード（ＰＤ）、フローティングディフュージョン（ＦＤ）などを備えて構成される。なお、単位画素２０１の詳細な構成については後述する。図２において、単位画素２０１に示されているＲ、Ｇ、Ｂはそれぞれ、赤（Ｒｅｄ）、緑（Ｇｒｅｅｎ）、青（Ｂｌｕｅ）のカラーフィルタを搭載した画素を示している。図２に示されるように、複数の単位画素２０１は、ベイヤ配列で配置されている。 The image pickup device 105a has a pixel unit 200 having a plurality of unit pixels 201 arranged in a matrix (column direction, that is, horizontal direction, and row direction, that is, vertical direction). That is, the pixel unit 200 constitutes a pixel array including a plurality of unit pixels 201 arranged in a predetermined direction (column direction), and a plurality of pixel sequences are arranged in a direction (row direction) perpendicular to the predetermined direction. .. Each unit pixel 201 is configured to include a microlens (ML), a photodiode (PD), a floating diffusion (FD), and the like. The detailed configuration of the unit pixel 201 will be described later. In FIG. 2, R, G, and B shown in the unit pixel 201 indicate pixels equipped with red (Red), green (Green), and blue (Blue) color filters, respectively. As shown in FIG. 2, the plurality of unit pixels 201 are arranged in a Bayer array.
垂直走査回路２０２は、行ごとに（垂直方向に）各画素に駆動信号（信号ＰＲＥＳ、ＰＴＸ、ＰＳＥＬ）を供給する。各駆動信号の末尾の数字１、２、および、ｎ（ｎは３以上の整数）は、行番号を示しており、例えばｎはｎ行目の各画素に供給する駆動信号であることを示している。なお本実施例において、特に行数を指定する必要がない場合、末尾の行数を示す文字は省略する。駆動信号の詳細については、単位画素２０１の構成と合わせて後述する。 The vertical scanning circuit 202 supplies drive signals (signals PRESS, PTX, PSEL) to each pixel line by line (in the vertical direction). The numbers 1, 2 and n (n is an integer of 3 or more) at the end of each drive signal indicate a line number, and for example, n indicates a drive signal to be supplied to each pixel on the nth line. ing. In this embodiment, if it is not necessary to specify the number of lines, the character indicating the number of lines at the end is omitted. The details of the drive signal will be described later together with the configuration of the unit pixel 201.
各画素の出力信号（画素信号）は、単位画素列ごとに配置される垂直信号線２０３を介して、後段の回路へ伝達され、各々の垂直信号線２０３には定電流回路２０４が接続されている。垂直信号線２０３は、加算切替スイッチ２０５、２０６に接続されている。加算切替スイッチ２０５、２０６は、信号ＰＨＡＤＤにより駆動される。加算切替スイッチ２０６の他端には、加算平均回路２０７が接続されている。加算切替スイッチ２０５の他端には、読み出し対象の画素列に対応して配置される列アンプ２０８（増幅器）が接続されている。列アンプ２０８は、画素からの出力信号（画素信号）を増幅する（すなわち、加算平均回路２０７から出力された共通信号を増幅する）アンプである。ノイズの観点から、好ましくは、列アンプ２０８はゲインをかけるゲインアンプである。ただし本実施例において、列アンプ２０８を設けることは必須ではない。 The output signal (pixel signal) of each pixel is transmitted to a subsequent circuit via a vertical signal line 203 arranged for each unit pixel row, and a constant current circuit 204 is connected to each vertical signal line 203. There is. The vertical signal line 203 is connected to the addition selector switches 205 and 206. The addition changeover switches 205 and 206 are driven by the signal PHADD. An addition averaging circuit 207 is connected to the other end of the addition changeover switch 206. A column amplifier 208 (amplifier) arranged corresponding to the pixel string to be read is connected to the other end of the addition changeover switch 205. The column amplifier 208 is an amplifier that amplifies an output signal (pixel signal) from a pixel (that is, amplifies a common signal output from the addition / averaging circuit 207). From the viewpoint of noise, the column amplifier 208 is preferably a gain amplifier that applies gain. However, in this embodiment, it is not essential to provide the column amplifier 208.
加算平均回路２０７は、前述のように色ごとに３画素の水平加算平均を行う回路であり、単位加算平均列（同色の３画素）ごとに１つ設けられている。本実施例において、加算平均回路２０７は、所定の方向（列方向、水平方向）に配置された複数の単位画素２０１（同色の３画素）から出力される複数のアナログ信号に基づいて、複数の単位画素２０１に関する共通信号を生成する信号生成部として機能する。好ましくは、加算平均回路２０７は、複数のアナログ信号（同色の３画素から出力された画素信号）の加算平均処理を行って共通信号を出力する。 As described above, the addition averaging circuit 207 is a circuit that performs horizontal addition averaging of 3 pixels for each color, and is provided for each unit addition averaging sequence (3 pixels of the same color). In this embodiment, the addition averaging circuit 207 has a plurality of analog signals output from a plurality of unit pixels 201 (three pixels of the same color) arranged in a predetermined direction (column direction, horizontal direction). It functions as a signal generation unit that generates a common signal for the unit pixel 201. Preferably, the addition averaging circuit 207 performs addition averaging processing of a plurality of analog signals (pixel signals output from three pixels of the same color) to output a common signal.
加算切替スイッチ２０５はｐＭＯＳスイッチ、加算切替スイッチ２０６はｎＭＯＳスイッチでそれぞれ構成されている。このため、信号ＰＨＡＤＤが「Ｌ」の場合、加算切替スイッチ２０５はオン、加算切替スイッチ２０６はオフとなる。その結果、画素信号は、垂直信号線２０３を介して列アンプ２０８に入力される。一方、信号ＰＨＡＤＤが「Ｈ」の場合、加算切替スイッチ２０５はオフ、加算切替スイッチ２０６はオンとなる。その結果、垂直信号線２０３の信号（画素信号）は、加算平均回路２０７に入力される。加算平均回路２０７からの出力信号は、列アンプ２０８に入力される。 The addition changeover switch 205 is composed of a pMOS switch, and the addition changeover switch 206 is composed of an nMOS switch. Therefore, when the signal PHADD is “L”, the addition changeover switch 205 is on and the addition changeover switch 206 is off. As a result, the pixel signal is input to the column amplifier 208 via the vertical signal line 203. On the other hand, when the signal PHADD is "H", the addition changeover switch 205 is off and the addition changeover switch 206 is on. As a result, the signal (pixel signal) of the vertical signal line 203 is input to the averaging circuit 207. The output signal from the averaging circuit 207 is input to the column amplifier 208.
このように本実施例において、加算切替スイッチ２０５、２０６は、第１のモードまたは第２のモードに設定可能な切替スイッチである。第１のモードにおいて（信号ＰＨＡＤＤが「Ｈ」の場合）、加算平均回路２０７は共通信号を生成し、デジタル加算回路２１５は加算処理または加算平均処理を行う。一方、第２のモードにおいて（信号ＰＨＡＤＤが「Ｌ」の場合）、加算平均回路２０７は共通信号を生成せず、デジタル加算回路２１５は加算処理または加算平均処理を行わない。好ましくは、第１のモードは、画素部２００の全ての単位画素２０１のうち、所定の方向（列方向）において所定の周期で間引くように選択された複数の単位画素から画素信号を読み出すモードである。一方、第２のモードは、画素部２００の全ての単位画素２０１から画素信号を読み出すモードである。または、第１のモードおよび第２のモードは両方とも、画素部２００の全ての単位画素２０１のうち、所定の方向において所定の周期で間引くように選択された複数の単位画素２０１から画素信号を読み出すモードであってもよい。 As described above, in the present embodiment, the addition changeover switches 205 and 206 are changeover switches that can be set to the first mode or the second mode. In the first mode (when the signal PHADD is "H"), the averaging circuit 207 generates a common signal, and the digital averaging circuit 215 performs an averaging process or an averaging process. On the other hand, in the second mode (when the signal PHADD is “L”), the addition averaging circuit 207 does not generate a common signal, and the digital addition circuit 215 does not perform addition processing or addition averaging processing. Preferably, the first mode is a mode in which pixel signals are read from a plurality of unit pixels selected to be thinned out at a predetermined cycle in a predetermined direction (column direction) among all the unit pixels 201 of the pixel unit 200. is there. On the other hand, the second mode is a mode in which a pixel signal is read from all the unit pixels 201 of the pixel unit 200. Alternatively, both the first mode and the second mode output pixel signals from a plurality of unit pixels 201 selected to be thinned out in a predetermined direction at a predetermined cycle among all the unit pixels 201 of the pixel unit 200. It may be a read mode.
ここで、水平加算される列の中心に位置する列番号をｍとすると、ｍ列目の列アンプ２０８の後段に、ｍ列目とｍ−２列目、および、ｍ列目とｍ＋２列目をそれぞれ互いに接続する列接続スイッチ２０９が配置されている。すなわち列接続スイッチ２０９（接続スイッチ）は、加算平均回路２０７から出力された共通信号（本実施例では、列アンプ２０８で増幅された共通信号）を複数のＡＤ変換部へ伝達する。本実施例において、列接続スイッチ２０９はｎＭＯＳスイッチで構成されており、信号ＰＨＡＤＤが「Ｈ」の場合にオンとなる。信号ＰＨＡＤＤが「Ｈ」となると、ｍ列目の列アンプ２０８の出力信号は、列接続スイッチ２０９を介して、ｍ−２列目、ｍ列目、ｍ＋２列目の列メモリ２１０にそれぞれ書き込まれる。なお本実施例では、水平方向に３画素の加算平均を行い、加算平均された信号をｍ−２列目、ｍ列目、ｍ＋２列目の３列の列メモリ２１０に書き込む例を示しているが、これに限定されるものではない。例えば、水平方向に２画素の加算平均を行い、加算平均された信号を２列の列メモリ２１０に書き込むように構成することや、水平方向に３画素の加算平均を行い、加算平均された信号をｍ−２列目、ｍ列目の２列の列メモリ２１０に書き込むように構成してもよい。 Here, assuming that the column number located at the center of the columns to be horizontally added is m, the m-th column and the m-2nd column, and the m-th column and the m + 2nd column are placed after the m-th column amplifier 208. Column connection switches 209 are arranged to connect the two to each other. That is, the column connection switch 209 (connection switch) transmits the common signal output from the averaging circuit 207 (in this embodiment, the common signal amplified by the column amplifier 208) to the plurality of AD conversion units. In this embodiment, the column connection switch 209 is composed of an nMOS switch, and is turned on when the signal PHADD is “H”. When the signal PHADD becomes “H”, the output signal of the column amplifier 208 in the m-th row is written to the column memory 210 in the m-2nd row, the m-th row, and the m + 2nd row via the row connection switch 209, respectively. .. In this embodiment, an example is shown in which the addition averaging of 3 pixels is performed in the horizontal direction and the added averaging signal is written to the column memory 210 of the 3rd row of the m-2nd row, the mth row, and the m + 2nd row. However, it is not limited to this. For example, it is configured to perform the addition averaging of 2 pixels in the horizontal direction and write the addition averaging signal to the column memory 210 in 2 columns, or the addition averaging of 3 pixels in the horizontal direction and the addition averaging signal. May be configured to write to the column memory 210 of the second column of the m-2nd column and the mth column.
比較器２１１は、各列に対応して複数設けられている。各々の比較器２１１には、列メモリ２１０に保持された信号（画素信号、すなわち共通信号）、および、ＤＡＣ２１２（参照信号生成部）から供給されるランプ信号ＶＲＡＭＰ（参照信号）が入力され、比較器２１１はこれらの２つの入力信号を比較する。また比較器２１１は、２つの入力信号の大小関係が逆転するタイミングで、反転信号を出力する。 A plurality of comparators 211 are provided corresponding to each row. A signal (pixel signal, that is, a common signal) held in the column memory 210 and a lamp signal VRAMP (reference signal) supplied from the DAC 212 (reference signal generator) are input to each comparator 211 for comparison. Instrument 211 compares these two input signals. Further, the comparator 211 outputs an inverted signal at a timing when the magnitude relation between the two input signals is reversed.
カウンタ２１３は、比較器２１１が列メモリ２１０に保持された信号とランプ信号ＶＲＡＭＰとの比較を開始したタイミングで、カウントを開始する。カウンタ２１３のカウント値は、ラッチ回路２１４に入力される。ラッチ回路２１４は、比較器２１１から反転信号が入力されたタイミングで示されているカウント値（反転信号が入力されたタイミングに対応するカウント値）を保持する。本実施例において、比較器２１１およびラッチ回路２１４は、複数の単位画素２０１のそれぞれに対応して設けられた複数のＡＤ変換部（ＡＤ変換回路）を構成する。複数のＡＤ変換部は、加算平均回路２０７から出力された共通信号（本実施例では、加算平均回路２０７から出力されて列アンプ２０８で増幅された共通信号）を複数の単位画素２０１（同色の３画素）のそれぞれに対応する複数のデジタル信号へ変換する。このように本実施例において、複数のＡＤ変換部は、参照信号を用いて並列に共通信号を複数のデジタル信号へ変換する。 The counter 213 starts counting at the timing when the comparator 211 starts comparing the signal held in the column memory 210 with the lamp signal VRAMP. The count value of the counter 213 is input to the latch circuit 214. The latch circuit 214 holds a count value (a count value corresponding to the timing at which the inverting signal is input) indicated at the timing when the inverting signal is input from the comparator 211. In this embodiment, the comparator 211 and the latch circuit 214 form a plurality of AD conversion units (AD conversion circuits) provided corresponding to each of the plurality of unit pixels 201. The plurality of AD conversion units output a common signal output from the addition averaging circuit 207 (in this embodiment, a common signal output from the addition averaging circuit 207 and amplified by the column amplifier 208) to a plurality of unit pixels 201 (of the same color). It is converted into a plurality of digital signals corresponding to each of the three pixels). As described above, in this embodiment, the plurality of AD conversion units convert the common signal into a plurality of digital signals in parallel using the reference signal.
デジタル加算回路２１５（デジタル信号処理部）は、複数のデジタル信号を加算する。デジタル加算回路２１５は、信号ＰＨＡＤＤにより制御され、信号ＰＨＡＤＤが「Ｈ」の場合、入力されたデジタル信号のうち、例えばｍ−２、ｍ、ｍ＋２列目の出力信号のように加算平均単位の信号を加算して出力する。一方、デジタル加算回路２１５は、信号ＰＨＡＤＤが「Ｌ」の場合、信号の加算を行うことなく、入力されたデジタル信号を出力する。なお本実施例において、デジタル加算回路２１５は、信号の加算処理を行う代わりに、信号の加算平均処理を行ってもよい。このようにデジタル加算回路２１５は、複数のデジタル信号の加算処理または加算平均処理を行う。 The digital addition circuit 215 (digital signal processing unit) adds a plurality of digital signals. The digital addition circuit 215 is controlled by the signal PHADD, and when the signal PHADD is "H", among the input digital signals, for example, a signal in the addition average unit such as the output signal in the m-2, m, m + 2nd column. Is added and output. On the other hand, when the signal PHADD is “L”, the digital addition circuit 215 outputs the input digital signal without adding the signals. In this embodiment, the digital addition circuit 215 may perform signal addition averaging processing instead of signal addition processing. In this way, the digital addition circuit 215 performs addition processing or addition averaging processing of a plurality of digital signals.
ここで、列アンプ２０８（増幅器）による増幅の際には熱雑音が発生し、比較器２１１とラッチ回路２１４とにより構成されるＡＤ変換回路（ＡＤ変換部）においては量子化ノイズが発生する。これらは、それぞれランダムノイズとして画質に影響を与えるため、増幅器やＡＤ変換回路などの列回路で発生するランダムノイズを低減する必要がある。 Here, thermal noise is generated during amplification by the column amplifier 208 (amplifier), and quantization noise is generated in the AD conversion circuit (AD conversion unit) composed of the comparator 211 and the latch circuit 214. Since each of these affects the image quality as random noise, it is necessary to reduce the random noise generated in a column circuit such as an amplifier or an AD conversion circuit.
［単位画素の等価回路図］
次に、図３を参照して、単位画素２０１の回路について説明する。単位画素２０１は、１つのマイクロレンズＭＬ（不図示）、１つのフォトダイオード（ＰＤ）、１つのフローティングディフージョン（ＦＤ）、および、４つのトランジスタを備えて構成される。
[Equivalent circuit diagram of unit pixel]
Next, the circuit of the unit pixel 201 will be described with reference to FIG. The unit pixel 201 includes one microlens ML (not shown), one photodiode (PD), one floating diffusion (FD), and four transistors.
ＰＤ３０１は、光学像を光電変換する光電変換素子である。ＰＤ３０１は、転送スイッチ３０２を介して、垂直信号線２０３に接続される定電流源とともにソースフォロワアンプを形成するトランジスタ３０４のゲートに接続される。転送スイッチ３０２は、信号ＰＴＸにより駆動される。ＦＤ３０３は、ＰＤ３０１に蓄積された電荷を電圧に変換する役割を果たす。またＦＤ３０３は、信号ＰＲＥＳにより駆動されるトランジスタ３０６を介して、電位ＶＤＤに接続されている。このため、信号ＰＲＥＳが「Ｈ」になると、ＦＤ３０３は電位ＶＤＤにリセットされる。トランジスタ３０５は、信号ＰＳＥＬにより駆動され、トランジスタ３０４からの出力信号を垂直信号線２０３に伝達するスイッチの役割を果たす。 PD301 is a photoelectric conversion element that photoelectrically converts an optical image. The PD 301 is connected via the transfer switch 302 to the gate of the transistor 304 forming the source follower amplifier together with the constant current source connected to the vertical signal line 203. The transfer switch 302 is driven by the signal PTX. The FD 303 plays a role of converting the electric charge stored in the PD 301 into a voltage. Further, the FD 303 is connected to the potential VDD via a transistor 306 driven by the signal PRESS. Therefore, when the signal PRESS becomes “H”, the FD 303 is reset to the potential VDD. The transistor 305 is driven by the signal PSEL and acts as a switch that transmits an output signal from the transistor 304 to the vertical signal line 203.
［静止画駆動方法］
次に、低画素化を行うことなく、すなわち各列の画素信号を水平加算することなく、各列の画素信号を読み出す際の駆動方法（固体撮像素子の制御方法）について説明する。この駆動方法は、例えば、より解像度が高く、フレームレートが低速でも構わない静止画撮影の際などに用いられる。
[Still image drive method]
Next, a driving method (control method of the solid-state image sensor) when reading out the pixel signals of each row without reducing the number of pixels, that is, without horizontally adding the pixel signals of each row will be described. This driving method is used, for example, when shooting a still image having a higher resolution and a lower frame rate.
図４は、静止画駆動のタイミングチャートであり、全画素を一括してリセットして蓄積を行った後のチャートを示している。図４において、上から順に、各画素信号を読み出す際のタイミングチャート、時間軸上で列メモリ２１０に保持された信号ＶＣおよびＤＡＣ２１２から出力されるランプ信号ＶＲＡＭＰ（の電位）を示すグラフ、および、カウンタ２１３のカウント値のグラフである。図４に示されるように、各列の画素信号を水平加算することなく読み出す駆動方法では、信号ＰＨＡＤＤは常に「Ｌ」に設定される。 FIG. 4 is a timing chart driven by a still image, and shows a chart after all pixels are collectively reset and accumulated. In FIG. 4, in order from the top, a timing chart when reading each pixel signal, a graph showing the signal VC held in the column memory 210 on the time axis, and the lamp signal VRAMP (potential) output from the DAC 212, and It is a graph of the count value of the counter 213. As shown in FIG. 4, in the driving method of reading out the pixel signals of each column without horizontal addition, the signal PHADD is always set to “L”.
まず、全画素を一括してリセットし、所定の期間だけ蓄積を行った後、時刻ｔ４０１で１行目に対応する信号ＰＳＥＬ１を「Ｈ」とし、１行目の信号が出力される状態とする。また、時刻ｔ４０１〜ｔ４０２の期間において信号ＰＲＥＳ１を「Ｈ」とすることにより、ＦＤ３０３は電位ＶＤＤによりリセットされる。電位ＶＤＤによりリセットされた信号（リセット信号）は、信号ＰＨＡＤＤが「Ｌ」であるため、加算平均回路２０７を介さずに、読み出す画素に対応して配置される列アンプ２０８により増幅された後、列メモリ２１０に書き込まれる。リセット信号が列メモリ２１０に書き込まれてから安定するまでに要する所定時間経過後の時刻ｔ４０２において、ＤＡＣ２１２はランプ信号ＶＲＡＭＰの出力を開始し、リセット信号のＡＤ変換を開始する。 First, all the pixels are reset at once, and after accumulating for a predetermined period, the signal PSEL1 corresponding to the first line is set to "H" at time t401, and the signal of the first line is output. .. Further, by setting the signal PRESS1 to "H" in the period of time t401 to t402, the FD 303 is reset by the potential VDD. Since the signal PHADD is "L", the signal reset by the potential VDD (reset signal) is amplified by the column amplifier 208 arranged corresponding to the pixel to be read without going through the addition averaging circuit 207, and then is amplified. Written to column memory 210. At time t402 after a predetermined time has elapsed from the time when the reset signal is written to the column memory 210 until it stabilizes, the DAC 212 starts the output of the lamp signal VRAMP and starts the AD conversion of the reset signal.
カウンタ２１３は、リセット信号のＡＤ変換期間である時刻ｔ４０２〜ｔ４０３の間にカウントを行う。ラッチ回路２１４は、列メモリ２１０の信号ＶＣとランプ信号ＶＲＡＭＰとが互いに一致して比較器２１１から反転信号が出力された時刻のカウント値を保持する。ＡＤ変換期間が終了する時刻ｔ４０３において、信号ＰＲＥＳ１は「Ｌ」となり、ラッチ回路２１４により保持されたカウント値はデジタル加算回路２１５へ送られる。このとき、信号ＰＨＡＤＤが「Ｌ」であるため、各列の信号ＶＣ（リセット信号）を加算することなく（非加算で）、各列の信号ＶＣを出力する。カウンタ２１３は、ＡＤ変換が終了する時刻ｔ４０３で初期値にリセットされる。ラッチ回路２１４は、各列のリセット信号が出力された後、初期値にリセットされる。 The counter 213 counts during the time t402 to t403, which is the AD conversion period of the reset signal. The latch circuit 214 holds a count value of the time when the signal VC of the column memory 210 and the lamp signal VRAMP match each other and the inverting signal is output from the comparator 211. At the time t403 when the AD conversion period ends, the signal PRESS1 becomes “L”, and the count value held by the latch circuit 214 is sent to the digital addition circuit 215. At this time, since the signal PHADD is “L”, the signal VC (non-addition) of each column is output without adding the signal VC (reset signal) of each column. The counter 213 is reset to the initial value at the time t403 when the AD conversion ends. The latch circuit 214 is reset to the initial value after the reset signal of each column is output.
続いて、光信号の読み出しが行われる。時刻ｔ４０４において、信号ＰＴＸ１が「Ｈ」となり、リセット信号に加えて、ＰＤ３０１の蓄積電荷がＦＤ３０３へ転送される。ＰＤ３０１で受光した光量に応じた信号（光信号）は、リセット信号と同様に、読み出す画素に対応する列に配置された列アンプ２０８により増幅された後、列メモリ２１０へ書き込まれる。光信号が列メモリ２１０に書き込まれてから安定するのに要する所定時間経過後の時刻ｔ４０５において、ＤＡＣ２１２はランプ信号ＶＲＡＭＰを出力し、光信号のＡＤ変換を開始する。カウンタ２１３は、光信号のＡＤ変換期間である時刻ｔ４０５〜ｔ４０６の間にカウントを行う。ラッチ回路２１４は、列メモリ２１０の信号ＶＣとランプ信号ＶＲＡＭＰとが互いに一致して比較器２１１から反転信号が出力された時刻のカウント値を保持する。ＡＤ変換期間が終了する時刻ｔ４０６において、信号ＰＲＥＳ１は「Ｌ」となり、ラッチ回路２１４により保持されたカウント値は、リセット信号と同様に、デジタル加算回路２１５へ送られる。このとき、信号ＰＨＡＤＤが「Ｌ」であるため、各列の信号ＶＣを加算することなく（非加算で）、各列の信号ＶＣを出力する。カウンタ２１３は、ＡＤ変換が終了する時刻ｔ４０６で初期値にリセットされる。ラッチ回路２１４は、各列の光信号が出力された後、初期値にリセットされる。 Subsequently, the optical signal is read out. At time t404, the signal PTX1 becomes “H”, and in addition to the reset signal, the accumulated charge of PD301 is transferred to FD303. Similar to the reset signal, the signal (optical signal) corresponding to the amount of light received by the PD 301 is amplified by the row amplifier 208 arranged in the row corresponding to the pixel to be read, and then written to the row memory 210. At time t405, which is required to stabilize after the optical signal is written to the column memory 210, the DAC 212 outputs the lamp signal VRAMP and starts AD conversion of the optical signal. The counter 213 counts during the time t405 to t406, which is the AD conversion period of the optical signal. The latch circuit 214 holds a count value of the time when the signal VC of the column memory 210 and the lamp signal VRAMP match each other and the inverting signal is output from the comparator 211. At the time t406 when the AD conversion period ends, the signal PRESS1 becomes “L”, and the count value held by the latch circuit 214 is sent to the digital adder circuit 215 in the same manner as the reset signal. At this time, since the signal PHADD is “L”, the signal VC of each column is output without adding the signal VC of each column (without addition). The counter 213 is reset to the initial value at the time t406 when the AD conversion ends. The latch circuit 214 is reset to the initial value after the optical signals of each row are output.
以上の動作を１行〜ｎ行目まで行ごとに順次行い、読み出し動作を終了する。撮像素子１０５ａから出力されたリセット信号および光信号はそれぞれ、後段の信号処理回路１０６により演算処理され、リセットノイズが除去された光信号が得られる。 The above operation is sequentially performed for each line from the first line to the nth line, and the read operation is completed. The reset signal and the optical signal output from the image pickup device 105a are each subjected to arithmetic processing by the signal processing circuit 106 in the subsequent stage to obtain an optical signal from which reset noise has been removed.
［動画駆動方法］
次に、一例として同色信号に対して３列の水平加算平均を行うことにより低画素化を行って、各列の画素信号を読み出す際の駆動方法（固体撮像素子の制御方法）について説明する。この駆動方法は、例えば、高速フレームレートを必要とする代わりに低画素化しても構わない動画撮影の際に用いられる。前述のように、本実施例の撮像素子１０５ａには、ＡＤ変換回路（比較器２１１およびラッチ回路２１４）の前段において、同色３列の加算平均を行う回路（加算平均回路２０７）が設けられている。
[Video drive method]
Next, as an example, a driving method (control method of the solid-state image sensor) when the pixel signals of the same color signal are read out by performing horizontal addition averaging of three rows to reduce the number of pixels will be described. This driving method is used, for example, when shooting a moving image in which the number of pixels may be reduced instead of requiring a high frame rate. As described above, the image sensor 105a of the present embodiment is provided with a circuit (additional averaging circuit 207) for performing addition averaging of three rows of the same color in the preceding stage of the AD conversion circuit (comparator 211 and latch circuit 214). There is.
従来技術の駆動を行った場合、２列分のＡＤ変換回路が余剰となる。一方、本実施例の駆動を行うことにより、余剰であるＡＤ変換回路を有効に活用することができる。本実施例の駆動により、ＡＤ変換回路において発生するランダムノイズを低減することができる。 When the conventional technology is driven, two rows of AD conversion circuits become surplus. On the other hand, by driving the present embodiment, the surplus AD conversion circuit can be effectively utilized. By driving this embodiment, the random noise generated in the AD conversion circuit can be reduced.
図５は、動画駆動のタイミングチャートであり、スリットローリング駆動の信号読み出し時のタイミングチャートを示している。図４と同様に、図５において、上から順に、各画素信号を読み出す際のタイミングチャート、時間軸上で信号ＶＣおよびランプ信号ＶＲＡＭＰ（の電位）を示すグラフ、および、カウンタ２１３のカウント値のグラフである。また、信号ＶＣの末尾に記されている文字ｍ−２、ｍ、ｍ＋２は、前述のように、水平加算される列の中心に位置する列数をｍとしたときの列数を示している。図５に示されるように、各列の画素信号を水平加算平均して読み出す駆動方法では、信号ＰＨＡＤＤは常に「Ｈ」に設定される。 FIG. 5 is a moving image drive timing chart, and shows a timing chart at the time of signal reading of the slit rolling drive. Similar to FIG. 4, in FIG. 5, in order from the top, a timing chart for reading each pixel signal, a graph showing the signal VC and the lamp signal VRAMP (potential) on the time axis, and the count value of the counter 213. It is a graph. Further, the characters m-2, m, and m + 2 written at the end of the signal VC indicate the number of columns when the number of columns located at the center of the horizontally added columns is m as described above. .. As shown in FIG. 5, in the driving method in which the pixel signals in each column are horizontally added and averaged and read out, the signal PHADD is always set to "H".
まず、全画素を一括してリセットし、所定の期間だけ蓄積を行った後、時刻ｔ５０１で１行目に対応する信号ＰＳＥＬ１を「Ｈ」とし、１行目の信号が出力される状態とする。また、時刻ｔ５０１〜ｔ５０２の期間において信号ＰＲＥＳ１を「Ｈ」とすることにより、ＦＤ３０３は電位ＶＤＤによりリセットされる。電位ＶＤＤによりリセットされた信号（リセット信号）は、信号ＰＨＡＤＤが「Ｈ」であるため、読み出す列に対応する加算平均回路２０７へ伝達される。 First, all the pixels are reset at once, and after accumulating for a predetermined period, the signal PSEL1 corresponding to the first line is set to "H" at time t501, and the signal of the first line is output. .. Further, by setting the signal PRESS1 to "H" in the period of time t501 to t502, the FD 303 is reset by the potential VDD. Since the signal PHADD is "H", the signal reset by the potential VDD (reset signal) is transmitted to the averaging circuit 207 corresponding to the column to be read.
加算平均回路２０７は、ｍ−２、ｍ、ｍ＋２列目のリセット信号に対して加算平均を行う。加算平均回路２０７により加算平均された信号は、ｍ列目の列アンプ２０８により増幅される。このとき、ｍ−２、ｍ＋２列目の列アンプ２０８を使用しないため、パワーセーブすることにより消費電力を低減することができる。ｍ列目の列アンプ２０８からの出力信号は、同様に、信号ＰＨＡＤＤが「Ｈ」であるため、列接続スイッチ２０９を介して、ｍ−２、ｍ、ｍ＋２列目の列メモリ２１０に書き込まれる。加算平均されたリセット信号が列メモリ２１０に書き込まれてから安定するまで要する所定時間経過後の時刻ｔ５０２において、ＤＡＣ２１２はランプ信号ＶＲＡＭＰを出力し、ｍ−２、ｍ、ｍ＋２列目のＡＤ変換回路はリセット信号のＡＤ変換を開始する。 The addition averaging circuit 207 performs addition averaging on the reset signals in the m-2, m, and m + 2nd columns. The signal added and averaged by the addition average circuit 207 is amplified by the column amplifier 208 in the m-th column. At this time, since the row amplifier 208 in the m-2 and m + 2nd rows is not used, the power consumption can be reduced by saving the power. Similarly, since the signal PHADD is "H", the output signal from the column amplifier 208 in the m-th row is written to the column memory 210 in the m-2, m, m + 2nd row via the column connection switch 209. .. At time t502 after a predetermined time elapses from the time when the summed and averaged reset signal is written to the column memory 210 until it stabilizes, the DAC212 outputs the lamp signal VRAMP, and the AD conversion circuit in the m-2, m, and m + 2nd columns. Starts AD conversion of the reset signal.
カウンタ２１３は、リセット信号のＡＤ変換期間である時刻ｔ５０２〜ｔ５０３の間にカウントを行う。ラッチ回路２１４は、列メモリ２１０の信号ＶＣとランプ信号ＶＲＡＭＰとが互いに一致して比較器２１１から反転信号が出力された時刻のカウント値を保持する。ＡＤ変換期間が終了する時刻ｔ５０３において、信号ＰＲＥＳ１は「Ｌ」となり、ラッチ回路２１４により保持されたカウント値はデジタル加算回路２１５へ送られる。このとき、信号ＰＨＡＤＤが「Ｈ」であるため、ｍ−２、ｍ、ｍ＋２列目のリセット信号（信号ＶＣｍ−２、ｍ、ｍ＋２）は加算されて出力される。カウンタ２１３は、ＡＤ変換が終了する時刻ｔ５０３で初期値にリセットされる。ラッチ回路２１４は、各列のリセット信号が出力された後、初期値にリセットされる。 The counter 213 counts during the time t502 to t503, which is the AD conversion period of the reset signal. The latch circuit 214 holds a count value of the time when the signal VC of the column memory 210 and the lamp signal VRAMP match each other and the inverting signal is output from the comparator 211. At the time t503 when the AD conversion period ends, the signal PRESS1 becomes “L”, and the count value held by the latch circuit 214 is sent to the digital adder circuit 215. At this time, since the signal PHADD is “H”, the reset signals (signals VC m-2, m, m + 2 ) in the second column of m-2, m, m + 2 are added and output. The counter 213 is reset to the initial value at the time t503 when the AD conversion ends. The latch circuit 214 is reset to the initial value after the reset signal of each column is output.
続いて、光信号の読み出しが行われる。時刻ｔ５０４において、信号ＰＴＸ１が「Ｈ」となり、リセット信号に加えて、ＰＤ３０１の蓄積電荷がＦＤ３０３へ転送される。信号ＰＴＡＤＤが「Ｈ」であるため、光信号は、リセット信号と同様に、読み出す列に対応する加算平均回路２０７へ伝達される。加算平均回路２０７によりｍ−２、ｍ、ｍ＋２列目の光信号が加算平均された信号は、ｍ列目の列アンプ２０８により増幅される。ｍ列目の列アンプ２０８からの出力信号は、信号ＰＨＡＤＤが「Ｈ」であるため、列接続スイッチ２０９を介して、ｍ−２、ｍ、ｍ＋２列目の列メモリ２１０へ書き込まれる。加算平均された光信号が列メモリ２１０に書き込まれてから安定するのに要する所定時間経過後の時刻ｔ５０５において、ＤＡＣ２１２はランプ信号ＶＲＡＭＰを出力し、ｍ−２、ｍ、ｍ＋２列目のＡＤ変換回路は光信号のＡＤ変換を開始する。 Subsequently, the optical signal is read out. At time t504, the signal PTX1 becomes “H”, and in addition to the reset signal, the accumulated charge of PD301 is transferred to FD303. Since the signal PTADD is "H", the optical signal is transmitted to the averaging circuit 207 corresponding to the column to be read, similar to the reset signal. The signal obtained by averaging the optical signals in the m-2, m, and m + 2nd rows by the averaging circuit 207 is amplified by the row amplifier 208 in the mth row. Since the signal PHADD is "H", the output signal from the row amplifier 208 in the m-th row is written to the row memory 210 in the m-2, m, m + 2nd row via the row connection switch 209. At time t505 after a predetermined time elapses after the summed and averaged optical signal is written to the column memory 210 and after a predetermined time elapses, the DAC 212 outputs the lamp signal VRAMP and performs AD conversion in the m-2, m, and m + 2nd columns. The circuit initiates AD conversion of the optical signal.
カウンタ２１３は、光信号のＡＤ変換期間である時刻ｔ５０５〜ｔ５０６の間にカウントを行う。ラッチ回路２１４は、列メモリ２１０の信号ＶＣとランプ信号ＶＲＡＭＰとが互いに一致して比較器２１１から反転信号が出力された時刻のカウント値を保持する。ＡＤ変換期間が終了する時刻ｔ５０６において、信号ＰＳＥＬ１は「Ｌ」となり、ラッチ回路２１４により保持されたカウント値は、リセット信号と同様に、デジタル加算回路２１５へ送られる。このとき、信号ＰＨＡＤＤが「Ｈ」であるため、ｍ−２、ｍ、ｍ＋２列目の光信号（信号ＶＣｍ−２、ｍ、ｍ＋２）は加算されて出力される。カウンタ２１３は、ＡＤ変換が終了する時刻ｔ５０６で初期値にリセットされる。ラッチ回路２１４は、各列の光信号が出力された後、初期値にリセットされる。 The counter 213 counts during the time t505 to t506, which is the AD conversion period of the optical signal. The latch circuit 214 holds a count value of the time when the signal VC of the column memory 210 and the lamp signal VRAMP match each other and the inverting signal is output from the comparator 211. At the time t506 at which the AD conversion period ends, the signal PSEL1 becomes “L”, and the count value held by the latch circuit 214 is sent to the digital adder circuit 215 in the same manner as the reset signal. At this time, since the signal PHADD is “H”, the optical signals in the m-2, m, m + 2nd row (signals VC m-2, m, m + 2 ) are added and output. The counter 213 is reset to the initial value at the time t506 when the AD conversion ends. The latch circuit 214 is reset to the initial value after the optical signals of each row are output.
以上の動作を１行〜ｎ行目まで行ごとに順次行い、読み出し動作を終了する。撮像素子１０５ａから出力されたリセット信号および光信号はそれぞれ、後段の信号処理回路１０６により演算処理され、リセットノイズが除去された光信号が得られる。ただし、リセット信号および光信号のそれぞれ（に関するカウント値）は、ｍ−２、ｍ、ｍ＋２列目のＡＤ変換回路で発生したそれぞれ異なるランダムノイズを含む。このようなランダムノイズを含む信号をデジタル加算回路２１５で加算すると、信号は３倍、ＡＤ変換の際に発生するランダムノイズは√３倍となり、Ｓ／Ｎ比が向上する。 The above operation is sequentially performed for each line from the first line to the nth line, and the read operation is completed. The reset signal and the optical signal output from the image pickup device 105a are each subjected to arithmetic processing by the signal processing circuit 106 in the subsequent stage to obtain an optical signal from which reset noise has been removed. However, each of the reset signal and the optical signal (count value with respect to) includes different random noises generated in the AD conversion circuit of the m-2, m, and m + 2nd columns. When a signal containing such random noise is added by the digital adder circuit 215, the signal is tripled and the random noise generated during AD conversion is √3 times, and the S / N ratio is improved.
また本実施例では、動画などの低画素化駆動を行う際に余剰となった列回路を活用するため、ＡＤ変換期間やＡＤ変換精度を犠牲にすることなく駆動を行うことが可能である。また本実施例では、複数の列回路を用いて同じ信号を読み出し、それらの信号を加算するため、列回路のバラつきなどにより発生する固定ノイズを積算した信号となる。このような固定ノイズを除去するため、例えば撮像素子１０５ａの一部にＰＤ３０１の上部をアルミなどで遮光したＯＢ（オプティカル・ブラック）画素を設け、開口画素から対応するＯＢ画素列の信号を減算することができる。本実施例では、このように列回路バラつきを除去する駆動を行って列回路の固定ノイズ成分を補正する機構や機能を別に設けてもよい。 Further, in this embodiment, since the surplus column circuit is utilized when driving the low pixel count of a moving image or the like, the driving can be performed without sacrificing the AD conversion period and the AD conversion accuracy. Further, in this embodiment, since the same signal is read out by using a plurality of column circuits and the signals are added, the signal is obtained by integrating the fixed noise generated due to the variation of the column circuits and the like. In order to remove such fixed noise, for example, an OB (optical black) pixel in which the upper part of the PD301 is shielded with aluminum or the like is provided on a part of the image sensor 105a, and the signal of the corresponding OB pixel sequence is subtracted from the aperture pixel. be able to. In this embodiment, a mechanism or function for correcting the fixed noise component of the column circuit by driving to remove the variation in the column circuit may be separately provided.
次に、図６を参照して、本発明の実施例２における撮像素子１０５ｂ（固体撮像素子）の回路について説明する。図６は、撮像素子１０５ｂの等価回路図である。図６に関しては、図２と異なる部分のみを説明し、図２と共通の部分の説明を省略する。 Next, the circuit of the image pickup device 105b (solid-state image pickup device) according to the second embodiment of the present invention will be described with reference to FIG. FIG. 6 is an equivalent circuit diagram of the image sensor 105b. With respect to FIG. 6, only the portion different from FIG. 2 will be described, and the description of the portion common to FIG. 2 will be omitted.
実施例１の撮像素子１０５ａでは、水平方向に画素信号の加算平均を行い、単一の列アンプ２０８で増幅した信号を近接する余剰の（複数の）列メモリ２１０に書き込む。そして、それぞれ異なる複数のＡＤ変換回路でＡＤ変換を行った後に信号を加算することにより、ＡＤ変換時に発生するランダムノイズを低減する。このとき、列アンプ２０８に着目すると、使用しない余剰の列アンプ２０８をパワーセーブすることにより低消費電力化が可能である一方、列アンプ２０８で発生するランダムノイズを低減することはできない。 In the image sensor 105a of the first embodiment, the pixel signals are added and averaged in the horizontal direction, and the signals amplified by the single row amplifier 208 are written to the adjacent surplus (plural) row memories 210. Then, the random noise generated at the time of AD conversion is reduced by adding the signals after performing AD conversion with a plurality of different AD conversion circuits. At this time, focusing on the column amplifier 208, it is possible to reduce the power consumption by saving the power of the unused column amplifier 208, but it is not possible to reduce the random noise generated in the column amplifier 208.
本実施例の撮像素子１０５ｂは、余剰となる列アンプ２０８を活用して、実施例１の撮像素子１０５ａにおいて低減することが可能なランダムノイズに加えて、列アンプ２０８で発生するランダムノイズを低減することができる。 The image sensor 105b of this embodiment utilizes the surplus column amplifier 208 to reduce the random noise generated by the column amplifier 208 in addition to the random noise that can be reduced by the image sensor 105a of the first embodiment. can do.
実施例１の撮像素子１０５ａは、水平加算平均単位で（複数の画素列ごとに）１つの加算平均回路２０７を有するが、本実施例の撮像素子１０５ｂは、１つの画素列ごとに１つの加算平均回路２１７を有する。本実施例の撮像素子１０５ｂにおいて、複数の加算平均回路２１７のそれぞれには加算平均単位の画素信号が入力され、各々の加算平均回路２１７は加算平均された信号を出力する。すなわち本実施例の信号生成部は、複数の単位画素２０１のそれぞれに対応する複数の加算平均回路２１７を有する。なお本実施例において、１つの画素列ごとに１つの加算平均回路２１７が設けられているが、これに限定されるものではない。例えば、実施例１と同様に、水平加算平均単位で（複数の画素列ごとに）１つの加算平均回路２１７を設け、加算平均回路２１７からの出力信号を余剰となる同色列の列アンプ２０８にも入力可能なスイッチを設けて加算平均信号を伝達するように構成してもよい。 The image sensor 105a of the first embodiment has one addition averaging circuit 207 (for each of a plurality of pixel strings) in the horizontal addition averaging unit, whereas the image sensor 105b of the present embodiment has one addition for each pixel sequence. It has an average circuit 217. In the image sensor 105b of this embodiment, a pixel signal of the averaging unit is input to each of the plurality of averaging circuits 217, and each averaging circuit 217 outputs the averaging signal. That is, the signal generation unit of this embodiment has a plurality of addition averaging circuits 217 corresponding to each of the plurality of unit pixels 201. In this embodiment, one addition averaging circuit 217 is provided for each pixel string, but the present invention is not limited to this. For example, as in the first embodiment, one addition averaging circuit 217 is provided in the horizontal addition averaging unit (for each of a plurality of pixel strings), and the output signal from the addition averaging circuit 217 is used as a surplus column amplifier 208 in the same color sequence. It may be configured to transmit an averaging signal by providing a switch capable of inputting.
図６に示されるように、本実施例の撮像素子１０５ｂは、複数の加算平均回路２１７から出力された共通信号を増幅する複数の列アンプ２０８（増幅器）を有する。複数のＡＤ変換部（比較器２１１およびラッチ回路２１４）は、複数の列アンプ２０８により増幅された共通信号を複数のデジタル信号へ変換する。本実施例の撮像素子１０５ｂは、実施例１の撮像素子１０５ａに設けられている列接続スイッチ２０９を有しない。なお、撮像素子１０５ｂの他の構成は、図２を参照して実施例１にて説明した撮像素子１０５ａと同様であるため、その説明を省略する。また、撮像素子１０５ｂの駆動方法についても、図４および図５を参照して実施例１にて説明した駆動方法と同様であるため、その説明を省略する。 As shown in FIG. 6, the image pickup device 105b of this embodiment has a plurality of column amplifiers 208 (amplifiers) that amplify a common signal output from the plurality of averaging circuits 217. The plurality of AD converters (comparator 211 and latch circuit 214) convert the common signal amplified by the plurality of column amplifiers 208 into a plurality of digital signals. The image sensor 105b of this embodiment does not have the column connection switch 209 provided in the image sensor 105a of Example 1. Since the other configuration of the image sensor 105b is the same as that of the image sensor 105a described in the first embodiment with reference to FIG. 2, the description thereof will be omitted. Further, since the driving method of the image pickup device 105b is the same as the driving method described in the first embodiment with reference to FIGS. 4 and 5, the description thereof will be omitted.
本実施例は、前述の構成により実施例１と同様の駆動を行うことで、加算平均回路２１７で加算平均された信号は互いに異なる複数の列アンプ２０８に入力されて増幅される。そして、複数の列アンプ２０８により増幅されたそれぞれの信号は、複数の列アンプ２０８のそれぞれに対応するＡＤ変換回路によりＡＤ変換され、デジタル信号がデジタル加算回路２１５で加算されて出力される。このとき、デジタル加算回路２１５により加算される複数の信号はそれぞれ、対応する列アンプ２０８とＡＤ変換回路（比較器２１１およびラッチ回路２１４）で発生したランダムノイズを含む。これらの信号をデジタル加算回路２１５で加算することにより、ＡＤ変換回路で発生するランダムノイズに加えて、列アンプ２０８で発生するランダムノイズについても低減することが可能となる。また本実施例は、実施例１と同様に、ＡＤ変換期間やＡＤ変換精度を犠牲にすることなく駆動を行うことが可能である。 In this embodiment, by performing the same driving as in the first embodiment according to the above configuration, the signals added and averaged by the addition and averaging circuit 217 are input to a plurality of column amplifiers 208 different from each other and amplified. Then, each signal amplified by the plurality of column amplifiers 208 is AD-converted by the AD conversion circuit corresponding to each of the plurality of column amplifiers 208, and the digital signal is added and output by the digital addition circuit 215. At this time, the plurality of signals added by the digital adder circuit 215 each include random noise generated by the corresponding column amplifier 208 and the AD conversion circuit (comparator 211 and latch circuit 214). By adding these signals with the digital adder circuit 215, it is possible to reduce not only the random noise generated by the AD conversion circuit but also the random noise generated by the column amplifier 208. Further, in the present embodiment, as in the first embodiment, the drive can be performed without sacrificing the AD conversion period and the AD conversion accuracy.
次に、本発明の実施例３における撮像素子１０５ｃ（固体撮像素子）について説明する。実施例１および実施例２の駆動方法では、水平加算平均駆動時に余剰となる列回路（比較器２１１、ラッチ回路２１４、および、列アンプ２０８）を活用することにより、列回路で発生するランダムノイズを低減する。このような駆動方法は、ＡＤ変換期間やＡＤ変換精度に影響を与えることなく、列回路で発生するランダムノイズを低減することができる。しかし一方で、余剰となる列回路を駆動させるため、消費電力が増加してしまう。 Next, the image pickup device 105c (solid-state image pickup device) according to the third embodiment of the present invention will be described. In the driving methods of the first and second embodiments, random noise generated in the column circuit is generated by utilizing the column circuits (comparator 211, latch circuit 214, and column amplifier 208) that are surplus during horizontal addition average driving. To reduce. Such a driving method can reduce the random noise generated in the column circuit without affecting the AD conversion period and the AD conversion accuracy. However, on the other hand, since the surplus column circuit is driven, the power consumption increases.
そこで撮像素子１０５ｃは、列アンプ２０８がゲインアンプであることを前提として、トータルノイズを考えた場合にランダムノイズの低減効果が十分に得られる低ゲイン領域において、ランダムノイズを低減するための本実施例の駆動方法（本提案駆動）を用いる。一方、撮像素子１０５ｃは、本実施例の駆動方法によるランダムノイズの低減効果が十分に得られない高ゲイン領域において、余剰となる列回路をパワーセーブするための駆動方法（従来駆動）を用いる。このような駆動を組み合わせることにより、ランダムノイズと消費電力の両方の観点から、ゲインに応じて適切な駆動を行うことができる。 Therefore, on the premise that the column amplifier 208 is a gain amplifier, the image sensor 105c is subjected to the present implementation for reducing random noise in a low gain region where a sufficient effect of reducing random noise can be obtained when total noise is considered. The driving method of the example (the proposed driving) is used. On the other hand, the image sensor 105c uses a drive method (conventional drive) for power-saving the surplus column circuit in a high gain region where the random noise reduction effect of the drive method of this embodiment cannot be sufficiently obtained. By combining such driving, it is possible to perform appropriate driving according to the gain from the viewpoint of both random noise and power consumption.
ここで、図７を参照して、本提案駆動および従来駆動について説明する。図７は、ノイズのゲイン依存性を示すグラフである。図７において、列アンプ２０８へ与えられるゲインに対する、画素部で発生する画素ノイズと、列回路で発生する列ノイズと、それらの２つを合わせたトータルノイズとの関係を本提案駆動と従来駆動の２つの場合について示している。図７では、ゲインに依存する画素部で発生するノイズ値を１（ゲインが「×１」の場合）、ゲインに依存しない列回路で発生するノイズ値を４と仮定している。 Here, the proposed drive and the conventional drive will be described with reference to FIG. 7. FIG. 7 is a graph showing the gain dependence of noise. In FIG. 7, the relationship between the pixel noise generated in the pixel section, the column noise generated in the column circuit, and the total noise obtained by combining the two with respect to the gain given to the column amplifier 208 is described in the proposed drive and the conventional drive. The two cases of are shown. In FIG. 7, it is assumed that the noise value generated in the pixel portion depending on the gain is 1 (when the gain is “x1”) and the noise value generated in the column circuit independent of the gain is 4.
本提案駆動および従来駆動のいずれにおいても、ゲインが同じであれば画素ノイズは互いに同じ値である。一方、本提案駆動における列ノイズは、従来駆動における列ノイズに対して１／√３倍となる。それぞれのノイズが正規分布に従って発生していると仮定すると、以下の式（１）で表されるように、トータルノイズＮＴは、画素ノイズＮＰと列ノイズＮＣの二乗和に平方根を取った値として得られる。図７は、式（１）により算出された値を用いている。 In both the proposed drive and the conventional drive, if the gains are the same, the pixel noises are the same values. On the other hand, the row noise in the proposed drive is 1 / √3 times that in the conventional drive. As each noise is assumed to be generated in accordance with a normal distribution, as represented by the following formula (1), the total noise N T is taking the square root sum of squares of pixel noise N P column noise N C Obtained as a value. FIG. 7 uses the value calculated by the equation (1).
ここで、図７に示される本提案駆動と従来駆動のそれぞれの場合におけるトータルノイズを参照すると、列アンプ２０８のゲイン「×１」〜「×８」までは７％以上のノイズ低減が見込めるのに対して、ゲイン「×１６」以上では２％以下のノイズ低減に留まる。そこで本実施例では、列アンプ２０８のゲインが「×１」〜「×８」では本提案駆動、ゲインが「×１６」〜「×６４」では従来駆動を行う。ただし、本提案駆動と従来駆動とを切り替えるゲイン（閾値ゲイン）については、撮像素子１０５ｃの性能に応じて任意に決定することができる。 Here, referring to the total noise in each of the proposed drive and the conventional drive shown in FIG. 7, noise reduction of 7% or more can be expected for the gains “× 1” to “× 8” of the column amplifier 208. On the other hand, when the gain is “× 16” or more, the noise reduction is limited to 2% or less. Therefore, in the present embodiment, the proposed drive is performed when the gain of the column amplifier 208 is "x1" to "x8", and the conventional drive is performed when the gain is "x16" to "x64". However, the gain (threshold gain) for switching between the proposed drive and the conventional drive can be arbitrarily determined according to the performance of the image sensor 105c.
次に、図８を参照して、撮像素子１０５ｃの回路について説明する。図８は、撮像素子１０５ｃの等価回路図である。図８に関しては、図６と異なる部分のみを説明し、図６と共通の部分の説明を省略する。 Next, the circuit of the image pickup device 105c will be described with reference to FIG. FIG. 8 is an equivalent circuit diagram of the image sensor 105c. With respect to FIG. 8, only the portion different from FIG. 6 will be described, and the description of the portion common to FIG. 6 will be omitted.
図８に示されるように、撮像素子１０５ｃは、図６に示される撮像素子１０５ｂの構成に加えて、ＡＮＤ回路８０１を有する。ＡＮＤ回路８０１には、信号ＰＨＡＤＤおよび信号ＰＣＯＬが入力される。すなわちデジタル加算回路２１５は、信号ＰＨＡＤＤと信号ＰＣＯＬの両方が「Ｈ」の場合に入力された加算平均単位の信号を加算する。そしてデジタル加算回路２１５は、信号ＰＨＡＤＤと信号ＰＣＯＬのいずれか一方または両方が「Ｌ」の場合、非加算で信号を出力する。また、信号線を省略しているが、信号ＰＣＯＬは水平加算平均時に余剰となる列の列アンプ、比較器、ラッチ回路にも入力さる。信号ＰＣＯＬがＬ」の場合、各回路はパワーセーブとなる。 As shown in FIG. 8, the image pickup device 105c has an AND circuit 801 in addition to the configuration of the image pickup device 105b shown in FIG. The signal PHADD and the signal PCOL are input to the AND circuit 801. That is, the digital addition circuit 215 adds the signal of the addition average unit input when both the signal PHADD and the signal PCOL are “H”. Then, when either one or both of the signal PHADD and the signal PCOL is "L", the digital adder circuit 215 outputs a signal without addition. Further, although the signal line is omitted, the signal PCOL is also input to the column amplifier, comparator, and latch circuit of the column which becomes a surplus at the time of horizontal addition averaging. When the signal PCOL is "L", each circuit saves power.
図９は、列アンプ２０８のゲインが「×１」〜「×８」の場合と「×１６」〜「×６４｝の場合のそれぞれにおける動画駆動のタイミングチャートである。列アンプ２０８のゲインが「×１」〜「×８」の場合、信号ＰＣＯＬが常に「Ｈ」で入力される構成以外は、実施例２と同様である。列アンプ２０８のゲインが「×１６」〜「×６４」の場合、信号ＰＣＯＬが常に「Ｌ」で入力され、余剰となる列の列アンプ２０８、比較器２１１、および、ラッチ回路２１４がパワーセーブされる。すなわち、加算平均回路２０７で加算平均された信号は、加算平均単位ごとに１つの列回路で増幅され、ＡＤ変換して出力される。このような構成により、「×１」〜「×８」の低ゲイン領域ではランダムノイズを低減することができ、「×１６」〜「×６４」の高ゲイン領域では消費電力を抑制することが可能となる。 FIG. 9 is a moving image drive timing chart when the gain of the column amplifier 208 is “× 1” to “× 8” and when the gain of the column amplifier 208 is “× 16” to “× 64}. In the case of "x1" to "x8", the same as in the second embodiment except that the signal PCOL is always input as "H". When the gain of the column amplifier 208 is “× 16” to “× 64”, the signal PCOL is always input as “L”, and the surplus column amplifier 208, the comparator 211, and the latch circuit 214 are power-saved. Will be done. That is, the signal added and averaged by the addition average circuit 207 is amplified by one column circuit for each addition average unit, AD-converted, and output. With such a configuration, random noise can be reduced in the low gain region of "x1" to "x8", and power consumption can be suppressed in the high gain region of "x16" to "x64". It will be possible.
このように本実施例において、ＡＮＤ回路８０１（決定部）は、複数の列アンプ２０８（増幅器）の少なくとも一つの増幅率（ゲイン）に応じて、デジタル加算回路２１５が加算処理または加算平均処理を行うか否かを決定する。好ましくは、ＡＮＤ回路８０１は、増幅率が所定の増幅率よりも小さい場合（低ゲイン領域において）、デジタル加算回路２１５が加算処理または加算平均処理を行うと決定する。一方、ＡＮＤ回路８０１は、増幅率が所定の増幅率よりも大きい場合（高ゲイン領域において）、デジタル加算回路２１５が加算処理または加算平均処理を行わないと決定する。 As described above, in the present embodiment, in the AND circuit 801 (determination unit), the digital addition circuit 215 performs addition processing or addition averaging processing according to at least one amplification factor (gain) of the plurality of column amplifiers 208 (amplifiers). Decide whether to do it or not. Preferably, the AND circuit 801 determines that the digital adder circuit 215 performs the addition process or the addition average process when the amplification factor is smaller than the predetermined amplification factor (in the low gain region). On the other hand, the AND circuit 801 determines that the digital adder circuit 215 does not perform the addition process or the addition averaging process when the amplification factor is larger than the predetermined amplification factor (in the high gain region).
なお本実施例において、低ゲイン領域では実施例２の駆動方法、高ゲイン領域では従来の駆動方法を用いる例を説明したが、これに限定されるものではない。例えば、低ゲイン領域では実施例１の駆動方法、高ゲイン領域では従来の駆動方法を用いてもよい。 In this embodiment, an example in which the driving method of the second embodiment is used in the low gain region and the conventional driving method is used in the high gain region has been described, but the present invention is not limited thereto. For example, the driving method of the first embodiment may be used in the low gain region, and the conventional driving method may be used in the high gain region.
（その他の実施例）
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
(Other Examples)
The present invention supplies a program that realizes one or more functions of the above-described embodiment to a system or device via a network or storage medium, and one or more processors in the computer of the system or device reads and executes the program. It can also be realized by the processing to be performed. It can also be realized by a circuit (for example, ASIC) that realizes one or more functions.
各実施例によれば、ＡＤ変換時間の増加およびＡＤ変換精度の劣化を抑制しつつランダムノイズを低減可能な固体撮像素子、撮像装置、固体撮像素子の制御方法、プログラム、および、記憶媒体を提供することができる。 According to each embodiment, a solid-state image sensor, an image pickup device, a control method for the solid-state image sensor, a program, and a storage medium capable of reducing random noise while suppressing an increase in AD conversion time and deterioration of AD conversion accuracy are provided. can do.
以上、本発明の好ましい実施例について説明したが、本発明はこれらの実施例に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。 Although preferable examples of the present invention have been described above, the present invention is not limited to these examples, and various modifications and modifications can be made within the scope of the gist thereof.
１０５ 撮像素子（固体撮像素子）
２００ 画素部
２０１ 単位画素
２０７、２１７ 加算平均回路（信号生成部）
２１１ 比較器（ＡＤ変換部）
２１４ ラッチ回路（ＡＤ変換部）
２１５ デジタル加算回路（デジタル信号処理部）
105 image sensor (solid-state image sensor)
200 Pixel section 201 Unit pixel 207, 217 Addition averaging circuit (Signal generator)
211 Comparator (AD converter)
214 Latch circuit (AD converter)
215 Digital adder circuit (digital signal processing unit)
Claims (13)
前記画素部の画素列ごとに設けられ、前記複数の単位画素から出力される複数のアナログ信号の加算平均処理を行って、該複数の単位画素に関する共通信号を出力する複数の加算平均回路と、
前記画素部の画素列ごとに設けられ、前記共通信号を該複数の単位画素のそれぞれに対応する複数のデジタル信号へ変換する複数のＡＤ変換部と、
前記複数のデジタル信号の加算処理または加算平均処理を行うデジタル信号処理部と、を有することを特徴とする固体撮像素子。 A pixel portion containing a plurality of unit pixels arranged in a predetermined direction,
Provided for each pixel column of the pixel unit, by performing averaging processing of a plurality of analog signals output from said plurality of unit pixels, a plurality of averaging circuit for outputting a common signal regarding the unit pixels of the plurality of,
A plurality of AD conversion units provided for each pixel row of the pixel unit and converting the common signal into a plurality of digital signals corresponding to each of the plurality of unit pixels.
A solid-state image pickup device comprising a digital signal processing unit that performs addition processing or addition averaging processing of the plurality of digital signals.
前記複数のＡＤ変換部は、前記複数の増幅器により増幅された前記共通信号を前記複数のデジタル信号へ変換することを特徴とする請求項１に記載の固体撮像素子。 Further having a plurality of amplifiers for amplifying the common signal output from the plurality of averaging circuits.
The solid-state imaging device according to claim 1 , wherein the plurality of AD conversion units convert the common signal amplified by the plurality of amplifiers into the plurality of digital signals.
前記増幅率が所定の増幅率よりも小さい場合、前記デジタル信号処理部が前記加算処理または前記加算平均処理を行うと決定し、
前記増幅率が前記所定の増幅率よりも大きい場合、前記デジタル信号処理部が前記加算処理または前記加算平均処理を行わないと決定することを特徴とする請求項３に記載の固体撮像素子。 The decision unit
When the amplification factor is smaller than a predetermined amplification factor, it is determined that the digital signal processing unit performs the addition processing or the addition averaging processing.
The solid-state image sensor according to claim 3 , wherein when the amplification factor is larger than the predetermined amplification factor, the digital signal processing unit determines that the addition processing or the addition averaging processing is not performed.
前記第１のモードにおいて、前記複数の加算平均回路は前記共通信号を生成し、前記デジタル信号処理部は前記加算処理または前記加算平均処理を行い、
前記第２のモードにおいて、前記複数の加算平均回路は前記共通信号を生成せず、前記デジタル信号処理部は前記加算処理または前記加算平均処理を行わないことを特徴とする請求項１乃至４のいずれか１項に記載の固体撮像素子。 It also has a changeover switch that can be set to the first mode or the second mode.
In the first mode, the plurality of addition averaging circuits generate the common signal, and the digital signal processing unit performs the addition processing or the addition averaging process.
The first to fourth aspects of claim 1 to 4 , wherein in the second mode, the plurality of addition averaging circuits do not generate the common signal, and the digital signal processing unit does not perform the addition processing or the addition averaging process. The solid-state image sensor according to any one item.
前記第２のモードは、前記画素部の全ての単位画素から画素信号を読み出すモードであることを特徴とする請求項５に記載の固体撮像素子。 The first mode is a mode for reading a pixel signal from the plurality of unit pixels selected to be thinned out at a predetermined cycle in the predetermined direction among all the unit pixels of the pixel portion.
The solid-state image sensor according to claim 5 , wherein the second mode is a mode for reading a pixel signal from all the unit pixels of the pixel unit.
前記複数のＡＤ変換部は、前記参照信号を用いて並列に前記共通信号を前記複数のデジタル信号へ変換することを特徴とする請求項１乃至６のいずれか１項に記載の固体撮像素子。 Further, it has a reference signal generation unit that generates a reference signal that is commonly supplied to the plurality of AD conversion units.
The solid-state imaging device according to any one of claims 1 to 6 , wherein the plurality of AD conversion units convert the common signal into the plurality of digital signals in parallel using the reference signal.
前記参照信号と前記共通信号とを比較する比較器と、
前記比較器から所定の信号（反転信号）が入力されたタイミングに対応するカウント値を保持するラッチ回路と、を有することを特徴とする請求項７に記載の固体撮像素子。 Each of the plurality of AD conversion units
A comparator that compares the reference signal with the common signal,
The solid-state imaging device according to claim 7 , further comprising a latch circuit that holds a count value corresponding to a timing at which a predetermined signal (inverted signal) is input from the comparator.
前記固体撮像素子を制御する制御部と、を有することを特徴とする撮像装置。 The solid-state image sensor according to any one of claims 1 to 9 ,
An image pickup apparatus comprising: a control unit for controlling the solid-state image pickup device.
画素部の画素列ごとに設けられた複数のＡＤ変換部を用いて、前記共通信号を該複数の単位画素のそれぞれに対応する複数のデジタル信号へ変換するステップと、
前記複数のデジタル信号の加算処理または加算平均処理を行うステップと、を有することを特徴とする固体撮像素子の制御方法。 A step of performing addition averaging processing of a plurality of analog signals output from a plurality of unit pixels arranged in a predetermined direction and outputting a common signal related to the plurality of unit pixels.
A step of converting the common signal into a plurality of digital signals corresponding to each of the plurality of unit pixels by using a plurality of AD conversion units provided for each pixel sequence of the pixel unit.
A method for controlling a solid-state image sensor, which comprises a step of performing addition processing or addition averaging processing of a plurality of digital signals.
画素部の画素列ごとに設けられた複数のＡＤ変換部を用いて、前記共通信号を該複数の単位画素のそれぞれに対応する複数のデジタル信号へ変換するステップと、
前記複数のデジタル信号の加算処理または加算平均処理を行うステップと、をコンピュータに実行させることを特徴とするプログラム。 A step of performing addition averaging processing of a plurality of analog signals output from a plurality of unit pixels arranged in a predetermined direction and outputting a common signal related to the plurality of unit pixels.
A step of converting the common signal into a plurality of digital signals corresponding to each of the plurality of unit pixels by using a plurality of AD conversion units provided for each pixel sequence of the pixel unit.
A program characterized by having a computer execute a step of performing addition processing or addition averaging processing of a plurality of digital signals.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016207482A JP6824687B2 (en) | 2016-10-24 | 2016-10-24 | Solid-state image sensor, image sensor, control method of solid-state image sensor, program, and storage medium |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2018074183A JP2018074183A (en) | 2018-05-10 |
| JP2018074183A5 JP2018074183A5 (en) | 2019-12-05 |
| JP6824687B2 true JP6824687B2 (en) | 2021-02-03 |
Family
ID=62115985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016207482A Active JP6824687B2 (en) | 2016-10-24 | 2016-10-24 | Solid-state image sensor, image sensor, control method of solid-state image sensor, program, and storage medium |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6824687B2 (en) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015039086A (en) * | 2011-12-16 | 2015-02-26 | パナソニック株式会社 | Solid state image pickup device, imaging apparatus |
| JP6124697B2 (en) * | 2012-07-12 | 2017-05-10 | キヤノン株式会社 | Image sensor |
| JP6579771B2 (en) * | 2015-03-26 | 2019-09-25 | キヤノン株式会社 | Imaging device |
-
2016
- 2016-10-24 JP JP2016207482A patent/JP6824687B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2018074183A (en) | 2018-05-10 |
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