JP6822038B2 - Manufacturing method of semiconductor devices - Google Patents
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Description
本発明は、半導体チップと接合用基板とが接合してなる半導体装置の製造方法に関する。 The present invention relates to a method of manufacturing a semiconductor device in which the semiconductor chip and the bonding substrate is formed by joining.
従来の半導体装置では、一面と他面とを有する半導体基板と、該基板を貫通し一面と他面とを繋ぐ貫通ビアと、該貫通ビアに接続された回路領域等とを有する半導体チップが、バンプと呼ばれる接合部材を有する接合用基板と接合した構成とされている。接合用基板は、基板と、基板上に設けられた下地層となるパッドと、パッド上に設けられ、導電性材料からなるポストと、ポストのうちパッドに接する面の反対側の面を覆うように形成されたキャップとを有する。 In a conventional semiconductor device, a semiconductor chip having a semiconductor substrate having one surface and another surface, a penetrating via penetrating the substrate and connecting one surface and the other surface, and a circuit region connected to the penetrating via is formed. It is configured to be bonded to a bonding substrate having a bonding member called a bump. The bonding substrate covers the substrate, the pad as the base layer provided on the substrate, the post provided on the pad and made of a conductive material, and the surface of the post opposite to the surface in contact with the pad. With a cap formed on.
ここで、ポストは、銅(Cu)を主材料として用いられることが多く、一般的には電解メッキにより形成される。キャップは、錫(Sn)を主材料とするはんだが用いられることが多く、貫通ビアと同じく電解メッキにより形成される。そして、キャップを溶融させて半導体チップの貫通ビアと接合することで、半導体装置が製造される。 Here, the post is often made of copper (Cu) as a main material, and is generally formed by electrolytic plating. Solder containing tin (Sn) as the main material is often used for the cap, and it is formed by electrolytic plating like the through via. Then, the semiconductor device is manufactured by melting the cap and joining it with the penetrating via of the semiconductor chip.
しかし、Cuを主材料とするポストとSnを主材料とするはんだとが接合された場合において、通電等により当該接合部位が高温、例えば100℃程度になる状態が続くと、CuとSnとの界面にカーケンダルボイドと呼ばれる空隙が発生することが知られている。 However, when a post whose main material is Cu and a solder whose main material is Sn are joined, if the joint portion continues to be at a high temperature, for example, about 100 ° C. due to energization or the like, Cu and Sn will be combined. It is known that voids called Kirkendal voids are generated at the interface.
CuとSnの接合界面にカーケンダルボイドが発生すると、接合界面の機械的な強度の低下や電気抵抗の増加などの不具合が生じ、半導体装置の信頼性が低下し得る。このような課題を解決する半導体チップとの接合に用いる基板としては、特許文献1に記載されたパッケージ基板が挙げられる。
When Kirkendal voids are generated at the bonding interface between Cu and Sn, problems such as a decrease in mechanical strength and an increase in electrical resistance at the bonding interface may occur, and the reliability of the semiconductor device may decrease. Examples of the substrate used for bonding with a semiconductor chip that solves such a problem include the package substrate described in
特許文献1に記載のパッケージ基板は、基板、導電性パッド、剥離防止層、CuによりなるCuメタルポスト、熱拡散防止膜、はんだによりなるはんだキャップをこの順に積層された構成とされ、半導体チップとを接合などに用いられる。これにより、上記パッケージ基板と半導体チップとを接合した場合において、当該接合部位が高温になったときであっても、Cuメタルポストとはんだキャップとの間に熱拡散防止膜を配置することで、CuとSnの熱拡散を抑制できる。その結果、Cuメタルポストとはんだキャップとの界面におけるカーケンダルボイドの発生を抑制することができ、半導体チップとの接合に適した接合用基板となる。
The package substrate described in
しかしながら、特許文献1に記載のパッケージ基板のように熱拡散防止膜を設けると、工数が増加し、これを用いた半導体装置の製造コストが増加してしまう。
However, if the heat diffusion prevention film is provided as in the package substrate described in
また、半導体チップにおいて、円柱形状のように径方向の寸法に対して高さ方向の寸法が大きい貫通ビア、すなわちアスペクト比が高い貫通ビアを電解メッキにより形成する場合には、その加工時間が長くなってしまう。 Further, in a semiconductor chip, when a penetrating via having a large height dimension with respect to a radial dimension such as a cylindrical shape, that is, a penetrating via having a high aspect ratio is formed by electroplating, the processing time is long. turn into.
その結果、半導体チップと特許文献1に記載の接合用基板とを接合した半導体装置では、カーケンダルボイドの発生を抑制できるものの、半導体装置の製造コストが高くなってしまう。
As a result, in the semiconductor device in which the semiconductor chip and the bonding substrate described in
本発明は、上記の点に鑑みてなされたものであり、熱拡散防止膜を別途設けることなく、カーケンダルボイドの発生を抑制できる半導体チップとの接合用基板およびこれを用いた安価な半導体装置並びにそれらの製造方法を提供することを目的とする。 The present invention has been made in view of the above points, and is a substrate for joining with a semiconductor chip capable of suppressing the generation of Kirkendal voids without separately providing a heat diffusion prevention film, and an inexpensive semiconductor device using the substrate. Moreover, it aims at providing the manufacturing method thereof.
上記目的を達成するため、請求項1に記載の半導体装置の製造方法は、表面(201a)と裏面(201b)とを有する半導体基板(201)と、表面と裏面とを繋ぐように形成された貫通孔(202)と、貫通孔の壁面に設けられた貫通ビア絶縁膜(202a)と、貫通ビア絶縁膜に接して設けられ、貫通孔を充填するはんだを有してなる複数の貫通ビア(203)とを備える半導体チップ(20)と、一面(101a)を有する基板(101)と、一面に設けられたパッド(102)と、パッド上に設けられ、NiまたはPを添加したNiを主材料とするポスト(103)と、ポスト上に設けられ、ポストのうちパッドと接する面の反対面を覆うように形成され、はんだもしくはAuを主材料とするキャップ(104)とを備える接合用基板とを接合してなる半導体装置の製造方法である。このような製造方法において、
接合用基板を用意することと、半導体チップを用意することと、貫通ビアと接合用基板とをはんだの融点未満の温度で接合することとを含み、
前記接合用基板を用意することにおいては、はんだを主材料とする前記キャップが形成された前記接合用基板を用意し、
前記半導体チップを用意することにおいては、前記貫通ビアが前記貫通孔内にのみ形成された前記半導体チップを用意し、
前記貫通ビアと前記接合用基板とをはんだの融点未満の温度で接合することにおいては、前記キャップが前記貫通ビアと接合される前の前記基板の一面に対する法線方向における厚み(μm)をh1とし、前記キャップの前記貫通ビアとの接合後の前記法線方向における厚み(μm)をh2とし、前記貫通ビアの直径(μm)をD1とし、前記半導体基板の前記表面の法線方向から見て複数の前記貫通ビアのうち隣接する前記貫通ビアの直径の中心位置同士の距離(μm)をpとした場合において、
1≦h1≦(p/D1) 2 ×h2の関係式を満たす寸法関係とする。
In order to achieve the above object, the method for manufacturing a semiconductor device according to
And providing a bonding substrate, the method comprising providing a semiconductor chip, and to bonding the bonding substrate through vias at a temperature below the melting point of the solder seen including,
In preparing the bonding substrate, the bonding substrate having the cap formed of the solder as the main material is prepared.
In preparing the semiconductor chip, the semiconductor chip in which the through via is formed only in the through hole is prepared.
In joining the penetrating via and the bonding substrate at a temperature lower than the melting point of the solder, the thickness (μm) in the normal direction with respect to one surface of the substrate before the cap is bonded to the penetrating via is h1. The thickness (μm) of the cap in the normal direction after joining with the penetrating via is set to h2, the diameter (μm) of the penetrating via is set to D1, and viewed from the normal direction of the surface of the semiconductor substrate. When the distance (μm) between the center positions of the diameters of the adjacent penetrating vias among the plurality of penetrating vias is p.
1 ≦ h1 ≦ (p / D1) The dimensional relationship satisfies the relational expression of 2 × h2 .
これにより、熱拡散防止膜を設けることなく、ポストとキャップとの界面におけるカーケンダルボイドの発生および隣接する貫通ビア同士の短絡発生を抑制しつつ、安価な半導体装置を製造できる。 As a result, an inexpensive semiconductor device can be manufactured while suppressing the generation of Kirkendal voids at the interface between the post and the cap and the occurrence of short circuits between adjacent penetrating vias without providing a heat diffusion prevention film.
請求項4に記載の半導体装置の製造方法は、表面(201a)と裏面(201b)とを有する半導体基板(201)と、表面と裏面とを繋ぐように形成された貫通孔(202)と、貫通孔の壁面に設けられた貫通ビア絶縁膜(202a)と、貫通ビア絶縁膜に接して設けられ、貫通孔を充填するはんだを有してなる複数の貫通ビア(203)とを備える半導体チップ(20)と、一面(101a)を有する基板(101)と、一面に設けられたパッド(102)と、パッド上に設けられ、NiまたはPを添加したNiを主材料とするポスト(103)と、ポスト上に設けられ、ポストのうちパッドと接する面の反対面を覆うように形成され、はんだもしくはAuを主材料とするキャップ(104)とを備える接合用基板とを接合してなる半導体装置の製造方法である。このような半導体装置の製造方法において、接合用基板を用意することと、半導体チップを用意することと、貫通ビアと接合用基板とをはんだの融点以上の温度で接合することとを含む。そして、接合用基板を用意することにおいては、貫通ビアの直径よりも小さい直径のポストが形成されると共に、Auを主材料とするキャップが形成された接合用基板を用意し、半導体チップを用意することにおいては、半導体チップのうち接合用基板と接合する面側に非導電性フィルムにより構成される接着層(30)が形成されると共に、貫通ビアが貫通孔内にのみ形成された半導体チップを用意する。
The method for manufacturing a semiconductor device according to
これにより、熱拡散防止膜を設けることなく、ポストとキャップとの界面におけるカーケンダルボイドの発生および隣接する貫通ビア同士の短絡発生を抑制しつつ、安価な半導体装置を製造できる。また、接合用基板と半導体チップとを溶融接合することにより、さらに短時間で半導体装置を製造できる。 As a result, an inexpensive semiconductor device can be manufactured while suppressing the generation of Kirkendal voids at the interface between the post and the cap and the occurrence of short circuits between adjacent penetrating vias without providing a heat diffusion prevention film. Further, by melt-bonding the bonding substrate and the semiconductor chip, the semiconductor device can be manufactured in a shorter time.
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。 The reference numerals in parentheses of each of the above means indicate an example of the correspondence with the specific means described in the embodiment described later.
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In each of the following embodiments, parts that are the same or equal to each other will be described with the same reference numerals.
(第1実施形態)
第1実施形態について、図1を参照して述べる。本実施形態の接合用基板10は、例えば図1(b)に示すような半導体チップ20との接合に用いられる。なお、半導体チップ20は、例えば表面201aと裏面201bとを有する基板201と、表面201aと裏面201bとを繋ぐ貫通孔202と、貫通孔202の側壁に設けられた貫通ビア絶縁膜202aを介して貫通孔202を充填する貫通ビア203とを備える。
(First Embodiment)
The first embodiment will be described with reference to FIG. The
本実施形態の接合用基板10は、図1(a)に示すように、一面101aを有する基板101の一面101a上に、絶縁膜101b、パッド102、ポスト103、キャップ104がこの順に積層された構造とされている。
In the
基板101は、後述するパッド102、ポスト103およびキャップ104を有してなる接合部材を設けるための支持体であり、例えばSiのような半導体材料やセラミックなどの絶縁性材料により構成されている。なお、基板101は、例えば矩形、円形、楕円形などの様々な形状とされていてもよい。
The
絶縁膜101bは、半導体材料を基板101として用いる場合などに形成される。この場合、絶縁膜101bは、所望位置以外の部位において基板101とパッド102とを電気的に絶縁し、不必要な部位に電流が生じることを抑制するために形成され、例えばSiO2などの絶縁性材料により構成されている。絶縁膜101bは、例えば基板101を熱酸化させたり、絶縁性材料を化学気相成長法(CVD法)により成膜したりすることで形成される。
The insulating
パッド102は、後述するポスト103を形成するための下地として基板101に設けられる導電性の下地層である。パッド102は、例えばスパッタや蒸着などの真空成膜法などにより形成され、例えばAl、Ag、Auなどの導電性の金属材料などにより構成されている。パッド102は、必要に応じて、基板101の一面101a上に成膜された後に例えばフォトリソグラフィエッチング法などによりパターニングされて所望の形状とされる。
The
なお、パッド102は、図1(a)に示すように、絶縁膜101bに部分的に埋め込まれるように形成されていてもよい。これにより、パッド102と絶縁膜101bとの密着が強まり、パッド102が絶縁膜101bとの界面で剥離する不具合等を抑制できる。
As shown in FIG. 1A, the
ポスト103は、次に説明するキャップ104の下地層であり、主にニッケル(Ni)もしくはリン(P)が添加されたニッケル(Ni)により構成されている。NiまたはPを添加したNi、すなわちNi−Pは、キャップ104や貫通ビア203に用いられるはんだへ拡散しにくい材料である。
The
ポスト103の基板101の一面101aに対する法線方向、すなわち基板法線方向における厚みは、1.1μm以上であることが好ましい。例えば半導体チップ20と本実施形態の接合用基板10とを接合した際において、半導体チップ20と本実施形態の接合用基板10との間における接合強度を確保できるためである。
The thickness of the
具体的には、半導体チップ20の貫通ビア203と後述するキャップ104とを接合すると、貫通ビア203もしくはキャップ104のはんだ中のSnとポスト103のNiもしくはNi−Pとが合金を形成する。この際、ポスト103の全てが合金を形成すると、パッド102との界面の接合が弱くなってしまい、接合用基板10と半導体チップ20との接合強度が低下し得る。そこで、ポスト103の基板法線方向における厚みを1.1μm以上とすることで、ポスト103のうちパッド102との界面付近については合金を形成しない領域として残すことができる。これにより、ポスト103とパッド102との界面の接合強度が保たれ、結果として接合用基板10と半導体チップ20との接合強度を確保できる。
Specifically, when the penetrating via 203 of the
なお、ポスト103は、Niを主材料とする場合には例えば電解メッキなどにより形成され、Ni−Pを主材料とする場合には例えば無電解メッキなどにより形成される。また、ポスト103は、例えば円柱状、多角柱状など様々な形状とされていてもよく、基板法線方向から見てパッド102が設けられた範囲内に形成される。
The
キャップ104は、ポスト103のうちパッド102の反対側の面を覆うように設けられ、ポスト103の表面酸化を防ぐための層である。キャップ104は、主にはんだもしくはAuにより構成されている。はんだをキャップ104として用いた場合には、キャップ104は半導体チップと接合するための層としても機能する。キャップ104は、例えば電解メッキなどにより形成される。なお、キャップ104は、例えば円柱状、多角柱状、半球形状など様々な形状とされていてもよい。
The
ここで、本実施形態の接合用基板10と接合する半導体チップ20について説明する。半導体チップ20は、公知の材料等により構成され、公知の製造方法により製造される。そのため、ここでは、代表的な構造例について簡単に説明する。
Here, the
半導体チップ20は、半導体基板201と、半導体基板201に形成された貫通孔202と、貫通孔202の側壁を覆うように形成された貫通ビア絶縁膜202aと、貫通ビア絶縁膜202aに接して設けられた貫通ビア203とを有する。
The
半導体基板201は、半導体チップ20の支持体であり、表面201aと裏面201bとを有した例えば矩形形状とされ、例えばSiなどの公知の半導体材料などにより構成されている。また、表面201a上および裏面201b上には、後述する貫通ビア絶縁膜202aと同様の材料を有してなる絶縁膜が設けられている。当該絶縁膜は、例えば半導体基板201を熱酸化させたり、SiO2などの絶縁性材料をCVD法などにより成膜したりすることにより形成される。
The
貫通孔202は、表面201aと裏面201bとを繋ぐように形成され、貫通ビア203を形成するために半導体基板201に設けられる穴である。例えば、貫通孔202は、ドライエッチングなどにより半導体基板201を貫通しない程度に円柱状のトレンチを半導体基板201に形成した後に、半導体基板201のうち該トレンチを形成した面の反対面を該トレンチが露出するまで研磨することで形成される。また、貫通孔202の側壁には、後に貫通孔202内に設ける貫通ビア203と半導体基板201とを電気的に絶縁するための貫通ビア絶縁膜202aが設けられている。貫通ビア絶縁膜202aは、例えばSiO2などの絶縁性材料をCVD法などにより成膜することで形成される。
The through
貫通ビア203は、図1(b)には図示しない回路領域などに接続されて貫通電極として機能させたり、半導体チップ20を駆動させた際に生じた熱を外部に放出させるためのサーマルビアとして機能させたりするために設けられる。本実施形態の接合用基板10と接合する半導体チップ20において、貫通ビア203は、例えば円柱形状とされ、はんだを主材料とする材料により構成されている。貫通ビア203は、例えば溶融させたはんだを流し込むことにより形成される。
The through via 203 is connected to a circuit region (not shown in FIG. 1B) to function as a through electrode, or as a thermal via for releasing heat generated when the
なお、半導体チップ20は、必要に応じて、上記の構成の他に、例えばトランジスタ等が備えられる回路領域やトランスとして機能する回路領域などを備えていてもよい。
If necessary, the
次に、本実施形態の接合用基板10の製造方法について、図2、図3を参照して説明する。
Next, the method of manufacturing the
〔図2(a)に示す工程〕
例えば一面101aを有し、Siからなる基板101を用意し、SiO2など絶縁性材料をCVD法により成膜して一面101a上に絶縁膜101bの一部を形成する。
[Step shown in FIG. 2 (a)]
For example, a
〔図2(b)に示す工程〕
次に、例えば、Alを絶縁膜101bの一部の上に真空蒸着法などにより成膜した後、フォトリソグラフィエッチング法によりパターニングをして所望の形状のパッド102を形成する。続けて、例えばSiO2など絶縁性材料をCVD法により成膜してパッド102を覆う絶縁膜101bを形成した後、フォトリソグラフィエッチング法により後述するポスト形成部を開口するように絶縁膜101bを図2(b)に示すように所望の形状にパターニングする。
[Step shown in FIG. 2 (b)]
Next, for example, Al is formed on a part of the insulating
〔図2(c)に示す工程〕
続けて、絶縁膜101bおよびパッド102上に、ポスト103を電解メッキにより形成する際の通電のために用いるTiやCuなどからなるシード層103aをスパッタなどにより形成する。
[Step shown in FIG. 2 (c)]
Subsequently, a
〔図2(d)に示す工程〕
次に、シード層103a上にレジスト層105を例えばスピンコート法などにより塗布した後に乾燥させることで形成する。続けて、図示しないマスクを用いて、図2(d)に示すように、レジスト層105のうちポスト103を形成する部分をフォトリソグラフィ法などにより露光・現像を行うことで除去する。
[Step shown in FIG. 2 (d)]
Next, the resist
〔図3(a)に示す工程〕
続けて、パターニングしたレジスト層105を設けた基板101を電解液に浸漬してシード層に通電することで、ポスト103を例えば電解メッキにより形成する。続けて同様の操作により、図3(a)に示すように、キャップ104を例えば電解メッキにより形成する。
[Step shown in FIG. 3 (a)]
Subsequently, the
〔図3(b)に示す工程〕
キャップ104を形成した後、レジスト層105を剥離液などにより除去する。その後、シード層103aのうちレジスト層105の除去により露出した部分をエッチングにより除去することで、図3(b)に示すように本実施形態の接合用基板10が得られる。
[Step shown in FIG. 3 (b)]
After forming the
次に、本実施形態の接合用基板10の効果について説明する。CuとSnとを接合した場合には、接合界面にカーケンダルボイドと呼ばれる空隙が生じることが知られている。カーケンダルボイド発生の推定メカニズムについては、次のように考えられている。CuとSnとが接合した後、時間の経過に伴い、CuおよびSnが互いに拡散してCuとSnとの合金を形成する。この際、SnのCuへの拡散がCuのSnへの拡散よりも少なく、両者の拡散に不均衡を生じる。その結果、CuとSnとの界面に原子空孔、すなわち空隙が生じ、この空隙の集合体がカーケンダルボイドとなると考えられている。
Next, the effect of the
本発明者らは、Snが接合した際に界面を形成する異種金属のSnへの拡散を抑制することで、カーケンダルボイドの発生が抑えられると考え、Snへ拡散しにくいNiやNi−Pをポストとして用いることを見出した。すなわち、本発明者らは、Snおよび異種金属の拡散の不均衡を抑制するためにSnへ拡散しにくいNiやNi−Pをポストとして用いることで、熱拡散防止膜を設けなくとも、カーケンダルボイドの発生を抑制できることを見出した。 The present inventors consider that the generation of galvanic voids can be suppressed by suppressing the diffusion of dissimilar metals forming an interface into Sn when Sn is bonded, and Ni or Ni-P which is difficult to diffuse into Sn. Was found to be used as a post. That is, the present inventors use Ni or Ni-P, which is difficult to diffuse into Sn, as a post in order to suppress the diffusion imbalance of Sn and dissimilar metals, so that Kirkendal does not require a thermal diffusion prevention film. It was found that the generation of voids can be suppressed.
このように、Snへ拡散しにくいNiもしくはNi−Pをポスト103として用い、はんだもしくはAuをキャップ104として用いた接合用基板とすることで、熱拡散防止膜を設けることなく、カーケンダルボイドの発生を抑制できる。その結果、安価な接合用基板10となる。
In this way, by using Ni or Ni-P, which is difficult to diffuse into Sn, as the
(第2実施形態)
第2実施形態について、図4を参照して説明する。図4(a)では、図4(b)に示す本実施形態の半導体装置S1の構成要素である接合用基板10と半導体チップ20とを接合する前の状態を示している。なお、図4では、ポスト103を電解メッキにより形成するために形成されるシード層103aについては、ポスト103の一部であるとして省略している。
(Second Embodiment)
The second embodiment will be described with reference to FIG. FIG. 4A shows a state before joining the
半導体装置S1は、図4(b)に示すように、上記第1実施形態の接合用基板10と半導体チップ20とが接合された構成とされている。接合用基板10の構成や半導体チップ20の構成については、上記第1実施形態の説明とほぼ同様であることから、本実施形態では特徴部分について主に説明する。
As shown in FIG. 4B, the semiconductor device S1 has a configuration in which the
接合用基板10については、本実施形態では、図4(a)に示すように絶縁膜101b上にパッド102、ポスト103、キャップ104を有してなる接合部を複数個有し、はんだをキャップ104として用いた構成とされている。
Regarding the
半導体チップ20については、図4(a)に示すように、表面201aと裏面201bとを有する基板201と、表面201aと裏面201bとを繋ぐ貫通孔202と、貫通孔202の側壁に設けられた貫通ビア絶縁膜202aと、貫通ビア203とを有する。また、貫通ビア203については、はんだにより構成され、貫通ビア絶縁膜202を介して貫通孔202を埋めるように設けられ、貫通孔202内にのみ形成されている。
As shown in FIG. 4A, the
半導体装置S1は、図4(b)に示すように、接合用基板10のうちキャップ104と半導体チップ20のうち複数個設けられた貫通ビア203とが接合された構造とされている。
As shown in FIG. 4B, the semiconductor device S1 has a structure in which a
ここで、接合用基板10のうちキャップ104の基板法線方向における厚みの好ましい範囲について説明する。半導体チップ20との接合前において、キャップ104の基板法線方向における厚みをh1とし、半導体チップ20との接合後において、キャップ104の基板法線方向における厚みをh2とする。貫通ビア203の直径をD1とし、半導体チップ20のうち隣接する貫通ビア203の径中心同士の半導体基板201の表面201aに平行な方向における距離をpとする。このとき、キャップ104の厚みh1(μm)は、下記の関係式(1)を満たすことが好ましい。
Here, a preferable range of the thickness of the
1≦h1<(p/D1)2×h2・・・(1)
このような範囲とすることにより、接合用基板10のバンプと半導体チップ20とを接合した際に、隣接する貫通ビア203同士がキャップ104のはんだにより繋がって短絡することを防ぐことができるためである。
1 ≦ h1 <(p / D1) 2 × h2 ... (1)
By setting such a range, when the bump of the
ここで、関係式(1)が導き出された経緯について説明する。接合用基板10と半導体チップ20との接合後において、接合用基板10のキャップ104の直径をD2とし、半導体チップ20との接合前後におけるキャップ104の形状が円柱状であるとする。キャップ104の体積については、半導体チップ20との接合前後で変化しないため、半導体チップ20との接合前におけるキャップ104の体積π×(D1/2)2×h1は、半導体チップ20との接合後におけるキャップ104の体積π×(D2/2)2×h2と等しい。この等式を変形すると、下記の関係式(2)が得られる。
Here, the background of the derivation of the relational expression (1) will be described. It is assumed that the diameter of the
D2=(h1/h2)1/2×D1・・・(2)
また、D2が隣接する貫通ビア203同士の距離pよりも大きくなると、隣接する貫通ビア203に接合したキャップ104同士が接触することとなるため、これを避ける必要がある。そこで、D2がpよりも小さい範囲となるようにすることで、上記のような隣接するキャップ104同士の接触による不具合を抑制できる。そのため、D2<pを上記の関係式(2)に適用すると、下記の関係式(3)が得られ、関係式(3)を変形することで関係式(4)が得られる。
D2 = (h1 / h2) 1/2 x D1 ... (2)
Further, when D2 becomes larger than the distance p between the adjacent penetrating
p>(h1/h2)1/2×D1・・・(3)
h1<(p/D1)2×h2・・・(4)
一方、半導体チップ20のうち接合用基板10と接合する側の面を接合面として、貫通ビア203が貫通孔202内にのみ形成されている、すなわち接合面から突き出ていない場合、キャップ104の厚みh1は、1μm以上であることが好ましい。貫通ビア203がこのような形状の場合において、キャップ104の厚みh1が1μm未満であるときには、はんだの量が不足して接合できないかもしくは接合しても十分な接合強度が得られないといった不具合が生じ得るためである。
p> (h1 / h2) 1/2 x D1 ... (3)
h1 <(p / D1) 2 x h2 ... (4)
On the other hand, when the surface of the
よって、関係式(4)とキャップ104の厚みh1が好ましくは1μm以上であることとにより、関係式(1)が導き出される。キャップ104の厚みh1が関係式(1)を満たす場合には、キャップ104と貫通ビア203とを接合しつつも、隣接する貫通ビア203同士が同様に隣接するキャップ104同士の接触による短絡を抑制することができる。
Therefore, the relational expression (4) and the thickness h1 of the
次に、本実施形態の半導体装置S1の製造方法のうち、キャップ104と貫通ビア203との接合工程について説明する。なお、本実施形態の半導体装置S1を構成する接合用基板10および半導体チップ20の構成および製造方法については、上記第1実施形態で説明したのと同様であるため、説明を省略する。
Next, among the manufacturing methods of the semiconductor device S1 of the present embodiment, a step of joining the
接合用基板10および半導体チップ20を用意した後に、キャップ104と貫通ビア203とを接合することで本実施形態の半導体装置S1となる。この接合の際、キャップ104および貫通ビア203を構成するはんだの融点未満の温度、例えば150℃の低温で接合することが好ましい。キャップ104と貫通ビア203を構成するはんだが融解した際に、隣接する貫通ビア203同士を接続して短絡が発生することを抑制ためである。
After preparing the
具体的には、はんだが融解する温度、すなわち高温での溶融接合を行うと、貫通ビア203を構成するはんだが融解することに伴い、貫通ビア203を構成するはんだが貫通孔202からあふれ出る。隣接する貫通ビア203を構成するはんだが貫通孔202からあふれ出ると、貫通孔202からあふれ出たはんだ同士が繋がり得る。そこで、はんだが融解しない程度の低温で接合することにより、上記の不具合の発生を抑制できる。
Specifically, when the solder is melt-bonded at a temperature at which the solder melts, that is, at a high temperature, the solder constituting the through via 203 melts, and the solder constituting the through via 203 overflows from the through
例えば、接合用基板10のキャップ104と半導体チップ20の貫通ビア203とを重ね合わせて150℃で一定時間加熱すると、はんだが溶融接合ほど流れることなく、キャップ104と貫通ビア203とを接合できる。
For example, when the
なお、貫通ビア203については、溶融させたはんだを流し込む方法により形成されることが好ましい。貫通ビア203が形成される貫通孔202は、径方向の長さに対して基板法線方向における長さのほうが大きい、すなわちアスペクト比が大きい形状をしている。そのため、貫通ビア203は、電解メッキなどにより形成されるのに比して短時間で形成されるためである。また、これにより、半導体チップ20を短時間で製造でき、結果として本実施形態の半導体装置S1を短時間で製造できるためである。
The penetrating via 203 is preferably formed by a method of pouring molten solder. The through
このように、接合用基板10のキャップ104の厚みh1を関係式(1)を満たす寸法としつつ、接合用基板10と半導体チップ20のうち貫通孔202内にのみ形成された貫通ビア203とを接合することで、本実施形態の半導体装置S1を製造できる。
In this way, while the thickness h1 of the
また、接合用基板10および溶融させたはんだを流し込むことで貫通ビア203を形成した半導体チップ20を用い、これらを上記のように低温接合することにより、半導体装置S1を短時間で製造することができる。これにより、熱拡散防止膜がなくてもカーケンダルボイドの発生および隣接する貫通ビア203同士の短絡発生を抑制しつつ、安価な半導体装置S1を製造できる。
Further, the semiconductor device S1 can be manufactured in a short time by using the
(第3実施形態)
第3実施形態について、図5を参照して説明する。図5(a)では、図5(b)に示す本実施形態の半導体装置S2の構成要素である接合用基板10と半導体チップ20とを接合する前の状態を示している。なお、図5では、図4と同様に、シード層103aについては、ポスト103の一部であるとして省略している。
(Third Embodiment)
The third embodiment will be described with reference to FIG. FIG. 5A shows a state before joining the
第3実施形態の半導体装置S2は、接合用基板10と接合された半導体チップ20のうち貫通ビア絶縁膜202aにキャップ104のはんだを受け止めるためのトレンチ202bが設けられている点が、上記第2実施形態と相違する。本実施形態では、この相違点を主に説明する。
The second aspect of the semiconductor device S2 of the third embodiment is that the through via insulating
本実施形態の半導体装置S2を構成する半導体チップ20では、図5(a)に示すように、貫通ビア絶縁膜202aにトレンチ202bが設けられている。このトレンチ202bは、キャップ104と貫通ビア203との接合において、キャップ104を構成するはんだが隣接する他の貫通ビア203へ流れようとする際に、このはんだを図5(b)に示すように受け止める溝として設けられる。トレンチ202bは、貫通ビア203を形成した後に、例えばドライエッチングなどにより形成される。
In the
半導体チップ20のようにトレンチ202bが設けられることにより、隣接する貫通ビア203同士がキャップ104を構成するはんだを介して繋がることによる短絡の発生を抑制することができる。
By providing the
なお、はんだがトレンチ202bに流れ込むことで貫通ビア203と半導体基板201とが短絡することを防ぐため、貫通ビア絶縁膜202aにトレンチ202bを形成する際には、半導体基板201が露出しないようにする必要がある。
In order to prevent the through via 203 and the
上記第2実施形態の半導体装置S1に加えて、貫通ビア絶縁膜202aにトレンチ202bを設けた構造とすることで、カーケンダルボイドの発生および貫通ビア203同士の短絡の発生を抑えつつ、安価な半導体装置S2となる。
In addition to the semiconductor device S1 of the second embodiment, the structure is provided with the
また、第2実施形態の製造工程に加えて、貫通ビア絶縁膜202aにトレンチ202bを設けることにより、熱拡散防止膜がなくてもカーケンダルボイドの発生を抑制しつつ、安価な半導体装置S2を製造することができる。また、上記第2実施形態と同様の低温接合により、熱拡散防止層を設けずに、カーケンダルボイドの発生および貫通ビア203同士の短絡の発生を抑えつつ、安価な半導体装置S2を製造できる。
Further, in addition to the manufacturing process of the second embodiment, by providing the
(第4実施形態)
第4実施形態について、図6を参照して説明する。図6(a)では、図6(b)に示す本実施形態の半導体装置S3の構成要素である接合用基板10と半導体チップ20とを接合する前の状態を示している。なお、図6では、図4、図5と同様に、シード層103aについては、ポスト103の一部であるとして省略している。
(Fourth Embodiment)
The fourth embodiment will be described with reference to FIG. FIG. 6A shows a state before joining the
本実施形態の半導体装置S3は、接合用基板10のポスト103が貫通ビア203の直径よりも小さい径の凸部103bを有する凸形状とされ、キャップ104が凸部103bの先端に形成されると共にAuにより構成されている点が上記第2実施形態と相違する。本実施形態では、この相違点を主に説明する。
The semiconductor device S3 of the present embodiment has a convex shape in which the
本実施形態の半導体装置S3は、図6(a)に示すように凸形状のポスト103を有する接合用基板10と半導体チップ20とを接合した構成とされている。具体的には、本実施形態の半導体装置S3は、図6(b)に示すように、ポスト103のうち貫通ビア203の直径よりも小さい径の凸部103bの先端に形成されたキャップ104と貫通ビア203とを接合した構成とされている。
As shown in FIG. 6A, the semiconductor device S3 of the present embodiment has a configuration in which a
本実施形態の半導体装置S3は、上記第2実施形態と同様に、キャップ104と貫通ビア203とを低温で接合することにより製造できる。凸形状とされたポスト103が貫通ビア203と接合されることで、ポスト103のうち貫通ビア203の直径よりも小さい径の凸部103bが貫通ビア203に埋まり込む形となる。この際、貫通ビア203を構成するはんだが貫通孔202からはみ出すこととなるが、このはみ出した分のはんだが、接合用基板10を基板法線方向から見てポスト103のうちキャップ104から外側に位置する外周部103cに流れ込む。外周部103cに流れ込んだはんだが外周部103cと接合されることで、貫通孔202からはみ出たはんだが隣接する貫通ビア203へ流れることを抑制できる。これにより、隣接する貫通ビア203をはんだが繋ぐことによる短絡発生を抑制できる。
The semiconductor device S3 of the present embodiment can be manufactured by joining the
なお、例えば、凸形状のポスト103は、ポスト103を円柱状に形成した後にエッチングしたり、外周部103cを含む第1の円柱状のポストを形成した後に新たにレジスト層を形成して凸部103bを電解メッキにより形成したりすることで設けられる。
For example, in the
このようにして、第2実施形態の半導体装置S1と同様に、熱拡散防止層を設けなくとも、カーケンダルボイドの発生および貫通ビア203同士の短絡の発生を抑えつつ、安価な半導体装置S3となる。また、上記第2実施形態と同様の低温接合により、拡散防止層を設けずに、カーケンダルボイドの発生および貫通ビア203同士の短絡の発生を抑えつつ、安価な半導体装置S3を製造できる。
In this way, as in the semiconductor device S1 of the second embodiment, even if the heat diffusion prevention layer is not provided, the occurrence of Kirkendal voids and the occurrence of short circuits between the penetrating
(第5実施形態)
第5実施形態について、図7を参照して説明する。図7(a)では、図7(b)に示す本実施形態の半導体装置S4の構成要素である接合用基板10と半導体チップ20とを接合する前の状態を示している。なお、図7では、図4〜6と同様に、シード層103aについては、ポスト103の一部であるとして省略している。
(Fifth Embodiment)
A fifth embodiment will be described with reference to FIG. FIG. 7A shows a state before joining the
本実施形態の半導体装置S4は、図7(b)に示すように、円柱状のポスト103上にキャップ104が形成された接合用基板10と半導体チップ20とを、接着層30を介して接合した構成とされている点が、上記第4実施形態と相違する。本実施形態では、この相違点を主に説明する。
In the semiconductor device S4 of the present embodiment, as shown in FIG. 7B, the
接着層30としては、本実施形態では、NCF(non−conductive filmの略)を用いている。NCFは、一般に半導体チップと接合用基板との接着に用いられ、接着と絶縁の両機能を持つフィルム状の接着材料である。NCFとしては、例えばエポキシ樹脂系などの公知の材料や市販の材料を用いることができる。
As the
本実施形態の半導体装置S4は、図7(a)に示すように、あらかじめ接着層30を形成した半導体チップ20と接合用基板10とを接合することで製造できる。このように接合用基板10と接着層30を設けた半導体チップ20とを接合することで、貫通ビア203を構成するはんだが融解する高温での溶融接合が可能となり、接合工程に要する時間を短縮できる。
As shown in FIG. 7A, the semiconductor device S4 of the present embodiment can be manufactured by joining the
具体的には、第2実施形態での低温接合にて説明したように、接着層30が存在しない状態ではんだを溶融接合しようとすると、貫通ビア203を構成するはんだが貫通孔202から流れ出て、隣接する貫通ビア203同士を接続してしまい短絡が発生し得る。しかし、接着層30が存在する状態では、溶融接合の際に融解したはんだが隣接する貫通ビア203へ流れ出ようとしても接着層30により妨げられる。そのため、接着層30をあらかじめ半導体チップ20に形成することにより、接合用基板10と半導体チップ20との溶融接合が可能となる。
Specifically, as described in the low-temperature bonding in the second embodiment, when the solder is melt-bonded in the absence of the
なお、本実施形態では、接合前における接合用基板10のポスト103とキャップ104とを合わせた基板法線方向における厚みは、接合の観点から、接着層30の厚みよりも大きいことが必要である。
In the present embodiment, the thickness of the
これにより、接着層30を形成する工程が増えるものの、接合用基板10と半導体チップ20との接合工程に要する時間が短縮されるため、熱拡散防止膜を設けなくともカーケンダルボイドの発生を抑制しつつ、安価な半導体装置S4となる。また、上記の溶融接合により接合用基板10と半導体チップ20とを接合することにより、熱拡散防止層を設けずに、カーケンダルボイドの発生および貫通ビア203同士の短絡の発生を抑えつつ、安価な半導体装置S4を製造できる。
As a result, although the number of steps for forming the
(第6実施形態)
第6実施形態について、図8を参照して説明する。図8(a)では、図8(b)に示す本実施形態の半導体装置S5の構成要素である接合用基板10と半導体チップ20とを接合する前の状態を示している。なお、図8では、図4〜7と同様に、シード層103aについては、ポスト103の一部であるとして省略している。
(Sixth Embodiment)
The sixth embodiment will be described with reference to FIG. FIG. 8A shows a state before joining the
本実施形態の半導体装置S5は、図8(b)に示すように、半導体チップ20の接合面から突き出た貫通ビア203と接合用基板10とを接合した構成とされている点が、上記第2実施形態と相違する。本実施形態では、この相違点について主に説明する。
As shown in FIG. 8B, the semiconductor device S5 of the present embodiment has a configuration in which the penetrating via 203 protruding from the bonding surface of the
本実施形態の半導体装置S5を構成する半導体チップ20のうち貫通ビア203は、接合用基板10との接合前において、図8(a)に示すように、半導体チップ20の接合面からはみ出た形状とされている。
Of the semiconductor chips 20 constituting the semiconductor device S5 of the present embodiment, the penetrating via 203 has a shape protruding from the bonding surface of the
ここで、接合用基板10との接合前において、キャップ104の基板法線方向における厚みをh3とし、貫通ビア203のうち半導体チップ20の接合面からはみ出た部分の半導体基板201の法線方向における厚みをh4とする。この場合において、h3とh4との和が1.3μm以上となることが好ましい。h3とh4との和が1.3μm未満となる場合、はんだの量が不足して接合できないかもしくは接合しても十分な接合強度が得られないといった不具合が生じ得るためである。
Here, before joining with the
このようにして、上記第2実施形態の半導体装置S1と同様に、熱拡散防止層を設けなくとも、カーケンダルボイドの発生および貫通ビア203同士の短絡の発生を抑えつつ、安価な半導体装置S5となる。また、上記第2実施形態と同様の低温接合により、拡散防止層を設けずに、カーケンダルボイドの発生および貫通ビア203同士の短絡の発生を抑えつつ、安価な半導体装置S5を製造できる。
In this way, similarly to the semiconductor device S1 of the second embodiment, the inexpensive semiconductor device S5 can suppress the generation of Kirkendal voids and the short circuit between the penetrating
(他の実施形態)
なお、上記した各実施形態に示した半導体装置は、本発明の半導体装置の一例を示したものであり、上記の各実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
(Other embodiments)
The semiconductor device shown in each of the above-described embodiments shows an example of the semiconductor device of the present invention, and is not limited to each of the above-described embodiments, but is within the scope of claims. Can be changed as appropriate.
例えば、上記第1実施形態では、接合用基板10が半導体チップ20との接合に用いられる配線基板である例を挙げたが、接合用基板10自体が接合部材を備える半導体チップ20として機能するものであってもよい。
For example, in the first embodiment, the
具体的には、接合用基板10は、上記第1実施形態で述べた構成に加えて、基板101にパッド102に接続される貫通ビア203やトランジスタなどを備える回路領域が設けられることで、半導体チップ20としても機能する構成とされていてもよい。
Specifically, the
上記第1実施形態では、絶縁膜101bを備えた接合用基板10の例を説明したが、絶縁性材料を基板101として用いる場合には、接合用基板10は、図9に示すように絶縁膜101bを設けない構造とされてもよい。
In the first embodiment, the example of the
上記第2実施形態〜第6実施形態では、絶縁膜101bが設けられた接合用基板10を用いた例を挙げたが、絶縁性材料を基板101として用いた接合用基板10を用いる場合には、絶縁膜101bが設けられていない構成であってもよい。
In the second to sixth embodiments, the example in which the
上記第6実施形態では、キャップ104がはんだで構成された例を挙げたが、キャップ104がAuで構成されていてもよい。この場合、貫通ビア203の厚みh4については、1μm以上であることが好ましい。h4が1μm未満となる場合、はんだの量が不足して接合できないかもしくは接合しても十分な接合強度が得られないといった不具合が生じ得るためである。
In the sixth embodiment, the
10 接合用基板
101 基板
102 絶縁膜
103 パッド
104 ポスト
105 キャップ
20 半導体チップ
201 半導体基板
202 貫通孔
203 貫通ビア
10
Claims (4)
一面(101a)を有する基板(101)と、前記一面に設けられたパッド(102)と、前記パッド上に設けられ、NiまたはPを添加したNiを主材料とするポスト(103)と、前記ポスト上に設けられ、前記ポストのうち前記パッドと接する面の反対面を覆うように形成され、はんだもしくはAuを主材料とするキャップ(104)とを備える接合用基板とを接合してなる半導体装置の製造方法であって、
前記接合用基板を用意することと、
前記半導体チップを用意することと、
前記貫通ビアと前記接合用基板とをはんだの融点未満の温度で接合することとを含み、
前記接合用基板を用意することにおいては、はんだを主材料とする前記キャップが形成された前記接合用基板を用意し、
前記半導体チップを用意することにおいては、前記貫通ビアが前記貫通孔内にのみ形成された前記半導体チップを用意し、
前記貫通ビアと前記接合用基板とをはんだの融点未満の温度で接合することにおいては、前記キャップが前記貫通ビアと接合される前の前記基板の一面に対する法線方向における厚み(μm)をh1とし、前記キャップの前記貫通ビアとの接合後の前記法線方向における厚み(μm)をh2とし、前記貫通ビアの直径(μm)をD1とし、前記半導体基板の前記表面の法線方向から見て複数の前記貫通ビアのうち隣接する前記貫通ビアの直径の中心位置同士の距離(μm)をpとした場合において、
1≦h1≦(p/D1) 2 ×h2の関係式を満たす寸法関係とする半導体装置の製造方法。 A semiconductor substrate (201) having a front surface (201a) and a back surface (201b), a through hole (202) formed so as to connect the front surface and the back surface, and a through via provided on the wall surface of the through hole. A semiconductor chip (20) including an insulating film (202a) and a plurality of penetrating vias (203) provided in contact with the penetrating via insulating film and having solder for filling the through holes.
A substrate (101) having one surface (101a), a pad (102) provided on the one surface, a post (103) provided on the pad and containing Ni or P as a main material, and the above. A semiconductor provided on a post, formed so as to cover the opposite surface of the post in contact with the pad, and bonded to a bonding substrate provided with a cap (104) containing solder or Au as a main material. It is a manufacturing method of equipment
Preparing the bonding substrate and
Preparing the semiconductor chip and
See containing a joining with said through via and the bonding substrate at a temperature below the melting point of the solder,
In preparing the bonding substrate, the bonding substrate having the cap formed of the solder as the main material is prepared.
In preparing the semiconductor chip, the semiconductor chip in which the through via is formed only in the through hole is prepared.
In joining the penetrating via and the bonding substrate at a temperature lower than the melting point of the solder, the thickness (μm) in the normal direction with respect to one surface of the substrate before the cap is bonded to the penetrating via is h1. The thickness (μm) of the cap in the normal direction after joining with the penetrating via is set to h2, the diameter (μm) of the penetrating via is set to D1, and viewed from the normal direction of the surface of the semiconductor substrate. When the distance (μm) between the center positions of the diameters of the adjacent penetrating vias among the plurality of penetrating vias is p.
1 ≦ h1 ≦ (p / D1) A method for manufacturing a semiconductor device having a dimensional relationship satisfying the relational expression of 2 × h2 .
一面(101a)を有する基板(101)と、前記一面に設けられたパッド(102)と、前記パッド上に設けられ、NiまたはPを添加したNiを主材料とするポスト(103)と、前記ポスト上に設けられ、前記ポストのうち前記パッドと接する面の反対面を覆うように形成され、はんだもしくはAuを主材料とするキャップ(104)とを備える接合用基板とを接合してなる半導体装置の製造方法であって、 A substrate (101) having one surface (101a), a pad (102) provided on the one surface, a post (103) provided on the pad and containing Ni or P as a main material, and the above. A semiconductor provided on a post, formed so as to cover the opposite surface of the post in contact with the pad, and bonded to a bonding substrate provided with a cap (104) containing solder or Au as a main material. It is a manufacturing method of equipment
前記接合用基板を用意することと、Preparing the bonding substrate and
前記半導体チップを用意することと、Preparing the semiconductor chip and
前記貫通ビアと前記接合用基板とをはんだの融点未満の温度で接合することとを含み、Including joining the penetrating via and the joining substrate at a temperature below the melting point of the solder.
前記接合用基板を用意することにおいては、はんだを主材料とする前記キャップが形成された前記接合用基板を用意し、In preparing the bonding substrate, the bonding substrate having the cap formed of the solder as the main material is prepared.
前記半導体チップを用意することにおいては、前記貫通ビアが前記貫通孔内にのみ形成されると共に、前記貫通ビア絶縁膜のうち前記キャップと接合する面側に露出した部分にトレンチ(202b)が形成された前記半導体チップを用意する半導体装置の製造方法。In preparing the semiconductor chip, the through via is formed only in the through hole, and a trench (202b) is formed in the portion of the through via insulating film exposed on the surface side to be joined to the cap. A method for manufacturing a semiconductor device for preparing the semiconductor chip.
一面(101a)を有する基板(101)と、前記一面に設けられたパッド(102)と、前記パッド上に設けられ、NiまたはPを添加したNiを主材料とするポスト(103)と、前記ポスト上に設けられ、前記ポストのうち前記パッドと接する面の反対面を覆うように形成され、はんだもしくはAuを主材料とするキャップ(104)とを備える接合用基板とを接合してなる半導体装置の製造方法であって、A substrate (101) having one surface (101a), a pad (102) provided on the one surface, a post (103) provided on the pad and containing Ni or P as a main material, and the above. A semiconductor provided on a post, formed so as to cover the opposite surface of the post in contact with the pad, and bonded to a bonding substrate provided with a cap (104) containing solder or Au as a main material. It is a manufacturing method of equipment
前記接合用基板を用意することと、Preparing the bonding substrate and
前記半導体チップを用意することと、Preparing the semiconductor chip and
前記貫通ビアと前記接合用基板とをはんだの融点未満の温度で接合することとを含み、Including joining the penetrating via and the joining substrate at a temperature below the melting point of the solder.
前記接合用基板を用意することにおいては、前記貫通ビアの直径よりも小さい径の凸部を有する凸型の形状の前記ポストが形成され、Auを主材料とする前記キャップが前記凸部の先端に形成された前記接合用基板を用意し、In preparing the bonding substrate, the post having a convex shape having a convex portion having a diameter smaller than the diameter of the penetrating via is formed, and the cap made of Au as a main material is the tip of the convex portion. Prepare the bonding substrate formed in
前記半導体チップを用意することにおいては、前記貫通ビアが前記貫通孔内にのみ形成された前記半導体チップを用意する半導体装置の製造方法。In preparing the semiconductor chip, a method for manufacturing a semiconductor device for preparing the semiconductor chip in which the through via is formed only in the through hole.
一面(101a)を有する基板(101)と、前記一面に設けられたパッド(102)と、前記パッド上に設けられ、NiまたはPを添加したNiを主材料とするポスト(103)と、前記ポスト上に設けられ、前記ポストのうち前記パッドと接する面の反対面を覆うように形成され、はんだもしくはAuを主材料とするキャップ(104)とを備える接合用基板とを接合してなる半導体装置の製造方法であって、
前記接合用基板を用意することと、
前記半導体チップを用意することと、
前記貫通ビアと前記接合用基板とをはんだの融点以上の温度で接合することとを含み、
前記接合用基板を用意することにおいては、前記貫通ビアの直径よりも小さい直径の前記ポストが形成されると共に、Auを主材料とする前記キャップが形成された前記接合用基板を用意し、
前記半導体チップを用意することにおいては、前記半導体チップのうち前記接合用基板と接合する面側に非導電性フィルムにより構成される接着層(30)が形成されると共に、前記貫通ビアが前記貫通孔内にのみ形成された前記半導体チップを用意する半導体装置の製造方法。 A semiconductor substrate (201) having a front surface (201a) and a back surface (201b), a through hole (202) formed so as to connect the front surface and the back surface, and a through via provided on the wall surface of the through hole. A semiconductor chip (20) including an insulating film (202a) and a plurality of penetrating vias (203) provided in contact with the penetrating via insulating film and having solder for filling the through holes.
A substrate (101) having one surface (101a), a pad (102) provided on the one surface, a post (103) provided on the pad and containing Ni or P as a main material, and the above. A semiconductor provided on a post, formed so as to cover the opposite surface of the post in contact with the pad, and bonded to a bonding substrate provided with a cap (104) containing solder or Au as a main material. It is a manufacturing method of equipment
Preparing the bonding substrate and
Preparing the semiconductor chip and
This includes joining the penetrating via and the bonding substrate at a temperature equal to or higher than the melting point of the solder.
In preparing the bonding substrate, the bonding substrate having the post having a diameter smaller than the diameter of the penetrating via and the cap having Au as a main material is prepared.
In preparing the semiconductor chip, an adhesive layer (30) made of a non-conductive film is formed on the surface side of the semiconductor chip to be bonded to the bonding substrate, and the penetrating via penetrates the semiconductor chip. A method for manufacturing a semiconductor device for preparing the semiconductor chip formed only in a hole.
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