JP6822038B2 - Manufacturing method of semiconductor devices - Google Patents

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Description

本発明は、半導体チップと接合用基板とが接合してなる半導体装置の製造方法に関する。 The present invention relates to a method of manufacturing a semiconductor device in which the semiconductor chip and the bonding substrate is formed by joining.

従来の半導体装置では、一面と他面とを有する半導体基板と、該基板を貫通し一面と他面とを繋ぐ貫通ビアと、該貫通ビアに接続された回路領域等とを有する半導体チップが、バンプと呼ばれる接合部材を有する接合用基板と接合した構成とされている。接合用基板は、基板と、基板上に設けられた下地層となるパッドと、パッド上に設けられ、導電性材料からなるポストと、ポストのうちパッドに接する面の反対側の面を覆うように形成されたキャップとを有する。 In a conventional semiconductor device, a semiconductor chip having a semiconductor substrate having one surface and another surface, a penetrating via penetrating the substrate and connecting one surface and the other surface, and a circuit region connected to the penetrating via is formed. It is configured to be bonded to a bonding substrate having a bonding member called a bump. The bonding substrate covers the substrate, the pad as the base layer provided on the substrate, the post provided on the pad and made of a conductive material, and the surface of the post opposite to the surface in contact with the pad. With a cap formed on.

ここで、ポストは、銅（Ｃｕ）を主材料として用いられることが多く、一般的には電解メッキにより形成される。キャップは、錫（Ｓｎ）を主材料とするはんだが用いられることが多く、貫通ビアと同じく電解メッキにより形成される。そして、キャップを溶融させて半導体チップの貫通ビアと接合することで、半導体装置が製造される。 Here, the post is often made of copper (Cu) as a main material, and is generally formed by electrolytic plating. Solder containing tin (Sn) as the main material is often used for the cap, and it is formed by electrolytic plating like the through via. Then, the semiconductor device is manufactured by melting the cap and joining it with the penetrating via of the semiconductor chip.

しかし、Ｃｕを主材料とするポストとＳｎを主材料とするはんだとが接合された場合において、通電等により当該接合部位が高温、例えば１００℃程度になる状態が続くと、ＣｕとＳｎとの界面にカーケンダルボイドと呼ばれる空隙が発生することが知られている。 However, when a post whose main material is Cu and a solder whose main material is Sn are joined, if the joint portion continues to be at a high temperature, for example, about 100 ° C. due to energization or the like, Cu and Sn will be combined. It is known that voids called Kirkendal voids are generated at the interface.

ＣｕとＳｎの接合界面にカーケンダルボイドが発生すると、接合界面の機械的な強度の低下や電気抵抗の増加などの不具合が生じ、半導体装置の信頼性が低下し得る。このような課題を解決する半導体チップとの接合に用いる基板としては、特許文献１に記載されたパッケージ基板が挙げられる。 When Kirkendal voids are generated at the bonding interface between Cu and Sn, problems such as a decrease in mechanical strength and an increase in electrical resistance at the bonding interface may occur, and the reliability of the semiconductor device may decrease. Examples of the substrate used for bonding with a semiconductor chip that solves such a problem include the package substrate described in Patent Document 1.

特許文献１に記載のパッケージ基板は、基板、導電性パッド、剥離防止層、ＣｕによりなるＣｕメタルポスト、熱拡散防止膜、はんだによりなるはんだキャップをこの順に積層された構成とされ、半導体チップとを接合などに用いられる。これにより、上記パッケージ基板と半導体チップとを接合した場合において、当該接合部位が高温になったときであっても、Ｃｕメタルポストとはんだキャップとの間に熱拡散防止膜を配置することで、ＣｕとＳｎの熱拡散を抑制できる。その結果、Ｃｕメタルポストとはんだキャップとの界面におけるカーケンダルボイドの発生を抑制することができ、半導体チップとの接合に適した接合用基板となる。 The package substrate described in Patent Document 1 has a configuration in which a substrate, a conductive pad, a peeling prevention layer, a Cu metal post made of Cu, a heat diffusion prevention film, and a solder cap made of solder are laminated in this order, and together with a semiconductor chip. Is used for joining and the like. As a result, when the package substrate and the semiconductor chip are bonded, even when the bonded portion becomes hot, the heat diffusion prevention film is arranged between the Cu metal post and the solder cap. The thermal diffusion of Cu and Sn can be suppressed. As a result, the generation of Kirkendal voids at the interface between the Cu metal post and the solder cap can be suppressed, and the bonding substrate is suitable for bonding with a semiconductor chip.

特許第５６２８９７５号公報Japanese Patent No. 5628975

しかしながら、特許文献１に記載のパッケージ基板のように熱拡散防止膜を設けると、工数が増加し、これを用いた半導体装置の製造コストが増加してしまう。 However, if the heat diffusion prevention film is provided as in the package substrate described in Patent Document 1, the man-hours increase and the manufacturing cost of the semiconductor device using the film increases.

また、半導体チップにおいて、円柱形状のように径方向の寸法に対して高さ方向の寸法が大きい貫通ビア、すなわちアスペクト比が高い貫通ビアを電解メッキにより形成する場合には、その加工時間が長くなってしまう。 Further, in a semiconductor chip, when a penetrating via having a large height dimension with respect to a radial dimension such as a cylindrical shape, that is, a penetrating via having a high aspect ratio is formed by electroplating, the processing time is long. turn into.

その結果、半導体チップと特許文献１に記載の接合用基板とを接合した半導体装置では、カーケンダルボイドの発生を抑制できるものの、半導体装置の製造コストが高くなってしまう。 As a result, in the semiconductor device in which the semiconductor chip and the bonding substrate described in Patent Document 1 are bonded, the generation of Kirkendal voids can be suppressed, but the manufacturing cost of the semiconductor device becomes high.

本発明は、上記の点に鑑みてなされたものであり、熱拡散防止膜を別途設けることなく、カーケンダルボイドの発生を抑制できる半導体チップとの接合用基板およびこれを用いた安価な半導体装置並びにそれらの製造方法を提供することを目的とする。 The present invention has been made in view of the above points, and is a substrate for joining with a semiconductor chip capable of suppressing the generation of Kirkendal voids without separately providing a heat diffusion prevention film, and an inexpensive semiconductor device using the substrate. Moreover, it aims at providing the manufacturing method thereof.

上記目的を達成するため、請求項１に記載の半導体装置の製造方法は、表面（２０１ａ）と裏面（２０１ｂ）とを有する半導体基板（２０１）と、表面と裏面とを繋ぐように形成された貫通孔（２０２）と、貫通孔の壁面に設けられた貫通ビア絶縁膜（２０２ａ）と、貫通ビア絶縁膜に接して設けられ、貫通孔を充填するはんだを有してなる複数の貫通ビア（２０３）とを備える半導体チップ（２０）と、一面（１０１ａ）を有する基板（１０１）と、一面に設けられたパッド（１０２）と、パッド上に設けられ、ＮｉまたはＰを添加したＮｉを主材料とするポスト（１０３）と、ポスト上に設けられ、ポストのうちパッドと接する面の反対面を覆うように形成され、はんだもしくはＡｕを主材料とするキャップ（１０４）とを備える接合用基板とを接合してなる半導体装置の製造方法である。このような製造方法において、
接合用基板を用意することと、半導体チップを用意することと、貫通ビアと接合用基板とをはんだの融点未満の温度で接合することとを含み、
前記接合用基板を用意することにおいては、はんだを主材料とする前記キャップが形成された前記接合用基板を用意し、
前記半導体チップを用意することにおいては、前記貫通ビアが前記貫通孔内にのみ形成された前記半導体チップを用意し、
前記貫通ビアと前記接合用基板とをはんだの融点未満の温度で接合することにおいては、前記キャップが前記貫通ビアと接合される前の前記基板の一面に対する法線方向における厚み（μｍ）をｈ１とし、前記キャップの前記貫通ビアとの接合後の前記法線方向における厚み（μｍ）をｈ２とし、前記貫通ビアの直径（μｍ）をＤ１とし、前記半導体基板の前記表面の法線方向から見て複数の前記貫通ビアのうち隣接する前記貫通ビアの直径の中心位置同士の距離（μｍ）をｐとした場合において、
１≦ｈ１≦（ｐ/Ｄ１） ２ ×ｈ２の関係式を満たす寸法関係とする。 In order to achieve the above object, the method for manufacturing a semiconductor device according to claim 1 is formed so as to connect a semiconductor substrate (201) having a front surface (201a) and a back surface (201b) and a front surface and a back surface. A plurality of through vias (202) having a through hole (202), a through via insulating film (202a) provided on the wall surface of the through hole, and a solder provided in contact with the through via insulating film to fill the through hole (a plurality of through vias). Mainly composed of a semiconductor chip (20) including 203), a substrate (101) having one surface (101a), a pad (102) provided on one surface, and Ni provided on the pad and Ni or P added. A bonding substrate provided with a post (103) as a material and a cap (104) provided on the post, formed so as to cover the opposite surface of the post in contact with a pad, and mainly made of solder or Au. This is a method for manufacturing a semiconductor device formed by joining with and. In such a manufacturing method
And providing a bonding substrate, the method comprising providing a semiconductor chip, and to bonding the bonding substrate through vias at a temperature below the melting point of the solder seen including,
In preparing the bonding substrate, the bonding substrate having the cap formed of the solder as the main material is prepared.
In preparing the semiconductor chip, the semiconductor chip in which the through via is formed only in the through hole is prepared.
In joining the penetrating via and the bonding substrate at a temperature lower than the melting point of the solder, the thickness (μm) in the normal direction with respect to one surface of the substrate before the cap is bonded to the penetrating via is h1. The thickness (μm) of the cap in the normal direction after joining with the penetrating via is set to h2, the diameter (μm) of the penetrating via is set to D1, and viewed from the normal direction of the surface of the semiconductor substrate. When the distance (μm) between the center positions of the diameters of the adjacent penetrating vias among the plurality of penetrating vias is p.
1 ≦ h1 ≦ (p / D1) The dimensional relationship satisfies the relational expression of 2 × h2 .

これにより、熱拡散防止膜を設けることなく、ポストとキャップとの界面におけるカーケンダルボイドの発生および隣接する貫通ビア同士の短絡発生を抑制しつつ、安価な半導体装置を製造できる。 As a result, an inexpensive semiconductor device can be manufactured while suppressing the generation of Kirkendal voids at the interface between the post and the cap and the occurrence of short circuits between adjacent penetrating vias without providing a heat diffusion prevention film.

請求項４に記載の半導体装置の製造方法は、表面（２０１ａ）と裏面（２０１ｂ）とを有する半導体基板（２０１）と、表面と裏面とを繋ぐように形成された貫通孔（２０２）と、貫通孔の壁面に設けられた貫通ビア絶縁膜（２０２ａ）と、貫通ビア絶縁膜に接して設けられ、貫通孔を充填するはんだを有してなる複数の貫通ビア（２０３）とを備える半導体チップ（２０）と、一面（１０１ａ）を有する基板（１０１）と、一面に設けられたパッド（１０２）と、パッド上に設けられ、ＮｉまたはＰを添加したＮｉを主材料とするポスト（１０３）と、ポスト上に設けられ、ポストのうちパッドと接する面の反対面を覆うように形成され、はんだもしくはＡｕを主材料とするキャップ（１０４）とを備える接合用基板とを接合してなる半導体装置の製造方法である。このような半導体装置の製造方法において、接合用基板を用意することと、半導体チップを用意することと、貫通ビアと接合用基板とをはんだの融点以上の温度で接合することとを含む。そして、接合用基板を用意することにおいては、貫通ビアの直径よりも小さい直径のポストが形成されると共に、Ａｕを主材料とするキャップが形成された接合用基板を用意し、半導体チップを用意することにおいては、半導体チップのうち接合用基板と接合する面側に非導電性フィルムにより構成される接着層（３０）が形成されると共に、貫通ビアが貫通孔内にのみ形成された半導体チップを用意する。 The method for manufacturing a semiconductor device according to claim 4 includes a semiconductor substrate (201) having a front surface (201a) and a back surface (201b), a through hole (202) formed so as to connect the front surface and the back surface, and a through hole (202). A semiconductor chip including a through via insulating film (202a) provided on the wall surface of the through hole and a plurality of through vias (203) provided in contact with the through via insulating film and having solder for filling the through hole. (20), a substrate (101) having one surface (101a), a pad (102) provided on one surface, and a post (103) provided on the pad and containing Ni or P-added Ni as a main material. A semiconductor that is provided on the post and is formed so as to cover the opposite surface of the post that comes into contact with the pad, and is formed by joining a bonding substrate provided with a cap (104) containing solder or Au as a main material. This is a method for manufacturing the device. Such a method for manufacturing a semiconductor device includes preparing a bonding substrate, preparing a semiconductor chip, and bonding the through via and the bonding substrate at a temperature equal to or higher than the melting point of the solder. Then, in preparing the bonding substrate, a bonding substrate having a diameter smaller than the diameter of the penetrating via and a cap having a cap made of Au as a main material is prepared, and a semiconductor chip is prepared. In this case, a semiconductor chip in which an adhesive layer (30) made of a non-conductive film is formed on the surface side of the semiconductor chip to be bonded to the bonding substrate, and a through via is formed only in the through hole. Prepare.

これにより、熱拡散防止膜を設けることなく、ポストとキャップとの界面におけるカーケンダルボイドの発生および隣接する貫通ビア同士の短絡発生を抑制しつつ、安価な半導体装置を製造できる。また、接合用基板と半導体チップとを溶融接合することにより、さらに短時間で半導体装置を製造できる。 As a result, an inexpensive semiconductor device can be manufactured while suppressing the generation of Kirkendal voids at the interface between the post and the cap and the occurrence of short circuits between adjacent penetrating vias without providing a heat diffusion prevention film. Further, by melt-bonding the bonding substrate and the semiconductor chip, the semiconductor device can be manufactured in a shorter time.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。 The reference numerals in parentheses of each of the above means indicate an example of the correspondence with the specific means described in the embodiment described later.

第１実施形態の接合用基板を示す断面図である。It is sectional drawing which shows the bonding substrate of 1st Embodiment. 第１実施形態の接合用基板の製造工程を示す図である。It is a figure which shows the manufacturing process of the bonding substrate of 1st Embodiment. 図２に続く第１実施形態の接合用基板の製造工程を示す図である。It is a figure which shows the manufacturing process of the bonding substrate of 1st Embodiment following FIG. 第２実施形態の半導体装置およびその構成要素を示す図である。It is a figure which shows the semiconductor device of 2nd Embodiment and its component. 第３実施形態の半導体装置およびその構成要素を示す図である。It is a figure which shows the semiconductor device of 3rd Embodiment and its component. 第４実施形態の半導体装置およびその構成要素を示す図である。It is a figure which shows the semiconductor device of 4th Embodiment and its component. 第５実施形態の半導体装置およびその構成要素を示す図である。It is a figure which shows the semiconductor device of 5th Embodiment and its component. 第６実施形態の半導体装置およびその構成要素を示す図である。It is a figure which shows the semiconductor device of 6th Embodiment and its component. 他の実施形態の半導体装置およびその構成要素を示す図である。It is a figure which shows the semiconductor device of another embodiment and its component.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In each of the following embodiments, parts that are the same or equal to each other will be described with the same reference numerals.

（第１実施形態）
第１実施形態について、図１を参照して述べる。本実施形態の接合用基板１０は、例えば図１（ｂ）に示すような半導体チップ２０との接合に用いられる。なお、半導体チップ２０は、例えば表面２０１ａと裏面２０１ｂとを有する基板２０１と、表面２０１ａと裏面２０１ｂとを繋ぐ貫通孔２０２と、貫通孔２０２の側壁に設けられた貫通ビア絶縁膜２０２ａを介して貫通孔２０２を充填する貫通ビア２０３とを備える。 (First Embodiment)
The first embodiment will be described with reference to FIG. The bonding substrate 10 of this embodiment is used for bonding with a semiconductor chip 20 as shown in FIG. 1B, for example. The semiconductor chip 20 is provided, for example, via a substrate 201 having a front surface 201a and a back surface 201b, a through hole 202 connecting the front surface 201a and the back surface 201b, and a through via insulating film 202a provided on the side wall of the through hole 202. It is provided with a through via 203 that fills the through hole 202.

本実施形態の接合用基板１０は、図１（ａ）に示すように、一面１０１ａを有する基板１０１の一面１０１ａ上に、絶縁膜１０１ｂ、パッド１０２、ポスト１０３、キャップ１０４がこの順に積層された構造とされている。 In the bonding substrate 10 of the present embodiment, as shown in FIG. 1A, the insulating film 101b, the pad 102, the post 103, and the cap 104 are laminated in this order on one surface 101a of the substrate 101 having one surface 101a. It is said to be a structure.

基板１０１は、後述するパッド１０２、ポスト１０３およびキャップ１０４を有してなる接合部材を設けるための支持体であり、例えばＳｉのような半導体材料やセラミックなどの絶縁性材料により構成されている。なお、基板１０１は、例えば矩形、円形、楕円形などの様々な形状とされていてもよい。 The substrate 101 is a support for providing a joining member having a pad 102, a post 103, and a cap 104, which will be described later, and is made of a semiconductor material such as Si or an insulating material such as ceramic. The substrate 101 may have various shapes such as a rectangle, a circle, and an ellipse.

絶縁膜１０１ｂは、半導体材料を基板１０１として用いる場合などに形成される。この場合、絶縁膜１０１ｂは、所望位置以外の部位において基板１０１とパッド１０２とを電気的に絶縁し、不必要な部位に電流が生じることを抑制するために形成され、例えばＳｉＯ２などの絶縁性材料により構成されている。絶縁膜１０１ｂは、例えば基板１０１を熱酸化させたり、絶縁性材料を化学気相成長法（ＣＶＤ法）により成膜したりすることで形成される。 The insulating film 101b is formed when a semiconductor material is used as the substrate 101. In this case, the insulating film 101b is formed to electrically insulate the substrate 101 and the pad 102 at a portion other than the desired position and suppress the generation of an electric current at an unnecessary portion, and is formed to insulate, for example, SiO 2. It is composed of sex materials. The insulating film 101b is formed, for example, by thermally oxidizing the substrate 101 or forming an insulating material by a chemical vapor deposition method (CVD method).

パッド１０２は、後述するポスト１０３を形成するための下地として基板１０１に設けられる導電性の下地層である。パッド１０２は、例えばスパッタや蒸着などの真空成膜法などにより形成され、例えばＡｌ、Ａｇ、Ａｕなどの導電性の金属材料などにより構成されている。パッド１０２は、必要に応じて、基板１０１の一面１０１ａ上に成膜された後に例えばフォトリソグラフィエッチング法などによりパターニングされて所望の形状とされる。 The pad 102 is a conductive base layer provided on the substrate 101 as a base for forming the post 103 described later. The pad 102 is formed by, for example, a vacuum film forming method such as sputtering or thin film deposition, and is made of, for example, a conductive metal material such as Al, Ag, or Au. If necessary, the pad 102 is formed on one surface 101a of the substrate 101 and then patterned by, for example, a photolithography etching method to obtain a desired shape.

なお、パッド１０２は、図１（ａ）に示すように、絶縁膜１０１ｂに部分的に埋め込まれるように形成されていてもよい。これにより、パッド１０２と絶縁膜１０１ｂとの密着が強まり、パッド１０２が絶縁膜１０１ｂとの界面で剥離する不具合等を抑制できる。 As shown in FIG. 1A, the pad 102 may be formed so as to be partially embedded in the insulating film 101b. As a result, the adhesion between the pad 102 and the insulating film 101b is strengthened, and it is possible to suppress a problem that the pad 102 is peeled off at the interface with the insulating film 101b.

ポスト１０３は、次に説明するキャップ１０４の下地層であり、主にニッケル（Ｎｉ）もしくはリン（Ｐ）が添加されたニッケル（Ｎｉ）により構成されている。ＮｉまたはＰを添加したＮｉ、すなわちＮｉ−Ｐは、キャップ１０４や貫通ビア２０３に用いられるはんだへ拡散しにくい材料である。 The post 103 is a base layer of the cap 104 described below, and is mainly composed of nickel (Ni) to which nickel (Ni) or phosphorus (P) is added. Ni or Ni to which P is added, that is, Ni-P, is a material that does not easily diffuse into the solder used for the cap 104 and the penetrating via 203.

ポスト１０３の基板１０１の一面１０１ａに対する法線方向、すなわち基板法線方向における厚みは、１．１μｍ以上であることが好ましい。例えば半導体チップ２０と本実施形態の接合用基板１０とを接合した際において、半導体チップ２０と本実施形態の接合用基板１０との間における接合強度を確保できるためである。 The thickness of the post 103 in the normal direction with respect to one surface 101a of the substrate 101, that is, in the normal direction of the substrate is preferably 1.1 μm or more. For example, when the semiconductor chip 20 and the bonding substrate 10 of the present embodiment are bonded, the bonding strength between the semiconductor chip 20 and the bonding substrate 10 of the present embodiment can be ensured.

具体的には、半導体チップ２０の貫通ビア２０３と後述するキャップ１０４とを接合すると、貫通ビア２０３もしくはキャップ１０４のはんだ中のＳｎとポスト１０３のＮｉもしくはＮｉ−Ｐとが合金を形成する。この際、ポスト１０３の全てが合金を形成すると、パッド１０２との界面の接合が弱くなってしまい、接合用基板１０と半導体チップ２０との接合強度が低下し得る。そこで、ポスト１０３の基板法線方向における厚みを１．１μｍ以上とすることで、ポスト１０３のうちパッド１０２との界面付近については合金を形成しない領域として残すことができる。これにより、ポスト１０３とパッド１０２との界面の接合強度が保たれ、結果として接合用基板１０と半導体チップ２０との接合強度を確保できる。 Specifically, when the penetrating via 203 of the semiconductor chip 20 and the cap 104 described later are joined, Sn in the solder of the penetrating via 203 or the cap 104 and Ni or Ni-P of the post 103 form an alloy. At this time, if all of the posts 103 form an alloy, the bonding at the interface with the pad 102 becomes weak, and the bonding strength between the bonding substrate 10 and the semiconductor chip 20 may decrease. Therefore, by setting the thickness of the post 103 in the normal direction of the substrate to 1.1 μm or more, it is possible to leave the vicinity of the interface between the post 103 and the pad 102 as a region where no alloy is formed. As a result, the bonding strength at the interface between the post 103 and the pad 102 is maintained, and as a result, the bonding strength between the bonding substrate 10 and the semiconductor chip 20 can be secured.

なお、ポスト１０３は、Ｎｉを主材料とする場合には例えば電解メッキなどにより形成され、Ｎｉ−Ｐを主材料とする場合には例えば無電解メッキなどにより形成される。また、ポスト１０３は、例えば円柱状、多角柱状など様々な形状とされていてもよく、基板法線方向から見てパッド１０２が設けられた範囲内に形成される。 The post 103 is formed by, for example, electroplating when Ni is used as the main material, and is formed by, for example, electroless plating when Ni-P is used as the main material. Further, the post 103 may have various shapes such as a columnar shape and a polygonal columnar shape, and is formed within the range in which the pad 102 is provided when viewed from the normal direction of the substrate.

キャップ１０４は、ポスト１０３のうちパッド１０２の反対側の面を覆うように設けられ、ポスト１０３の表面酸化を防ぐための層である。キャップ１０４は、主にはんだもしくはＡｕにより構成されている。はんだをキャップ１０４として用いた場合には、キャップ１０４は半導体チップと接合するための層としても機能する。キャップ１０４は、例えば電解メッキなどにより形成される。なお、キャップ１０４は、例えば円柱状、多角柱状、半球形状など様々な形状とされていてもよい。 The cap 104 is provided so as to cover the surface of the post 103 on the opposite side of the pad 102, and is a layer for preventing surface oxidation of the post 103. The cap 104 is mainly composed of solder or Au. When the solder is used as the cap 104, the cap 104 also functions as a layer for joining with the semiconductor chip. The cap 104 is formed by, for example, electrolytic plating. The cap 104 may have various shapes such as a columnar shape, a polygonal columnar shape, and a hemispherical shape.

ここで、本実施形態の接合用基板１０と接合する半導体チップ２０について説明する。半導体チップ２０は、公知の材料等により構成され、公知の製造方法により製造される。そのため、ここでは、代表的な構造例について簡単に説明する。 Here, the semiconductor chip 20 to be bonded to the bonding substrate 10 of the present embodiment will be described. The semiconductor chip 20 is made of a known material or the like, and is manufactured by a known manufacturing method. Therefore, a typical structural example will be briefly described here.

半導体チップ２０は、半導体基板２０１と、半導体基板２０１に形成された貫通孔２０２と、貫通孔２０２の側壁を覆うように形成された貫通ビア絶縁膜２０２ａと、貫通ビア絶縁膜２０２ａに接して設けられた貫通ビア２０３とを有する。 The semiconductor chip 20 is provided in contact with the semiconductor substrate 201, the through hole 202 formed in the semiconductor substrate 201, the through via insulating film 202a formed so as to cover the side wall of the through hole 202, and the through via insulating film 202a. It has a penetrating via 203.

半導体基板２０１は、半導体チップ２０の支持体であり、表面２０１ａと裏面２０１ｂとを有した例えば矩形形状とされ、例えばＳｉなどの公知の半導体材料などにより構成されている。また、表面２０１ａ上および裏面２０１ｂ上には、後述する貫通ビア絶縁膜２０２ａと同様の材料を有してなる絶縁膜が設けられている。当該絶縁膜は、例えば半導体基板２０１を熱酸化させたり、ＳｉＯ２などの絶縁性材料をＣＶＤ法などにより成膜したりすることにより形成される。 The semiconductor substrate 201 is a support for the semiconductor chip 20, has a rectangular shape having a front surface 201a and a back surface 201b, and is made of a known semiconductor material such as Si. Further, on the front surface 201a and the back surface 201b, an insulating film made of the same material as the penetrating via insulating film 202a described later is provided. The insulating film is formed, for example, by thermally oxidizing the semiconductor substrate 201 or forming an insulating material such as SiO 2 by a CVD method or the like.

貫通孔２０２は、表面２０１ａと裏面２０１ｂとを繋ぐように形成され、貫通ビア２０３を形成するために半導体基板２０１に設けられる穴である。例えば、貫通孔２０２は、ドライエッチングなどにより半導体基板２０１を貫通しない程度に円柱状のトレンチを半導体基板２０１に形成した後に、半導体基板２０１のうち該トレンチを形成した面の反対面を該トレンチが露出するまで研磨することで形成される。また、貫通孔２０２の側壁には、後に貫通孔２０２内に設ける貫通ビア２０３と半導体基板２０１とを電気的に絶縁するための貫通ビア絶縁膜２０２ａが設けられている。貫通ビア絶縁膜２０２ａは、例えばＳｉＯ２などの絶縁性材料をＣＶＤ法などにより成膜することで形成される。 The through hole 202 is a hole formed in the semiconductor substrate 201 to connect the front surface 201a and the back surface 201b and form the through via 203. For example, in the through hole 202, a columnar trench is formed in the semiconductor substrate 201 so as not to penetrate the semiconductor substrate 201 by dry etching or the like, and then the trench is formed on the opposite surface of the semiconductor substrate 201 from which the trench is formed. It is formed by polishing until it is exposed. Further, on the side wall of the through hole 202, a through via insulating film 202a for electrically insulating the through via 203 and the semiconductor substrate 201, which are later provided in the through hole 202, is provided. The penetrating via insulating film 202a is formed by forming an insulating material such as SiO 2 into a film by a CVD method or the like.

貫通ビア２０３は、図１（ｂ）には図示しない回路領域などに接続されて貫通電極として機能させたり、半導体チップ２０を駆動させた際に生じた熱を外部に放出させるためのサーマルビアとして機能させたりするために設けられる。本実施形態の接合用基板１０と接合する半導体チップ２０において、貫通ビア２０３は、例えば円柱形状とされ、はんだを主材料とする材料により構成されている。貫通ビア２０３は、例えば溶融させたはんだを流し込むことにより形成される。 The through via 203 is connected to a circuit region (not shown in FIG. 1B) to function as a through electrode, or as a thermal via for releasing heat generated when the semiconductor chip 20 is driven to the outside. It is provided to make it work. In the semiconductor chip 20 to be bonded to the bonding substrate 10 of the present embodiment, the through via 203 has, for example, a cylindrical shape, and is made of a material whose main material is solder. The penetrating via 203 is formed, for example, by pouring molten solder.

なお、半導体チップ２０は、必要に応じて、上記の構成の他に、例えばトランジスタ等が備えられる回路領域やトランスとして機能する回路領域などを備えていてもよい。 If necessary, the semiconductor chip 20 may include, for example, a circuit area provided with a transistor or the like, a circuit area functioning as a transformer, or the like, in addition to the above configuration.

次に、本実施形態の接合用基板１０の製造方法について、図２、図３を参照して説明する。 Next, the method of manufacturing the bonding substrate 10 of the present embodiment will be described with reference to FIGS. 2 and 3.

〔図２（ａ）に示す工程〕
例えば一面１０１ａを有し、Ｓｉからなる基板１０１を用意し、ＳｉＯ２など絶縁性材料をＣＶＤ法により成膜して一面１０１ａ上に絶縁膜１０１ｂの一部を形成する。 [Step shown in FIG. 2 (a)]
For example, a substrate 101 having one surface 101a and made of Si is prepared, and an insulating material such as SiO 2 is deposited by a CVD method to form a part of the insulating film 101b on the one surface 101a.

〔図２（ｂ）に示す工程〕
次に、例えば、Ａｌを絶縁膜１０１ｂの一部の上に真空蒸着法などにより成膜した後、フォトリソグラフィエッチング法によりパターニングをして所望の形状のパッド１０２を形成する。続けて、例えばＳｉＯ２など絶縁性材料をＣＶＤ法により成膜してパッド１０２を覆う絶縁膜１０１ｂを形成した後、フォトリソグラフィエッチング法により後述するポスト形成部を開口するように絶縁膜１０１ｂを図２（ｂ）に示すように所望の形状にパターニングする。 [Step shown in FIG. 2 (b)]
Next, for example, Al is formed on a part of the insulating film 101b by a vacuum vapor deposition method or the like, and then patterned by a photolithography etching method to form a pad 102 having a desired shape. Subsequently, an insulating material such as SiO 2 is deposited by a CVD method to form an insulating film 101b covering the pad 102, and then the insulating film 101b is formed by a photolithography etching method so as to open a post-forming portion described later. Patterning is performed in a desired shape as shown in 2 (b).

〔図２（ｃ）に示す工程〕
続けて、絶縁膜１０１ｂおよびパッド１０２上に、ポスト１０３を電解メッキにより形成する際の通電のために用いるＴｉやＣｕなどからなるシード層１０３ａをスパッタなどにより形成する。 [Step shown in FIG. 2 (c)]
Subsequently, a seed layer 103a made of Ti, Cu, or the like used for energization when the post 103 is formed by electrolytic plating is formed on the insulating film 101b and the pad 102 by sputtering or the like.

〔図２（ｄ）に示す工程〕
次に、シード層１０３ａ上にレジスト層１０５を例えばスピンコート法などにより塗布した後に乾燥させることで形成する。続けて、図示しないマスクを用いて、図２（ｄ）に示すように、レジスト層１０５のうちポスト１０３を形成する部分をフォトリソグラフィ法などにより露光・現像を行うことで除去する。 [Step shown in FIG. 2 (d)]
Next, the resist layer 105 is applied onto the seed layer 103a by, for example, a spin coating method, and then dried to form the resist layer 105. Subsequently, as shown in FIG. 2D, using a mask (not shown), the portion of the resist layer 105 that forms the post 103 is removed by exposure and development by a photolithography method or the like.

〔図３（ａ）に示す工程〕
続けて、パターニングしたレジスト層１０５を設けた基板１０１を電解液に浸漬してシード層に通電することで、ポスト１０３を例えば電解メッキにより形成する。続けて同様の操作により、図３（ａ）に示すように、キャップ１０４を例えば電解メッキにより形成する。 [Step shown in FIG. 3 (a)]
Subsequently, the substrate 101 provided with the patterned resist layer 105 is immersed in an electrolytic solution and the seed layer is energized to form the post 103 by, for example, electrolytic plating. Subsequently, by the same operation, as shown in FIG. 3A, the cap 104 is formed by, for example, electrolytic plating.

〔図３（ｂ）に示す工程〕
キャップ１０４を形成した後、レジスト層１０５を剥離液などにより除去する。その後、シード層１０３ａのうちレジスト層１０５の除去により露出した部分をエッチングにより除去することで、図３（ｂ）に示すように本実施形態の接合用基板１０が得られる。 [Step shown in FIG. 3 (b)]
After forming the cap 104, the resist layer 105 is removed with a stripping solution or the like. Then, the portion of the seed layer 103a exposed by removing the resist layer 105 is removed by etching to obtain the bonding substrate 10 of the present embodiment as shown in FIG. 3B.

次に、本実施形態の接合用基板１０の効果について説明する。ＣｕとＳｎとを接合した場合には、接合界面にカーケンダルボイドと呼ばれる空隙が生じることが知られている。カーケンダルボイド発生の推定メカニズムについては、次のように考えられている。ＣｕとＳｎとが接合した後、時間の経過に伴い、ＣｕおよびＳｎが互いに拡散してＣｕとＳｎとの合金を形成する。この際、ＳｎのＣｕへの拡散がＣｕのＳｎへの拡散よりも少なく、両者の拡散に不均衡を生じる。その結果、ＣｕとＳｎとの界面に原子空孔、すなわち空隙が生じ、この空隙の集合体がカーケンダルボイドとなると考えられている。 Next, the effect of the bonding substrate 10 of the present embodiment will be described. It is known that when Cu and Sn are joined, voids called Kirkendal voids are formed at the joining interface. The estimation mechanism of Kirkendal void generation is considered as follows. After the Cu and Sn are bonded, with the passage of time, the Cu and Sn diffuse with each other to form an alloy of Cu and Sn. At this time, the diffusion of Sn into Cu is less than the diffusion of Cu into Sn, causing an imbalance in the diffusion of both. As a result, atomic vacancies, that is, voids are formed at the interface between Cu and Sn, and it is considered that an aggregate of these voids becomes a Kirkendal void.

本発明者らは、Ｓｎが接合した際に界面を形成する異種金属のＳｎへの拡散を抑制することで、カーケンダルボイドの発生が抑えられると考え、Ｓｎへ拡散しにくいＮｉやＮｉ−Ｐをポストとして用いることを見出した。すなわち、本発明者らは、Ｓｎおよび異種金属の拡散の不均衡を抑制するためにＳｎへ拡散しにくいＮｉやＮｉ−Ｐをポストとして用いることで、熱拡散防止膜を設けなくとも、カーケンダルボイドの発生を抑制できることを見出した。 The present inventors consider that the generation of galvanic voids can be suppressed by suppressing the diffusion of dissimilar metals forming an interface into Sn when Sn is bonded, and Ni or Ni-P which is difficult to diffuse into Sn. Was found to be used as a post. That is, the present inventors use Ni or Ni-P, which is difficult to diffuse into Sn, as a post in order to suppress the diffusion imbalance of Sn and dissimilar metals, so that Kirkendal does not require a thermal diffusion prevention film. It was found that the generation of voids can be suppressed.

このように、Ｓｎへ拡散しにくいＮｉもしくはＮｉ−Ｐをポスト１０３として用い、はんだもしくはＡｕをキャップ１０４として用いた接合用基板とすることで、熱拡散防止膜を設けることなく、カーケンダルボイドの発生を抑制できる。その結果、安価な接合用基板１０となる。 In this way, by using Ni or Ni-P, which is difficult to diffuse into Sn, as the post 103 and solder or Au as the cap 104, the bonding substrate is used, so that the Kirkendal void can be used without providing a heat diffusion prevention film. Occurrence can be suppressed. As a result, an inexpensive bonding substrate 10 is obtained.

（第２実施形態）
第２実施形態について、図４を参照して説明する。図４（ａ）では、図４（ｂ）に示す本実施形態の半導体装置Ｓ１の構成要素である接合用基板１０と半導体チップ２０とを接合する前の状態を示している。なお、図４では、ポスト１０３を電解メッキにより形成するために形成されるシード層１０３ａについては、ポスト１０３の一部であるとして省略している。 (Second Embodiment)
The second embodiment will be described with reference to FIG. FIG. 4A shows a state before joining the bonding substrate 10 and the semiconductor chip 20, which are components of the semiconductor device S1 of the present embodiment shown in FIG. 4B. In FIG. 4, the seed layer 103a formed to form the post 103 by electrolytic plating is omitted because it is a part of the post 103.

半導体装置Ｓ１は、図４（ｂ）に示すように、上記第１実施形態の接合用基板１０と半導体チップ２０とが接合された構成とされている。接合用基板１０の構成や半導体チップ２０の構成については、上記第１実施形態の説明とほぼ同様であることから、本実施形態では特徴部分について主に説明する。 As shown in FIG. 4B, the semiconductor device S1 has a configuration in which the bonding substrate 10 of the first embodiment and the semiconductor chip 20 are bonded. Since the configuration of the bonding substrate 10 and the configuration of the semiconductor chip 20 are almost the same as those of the first embodiment, the feature portions will be mainly described in this embodiment.

接合用基板１０については、本実施形態では、図４（ａ）に示すように絶縁膜１０１ｂ上にパッド１０２、ポスト１０３、キャップ１０４を有してなる接合部を複数個有し、はんだをキャップ１０４として用いた構成とされている。 Regarding the bonding substrate 10, in the present embodiment, as shown in FIG. 4A, the insulating film 101b has a plurality of bonding portions having pads 102, posts 103, and caps 104, and the solder is capped. It is considered to be the configuration used as 104.

半導体チップ２０については、図４（ａ）に示すように、表面２０１ａと裏面２０１ｂとを有する基板２０１と、表面２０１ａと裏面２０１ｂとを繋ぐ貫通孔２０２と、貫通孔２０２の側壁に設けられた貫通ビア絶縁膜２０２ａと、貫通ビア２０３とを有する。また、貫通ビア２０３については、はんだにより構成され、貫通ビア絶縁膜２０２を介して貫通孔２０２を埋めるように設けられ、貫通孔２０２内にのみ形成されている。 As shown in FIG. 4A, the semiconductor chip 20 is provided with a substrate 201 having a front surface 201a and a back surface 201b, a through hole 202 connecting the front surface 201a and the back surface 201b, and a side wall of the through hole 202. It has a penetrating via insulating film 202a and a penetrating via 203. Further, the through via 203 is made of solder, is provided so as to fill the through hole 202 via the through via insulating film 202, and is formed only in the through hole 202.

半導体装置Ｓ１は、図４（ｂ）に示すように、接合用基板１０のうちキャップ１０４と半導体チップ２０のうち複数個設けられた貫通ビア２０３とが接合された構造とされている。 As shown in FIG. 4B, the semiconductor device S1 has a structure in which a cap 104 of the bonding substrate 10 and a plurality of through vias 203 of the semiconductor chips 20 are bonded to each other.

ここで、接合用基板１０のうちキャップ１０４の基板法線方向における厚みの好ましい範囲について説明する。半導体チップ２０との接合前において、キャップ１０４の基板法線方向における厚みをｈ１とし、半導体チップ２０との接合後において、キャップ１０４の基板法線方向における厚みをｈ２とする。貫通ビア２０３の直径をＤ１とし、半導体チップ２０のうち隣接する貫通ビア２０３の径中心同士の半導体基板２０１の表面２０１ａに平行な方向における距離をｐとする。このとき、キャップ１０４の厚みｈ１（μｍ）は、下記の関係式（１）を満たすことが好ましい。 Here, a preferable range of the thickness of the cap 104 in the substrate normal direction of the bonding substrate 10 will be described. Before joining with the semiconductor chip 20, the thickness of the cap 104 in the substrate normal direction is h1, and after joining with the semiconductor chip 20, the thickness of the cap 104 in the substrate normal direction is h2. Let D1 be the diameter of the penetrating via 203, and p be the distance between the diameter centers of the adjacent penetrating vias 203 of the semiconductor chip 20 in the direction parallel to the surface 201a of the semiconductor substrate 201. At this time, the thickness h1 (μm) of the cap 104 preferably satisfies the following relational expression (1).

１≦ｈ１＜（ｐ／Ｄ１）２×ｈ２・・・（１）
このような範囲とすることにより、接合用基板１０のバンプと半導体チップ２０とを接合した際に、隣接する貫通ビア２０３同士がキャップ１０４のはんだにより繋がって短絡することを防ぐことができるためである。 1 ≦ h1 <(p / D1) 2 × h2 ... (1)
By setting such a range, when the bump of the bonding substrate 10 and the semiconductor chip 20 are joined, it is possible to prevent the adjacent through vias 203 from being connected by the solder of the cap 104 and short-circuiting. is there.

ここで、関係式（１）が導き出された経緯について説明する。接合用基板１０と半導体チップ２０との接合後において、接合用基板１０のキャップ１０４の直径をＤ２とし、半導体チップ２０との接合前後におけるキャップ１０４の形状が円柱状であるとする。キャップ１０４の体積については、半導体チップ２０との接合前後で変化しないため、半導体チップ２０との接合前におけるキャップ１０４の体積π×（Ｄ１／２）２×ｈ１は、半導体チップ２０との接合後におけるキャップ１０４の体積π×（Ｄ２／２）２×ｈ２と等しい。この等式を変形すると、下記の関係式（２）が得られる。 Here, the background of the derivation of the relational expression (1) will be described. It is assumed that the diameter of the cap 104 of the bonding substrate 10 is D2 after the bonding substrate 10 and the semiconductor chip 20 are bonded, and the shape of the cap 104 before and after the bonding with the semiconductor chip 20 is cylindrical. Since the volume of the cap 104 does not change before and after joining with the semiconductor chip 20, the volume π × (D1 / 2) 2 × h1 of the cap 104 before joining with the semiconductor chip 20 is after joining with the semiconductor chip 20. Is equal to the volume π × (D2 / 2) 2 × h2 of the cap 104 in. By transforming this equation, the following relational expression (2) is obtained.

Ｄ２＝（ｈ１／ｈ２）１／２×Ｄ１・・・（２）
また、Ｄ２が隣接する貫通ビア２０３同士の距離ｐよりも大きくなると、隣接する貫通ビア２０３に接合したキャップ１０４同士が接触することとなるため、これを避ける必要がある。そこで、Ｄ２がｐよりも小さい範囲となるようにすることで、上記のような隣接するキャップ１０４同士の接触による不具合を抑制できる。そのため、Ｄ２＜ｐを上記の関係式（２）に適用すると、下記の関係式（３）が得られ、関係式（３）を変形することで関係式（４）が得られる。 D2 = (h1 / h2) 1/2 x D1 ... (2)
Further, when D2 becomes larger than the distance p between the adjacent penetrating vias 203, the caps 104 joined to the adjacent penetrating vias 203 come into contact with each other, and it is necessary to avoid this. Therefore, by setting D2 to a range smaller than p, it is possible to suppress the above-mentioned problems caused by contact between adjacent caps 104. Therefore, when D2 <p is applied to the above relational expression (2), the following relational expression (3) is obtained, and the relational expression (4) is obtained by modifying the relational expression (3).

ｐ＞（ｈ１／ｈ２）１／２×Ｄ１・・・（３）
ｈ１＜（ｐ／Ｄ１）２×ｈ２・・・（４）
一方、半導体チップ２０のうち接合用基板１０と接合する側の面を接合面として、貫通ビア２０３が貫通孔２０２内にのみ形成されている、すなわち接合面から突き出ていない場合、キャップ１０４の厚みｈ１は、１μｍ以上であることが好ましい。貫通ビア２０３がこのような形状の場合において、キャップ１０４の厚みｈ１が１μｍ未満であるときには、はんだの量が不足して接合できないかもしくは接合しても十分な接合強度が得られないといった不具合が生じ得るためである。 p> (h1 / h2) 1/2 x D1 ... (3)
h1 <(p / D1) 2 x h2 ... (4)
On the other hand, when the surface of the semiconductor chip 20 on the side to be bonded to the bonding substrate 10 is used as the bonding surface and the through via 203 is formed only in the through hole 202, that is, it does not protrude from the bonding surface, the thickness of the cap 104 h1 is preferably 1 μm or more. In the case where the penetrating via 203 has such a shape, when the thickness h1 of the cap 104 is less than 1 μm, there is a problem that the amount of solder is insufficient and bonding cannot be performed, or sufficient bonding strength cannot be obtained even if bonding is performed. This is because it can occur.

よって、関係式（４）とキャップ１０４の厚みｈ１が好ましくは１μｍ以上であることとにより、関係式（１）が導き出される。キャップ１０４の厚みｈ１が関係式（１）を満たす場合には、キャップ１０４と貫通ビア２０３とを接合しつつも、隣接する貫通ビア２０３同士が同様に隣接するキャップ１０４同士の接触による短絡を抑制することができる。 Therefore, the relational expression (4) and the thickness h1 of the cap 104 are preferably 1 μm or more, so that the relational expression (1) is derived. When the thickness h1 of the cap 104 satisfies the relational expression (1), the cap 104 and the penetrating via 203 are joined, and the adjacent penetrating vias 203 similarly suppress a short circuit due to contact between the adjacent caps 104. can do.

次に、本実施形態の半導体装置Ｓ１の製造方法のうち、キャップ１０４と貫通ビア２０３との接合工程について説明する。なお、本実施形態の半導体装置Ｓ１を構成する接合用基板１０および半導体チップ２０の構成および製造方法については、上記第１実施形態で説明したのと同様であるため、説明を省略する。 Next, among the manufacturing methods of the semiconductor device S1 of the present embodiment, a step of joining the cap 104 and the penetrating via 203 will be described. The configuration and manufacturing method of the bonding substrate 10 and the semiconductor chip 20 constituting the semiconductor device S1 of the present embodiment are the same as those described in the first embodiment, and thus the description thereof will be omitted.

接合用基板１０および半導体チップ２０を用意した後に、キャップ１０４と貫通ビア２０３とを接合することで本実施形態の半導体装置Ｓ１となる。この接合の際、キャップ１０４および貫通ビア２０３を構成するはんだの融点未満の温度、例えば１５０℃の低温で接合することが好ましい。キャップ１０４と貫通ビア２０３を構成するはんだが融解した際に、隣接する貫通ビア２０３同士を接続して短絡が発生することを抑制ためである。 After preparing the bonding substrate 10 and the semiconductor chip 20, the cap 104 and the penetrating via 203 are bonded to obtain the semiconductor device S1 of the present embodiment. At the time of this joining, it is preferable to join at a temperature lower than the melting point of the solder constituting the cap 104 and the through via 203, for example, a low temperature of 150 ° C. This is to prevent a short circuit from occurring by connecting adjacent through vias 203 when the solder forming the cap 104 and the through via 203 is melted.

具体的には、はんだが融解する温度、すなわち高温での溶融接合を行うと、貫通ビア２０３を構成するはんだが融解することに伴い、貫通ビア２０３を構成するはんだが貫通孔２０２からあふれ出る。隣接する貫通ビア２０３を構成するはんだが貫通孔２０２からあふれ出ると、貫通孔２０２からあふれ出たはんだ同士が繋がり得る。そこで、はんだが融解しない程度の低温で接合することにより、上記の不具合の発生を抑制できる。 Specifically, when the solder is melt-bonded at a temperature at which the solder melts, that is, at a high temperature, the solder constituting the through via 203 melts, and the solder constituting the through via 203 overflows from the through hole 202. When the solder constituting the adjacent through-via 203 overflows from the through-hole 202, the solder overflowing from the through-hole 202 can be connected to each other. Therefore, the occurrence of the above-mentioned problems can be suppressed by joining at a low temperature such that the solder does not melt.

例えば、接合用基板１０のキャップ１０４と半導体チップ２０の貫通ビア２０３とを重ね合わせて１５０℃で一定時間加熱すると、はんだが溶融接合ほど流れることなく、キャップ１０４と貫通ビア２０３とを接合できる。 For example, when the cap 104 of the bonding substrate 10 and the penetrating via 203 of the semiconductor chip 20 are overlapped and heated at 150 ° C. for a certain period of time, the cap 104 and the penetrating via 203 can be bonded without the solder flowing as much as the melt bonding.

なお、貫通ビア２０３については、溶融させたはんだを流し込む方法により形成されることが好ましい。貫通ビア２０３が形成される貫通孔２０２は、径方向の長さに対して基板法線方向における長さのほうが大きい、すなわちアスペクト比が大きい形状をしている。そのため、貫通ビア２０３は、電解メッキなどにより形成されるのに比して短時間で形成されるためである。また、これにより、半導体チップ２０を短時間で製造でき、結果として本実施形態の半導体装置Ｓ１を短時間で製造できるためである。 The penetrating via 203 is preferably formed by a method of pouring molten solder. The through hole 202 in which the through via 203 is formed has a shape in which the length in the substrate normal direction is larger than the length in the radial direction, that is, the aspect ratio is large. Therefore, the penetrating via 203 is formed in a shorter time than that formed by electrolytic plating or the like. Further, this is because the semiconductor chip 20 can be manufactured in a short time, and as a result, the semiconductor device S1 of the present embodiment can be manufactured in a short time.

このように、接合用基板１０のキャップ１０４の厚みｈ１を関係式（１）を満たす寸法としつつ、接合用基板１０と半導体チップ２０のうち貫通孔２０２内にのみ形成された貫通ビア２０３とを接合することで、本実施形態の半導体装置Ｓ１を製造できる。 In this way, while the thickness h1 of the cap 104 of the bonding substrate 10 is set to a dimension satisfying the relational expression (1), the bonding substrate 10 and the through via 203 formed only in the through hole 202 of the semiconductor chip 20 are formed. By joining, the semiconductor device S1 of the present embodiment can be manufactured.

また、接合用基板１０および溶融させたはんだを流し込むことで貫通ビア２０３を形成した半導体チップ２０を用い、これらを上記のように低温接合することにより、半導体装置Ｓ１を短時間で製造することができる。これにより、熱拡散防止膜がなくてもカーケンダルボイドの発生および隣接する貫通ビア２０３同士の短絡発生を抑制しつつ、安価な半導体装置Ｓ１を製造できる。 Further, the semiconductor device S1 can be manufactured in a short time by using the semiconductor chip 20 in which the through via 203 is formed by pouring the bonding substrate 10 and the molten solder and joining them at a low temperature as described above. it can. As a result, an inexpensive semiconductor device S1 can be manufactured while suppressing the generation of Kirkendal voids and the occurrence of short circuits between adjacent penetrating vias 203 even without the heat diffusion prevention film.

（第３実施形態）
第３実施形態について、図５を参照して説明する。図５（ａ）では、図５（ｂ）に示す本実施形態の半導体装置Ｓ２の構成要素である接合用基板１０と半導体チップ２０とを接合する前の状態を示している。なお、図５では、図４と同様に、シード層１０３ａについては、ポスト１０３の一部であるとして省略している。 (Third Embodiment)
The third embodiment will be described with reference to FIG. FIG. 5A shows a state before joining the bonding substrate 10 and the semiconductor chip 20, which are components of the semiconductor device S2 of the present embodiment shown in FIG. 5B. In FIG. 5, as in FIG. 4, the seed layer 103a is omitted because it is a part of the post 103.

第３実施形態の半導体装置Ｓ２は、接合用基板１０と接合された半導体チップ２０のうち貫通ビア絶縁膜２０２ａにキャップ１０４のはんだを受け止めるためのトレンチ２０２ｂが設けられている点が、上記第２実施形態と相違する。本実施形態では、この相違点を主に説明する。 The second aspect of the semiconductor device S2 of the third embodiment is that the through via insulating film 202a of the semiconductor chip 20 bonded to the bonding substrate 10 is provided with a trench 202b for receiving the solder of the cap 104. Different from the embodiment. In this embodiment, this difference will be mainly described.

本実施形態の半導体装置Ｓ２を構成する半導体チップ２０では、図５（ａ）に示すように、貫通ビア絶縁膜２０２ａにトレンチ２０２ｂが設けられている。このトレンチ２０２ｂは、キャップ１０４と貫通ビア２０３との接合において、キャップ１０４を構成するはんだが隣接する他の貫通ビア２０３へ流れようとする際に、このはんだを図５（ｂ）に示すように受け止める溝として設けられる。トレンチ２０２ｂは、貫通ビア２０３を形成した後に、例えばドライエッチングなどにより形成される。 In the semiconductor chip 20 constituting the semiconductor device S2 of the present embodiment, as shown in FIG. 5A, a trench 202b is provided in the penetrating via insulating film 202a. In the trench 202b, when the solder constituting the cap 104 tries to flow to another adjacent through via 203 in the joining between the cap 104 and the through via 203, this solder is shown in FIG. 5 (b). It is provided as a receiving groove. The trench 202b is formed by, for example, dry etching after forming the penetrating via 203.

半導体チップ２０のようにトレンチ２０２ｂが設けられることにより、隣接する貫通ビア２０３同士がキャップ１０４を構成するはんだを介して繋がることによる短絡の発生を抑制することができる。 By providing the trench 202b as in the semiconductor chip 20, it is possible to suppress the occurrence of a short circuit due to the adjacent penetrating vias 203 being connected to each other via the solder constituting the cap 104.

なお、はんだがトレンチ２０２ｂに流れ込むことで貫通ビア２０３と半導体基板２０１とが短絡することを防ぐため、貫通ビア絶縁膜２０２ａにトレンチ２０２ｂを形成する際には、半導体基板２０１が露出しないようにする必要がある。 In order to prevent the through via 203 and the semiconductor substrate 201 from being short-circuited due to the solder flowing into the trench 202b, the semiconductor substrate 201 is not exposed when the trench 202b is formed in the through via insulating film 202a. There is a need.

上記第２実施形態の半導体装置Ｓ１に加えて、貫通ビア絶縁膜２０２ａにトレンチ２０２ｂを設けた構造とすることで、カーケンダルボイドの発生および貫通ビア２０３同士の短絡の発生を抑えつつ、安価な半導体装置Ｓ２となる。 In addition to the semiconductor device S1 of the second embodiment, the structure is provided with the trench 202b in the penetrating via insulating film 202a, so that the occurrence of Kirkendal voids and the occurrence of short circuits between the penetrating vias 203 are suppressed and the cost is low. It becomes the semiconductor device S2.

また、第２実施形態の製造工程に加えて、貫通ビア絶縁膜２０２ａにトレンチ２０２ｂを設けることにより、熱拡散防止膜がなくてもカーケンダルボイドの発生を抑制しつつ、安価な半導体装置Ｓ２を製造することができる。また、上記第２実施形態と同様の低温接合により、熱拡散防止層を設けずに、カーケンダルボイドの発生および貫通ビア２０３同士の短絡の発生を抑えつつ、安価な半導体装置Ｓ２を製造できる。 Further, in addition to the manufacturing process of the second embodiment, by providing the trench 202b in the penetrating via insulating film 202a, an inexpensive semiconductor device S2 can be provided while suppressing the generation of Kirkendal voids even without the heat diffusion prevention film. Can be manufactured. Further, by the same low temperature bonding as in the second embodiment, it is possible to manufacture an inexpensive semiconductor device S2 while suppressing the generation of Kirkendal voids and the occurrence of short circuits between the penetrating vias 203 without providing the heat diffusion prevention layer.

（第４実施形態）
第４実施形態について、図６を参照して説明する。図６（ａ）では、図６（ｂ）に示す本実施形態の半導体装置Ｓ３の構成要素である接合用基板１０と半導体チップ２０とを接合する前の状態を示している。なお、図６では、図４、図５と同様に、シード層１０３ａについては、ポスト１０３の一部であるとして省略している。 (Fourth Embodiment)
The fourth embodiment will be described with reference to FIG. FIG. 6A shows a state before joining the bonding substrate 10 and the semiconductor chip 20, which are components of the semiconductor device S3 of the present embodiment shown in FIG. 6B. Note that, in FIG. 6, similarly to FIGS. 4 and 5, the seed layer 103a is omitted because it is a part of the post 103.

本実施形態の半導体装置Ｓ３は、接合用基板１０のポスト１０３が貫通ビア２０３の直径よりも小さい径の凸部１０３ｂを有する凸形状とされ、キャップ１０４が凸部１０３ｂの先端に形成されると共にＡｕにより構成されている点が上記第２実施形態と相違する。本実施形態では、この相違点を主に説明する。 The semiconductor device S3 of the present embodiment has a convex shape in which the post 103 of the bonding substrate 10 has a convex portion 103b having a diameter smaller than the diameter of the through via 203, and a cap 104 is formed at the tip of the convex portion 103b. It differs from the second embodiment in that it is composed of Au. In this embodiment, this difference will be mainly described.

本実施形態の半導体装置Ｓ３は、図６（ａ）に示すように凸形状のポスト１０３を有する接合用基板１０と半導体チップ２０とを接合した構成とされている。具体的には、本実施形態の半導体装置Ｓ３は、図６（ｂ）に示すように、ポスト１０３のうち貫通ビア２０３の直径よりも小さい径の凸部１０３ｂの先端に形成されたキャップ１０４と貫通ビア２０３とを接合した構成とされている。 As shown in FIG. 6A, the semiconductor device S3 of the present embodiment has a configuration in which a bonding substrate 10 having a convex post 103 and a semiconductor chip 20 are bonded. Specifically, as shown in FIG. 6B, the semiconductor device S3 of the present embodiment includes a cap 104 formed at the tip of a convex portion 103b having a diameter smaller than the diameter of the penetrating via 203 in the post 103. It is configured to be joined to the penetrating via 203.

本実施形態の半導体装置Ｓ３は、上記第２実施形態と同様に、キャップ１０４と貫通ビア２０３とを低温で接合することにより製造できる。凸形状とされたポスト１０３が貫通ビア２０３と接合されることで、ポスト１０３のうち貫通ビア２０３の直径よりも小さい径の凸部１０３ｂが貫通ビア２０３に埋まり込む形となる。この際、貫通ビア２０３を構成するはんだが貫通孔２０２からはみ出すこととなるが、このはみ出した分のはんだが、接合用基板１０を基板法線方向から見てポスト１０３のうちキャップ１０４から外側に位置する外周部１０３ｃに流れ込む。外周部１０３ｃに流れ込んだはんだが外周部１０３ｃと接合されることで、貫通孔２０２からはみ出たはんだが隣接する貫通ビア２０３へ流れることを抑制できる。これにより、隣接する貫通ビア２０３をはんだが繋ぐことによる短絡発生を抑制できる。 The semiconductor device S3 of the present embodiment can be manufactured by joining the cap 104 and the penetrating via 203 at a low temperature in the same manner as in the second embodiment. By joining the convex post 103 to the penetrating via 203, the convex portion 103b having a diameter smaller than the diameter of the penetrating via 203 of the post 103 is embedded in the penetrating via 203. At this time, the solder constituting the through via 203 protrudes from the through hole 202, and the amount of the solder protruding from the through hole 202 is outward from the cap 104 of the post 103 when the bonding substrate 10 is viewed from the substrate normal direction. It flows into the located outer peripheral portion 103c. By joining the solder that has flowed into the outer peripheral portion 103c to the outer peripheral portion 103c, it is possible to prevent the solder that protrudes from the through hole 202 from flowing to the adjacent through via 203. As a result, it is possible to suppress the occurrence of a short circuit due to the solder connecting the adjacent through vias 203.

なお、例えば、凸形状のポスト１０３は、ポスト１０３を円柱状に形成した後にエッチングしたり、外周部１０３ｃを含む第１の円柱状のポストを形成した後に新たにレジスト層を形成して凸部１０３ｂを電解メッキにより形成したりすることで設けられる。 For example, in the convex post 103, the post 103 is formed into a columnar shape and then etched, or the first columnar post including the outer peripheral portion 103c is formed and then a new resist layer is formed to form the convex portion. It is provided by forming 103b by electrolytic plating.

このようにして、第２実施形態の半導体装置Ｓ１と同様に、熱拡散防止層を設けなくとも、カーケンダルボイドの発生および貫通ビア２０３同士の短絡の発生を抑えつつ、安価な半導体装置Ｓ３となる。また、上記第２実施形態と同様の低温接合により、拡散防止層を設けずに、カーケンダルボイドの発生および貫通ビア２０３同士の短絡の発生を抑えつつ、安価な半導体装置Ｓ３を製造できる。 In this way, as in the semiconductor device S1 of the second embodiment, even if the heat diffusion prevention layer is not provided, the occurrence of Kirkendal voids and the occurrence of short circuits between the penetrating vias 203 are suppressed, and the inexpensive semiconductor device S3 Become. Further, by the same low temperature bonding as in the second embodiment, it is possible to manufacture an inexpensive semiconductor device S3 while suppressing the generation of Kirkendal voids and the occurrence of short circuits between the penetrating vias 203 without providing the diffusion prevention layer.

（第５実施形態）
第５実施形態について、図７を参照して説明する。図７（ａ）では、図７（ｂ）に示す本実施形態の半導体装置Ｓ４の構成要素である接合用基板１０と半導体チップ２０とを接合する前の状態を示している。なお、図７では、図４〜６と同様に、シード層１０３ａについては、ポスト１０３の一部であるとして省略している。 (Fifth Embodiment)
A fifth embodiment will be described with reference to FIG. FIG. 7A shows a state before joining the bonding substrate 10 and the semiconductor chip 20, which are components of the semiconductor device S4 of the present embodiment shown in FIG. 7B. In FIG. 7, similarly to FIGS. 4 to 6, the seed layer 103a is omitted because it is a part of the post 103.

本実施形態の半導体装置Ｓ４は、図７（ｂ）に示すように、円柱状のポスト１０３上にキャップ１０４が形成された接合用基板１０と半導体チップ２０とを、接着層３０を介して接合した構成とされている点が、上記第４実施形態と相違する。本実施形態では、この相違点を主に説明する。 In the semiconductor device S4 of the present embodiment, as shown in FIG. 7B, the bonding substrate 10 having the cap 104 formed on the columnar post 103 and the semiconductor chip 20 are bonded via the adhesive layer 30. It is different from the above-mentioned fourth embodiment in that it has the above-mentioned configuration. In this embodiment, this difference will be mainly described.

接着層３０としては、本実施形態では、ＮＣＦ（ｎｏｎ−ｃｏｎｄｕｃｔｉｖｅ ｆｉｌｍの略）を用いている。ＮＣＦは、一般に半導体チップと接合用基板との接着に用いられ、接着と絶縁の両機能を持つフィルム状の接着材料である。ＮＣＦとしては、例えばエポキシ樹脂系などの公知の材料や市販の材料を用いることができる。 As the adhesive layer 30, NCF (abbreviation for non-conductive film) is used in this embodiment. NCF is generally used for bonding a semiconductor chip and a bonding substrate, and is a film-like adhesive material having both bonding and insulating functions. As the NCF, a known material such as an epoxy resin-based material or a commercially available material can be used.

本実施形態の半導体装置Ｓ４は、図７（ａ）に示すように、あらかじめ接着層３０を形成した半導体チップ２０と接合用基板１０とを接合することで製造できる。このように接合用基板１０と接着層３０を設けた半導体チップ２０とを接合することで、貫通ビア２０３を構成するはんだが融解する高温での溶融接合が可能となり、接合工程に要する時間を短縮できる。 As shown in FIG. 7A, the semiconductor device S4 of the present embodiment can be manufactured by joining the semiconductor chip 20 on which the adhesive layer 30 is formed in advance and the bonding substrate 10. By joining the bonding substrate 10 and the semiconductor chip 20 provided with the adhesive layer 30 in this way, melt bonding at a high temperature at which the solder constituting the through via 203 melts becomes possible, and the time required for the bonding process is shortened. it can.

具体的には、第２実施形態での低温接合にて説明したように、接着層３０が存在しない状態ではんだを溶融接合しようとすると、貫通ビア２０３を構成するはんだが貫通孔２０２から流れ出て、隣接する貫通ビア２０３同士を接続してしまい短絡が発生し得る。しかし、接着層３０が存在する状態では、溶融接合の際に融解したはんだが隣接する貫通ビア２０３へ流れ出ようとしても接着層３０により妨げられる。そのため、接着層３０をあらかじめ半導体チップ２０に形成することにより、接合用基板１０と半導体チップ２０との溶融接合が可能となる。 Specifically, as described in the low-temperature bonding in the second embodiment, when the solder is melt-bonded in the absence of the adhesive layer 30, the solder constituting the through via 203 flows out from the through hole 202. , Adjacent through vias 203 may be connected to each other and a short circuit may occur. However, in the state where the adhesive layer 30 is present, even if the molten solder at the time of melt joining tries to flow out to the adjacent through via 203, it is hindered by the adhesive layer 30. Therefore, by forming the adhesive layer 30 on the semiconductor chip 20 in advance, the bonding substrate 10 and the semiconductor chip 20 can be melt-bonded.

なお、本実施形態では、接合前における接合用基板１０のポスト１０３とキャップ１０４とを合わせた基板法線方向における厚みは、接合の観点から、接着層３０の厚みよりも大きいことが必要である。 In the present embodiment, the thickness of the bonding substrate 10 in the normal direction of the substrate together with the post 103 and the cap 104 before bonding needs to be larger than the thickness of the adhesive layer 30 from the viewpoint of bonding. ..

これにより、接着層３０を形成する工程が増えるものの、接合用基板１０と半導体チップ２０との接合工程に要する時間が短縮されるため、熱拡散防止膜を設けなくともカーケンダルボイドの発生を抑制しつつ、安価な半導体装置Ｓ４となる。また、上記の溶融接合により接合用基板１０と半導体チップ２０とを接合することにより、熱拡散防止層を設けずに、カーケンダルボイドの発生および貫通ビア２０３同士の短絡の発生を抑えつつ、安価な半導体装置Ｓ４を製造できる。 As a result, although the number of steps for forming the adhesive layer 30 is increased, the time required for the joining step between the bonding substrate 10 and the semiconductor chip 20 is shortened, so that the generation of Kirkendal voids is suppressed even if the heat diffusion prevention film is not provided. However, it becomes an inexpensive semiconductor device S4. Further, by joining the bonding substrate 10 and the semiconductor chip 20 by the above-mentioned melt bonding, the generation of Kirkendal voids and the occurrence of short circuits between the penetrating vias 203 are suppressed without providing the heat diffusion prevention layer, and the cost is low. Semiconductor device S4 can be manufactured.

（第６実施形態）
第６実施形態について、図８を参照して説明する。図８（ａ）では、図８（ｂ）に示す本実施形態の半導体装置Ｓ５の構成要素である接合用基板１０と半導体チップ２０とを接合する前の状態を示している。なお、図８では、図４〜７と同様に、シード層１０３ａについては、ポスト１０３の一部であるとして省略している。 (Sixth Embodiment)
The sixth embodiment will be described with reference to FIG. FIG. 8A shows a state before joining the bonding substrate 10 and the semiconductor chip 20, which are components of the semiconductor device S5 of the present embodiment shown in FIG. 8B. Note that, in FIG. 8, similarly to FIGS. 4 to 7, the seed layer 103a is omitted because it is a part of the post 103.

本実施形態の半導体装置Ｓ５は、図８（ｂ）に示すように、半導体チップ２０の接合面から突き出た貫通ビア２０３と接合用基板１０とを接合した構成とされている点が、上記第２実施形態と相違する。本実施形態では、この相違点について主に説明する。 As shown in FIG. 8B, the semiconductor device S5 of the present embodiment has a configuration in which the penetrating via 203 protruding from the bonding surface of the semiconductor chip 20 and the bonding substrate 10 are bonded to each other. 2 Different from the embodiment. In this embodiment, this difference will be mainly described.

本実施形態の半導体装置Ｓ５を構成する半導体チップ２０のうち貫通ビア２０３は、接合用基板１０との接合前において、図８（ａ）に示すように、半導体チップ２０の接合面からはみ出た形状とされている。 Of the semiconductor chips 20 constituting the semiconductor device S5 of the present embodiment, the penetrating via 203 has a shape protruding from the bonding surface of the semiconductor chip 20 as shown in FIG. 8A before bonding with the bonding substrate 10. It is said that.

ここで、接合用基板１０との接合前において、キャップ１０４の基板法線方向における厚みをｈ３とし、貫通ビア２０３のうち半導体チップ２０の接合面からはみ出た部分の半導体基板２０１の法線方向における厚みをｈ４とする。この場合において、ｈ３とｈ４との和が１．３μｍ以上となることが好ましい。ｈ３とｈ４との和が１．３μｍ未満となる場合、はんだの量が不足して接合できないかもしくは接合しても十分な接合強度が得られないといった不具合が生じ得るためである。 Here, before joining with the bonding substrate 10, the thickness of the cap 104 in the substrate normal direction is set to h3, and the portion of the through via 203 protruding from the bonding surface of the semiconductor chip 20 is in the normal direction of the semiconductor substrate 201. Let the thickness be h4. In this case, the sum of h3 and h4 is preferably 1.3 μm or more. This is because when the sum of h3 and h4 is less than 1.3 μm, there may be a problem that the amount of solder is insufficient and bonding cannot be performed, or sufficient bonding strength cannot be obtained even if bonding is performed.

このようにして、上記第２実施形態の半導体装置Ｓ１と同様に、熱拡散防止層を設けなくとも、カーケンダルボイドの発生および貫通ビア２０３同士の短絡の発生を抑えつつ、安価な半導体装置Ｓ５となる。また、上記第２実施形態と同様の低温接合により、拡散防止層を設けずに、カーケンダルボイドの発生および貫通ビア２０３同士の短絡の発生を抑えつつ、安価な半導体装置Ｓ５を製造できる。 In this way, similarly to the semiconductor device S1 of the second embodiment, the inexpensive semiconductor device S5 can suppress the generation of Kirkendal voids and the short circuit between the penetrating vias 203 without providing the heat diffusion prevention layer. It becomes. Further, by the same low temperature bonding as in the second embodiment, it is possible to manufacture an inexpensive semiconductor device S5 while suppressing the generation of Kirkendal voids and the occurrence of short circuits between the penetrating vias 203 without providing the diffusion prevention layer.

（他の実施形態）
なお、上記した各実施形態に示した半導体装置は、本発明の半導体装置の一例を示したものであり、上記の各実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。 (Other embodiments)
The semiconductor device shown in each of the above-described embodiments shows an example of the semiconductor device of the present invention, and is not limited to each of the above-described embodiments, but is within the scope of claims. Can be changed as appropriate.

例えば、上記第１実施形態では、接合用基板１０が半導体チップ２０との接合に用いられる配線基板である例を挙げたが、接合用基板１０自体が接合部材を備える半導体チップ２０として機能するものであってもよい。 For example, in the first embodiment, the bonding substrate 10 is a wiring board used for bonding with the semiconductor chip 20, but the bonding substrate 10 itself functions as a semiconductor chip 20 including a bonding member. It may be.

具体的には、接合用基板１０は、上記第１実施形態で述べた構成に加えて、基板１０１にパッド１０２に接続される貫通ビア２０３やトランジスタなどを備える回路領域が設けられることで、半導体チップ２０としても機能する構成とされていてもよい。 Specifically, the bonding substrate 10 is provided with a circuit region including a through via 203 and a transistor connected to the pad 102 on the substrate 101 in addition to the configuration described in the first embodiment. It may be configured to also function as a chip 20.

上記第１実施形態では、絶縁膜１０１ｂを備えた接合用基板１０の例を説明したが、絶縁性材料を基板１０１として用いる場合には、接合用基板１０は、図９に示すように絶縁膜１０１ｂを設けない構造とされてもよい。 In the first embodiment, the example of the bonding substrate 10 provided with the insulating film 101b has been described. However, when the insulating material is used as the substrate 101, the bonding substrate 10 has an insulating film as shown in FIG. The structure may be such that 101b is not provided.

上記第２実施形態〜第６実施形態では、絶縁膜１０１ｂが設けられた接合用基板１０を用いた例を挙げたが、絶縁性材料を基板１０１として用いた接合用基板１０を用いる場合には、絶縁膜１０１ｂが設けられていない構成であってもよい。 In the second to sixth embodiments, the example in which the bonding substrate 10 provided with the insulating film 101b is used has been given, but when the bonding substrate 10 using the insulating material as the substrate 101 is used, the example is given. , The configuration may not be provided with the insulating film 101b.

上記第６実施形態では、キャップ１０４がはんだで構成された例を挙げたが、キャップ１０４がＡｕで構成されていてもよい。この場合、貫通ビア２０３の厚みｈ４については、１μｍ以上であることが好ましい。ｈ４が１μｍ未満となる場合、はんだの量が不足して接合できないかもしくは接合しても十分な接合強度が得られないといった不具合が生じ得るためである。 In the sixth embodiment, the cap 104 is made of solder, but the cap 104 may be made of Au. In this case, the thickness h4 of the penetrating via 203 is preferably 1 μm or more. This is because when h4 is less than 1 μm, there may be a problem that the amount of solder is insufficient and bonding cannot be performed, or sufficient bonding strength cannot be obtained even if bonding is performed.

１０ 接合用基板
１０１ 基板
１０２ 絶縁膜
１０３ パッド
１０４ ポスト
１０５ キャップ
２０ 半導体チップ
２０１ 半導体基板
２０２ 貫通孔
２０３ 貫通ビア 10 Bonding substrate 101 Substrate 102 Insulating film 103 Pad 104 Post 105 Cap 20 Semiconductor chip 201 Semiconductor substrate 202 Through hole 203 Through via

Claims (4)

表面（２０１ａ）と裏面（２０１ｂ）とを有する半導体基板（２０１）と、前記表面と前記裏面とを繋ぐように形成された貫通孔（２０２）と、前記貫通孔の壁面に設けられた貫通ビア絶縁膜（２０２ａ）と、前記貫通ビア絶縁膜に接して設けられ、前記貫通孔を充填するはんだを有してなる複数の貫通ビア（２０３）とを備える半導体チップ（２０）と、
一面（１０１ａ）を有する基板（１０１）と、前記一面に設けられたパッド（１０２）と、前記パッド上に設けられ、ＮｉまたはＰを添加したＮｉを主材料とするポスト（１０３）と、前記ポスト上に設けられ、前記ポストのうち前記パッドと接する面の反対面を覆うように形成され、はんだもしくはＡｕを主材料とするキャップ（１０４）とを備える接合用基板とを接合してなる半導体装置の製造方法であって、
前記接合用基板を用意することと、
前記半導体チップを用意することと、
前記貫通ビアと前記接合用基板とをはんだの融点未満の温度で接合することとを含み、
前記接合用基板を用意することにおいては、はんだを主材料とする前記キャップが形成された前記接合用基板を用意し、
前記半導体チップを用意することにおいては、前記貫通ビアが前記貫通孔内にのみ形成された前記半導体チップを用意し、
前記貫通ビアと前記接合用基板とをはんだの融点未満の温度で接合することにおいては、前記キャップが前記貫通ビアと接合される前の前記基板の一面に対する法線方向における厚み（μｍ）をｈ１とし、前記キャップの前記貫通ビアとの接合後の前記法線方向における厚み（μｍ）をｈ２とし、前記貫通ビアの直径（μｍ）をＤ１とし、前記半導体基板の前記表面の法線方向から見て複数の前記貫通ビアのうち隣接する前記貫通ビアの直径の中心位置同士の距離（μｍ）をｐとした場合において、
１≦ｈ１≦（ｐ/Ｄ１） ２ ×ｈ２の関係式を満たす寸法関係とする半導体装置の製造方法。 A semiconductor substrate (201) having a front surface (201a) and a back surface (201b), a through hole (202) formed so as to connect the front surface and the back surface, and a through via provided on the wall surface of the through hole. A semiconductor chip (20) including an insulating film (202a) and a plurality of penetrating vias (203) provided in contact with the penetrating via insulating film and having solder for filling the through holes.
A substrate (101) having one surface (101a), a pad (102) provided on the one surface, a post (103) provided on the pad and containing Ni or P as a main material, and the above. A semiconductor provided on a post, formed so as to cover the opposite surface of the post in contact with the pad, and bonded to a bonding substrate provided with a cap (104) containing solder or Au as a main material. It is a manufacturing method of equipment
Preparing the bonding substrate and
Preparing the semiconductor chip and
See containing a joining with said through via and the bonding substrate at a temperature below the melting point of the solder,
In preparing the bonding substrate, the bonding substrate having the cap formed of the solder as the main material is prepared.
In preparing the semiconductor chip, the semiconductor chip in which the through via is formed only in the through hole is prepared.
In joining the penetrating via and the bonding substrate at a temperature lower than the melting point of the solder, the thickness (μm) in the normal direction with respect to one surface of the substrate before the cap is bonded to the penetrating via is h1. The thickness (μm) of the cap in the normal direction after joining with the penetrating via is set to h2, the diameter (μm) of the penetrating via is set to D1, and viewed from the normal direction of the surface of the semiconductor substrate. When the distance (μm) between the center positions of the diameters of the adjacent penetrating vias among the plurality of penetrating vias is p.
1 ≦ h1 ≦ (p / D1) A method for manufacturing a semiconductor device having a dimensional relationship satisfying the relational expression of 2 × h2 . 表面（２０１ａ）と裏面（２０１ｂ）とを有する半導体基板（２０１）と、前記表面と前記裏面とを繋ぐように形成された貫通孔（２０２）と、前記貫通孔の壁面に設けられた貫通ビア絶縁膜（２０２ａ）と、前記貫通ビア絶縁膜に接して設けられ、前記貫通孔を充填するはんだを有してなる複数の貫通ビア（２０３）とを備える半導体チップ（２０）と、A semiconductor substrate (201) having a front surface (201a) and a back surface (201b), a through hole (202) formed so as to connect the front surface and the back surface, and a through via provided on the wall surface of the through hole. A semiconductor chip (20) including an insulating film (202a) and a plurality of penetrating vias (203) provided in contact with the penetrating via insulating film and having solder for filling the through holes.
一面（１０１ａ）を有する基板（１０１）と、前記一面に設けられたパッド（１０２）と、前記パッド上に設けられ、ＮｉまたはＰを添加したＮｉを主材料とするポスト（１０３）と、前記ポスト上に設けられ、前記ポストのうち前記パッドと接する面の反対面を覆うように形成され、はんだもしくはＡｕを主材料とするキャップ（１０４）とを備える接合用基板とを接合してなる半導体装置の製造方法であって、 A substrate (101) having one surface (101a), a pad (102) provided on the one surface, a post (103) provided on the pad and containing Ni or P as a main material, and the above. A semiconductor provided on a post, formed so as to cover the opposite surface of the post in contact with the pad, and bonded to a bonding substrate provided with a cap (104) containing solder or Au as a main material. It is a manufacturing method of equipment
前記接合用基板を用意することと、Preparing the bonding substrate and
前記半導体チップを用意することと、Preparing the semiconductor chip and
前記貫通ビアと前記接合用基板とをはんだの融点未満の温度で接合することとを含み、Including joining the penetrating via and the joining substrate at a temperature below the melting point of the solder.
前記接合用基板を用意することにおいては、はんだを主材料とする前記キャップが形成された前記接合用基板を用意し、In preparing the bonding substrate, the bonding substrate having the cap formed of the solder as the main material is prepared.
前記半導体チップを用意することにおいては、前記貫通ビアが前記貫通孔内にのみ形成されると共に、前記貫通ビア絶縁膜のうち前記キャップと接合する面側に露出した部分にトレンチ（２０２ｂ）が形成された前記半導体チップを用意する半導体装置の製造方法。In preparing the semiconductor chip, the through via is formed only in the through hole, and a trench (202b) is formed in the portion of the through via insulating film exposed on the surface side to be joined to the cap. A method for manufacturing a semiconductor device for preparing the semiconductor chip. 表面（２０１ａ）と裏面（２０１ｂ）とを有する半導体基板（２０１）と、前記表面と前記裏面とを繋ぐように形成された貫通孔（２０２）と、前記貫通孔の壁面に設けられた貫通ビア絶縁膜（２０２ａ）と、前記貫通ビア絶縁膜に接して設けられ、前記貫通孔を充填するはんだを有してなる複数の貫通ビア（２０３）とを備える半導体チップ（２０）と、A semiconductor substrate (201) having a front surface (201a) and a back surface (201b), a through hole (202) formed so as to connect the front surface and the back surface, and a through via provided on the wall surface of the through hole. A semiconductor chip (20) including an insulating film (202a) and a plurality of penetrating vias (203) provided in contact with the penetrating via insulating film and having solder for filling the through holes.
一面（１０１ａ）を有する基板（１０１）と、前記一面に設けられたパッド（１０２）と、前記パッド上に設けられ、ＮｉまたはＰを添加したＮｉを主材料とするポスト（１０３）と、前記ポスト上に設けられ、前記ポストのうち前記パッドと接する面の反対面を覆うように形成され、はんだもしくはＡｕを主材料とするキャップ（１０４）とを備える接合用基板とを接合してなる半導体装置の製造方法であって、A substrate (101) having one surface (101a), a pad (102) provided on the one surface, a post (103) provided on the pad and containing Ni or P as a main material, and the above. A semiconductor provided on a post, formed so as to cover the opposite surface of the post in contact with the pad, and bonded to a bonding substrate provided with a cap (104) containing solder or Au as a main material. It is a manufacturing method of equipment
前記接合用基板を用意することと、Preparing the bonding substrate and
前記半導体チップを用意することと、Preparing the semiconductor chip and
前記貫通ビアと前記接合用基板とをはんだの融点未満の温度で接合することとを含み、Including joining the penetrating via and the joining substrate at a temperature below the melting point of the solder.
前記接合用基板を用意することにおいては、前記貫通ビアの直径よりも小さい径の凸部を有する凸型の形状の前記ポストが形成され、Ａｕを主材料とする前記キャップが前記凸部の先端に形成された前記接合用基板を用意し、In preparing the bonding substrate, the post having a convex shape having a convex portion having a diameter smaller than the diameter of the penetrating via is formed, and the cap made of Au as a main material is the tip of the convex portion. Prepare the bonding substrate formed in
前記半導体チップを用意することにおいては、前記貫通ビアが前記貫通孔内にのみ形成された前記半導体チップを用意する半導体装置の製造方法。In preparing the semiconductor chip, a method for manufacturing a semiconductor device for preparing the semiconductor chip in which the through via is formed only in the through hole. 表面（２０１ａ）と裏面（２０１ｂ）とを有する半導体基板（２０１）と、前記表面と前記裏面とを繋ぐように形成された貫通孔（２０２）と、前記貫通孔の壁面に設けられた貫通ビア絶縁膜（２０２ａ）と、前記貫通ビア絶縁膜に接して設けられ、前記貫通孔を充填するはんだを有してなる複数の貫通ビア（２０３）とを備える半導体チップ（２０）と、
一面（１０１ａ）を有する基板（１０１）と、前記一面に設けられたパッド（１０２）と、前記パッド上に設けられ、ＮｉまたはＰを添加したＮｉを主材料とするポスト（１０３）と、前記ポスト上に設けられ、前記ポストのうち前記パッドと接する面の反対面を覆うように形成され、はんだもしくはＡｕを主材料とするキャップ（１０４）とを備える接合用基板とを接合してなる半導体装置の製造方法であって、
前記接合用基板を用意することと、
前記半導体チップを用意することと、
前記貫通ビアと前記接合用基板とをはんだの融点以上の温度で接合することとを含み、
前記接合用基板を用意することにおいては、前記貫通ビアの直径よりも小さい直径の前記ポストが形成されると共に、Ａｕを主材料とする前記キャップが形成された前記接合用基板を用意し、
前記半導体チップを用意することにおいては、前記半導体チップのうち前記接合用基板と接合する面側に非導電性フィルムにより構成される接着層（３０）が形成されると共に、前記貫通ビアが前記貫通孔内にのみ形成された前記半導体チップを用意する半導体装置の製造方法。 A semiconductor substrate (201) having a front surface (201a) and a back surface (201b), a through hole (202) formed so as to connect the front surface and the back surface, and a through via provided on the wall surface of the through hole. A semiconductor chip (20) including an insulating film (202a) and a plurality of penetrating vias (203) provided in contact with the penetrating via insulating film and having solder for filling the through holes.
A substrate (101) having one surface (101a), a pad (102) provided on the one surface, a post (103) provided on the pad and containing Ni or P as a main material, and the above. A semiconductor provided on a post, formed so as to cover the opposite surface of the post in contact with the pad, and bonded to a bonding substrate provided with a cap (104) containing solder or Au as a main material. It is a manufacturing method of equipment
Preparing the bonding substrate and
Preparing the semiconductor chip and
This includes joining the penetrating via and the bonding substrate at a temperature equal to or higher than the melting point of the solder.
In preparing the bonding substrate, the bonding substrate having the post having a diameter smaller than the diameter of the penetrating via and the cap having Au as a main material is prepared.
In preparing the semiconductor chip, an adhesive layer (30) made of a non-conductive film is formed on the surface side of the semiconductor chip to be bonded to the bonding substrate, and the penetrating via penetrates the semiconductor chip. A method for manufacturing a semiconductor device for preparing the semiconductor chip formed only in a hole.
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JP2013130401A (en) * 2011-12-20 2013-07-04 Seiko Epson Corp Manufacturing method of semiconductor device, semiconductor device, sensor and electronic device
JP2016076534A (en) * 2014-10-03 2016-05-12 イビデン株式会社 Printed wiring board with metal post and method of manufacturing the same
JP5904302B1 (en) * 2015-02-20 2016-04-13 住友ベークライト株式会社 Semiconductor device manufacturing method and resin composition
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