JP2006210369A - Semiconductor apparatus and manufacturing method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To form a via hole conductor in which a through hole is filled with a metal material when forming the via hole conductor by electrical plating using the through hole formed on a semiconductor substrate that a semiconductor apparatus has. <P>SOLUTION: An electrode 6 for forming a via hole is formed at the side of a first main surface 3 of the semiconductor substrate 2, etching is made from the side of a second main surface 8 of the semiconductor substrate 2, the through hole 12 in which one opening end is blocked by the electrode 6 for forming a via hole is provided on the semiconductor substrate 2, and then a metal material is deposited on the electrode 6 for forming a via hole in the through hole 12, thus feeding current to the electrode 6 for forming via holes for executing electrical plating so that the via hole conductor 13 in which the through hole 12 is filled with a metal material is formed. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

この発明は、半導体基板にバイアホール導体が設けられた半導体装置およびその製造方法に関するもので、特に、バイアホール導体の構造および形成方法に関するものである。   The present invention relates to a semiconductor device in which a via-hole conductor is provided on a semiconductor substrate and a manufacturing method thereof, and more particularly to a structure and a forming method of a via-hole conductor.

半導体チップのような半導体装置は、半導体基板を備えている。半導体基板の一方主面側には、通常、素子や配線が形成される。また、半導体基板には、その一方主面側の配線を他方主面側に導通させるため、バイアホール導体が設けられることがある（たとえば、特許文献１および２参照）。このバイアホール導体は、一般に、アース配線用あるいは放熱用として用いられる。   A semiconductor device such as a semiconductor chip includes a semiconductor substrate. Usually, elements and wirings are formed on one main surface side of the semiconductor substrate. A semiconductor substrate may be provided with a via-hole conductor in order to make the wiring on the one main surface side conductive to the other main surface side (see, for example, Patent Documents 1 and 2). This via-hole conductor is generally used for ground wiring or heat dissipation.

バイアホール導体は、たとえば、次のようにして形成される。   The via hole conductor is formed as follows, for example.

まず、半導体基板の一方主面すなわち第１の主面上に、最終的に貫通穴の蓋になる電極（バイアホール形成用電極）を形成する。次に、半導体基板の他方主面すなわち第２の主面側からエッチングを施し、上記バイアホール形成用電極の中央部によって一方の開口端が塞がれた貫通穴を形成する。   First, an electrode (via hole forming electrode) that finally becomes a lid for a through hole is formed on one main surface of the semiconductor substrate, that is, the first main surface. Next, etching is performed from the other main surface of the semiconductor substrate, that is, the second main surface, to form a through hole in which one opening end is closed by the central portion of the via hole forming electrode.

次に、半導体基板の第２の主面側からスパッタリングなどを実施することによって、貫通穴の内周面に金属膜を形成し、さらに、電気めっきを実施することによって、バイアホール形成用電極の内面側および貫通穴の内周面上において金属膜をより厚くする。ここで、たとえばバイアホール形成用電極の外面側などのめっきを施したくない部分は、何らかの方法でマスキングしておく。   Next, by performing sputtering or the like from the second main surface side of the semiconductor substrate, a metal film is formed on the inner peripheral surface of the through hole, and further, by performing electroplating, the via hole forming electrode is formed. The metal film is made thicker on the inner surface side and on the inner peripheral surface of the through hole. Here, for example, a portion that is not desired to be plated, such as the outer surface side of the via hole forming electrode, is masked by some method.

なお、上述のように、バイアホール形成用電極を設けるのは、これが、本来、配線のために必要な電極であり、また、何らかの蓋となるべきものがないと、エッチングによる貫通穴形成ができないためである。   As described above, the via hole forming electrode is originally an electrode necessary for wiring, and if there is nothing to be a lid, a through hole cannot be formed by etching. Because.

上述のような方法によって、バイアホール導体を形成すると、貫通穴は、金属材料で充填されることはない。たとえば、電気めっき工程において析出する金属膜の厚みを増しておけば、貫通穴が金属材料で充填できるとの推測も可能ではあるが、実際には、貫通穴の入り口側（第２の主面側）のエッジ付近において析出した金属膜の厚み増加が早い段階で進み、貫通穴の第２の主面側の開口部を塞いでしまうため、貫通穴の内部には空洞が生じてしまう。また、上述のように、貫通穴の開口部を塞ぐような厚みが得られるほどのめっきを施した場合、得られた構造に関して、ばらつきが大きく、再現性が良好でないため、通常は、貫通穴が充填状態になるほどのめっきを施すことはない。   When the via hole conductor is formed by the method as described above, the through hole is not filled with the metal material. For example, if the thickness of the metal film deposited in the electroplating process is increased, it can be estimated that the through hole can be filled with a metal material, but actually, the entrance side (second main surface of the through hole) The increase in thickness of the deposited metal film in the vicinity of the edge on the side) proceeds at an early stage and closes the opening on the second main surface side of the through hole, so that a cavity is generated inside the through hole. In addition, as described above, when plating is performed to obtain a thickness sufficient to close the opening of the through hole, the obtained structure has a large variation and reproducibility is not good. The plating is not performed to the extent that is filled.

なお、前述した特許文献１および２では、バイアホール導体が、貫通穴を金属材料で充填したような状態で図示されているが、前述した方法を実施する限り、貫通穴は金属材料で充填されることはないのである。   In Patent Documents 1 and 2 described above, the via hole conductor is illustrated in a state in which the through hole is filled with a metal material. However, as long as the above-described method is performed, the through hole is filled with the metal material. There is nothing to do.

アース配線用あるいは放熱用として用いられるバイアホール導体は、比較的短い間隔で多数配列されることがある。このような状況において、貫通穴が非充填状態にあるとき、あるいはバイアホール導体の内部に空洞があるときには、貫通穴あるいはバイアホール導体部分における半導体基板の強度が低く、そのため、たとえばウエハからチップへのブレイク（ダイシング）を実施する際、または半導体装置を実装する際などにおいて、貫通穴あるいはバイアホール導体部分において割れが生じやすいという問題に遭遇する。   Many via-hole conductors used for ground wiring or heat radiation may be arranged at relatively short intervals. In such a situation, when the through hole is in an unfilled state or when there is a cavity inside the via hole conductor, the strength of the semiconductor substrate in the through hole or via hole conductor portion is low, and therefore, for example, from wafer to chip When a break (dicing) is performed, or when a semiconductor device is mounted, a problem that a crack is likely to occur in a through hole or a via hole conductor is encountered.

この問題を解決するためには、バイアホール導体において、貫通穴を金属材料で充填した状態とすればよいことになるが、前述したように、従来の方法で貫通穴を金属材料で充填した状態のバイアホール導体を形成することは不可能または困難である。なお、セラミック配線基板の場合には、バイアホール導体を形成するため、貫通穴を設けておいて、印刷等によって、貫通穴の中に導電材料を充填するという方法が採用されているが、半導体基板の場合には、このような方法を採用することができない。
特開平１０−１０７０７６号公報 特開２００２−１７０９０４号公報 In order to solve this problem, in the via-hole conductor, the through hole may be filled with a metal material. As described above, the through hole is filled with a metal material by a conventional method. It is impossible or difficult to form a via hole conductor. In the case of a ceramic wiring board, in order to form a via-hole conductor, a method is used in which a through hole is provided and a conductive material is filled in the through hole by printing or the like. In the case of a substrate, such a method cannot be adopted.
Japanese Patent Laid-Open No. 10-107076 JP 2002-170904 A

そこで、この発明の目的は、上述のような問題を解決し得る、半導体基板にバイアホール導体が設けられた半導体装置の製造方法およびこの製造方法によって有利に製造されることができる半導体装置を提供しようとすることである。   Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device in which a via-hole conductor is provided on a semiconductor substrate, and a semiconductor device that can be advantageously manufactured by this manufacturing method, which can solve the above-described problems. Is to try.

この発明は、バイアホール導体が設けられた半導体基板を備える半導体装置を製造する方法にまず向けられるものであって、上述した技術的課題を解決するため、次のような構成を備えることを特徴としている。   The present invention is first directed to a method of manufacturing a semiconductor device including a semiconductor substrate provided with a via-hole conductor, and has the following configuration in order to solve the technical problem described above. It is said.

すなわち、この発明に係る半導体装置の製造方法は、互いに対向する第１および第２の主面を有する半導体基板を用意する工程と、半導体基板の第１の主面側に、バイアホール形成用電極を形成する工程と、半導体基板の第２の主面側からエッチングし、それによって、バイアホール形成用電極によって一方の開口端が塞がれかつ半導体基板の材料からなる内周面を有する貫通穴を半導体基板に設ける、エッチング工程とを備えている。ここで、貫通穴が、半導体基板の材料からなる内周面を有しているということは、貫通穴の内周面上には、金属膜などが形成されない状態にあることを意味している。   That is, a method of manufacturing a semiconductor device according to the present invention includes a step of preparing a semiconductor substrate having first and second main surfaces facing each other, and a via hole forming electrode on the first main surface side of the semiconductor substrate. And a through hole having an inner peripheral surface made of a material of the semiconductor substrate, which is etched from the second main surface side of the semiconductor substrate, whereby one opening end is blocked by the via hole forming electrode Is provided on the semiconductor substrate. Here, the fact that the through hole has an inner peripheral surface made of the material of the semiconductor substrate means that a metal film or the like is not formed on the inner peripheral surface of the through hole. .

この発明に係る半導体装置の製造方法は、さらに、貫通穴内においてバイアホール形成用電極上に金属材料を堆積させることによって、貫通穴を金属材料で充填した状態としたバイアホール導体を形成するように、バイアホール形成用電極に電流を流しながら電気めっきを実施する、バイアホールめっき工程をさらに備えることを特徴としている。   The method of manufacturing a semiconductor device according to the present invention further forms a via hole conductor in which the through hole is filled with the metal material by depositing a metal material on the via hole forming electrode in the through hole. The method further includes a via-hole plating step of performing electroplating while applying a current to the via-hole forming electrode.

前述したエッチング工程は、バイアホール形成用電極に対向する位置に開口を有するバイアホール用マスキング材を、半導体基板の第２の主面側に形成する工程と、半導体基板の第２の主面側からバイアホール用マスキング材を介してエッチングする工程とを備えることが好ましい。   The etching step described above includes a step of forming a via hole masking material having an opening at a position facing the via hole forming electrode on the second main surface side of the semiconductor substrate, and a second main surface side of the semiconductor substrate. And a step of etching through a via hole masking material.

上述のバイアホール用マスキング材は、前述したバイアホールめっき工程においてもマスキング材として用いられ、バイアホールめっき工程の後に除去されることが好ましい。   The aforementioned via hole masking material is also used as a masking material in the aforementioned via hole plating step, and is preferably removed after the via hole plating step.

バイアホール導体は、貫通穴の深さ方向に積層された複数種類の金属材料層からなる積層構造を有していてもよい。この場合には、バイアホールめっき工程は、複数種類の金属材料層毎にめっき液が変更されて実施される。   The via-hole conductor may have a laminated structure composed of a plurality of types of metal material layers laminated in the depth direction of the through hole. In this case, the via hole plating process is performed by changing the plating solution for each of the plurality of types of metal material layers.

この発明に係る半導体装置の製造方法は、半導体基板の第２の主面側に、バイアホール導体と導通する金属膜を形成する工程をさらに備えていてもよい。   The method for manufacturing a semiconductor device according to the present invention may further include a step of forming a metal film that is electrically connected to the via-hole conductor on the second main surface side of the semiconductor substrate.

また、この発明は、バンプが設けられた半導体装置を製造する方法にも適用することができる。   The present invention can also be applied to a method of manufacturing a semiconductor device provided with bumps.

上述の場合、半導体基板の第１の主面側に、バンプ形成用電極を形成する工程と、半導体基板の第１の主面側に、バンプ形成用電極およびバイアホール形成用電極の双方に電気的に接続される給電膜を形成する工程と、バンプ形成用電極または給電膜におけるバンプ形成用電極上の部分を露出させる開口を有するバンプ形成用マスキング材を、半導体基板の第１の主面側に形成する工程と、バンプ形成用電極上または給電膜におけるバンプ形成用電極上の部分上にバンプ用金属材料を堆積させるように、給電膜に電流を流しながらバンプ形成用マスキング材を介して電気めっきを実施する、バンプめっき工程と、バンプめっき工程の後、バンプ形成用マスキング材を除去する工程と、バンプめっき工程の後、給電膜を除去する工程とをさらに備えることが好ましい。   In the above-described case, the bump forming electrode is formed on the first main surface side of the semiconductor substrate, and both the bump forming electrode and the via hole forming electrode are electrically connected to the first main surface side of the semiconductor substrate. A bump forming mask or a bump forming mask or a bump forming masking material having an opening for exposing a portion of the power feeding film on the bump forming electrode on the first main surface side of the semiconductor substrate. And an electric current through the bump forming masking material while passing a current through the power supply film so that a bump metal material is deposited on the bump forming electrode or a portion of the power supply film on the bump forming electrode. A step of performing plating, a bump plating step, a step of removing the bump forming masking material after the bump plating step, and a step of removing the power supply film after the bump plating step It is preferable to obtain.

上述の好ましい実施態様において、バイアホールめっき工程は、バンプめっき工程の後であって、バンプ形成用マスキング材を除去する工程の前に実施されることが好ましい。   In the preferred embodiment described above, the via hole plating step is preferably performed after the bump plating step and before the step of removing the bump forming masking material.

また、前述したように、バンプめっき工程においてだけでなく、バイアホールめっき工程においても、給電膜を通して、バイアホール形成用電極に電流が流されることが好ましい。   Further, as described above, it is preferable that a current flows through the power supply film to the via hole forming electrode not only in the bump plating process but also in the via hole plating process.

この発明は、また、上述したようなこの発明に係る製造方法によって製造された、半導体装置にも向けられる。   The present invention is also directed to a semiconductor device manufactured by the manufacturing method according to the present invention as described above.

また、この発明は、次のような構成を有する半導体装置にも向けられる。   The present invention is also directed to a semiconductor device having the following configuration.

すなわち、この発明に係る半導体装置は、互いに対向する第１および第２の主面を有しかつ第１および第２の主面間を貫通する貫通穴が設けられた、半導体基板と、貫通穴の第１の主面側の開口端を塞ぐように、半導体基板の第１の主面側に形成される、バイアホール形成用電極と、貫通穴を充填するようにバイアホール形成用電極上に堆積した金属材料によって形成された、バイアホール導体とを備えることを特徴としている。   That is, a semiconductor device according to the present invention includes a semiconductor substrate having a first main surface and a second main surface facing each other and provided with a through hole penetrating between the first main surface and the second main surface. On the first main surface side of the semiconductor substrate so as to close the opening end on the first main surface side, and on the via hole forming electrode so as to fill the through hole And a via-hole conductor formed of a deposited metal material.

上述のバイアホール導体は、貫通穴の深さ方向に積層された複数種類の金属材料層からなる積層構造を有していてもよい。この場合、複数種類の金属材料層は、半田食われを防止するための半田バリア層となる金属材料層と、半導体基板の第２の主面側の最外層を与えるように位置する、半田濡れ性の良好な金属材料層とを少なくとも備えることが好ましい。   The above-described via hole conductor may have a laminated structure including a plurality of types of metal material layers laminated in the depth direction of the through hole. In this case, the plurality of types of metal material layers are disposed so as to provide a metal material layer serving as a solder barrier layer for preventing solder erosion and an outermost layer on the second main surface side of the semiconductor substrate. It is preferable to provide at least a metal material layer with good properties.

この発明に係る半導体装置は、半導体基板の第２の主面側にバイアホール導体と導通するように形成された、金属膜をさらに備えていてもよい。   The semiconductor device according to the present invention may further include a metal film formed on the second main surface side of the semiconductor substrate so as to be electrically connected to the via hole conductor.

上述の金属膜は、厚み方向に積層された複数種類の金属材料層からなる積層構造を有していてもよい。この場合、複数種類の金属材料層は、半田食われを防止するための半田バリア層となる金属材料層と、最外層を与えるように位置する、半田濡れ性の良好な金属材料層とを少なくとも備えることが好ましい。   The metal film described above may have a laminated structure including a plurality of types of metal material layers laminated in the thickness direction. In this case, the plurality of types of metal material layers include at least a metal material layer that serves as a solder barrier layer for preventing solder erosion, and a metal material layer having good solder wettability that is positioned to provide the outermost layer. It is preferable to provide.

この発明に係る半導体装置は、半導体基板の第１の主面側に形成された、バンプをさらに備えていてもよい。   The semiconductor device according to the present invention may further include a bump formed on the first main surface side of the semiconductor substrate.

この発明に係る半導体装置の製造方法によれば、貫通穴の内周面には金属膜を形成していない状態で、バイアホール形成用電極に電極を流しながら電気めっきを実施するため、貫通穴内において、バイアホール形成用電極上に金属材料を堆積させることができる。そのため、電気めっきを続けることによって、バイアホール形成用電極上に堆積した金属材料の厚みが増し、その厚みが半導体基板の厚みと同じになった時点で、貫通穴は、金属材料によって完全に充填された状態となり得る。   According to the method of manufacturing a semiconductor device according to the present invention, in order to perform electroplating while flowing an electrode through the via hole forming electrode without forming a metal film on the inner peripheral surface of the through hole, , A metal material can be deposited on the via hole forming electrode. Therefore, by continuing electroplating, the thickness of the metal material deposited on the via hole forming electrode increases, and when the thickness becomes the same as the thickness of the semiconductor substrate, the through hole is completely filled with the metal material. It can become the state that was done.

したがって、この発明に係る半導体装置の製造方法によれば、上述のようにして、貫通穴を金属材料で充填した状態とされたバイアホール導体を形成することができる。また、この発明によれば、貫通穴のアスペクト比が高い場合でも、貫通穴を金属材料で充填した状態とされたバイアホール導体を適正に形成することができる。   Therefore, according to the method for manufacturing a semiconductor device according to the present invention, the via hole conductor in which the through hole is filled with the metal material can be formed as described above. Further, according to the present invention, even when the through hole has a high aspect ratio, it is possible to appropriately form the via hole conductor in which the through hole is filled with the metal material.

この発明に係る製造方法において、エッチング工程を実施するとき、バイアホール形成用電極に対向する位置に開口を有するバイアホール用マスキング材を、半導体基板の第２の主面側に形成し、半導体基板の第２の主面側からバイアホール用マスキング材を介してエッチングするようにすれば、限られた領域でのエッチングを容易に行なうことができ、所望の形状および大きさを有する貫通穴を能率的に形成することができる。   In the manufacturing method according to the present invention, when performing the etching step, a via hole masking material having an opening at a position facing the via hole forming electrode is formed on the second main surface side of the semiconductor substrate, and the semiconductor substrate If etching is performed from the second main surface side via the via hole masking material, etching in a limited region can be easily performed, and a through hole having a desired shape and size can be efficiently obtained. Can be formed.

上述の実施態様において、バイアホール用マスキング材を残したまま、バイアホールめっき工程を実施し、バイアホールめっき工程の後にバイアホール用マスキング材を除去するようにすれば、バイアホール用マスキング材は、半導体基板の不所望な部分にめっき膜が析出することを防止するためのマスキング材としても機能させることができ、バイアホールめっき工程において、新たにマスキング材を形成する必要がなくなる。   In the above-described embodiment, if the via hole plating step is performed while leaving the via hole masking material, and the via hole masking material is removed after the via hole plating step, the via hole masking material is It can also function as a masking material for preventing the plating film from depositing on an undesired portion of the semiconductor substrate, and it is not necessary to newly form a masking material in the via hole plating process.

バイアホールめっき工程において、複数種類のめっき液が用いられ、これらめっき液が変更されながらめっき処理が施されるようにすれば、貫通穴の深さ方向に積層された複数種類の金属材料層からなる積層構造を有するバイアホール導体を容易に得ることができる。   In the via-hole plating process, if multiple types of plating solutions are used and the plating treatment is performed while these plating solutions are changed, from the multiple types of metal material layers stacked in the depth direction of the through hole A via-hole conductor having a laminated structure as described above can be easily obtained.

この発明に係る製造方法において、前述したように、バイアホール形成用電極、給電膜およびバンプ形成用マスキング材を形成した状態で、給電膜に電流を流しながら電気めっきを実施すれば、バンプをめっきによって形成することができる。   In the manufacturing method according to the present invention, as described above, bumps are plated by performing electroplating while passing a current through the power supply film in a state where the via hole forming electrode, the power supply film, and the bump forming masking material are formed. Can be formed.

上記の実施態様において、前述のバイアホールめっき工程が、バンプめっき工程の後であって、バンプ形成用マスキング材を除去する前に実施されると、バンプ形成用マスキング材を、バイアホールめっき工程でのマスキング材としても用いることができる。   In the above embodiment, when the via hole plating process is performed after the bump plating process and before the removal of the bump forming masking material, the bump forming masking material is converted into the via hole plating process. It can also be used as a masking material.

また、上記の実施態様では、給電膜がバイアホール形成用電極にも電気的に接続されているので、給電膜を通して、バイアホール形成用電極に電流を流しながら、バイアホールめっき工程を実施することができる。   Further, in the above embodiment, since the power feeding film is also electrically connected to the via hole forming electrode, the via hole plating step is carried out while passing a current through the power feeding film to the via hole forming electrode. Can do.

この発明に係る半導体装置によれば、バイアホール導体が、貫通穴を充填するようにバイアホール形成用電極上に堆積した金属材料によって形成されているので、バイアホール導体の部分での強度を高めることができ、したがって、たとえばウエハからチップへのブレイク（ダイシング）の際、あるいは半導体装置の実装時などにおいて、半導体基板に割れが生じにくくすることができる。   According to the semiconductor device of the present invention, since the via hole conductor is formed of the metal material deposited on the via hole forming electrode so as to fill the through hole, the strength of the via hole conductor is increased. Therefore, for example, during the break (dicing) from the wafer to the chip or when the semiconductor device is mounted, the semiconductor substrate can be made less likely to be cracked.

この発明に係る半導体装置において、バイアホール導体が、半田食われを防止するための半田バリア層となる金属材料層と、半導体基板の第２の主面側の最外層を与えるように位置する、半田濡れ性の良好な金属材料層とを少なくとも備えていると、バイアホール導体は、第２の主面側において良好な半田付け性を与えながら、バイアホール導体を構成する金属材料の全体が半田食われによって失われてしまうことを防止することができる。   In the semiconductor device according to the present invention, the via-hole conductor is positioned so as to provide a metal material layer serving as a solder barrier layer for preventing solder erosion and an outermost layer on the second main surface side of the semiconductor substrate. When the metal material layer having good solder wettability is provided, the via hole conductor provides good solderability on the second main surface side, and the entire metal material constituting the via hole conductor is soldered. It can be prevented from being lost due to eating.

この発明に係る半導体装置において、半導体基板の第２の主面側に、金属膜がバイアホール導体と導通するように形成されていると、この金属膜全体を実装の際の接合部分として用いることができるので、半導体装置の安定した実装状態を得ることができる。   In the semiconductor device according to the present invention, when the metal film is formed on the second main surface side of the semiconductor substrate so as to be electrically connected to the via-hole conductor, the entire metal film is used as a joint portion for mounting. Therefore, a stable mounting state of the semiconductor device can be obtained.

上述した金属膜が、半田食われを防止するための半田バリア層となる金属材料層と、最外層を与えるように位置する、半田濡れ性の良好な金属材料層とを少なくとも備えていると、実装において半田付けを適用したとき、信頼性の高い半田付け状態を与えることができるとともに、この金属膜が、さらにはバイアホール導体が半田食われによって失われてしまうことを防止することができる。   When the metal film described above includes at least a metal material layer serving as a solder barrier layer for preventing solder erosion, and a metal material layer having good solder wettability that is positioned to provide the outermost layer, When soldering is applied in mounting, a highly reliable soldering state can be provided, and the metal film can further prevent the via-hole conductor from being lost due to solder erosion.

図１ないし図６は、この発明の第１の実施形態を説明するためのものである。この実施形態において得ようとする半導体装置１が図６に示され、図１ないし図４には、半導体装置１を製造するために実施される工程が順次示されている。   1 to 6 are for explaining a first embodiment of the present invention. A semiconductor device 1 to be obtained in this embodiment is shown in FIG. 6, and steps performed for manufacturing the semiconductor device 1 are sequentially shown in FIGS. 1 to 4.

まず、図１を参照して、たとえばＧａＡｓからなる半導体基板２が用意される。半導体基板２は、この段階では、ウエハ状態であり、その厚みは６５０μｍ程度とされる。   First, referring to FIG. 1, a semiconductor substrate 2 made of, for example, GaAs is prepared. The semiconductor substrate 2 is in a wafer state at this stage, and the thickness thereof is about 650 μm.

半導体基板２の一方主面３側には、ＭＭＩＣが形成される。図１では、ワイヤボンド用電極４および５ならびにバイアホール形成用電極６が図示されている。また、半導体基板２の一方主面３上には、たとえばＳｉＮからなる保護膜７が形成されている。保護膜７は、図示したように、電極４〜６の各々の少なくとも中央部を露出させるように形成される。   An MMIC is formed on the one main surface 3 side of the semiconductor substrate 2. In FIG. 1, wire bonding electrodes 4 and 5 and a via hole forming electrode 6 are shown. A protective film 7 made of, for example, SiN is formed on one main surface 3 of the semiconductor substrate 2. As shown in the figure, the protective film 7 is formed so as to expose at least the central part of each of the electrodes 4 to 6.

次に、図２に示すように、ウエハ状態の半導体基板２が、約１００μｍといった所望の厚さとなるまで薄くされる。半導体基板２を薄くするためには、たとえば他方主面側からのグラインディングが適用され、このとき、図示しないが、半導体基板２の一方主面３側は補強ガラス板等によって補強される。   Next, as shown in FIG. 2, the semiconductor substrate 2 in the wafer state is thinned to a desired thickness of about 100 μm. In order to make the semiconductor substrate 2 thin, for example, grinding from the other main surface side is applied. At this time, although not shown, the one main surface 3 side of the semiconductor substrate 2 is reinforced by a reinforcing glass plate or the like.

次に、同じく図２に示すように、半導体基板２の互いに対向する第１および第２の主面３および８に沿って、それぞれ、マスキング材９および１０が形成される。マスキング材９および１０は、たとえばレジスト材によって形成されるもので、一方のマスキング材１０については、フォトリソグラフィ技術によって、バイアホール形成用電極６に対向する位置に開口１１が形成される。この開口１１が形成されたマスキング材１０は、後の説明から明らかになるように、貫通穴およびバイアホール導体を形成する際に機能するものである。   Next, as shown in FIG. 2, masking materials 9 and 10 are formed along the first and second main surfaces 3 and 8 of the semiconductor substrate 2 facing each other. The masking materials 9 and 10 are formed of, for example, a resist material, and the opening 11 is formed in one masking material 10 at a position facing the via hole forming electrode 6 by photolithography. The masking material 10 in which the opening 11 is formed functions when the through hole and the via hole conductor are formed, as will be apparent from the following description.

次に、図３に示すように、半導体基板２の第２の主面８側からマスキング材１０を介してエッチングすることによって、バイアホール形成用電極６によって一方の開口端が塞がれた貫通穴１２が、半導体基板２に設けられる。この貫通穴１２の内周面は、半導体基板２の材料から構成される。言い換えると、貫通穴１２の内周面上には、金属膜などが形成されていない。なお、このエッチング工程では、たとえば反応性イオンエッチング（ＲＩＥ）が適用される。   Next, as shown in FIG. 3, a through hole whose one opening end is blocked by the via hole forming electrode 6 by etching from the second main surface 8 side of the semiconductor substrate 2 through the masking material 10. A hole 12 is provided in the semiconductor substrate 2. The inner peripheral surface of the through hole 12 is made of the material of the semiconductor substrate 2. In other words, no metal film or the like is formed on the inner peripheral surface of the through hole 12. In this etching process, for example, reactive ion etching (RIE) is applied.

なお、前述のように、半導体基板２の第１の主面３側に形成されたマスキング材９は、上述した貫通穴１２が設けられた後に形成されてもよい。   As described above, the masking material 9 formed on the first main surface 3 side of the semiconductor substrate 2 may be formed after the through hole 12 described above is provided.

次に、図４に示すように、貫通穴１２を金属材料で充填した状態としたバイアホール導体１３が形成される。そのため、半導体基板２を含む構造物全体がめっき液に浸漬され、その状態で、バイアホール形成用電極６に電流を流しながら電気めっきが実施される。このとき、貫通穴１２内において、バイアホール形成用電極６上に金属材料が堆積し、やがて、この金属材料が貫通穴１２全体を充填する状態となる。バイアホール形成用電極６上に堆積した金属材料の厚みが、半導体基板２の厚みと同じになったとき、電気めっきが終了される。バイアホール形成用電極６に電流を流す方法については、種々あり、限定されるものではない。   Next, as shown in FIG. 4, a via-hole conductor 13 in which the through hole 12 is filled with a metal material is formed. Therefore, the entire structure including the semiconductor substrate 2 is immersed in the plating solution, and in this state, electroplating is performed while passing a current through the via hole forming electrode 6. At this time, in the through hole 12, a metal material is deposited on the via hole forming electrode 6, and the metal material eventually fills the entire through hole 12. When the thickness of the metal material deposited on the via hole forming electrode 6 becomes the same as the thickness of the semiconductor substrate 2, the electroplating is finished. There are various methods for supplying a current to the via-hole forming electrode 6 and the method is not limited.

なお、上述した方法によって、バイアホール導体１３を形成したとき、貫通穴１２の内周面上には金属膜が予め形成されていないため、バイアホール導体１３となるべき金属材料と貫通穴１２の内周面との間には、それほど大きな接合力が働いていないと推測される。しかしながら、前述のようにエッチングによって形成された貫通穴１２の内周面には、実際には、細かい凹凸があるため、その凹凸の中にまで金属材料が入り込むことによって、アンカー効果が生まれ、貫通穴１２内の金属材料は、比較的大きな接合力をもって、貫通穴１２の内周面に固定されることができる。   When the via hole conductor 13 is formed by the above-described method, a metal film is not formed on the inner peripheral surface of the through hole 12 in advance. It is presumed that a large bonding force does not work with the inner peripheral surface. However, since the inner peripheral surface of the through hole 12 formed by etching as described above actually has fine irregularities, the anchoring effect is created when the metal material enters into the irregularities, and the through hole is penetrated. The metal material in the hole 12 can be fixed to the inner peripheral surface of the through hole 12 with a relatively large bonding force.

バイアホール導体１３を構成する金属の種類は、半導体装置１の実装方法に応じて選択される。また、バイアホール導体１３は、単一の金属材料から構成されても、貫通穴１２の深さ方向に積層された複数種類の金属材料層からなる積層構造を有していてもよい。   The type of metal constituting the via-hole conductor 13 is selected according to the mounting method of the semiconductor device 1. The via-hole conductor 13 may be formed of a single metal material or may have a stacked structure including a plurality of types of metal material layers stacked in the depth direction of the through hole 12.

より具体的には、半導体装置１が導電性ペーストを用いて実装される場合には、バイアホール導体１３は、高い電気伝導度を示す金もしくは銅から構成されたり、金または銅からなる金属材料層を含む積層構造をもって構成される。   More specifically, when the semiconductor device 1 is mounted using a conductive paste, the via-hole conductor 13 is made of gold or copper exhibiting high electrical conductivity, or a metal material made of gold or copper. It is composed of a laminated structure including layers.

半導体装置１が半田を用いて実装される場合には、バイアホール導体１３は、半田食われを防止するための半田バリア層となる金属材料層と、最外層を与えるように位置する、半田濡れ性の良好な金属材料層とを少なくとも備えることが好ましい。半導体装置１が錫半田を用いて実装される場合、バイアホール導体１３は、好ましくは、図５に示すような積層構造をもって構成される。   When the semiconductor device 1 is mounted using solder, the via-hole conductor 13 is a solder material that serves as a solder barrier layer for preventing solder erosion, and a solder wetting located to provide the outermost layer. It is preferable to provide at least a metal material layer with good properties. When the semiconductor device 1 is mounted using tin solder, the via-hole conductor 13 preferably has a laminated structure as shown in FIG.

図５は、図４に示したバイアホール導体１３の一部を拡大して示す断面図である。図５に示したバイアホール導体１３は、次のような複数種類の金属材料層からなる積層構造を有している。   FIG. 5 is an enlarged sectional view showing a part of the via-hole conductor 13 shown in FIG. The via-hole conductor 13 shown in FIG. 5 has a laminated structure composed of the following multiple types of metal material layers.

まず、バイアホール形成用電極１６（図５では図示されない。）上には、金からなる金属材料層１４が形成され、その上には、銅からなる金属材料層１５がたとえば０．５μｍの厚みをもって形成される。さらに、その上には、ニッケルからなる金属材料層１６がたとえば５μｍの厚みをもって形成され、最後に、金からなる金属材料層１７がたとえば０．１μｍの厚みをもって形成される。   First, a metal material layer 14 made of gold is formed on a via hole forming electrode 16 (not shown in FIG. 5), and a metal material layer 15 made of copper is formed thereon with a thickness of 0.5 μm, for example. It is formed with. Further, a metal material layer 16 made of nickel is formed thereon with a thickness of 5 μm, for example, and finally a metal material layer 17 made of gold is formed with a thickness of 0.1 μm, for example.

上述したような積層構造において、銅からなる金属材料層１５およびニッケルからなる金属材料層１６は、半田食われを防止するための半田バリア層として機能する。また、最外層を与えるように位置する金属材料層１７は、半田濡れ性の良好な金から構成されるので、バイアホール導体１３に対して良好な半田付け性を与えるように作用する。   In the laminated structure as described above, the metal material layer 15 made of copper and the metal material layer 16 made of nickel function as a solder barrier layer for preventing solder erosion. Further, since the metal material layer 17 positioned so as to provide the outermost layer is made of gold having good solder wettability, it acts to give good solderability to the via-hole conductor 13.

上述の図５に示したもののように、バイアホール導体１３が、複数種類の金属材料層からなる積層構造を有している場合には、バイアホール導体１３を得るためのバイアホールめっき工程は、複数種類の金属材料層毎にめっき液が変更されて実施される。   As shown in FIG. 5 described above, when the via-hole conductor 13 has a laminated structure composed of a plurality of types of metal material layers, the via-hole plating step for obtaining the via-hole conductor 13 is performed as follows: The plating solution is changed for each of a plurality of types of metal material layers.

また、図４に示すように、半導体基板２の第１の主面３側に形成されたマスキング材９は、上述のバイアホールめっき工程において、電極４〜６上にめっき膜が析出しないようにするためのものである。他方、半導体基板２の第２の主面８側に形成されたマスキング材１０については、バイアホールめっき工程の前に除去されてもよいが、好ましくは、除去されない状態でバイアホールめっき工程が実施される。なぜなら、半導体基板２はわずかに電気を通すため、バイアホールめっき工程において、めっき膜が半導体基板２の第２の主面８上に不所望にも析出することがあるためである。   Moreover, as shown in FIG. 4, the masking material 9 formed on the first main surface 3 side of the semiconductor substrate 2 prevents the plating film from being deposited on the electrodes 4 to 6 in the above-described via hole plating process. Is to do. On the other hand, the masking material 10 formed on the second main surface 8 side of the semiconductor substrate 2 may be removed before the via hole plating step, but preferably the via hole plating step is performed without being removed. Is done. This is because the semiconductor substrate 2 slightly conducts electricity, and thus the plating film may be undesirably deposited on the second main surface 8 of the semiconductor substrate 2 in the via hole plating process.

次に、図６に示すように、マスキング材９および１０が除去される。ここで、マスキング材９および１０は、たとえば溶解によって除去される。その後、個々の半導体装置１を取り出すため、ウエハ状態の半導体基板２は、たとえばダイシングによって分割される。   Next, as shown in FIG. 6, the masking materials 9 and 10 are removed. Here, the masking materials 9 and 10 are removed by dissolution, for example. Thereafter, in order to take out the individual semiconductor devices 1, the semiconductor substrate 2 in a wafer state is divided by, for example, dicing.

上述のようにして得られた半導体装置１は、図６において想像線で示す配線基板１８上に実装される。この実装にあたって、半田付けが適用されるとき、図５に示した積層構造を有するバイアホール導体１３の場合には、金からなる金属材料層１７が良好な半田付け性を確保しながら、銅およびニッケルからそれぞれなる金属材料層１５および１６が半田食われを生じさせにくくする。また、図６において破線でワイヤ１９および２０を示すように、ワイヤボンド用電極４および５にはワイヤボンディングが適用され、半導体装置１は、フェイスアップによる実装形態とされる。   The semiconductor device 1 obtained as described above is mounted on a wiring board 18 indicated by an imaginary line in FIG. In this mounting, when soldering is applied, in the case of the via-hole conductor 13 having the laminated structure shown in FIG. 5, the metal material layer 17 made of gold ensures good solderability, while copper and The metal material layers 15 and 16 made of nickel make it difficult to cause solder erosion. Further, as shown by broken lines in FIG. 6, wire bonding is applied to the wire bonding electrodes 4 and 5, and the semiconductor device 1 is mounted in a face-up manner.

なお、上記実施形態において、図４に示したバイアホール導体１３の形成のための電気めっきを実施するとき、貫通穴１２内のバイアホール形成用電極６上に堆積した金属材料の厚みを、半導体基板２の厚みと同じになるようにしたが、配線基板への実装時にアース配線用や放熱用としての機能を失わない範囲で、すなわち、実装時に配線基板側との電気的および／または熱的な接触が可能な範囲で、半導体基板２の厚みに達しない厚みにしても構わない。   In the above embodiment, when the electroplating for forming the via-hole conductor 13 shown in FIG. 4 is performed, the thickness of the metal material deposited on the via-hole forming electrode 6 in the through hole 12 is set to the semiconductor. The thickness of the board 2 is the same as that of the board 2 as long as it does not lose its function for ground wiring or heat dissipation when mounted on the wiring board, that is, electrical and / or thermal with the wiring board side during mounting. The thickness may not reach the thickness of the semiconductor substrate 2 as long as the contact is possible.

図７ないし図１５は、この発明の第２の実施形態を説明するためのものである。この第２の実施形態において得ようとする半導体装置２１が図１４に示され、図７ないし図１３は、半導体装置２１を製造するために実施される各工程を順次示している。また、図１５は、半導体装置２１の実装状態の一例を示している。   7 to 15 are for explaining the second embodiment of the present invention. A semiconductor device 21 to be obtained in the second embodiment is shown in FIG. 14, and FIGS. 7 to 13 sequentially show steps performed for manufacturing the semiconductor device 21. FIG. 15 shows an example of the mounting state of the semiconductor device 21.

まず、図７に示すように、たとえばＧａＡｓからなる半導体基板２２が用意される。半導体基板２２は、この段階では、ウエハ状態であり、６５０μｍ程度の厚みを有している。半導体基板２２には、ＭＭＩＣが形成されていて、図７では、半導体基板２２の第１の主面２３側に形成されたバンプ形成用電極２４および２５ならびにバイアホール形成用電極２６が図示されている。半導体基板２２の第１の主面２３側には、たとえばＳｉＮからなる保護膜２７が、電極２４〜２６の少なくとも中央部を露出させるように形成されている。   First, as shown in FIG. 7, a semiconductor substrate 22 made of, for example, GaAs is prepared. At this stage, the semiconductor substrate 22 is in a wafer state and has a thickness of about 650 μm. The semiconductor substrate 22 is formed with an MMIC, and FIG. 7 shows bump forming electrodes 24 and 25 and via hole forming electrodes 26 formed on the first main surface 23 side of the semiconductor substrate 22. Yes. A protective film 27 made of, for example, SiN is formed on the first main surface 23 side of the semiconductor substrate 22 so as to expose at least the central portion of the electrodes 24 to 26.

次に、図８に示すように、半導体基板２２の第１の主面２３側に、給電膜２８が形成される。給電膜２８は、バンプ形成用電極２４および２５に電気的に接続されるとともに、バイアホール形成用電極２６にも電気的に接続される。給電膜２８は、多層膜であっても、単層膜であってもよい。給電膜２８が多層膜である場合、たとえば、チタン膜／銅膜、クロム膜／銅膜、チタン膜／金膜などの積層構造を有するようにされる。   Next, as shown in FIG. 8, a power supply film 28 is formed on the first main surface 23 side of the semiconductor substrate 22. The power feeding film 28 is electrically connected to the bump forming electrodes 24 and 25 and also electrically connected to the via hole forming electrode 26. The power feeding film 28 may be a multilayer film or a single layer film. When the power feeding film 28 is a multilayer film, for example, it has a laminated structure of titanium film / copper film, chromium film / copper film, titanium film / gold film, and the like.

次に、図９に示すように、たとえばレジスト材からなるバンプ形成用マスキング材２９が半導体基板２２の第１の主面２３側に形成される。次いで、フォトリソグラフィ技術が適用され、バンプ形成用マスキング材２９には、給電膜２８におけるバンプ形成用電極２４および２５の各々上の部分をそれぞれ露出させる開口３０および３１が形成される。この実施形態では、給電膜２８がバンプ形成用電極２４および２５を覆うように形成されたが、給電膜２８がバンプ形成用電極２４および２５の少なくとも中央部を露出させるように形成される場合には、開口３０および３１は、それぞれ、バンプ形成用電極２４および２５を露出させることになる。   Next, as shown in FIG. 9, a bump forming masking material 29 made of, for example, a resist material is formed on the first main surface 23 side of the semiconductor substrate 22. Next, a photolithography technique is applied, and openings 30 and 31 are formed in the bump forming masking material 29 to expose portions of the power supply film 28 on the bump forming electrodes 24 and 25, respectively. In this embodiment, the power supply film 28 is formed so as to cover the bump forming electrodes 24 and 25, but when the power supply film 28 is formed so as to expose at least the central part of the bump forming electrodes 24 and 25. The openings 30 and 31 expose the bump forming electrodes 24 and 25, respectively.

次に、図１０に示すように、給電膜２８におけるバンプ形成用電極２４および２５の各々上の部分上にバンプ３２および３３をそれぞれ形成するように、給電膜２８に電流を流しながらバンプ形成用マスキング材２９を介して電気めっきが実施される。このバンプめっき工程において用いられるめっき金属は、たとえば錫・銀合金のような半田系の金属であっても、金系の金属であってもよい。バンプ３２および３３は、この段階では、柱状である。   Next, as shown in FIG. 10, the bumps 32 and 33 are formed on the portions of the power supply film 28 on the bump forming electrodes 24 and 25, respectively. Electroplating is performed through the masking material 29. The plating metal used in the bump plating process may be a solder metal such as tin / silver alloy or a gold metal. The bumps 32 and 33 are columnar at this stage.

なお、上述の説明では、バンプめっき工程においてバンプ３２および３３が形成されるとしたが、バンプの一部のみが形成されてもよい。すなわち、バンプの形成にあたって、バンプの一部としてのＵＢＭ（アンダー・バンプ・メタル）を形成した後、その上にたとえば半田ボールを乗せる、といった方法が採られる場合があるが、このような場合には、上述のバンプめっき工程を実施することによって、バンプの一部としてのＵＢＭのみを形成するようにしてもよい。   In the above description, the bumps 32 and 33 are formed in the bump plating step, but only a part of the bumps may be formed. That is, in forming a bump, there is a case where a method is used in which, for example, a solder ball is placed on the UBM (under bump metal) as a part of the bump. In this case, only the UBM as a part of the bump may be formed by performing the above bump plating step.

次に、図１１に示すように、バンプ形成用マスキング材２９側に、補強ガラス板３４が、ワックス３５を用いて貼り付けられる。より具体的には、ワックス３５を、補強ガラス板３４側もしくはバンプ形成用マスキング材２９側またはこれら両方に塗布し、接着すべき面を張り合わせた状態とし、真空オーブンで加熱することによって、上述のように、補強ガラス板３４が貼り付けられた状態が得られる。   Next, as shown in FIG. 11, a reinforcing glass plate 34 is attached to the bump forming masking material 29 side using a wax 35. More specifically, the wax 35 is applied to the reinforcing glass plate 34 side, the bump forming masking material 29 side or both, the surfaces to be bonded are bonded together, and heated in a vacuum oven to Thus, the state in which the reinforced glass plate 34 is attached is obtained.

次に、上述のように補強ガラス板３４によって補強されたウエハ状態の半導体基板２２に対して、たとえばグラインディングが適用され、それによって、図１２に示すように、半導体基板２２が、所望の厚さ、たとえば約１００μｍの厚さにまで薄くされる。   Next, for example, grinding is applied to the semiconductor substrate 22 in the wafer state reinforced by the reinforced glass plate 34 as described above, whereby the semiconductor substrate 22 has a desired thickness as shown in FIG. For example, the thickness is reduced to about 100 μm.

次に、図１２に示すように、半導体基板２２の第２の主面３６側に、バイアホール用マスキング材３７が形成される。バイアホール用マスキング材３７は、バイアホール形成用電極２６に対向する位置に開口３８を有している。このバイアホール用マスキング材３７の形成方法については、前述の第１の実施形態におけるバイアホール用マスキング材１０の場合と実質的に同様であるので、その説明を省略する。   Next, as shown in FIG. 12, a via hole masking material 37 is formed on the second main surface 36 side of the semiconductor substrate 22. The via hole masking material 37 has an opening 38 at a position facing the via hole forming electrode 26. The method for forming the via-hole masking material 37 is substantially the same as that of the via-hole masking material 10 in the first embodiment described above, and a description thereof will be omitted.

次に、同じく図１２に示すように、半導体基板２２の第２の主面３６側からバイアホール用マスキング材３７を介してエッチング処理する工程が実施され、それによって、第１の実施形態の場合と同様、バイアホール形成用電極２６によって一方の開口端が塞がれかつ半導体基板２２の材料からなる内周面を有する貫通穴３９が半導体基板２２に設けられる。   Next, as shown in FIG. 12, an etching process is performed from the second main surface 36 side of the semiconductor substrate 22 through a via hole masking material 37, whereby the case of the first embodiment is performed. Similarly to the above, a through-hole 39 having an inner peripheral surface made of the material of the semiconductor substrate 22 is provided in the semiconductor substrate 22 with one opening end blocked by the via hole forming electrode 26.

次に、図１３に示すように、貫通穴３９内においてバイアホール形成用電極２６上に金属材料を堆積させることによって、貫通穴３９を金属材料で充填したバイアホール導体４０を形成するように、バイアホール形成用電極２６に電流を流しながら電気めっきを実施する、バイアホールめっき工程が実施される。ここで、バイアホール形成用電極２６に電流を流すため、給電膜２８からバイアホール形成用電極２６に給電することが行なわれる。   Next, as shown in FIG. 13, by depositing a metal material on the via hole forming electrode 26 in the through hole 39, the via hole conductor 40 in which the through hole 39 is filled with the metal material is formed. A via hole plating step is performed in which electroplating is performed while an electric current is applied to the via hole forming electrode 26. Here, power is supplied from the power supply film 28 to the via hole forming electrode 26 in order to pass a current through the via hole forming electrode 26.

第２の実施形態の場合にも、バイアホール導体４０について、第１の実施形態におけるバイアホール導体１３の場合と同様の構造を採用することができ、たとえば、図５に示した積層構造を採用することもできる。   Also in the case of the second embodiment, the via hole conductor 40 can adopt the same structure as that of the via hole conductor 13 in the first embodiment, for example, the laminated structure shown in FIG. You can also

次に、バイアホール用マスキング材３７がたとえば溶解によって除去される。そして、加熱によって、ワックス３５を溶かし、補強ガラス板３４を取り去った後、ワックス３５の洗浄除去を行ない、バンプ形成用マスキング材２９をたとえば溶解によって除去し、次いで、給電膜２８の露出した部分をたとえばエッチングによって除去する。給電膜２８は薄いので、これを容易に除去することができる。   Next, the via hole masking material 37 is removed, for example, by dissolution. Then, the wax 35 is melted by heating and the reinforcing glass plate 34 is removed. Then, the wax 35 is washed and removed, and the bump forming masking material 29 is removed by, for example, melting, and then the exposed portion of the power supply film 28 is removed. For example, it is removed by etching. Since the power supply film 28 is thin, it can be easily removed.

次に、柱状のバンプ３２および３３をウェットバックして球状にリフォームするための加熱が実施され、次いで、図１４に示すような個々の半導体装置２１を取り出すため、ウエハ状態の半導体基板２２がたとえばダイシングによって分割される。なお、上述のウェットバックは必要に応じて実施されるものであって、ウェットバックが実施されず、柱状のバンプ３２および３３のまま使用されることもある。   Next, heating is performed for wet-backing the columnar bumps 32 and 33 and reforming them into a spherical shape. Next, in order to take out the individual semiconductor devices 21 as shown in FIG. Divided by dicing. The above-described wet back is performed as necessary, and the wet bump is not performed, and the columnar bumps 32 and 33 may be used as they are.

このようにして、図１４に示すように、バンプ３２および３３ならびにバイアホール導体４０が設けられた半導体装置２１が完成される。   Thus, the semiconductor device 21 provided with the bumps 32 and 33 and the via-hole conductor 40 is completed as shown in FIG.

図１４に示した半導体装置２１は、たとえば、図１５に示すように実装された状態で使用される。図１５を参照して、多層回路基板４１には、放熱板４２によって閉じられるキャビティ４３が形成されている。また、多層回路基板４１には、接続端子４４および４５が設けられ、この多層回路基板４１が図示しないマザーボード上に実装されるとき、これら接続端子４４および４５を介してマザーボードとの電気的接続が図られる。   The semiconductor device 21 shown in FIG. 14 is used, for example, in a mounted state as shown in FIG. Referring to FIG. 15, a cavity 43 that is closed by a heat sink 42 is formed in the multilayer circuit board 41. The multilayer circuit board 41 is provided with connection terminals 44 and 45. When the multilayer circuit board 41 is mounted on a mother board (not shown), electrical connection with the mother board is established via the connection terminals 44 and 45. Figured.

多層回路基板４１のキャビティ４３内には、半導体装置２１が収容され、次のような状態で実装される。キャビティ４３の底面上には、導電ランド４６および４７が設けられていて、半導体装置２１のバンプ３２および３３が、それぞれ、導電ランド４６および４７に電気的に接続されかつ機械的に固定される。また、半導体装置２１のバイアホール導体４０は、たとえば導電性ペーストまたは錫−金や錫−銀等の半田（図示せず。）を介して、放熱板４２に接合される。   The semiconductor device 21 is accommodated in the cavity 43 of the multilayer circuit board 41 and mounted in the following state. Conductive lands 46 and 47 are provided on the bottom surface of the cavity 43, and the bumps 32 and 33 of the semiconductor device 21 are electrically connected to the conductive lands 46 and 47 and mechanically fixed, respectively. The via-hole conductor 40 of the semiconductor device 21 is joined to the heat radiating plate 42 through, for example, a conductive paste or solder (not shown) such as tin-gold or tin-silver.

上述のようなフェイスダウンによる実装構造によれば、半導体装置２１は、バンプ３２および３３を通して低いインダクタンス状態で多層回路基板４１に電気的に接続されるため、高周波特性に優れた性能を得ることができる。また、バイアホール導体４０によって、半導体基板２２内での熱分離および放熱板４２への効率的な放熱を実現することができる。また、ワイヤボンディングによる接続を用いないため、実装面積を小さくすることができ、これら半導体装置２１および多層回路基板４１を備えるモジュールの小型化を図ることができる。   According to the face-down mounting structure as described above, the semiconductor device 21 is electrically connected to the multilayer circuit board 41 through the bumps 32 and 33 in a low inductance state, so that it is possible to obtain performance with excellent high-frequency characteristics. it can. Further, the via hole conductor 40 can realize heat separation in the semiconductor substrate 22 and efficient heat dissipation to the heat dissipation plate 42. Further, since connection by wire bonding is not used, the mounting area can be reduced, and the module including the semiconductor device 21 and the multilayer circuit board 41 can be downsized.

なお、図１５において、半導体装置２１に備える保護膜２７および給電膜２８の図示や、多層回路基板４１に備える多層構造および内部導体等の図示は省略されている。   In FIG. 15, illustration of the protective film 27 and the power supply film 28 included in the semiconductor device 21, and the multilayer structure and internal conductors included in the multilayer circuit board 41 are omitted.

図１６ないし図１８は、この発明の第３の実施形態を説明するためのものである。第３の実施形態は、第２の実施形態と共通する多くの部分を備えているので、図１６ないし図１８において、図７ないし図１５に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。   16 to 18 are for explaining a third embodiment of the present invention. Since the third embodiment includes many parts in common with the second embodiment, in FIG. 16 to FIG. 18, elements corresponding to those shown in FIG. 7 to FIG. The description which overlaps is abbreviate | omitted.

第３の実施形態においても、第２の実施形態における図１３に示した工程およびその後のバイアホール用マスキング材３７の除去工程まで同様に実施される。   Also in the third embodiment, the same processes are performed up to the step shown in FIG. 13 in the second embodiment and the subsequent removal step of the via-hole masking material 37.

次に、図１６に示すように、半導体基板２２の第２の主面側に、その全面にわたって、バイアホール導体４０と導通する金属膜５１が形成される。金属膜５１は、たとえば、スパッタリングおよび電気めっきの２段階によって形成される。金属膜５１を構成する金属材料は、後の実装工程での実装方法に応じて選択される。   Next, as shown in FIG. 16, a metal film 51 that is electrically connected to the via-hole conductor 40 is formed on the second main surface side of the semiconductor substrate 22 over the entire surface. The metal film 51 is formed by, for example, two stages of sputtering and electroplating. The metal material constituting the metal film 51 is selected according to the mounting method in the subsequent mounting process.

実装工程において、たとえば銀を導電成分とする導電性ペーストが用いられる場合には、チタン層／金層、クロム層／金層などのような積層構造とされることが好ましい。   In the mounting process, for example, when a conductive paste containing silver as a conductive component is used, a laminated structure such as a titanium layer / gold layer, a chromium layer / gold layer, or the like is preferable.

他方、錫・金合金や錫・銀合金等の半田を用いて実装される場合には、図１６に示すように、金属膜５１は、半田食われを防止するための半田バリア層となる金属材料層５２と、最外層を与えるように位置する、半田濡れ性の良好な金属材料層５３とを少なくとも備え、これらが厚み方向に積層された積層構造を有していることが好ましい。上述の半田バリア層となる金属材料層５２は、たとえばニッケルまたは銅などから構成され、最外層となる金属材料層５３は、たとえば半田から構成される。   On the other hand, when mounting using a solder such as tin / gold alloy or tin / silver alloy, as shown in FIG. 16, the metal film 51 is a metal serving as a solder barrier layer for preventing solder erosion. It is preferable to have at least a material layer 52 and a metal material layer 53 with good solder wettability positioned so as to provide the outermost layer, and have a laminated structure in which these are laminated in the thickness direction. The metal material layer 52 serving as the solder barrier layer is composed of, for example, nickel or copper, and the metal material layer 53 serving as the outermost layer is composed of, for example, solder.

その後、第２の実施形態の場合と同様の工程が実施され、図１７に示すような半導体装置２１ａが得られる。この半導体装置２１ａにあっては、金属膜５１において半田バリア層となる金属材料層５２を備えているので、バイアホール導体４０では、たとえば図５に示したバイアホール導体１３のように、半田バリア層となる金属材料層１５および１６を備える必要はない。   Thereafter, the same process as in the second embodiment is performed, and a semiconductor device 21a as shown in FIG. 17 is obtained. In the semiconductor device 21a, the metal film 51 is provided with the metal material layer 52 serving as a solder barrier layer. Therefore, in the via hole conductor 40, for example, as in the via hole conductor 13 shown in FIG. It is not necessary to provide the metal material layers 15 and 16 to be layers.

半導体装置２１ａは、図１８に示すように実装される。図１８に示した実装状態では、半導体基板２２と放熱板４２との間に金属膜５１が存在しているため、放熱効果をより高めることができる。また、金属膜５１の最外層となる金属材料層５３（図１７参照）が半田から構成されていると、半導体装置２１ａの、多層回路基板４１へのマウント工程とリフロー工程とを実施するだけで、半導体装置２１ａの実装を完了させることができ、実装のための工程を簡略化することができる。   The semiconductor device 21a is mounted as shown in FIG. In the mounted state shown in FIG. 18, since the metal film 51 exists between the semiconductor substrate 22 and the heat dissipation plate 42, the heat dissipation effect can be further enhanced. If the metal material layer 53 (see FIG. 17), which is the outermost layer of the metal film 51, is made of solder, the semiconductor device 21a is simply mounted on the multilayer circuit board 41 and reflowed. The mounting of the semiconductor device 21a can be completed, and the process for mounting can be simplified.

以上、この発明を図示した実施形態に関連して説明したが、この発明の範囲内において、その他種々の変形例が可能である。   While the present invention has been described with reference to the illustrated embodiment, various other modifications are possible within the scope of the present invention.

たとえば、半導体基板に設けられるバイアホール導体の位置、寸法および数等については、得ようとする半導体装置の設計に応じて、任意に変更することができる。   For example, the position, size and number of via hole conductors provided on the semiconductor substrate can be arbitrarily changed according to the design of the semiconductor device to be obtained.

この発明の第１の実施形態による半導体装置の製造方法を説明するためのもので、バイアホール形成用電極６等が形成された半導体基板２を示す断面図である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a cross-sectional view showing a semiconductor substrate 2 on which via hole forming electrodes 6 and the like are formed for explaining a method of manufacturing a semiconductor device according to a first embodiment of the present invention; 図１に示した半導体基板２にマスキング材９および１０が形成された状態を示す断面図である。It is sectional drawing which shows the state in which the masking materials 9 and 10 were formed in the semiconductor substrate 2 shown in FIG. 図２に示した半導体基板２に貫通穴１２が設けられた状態を示す断面図である。It is sectional drawing which shows the state by which the through-hole 12 was provided in the semiconductor substrate 2 shown in FIG. 図３に示した半導体基板２の貫通穴１２に金属材料を充填してバイアホール導体１３を形成した状態を示す断面図である。FIG. 4 is a cross-sectional view showing a state in which a via hole conductor 13 is formed by filling the through hole 12 of the semiconductor substrate 2 shown in FIG. 3 with a metal material. 図４に示したバイアホール導体１３の一部を拡大して示す断面図である。FIG. 5 is an enlarged cross-sectional view illustrating a part of the via-hole conductor 13 illustrated in FIG. 4. 図４に示した半導体基板２からマスキング材９および１０を除去して得られた半導体装置１を示す図である。It is a figure which shows the semiconductor device 1 obtained by removing the masking materials 9 and 10 from the semiconductor substrate 2 shown in FIG. この発明の第２の実施形態による半導体装置の製造方法を説明するためのもので、バイアホール形成用電極２６等が形成された半導体基板２２を示す断面図である。FIG. 10 is a cross-sectional view showing a semiconductor substrate 22 on which via hole forming electrodes 26 and the like are formed for explaining a method of manufacturing a semiconductor device according to a second embodiment of the present invention; 図７に示した半導体基板２２に給電膜２８を形成した状態を示す断面図である。FIG. 8 is a cross-sectional view illustrating a state where a power feeding film is formed on the semiconductor substrate 22 illustrated in FIG. 7. 図８に示した半導体基板２２にバンプ形成用マスキング材２９を形成した状態を示す断面図である。FIG. 9 is a cross-sectional view showing a state where a bump forming masking material 29 is formed on the semiconductor substrate 22 shown in FIG. 8. 図９に示したバンプ形成用マスキング材２９を用いてバンプ３２および３３を形成した状態を示す断面図である。It is sectional drawing which shows the state which formed bump 32 and 33 using the masking material 29 for bump formation shown in FIG. 図１０に示したバンプ形成用マスキング材２９側にワックス３５を介して補強ガラス板３４を貼り付けた状態を示す断面図である。It is sectional drawing which shows the state which affixed the reinforcement glass plate 34 through the wax 35 on the mask material 29 for bump formation shown in FIG. 図１１に示した半導体基板２２にバイアホールマスキング材２７を形成し、次いで貫通穴３９を設けた状態を示す断面図である。FIG. 12 is a cross-sectional view showing a state in which a via hole masking material 27 is formed on the semiconductor substrate 22 shown in FIG. 11 and then a through hole 39 is provided. 図１２に示した貫通穴３９を金属材料によって充填してバイアホール導体４０を形成した状態を示す断面図である。FIG. 13 is a cross-sectional view illustrating a state in which the via hole conductor 40 is formed by filling the through hole 39 illustrated in FIG. 12 with a metal material. 図１３に示したマスキング材２９および３７等を除去しかつバンプ３２および３３を球状になるように処理することによって得られた半導体装置２１を示す断面図である。It is sectional drawing which shows the semiconductor device 21 obtained by removing the masking materials 29 and 37 grade | etc., Shown in FIG. 13, and processing bump 32 and 33 so that it may become spherical shape. 図１４に示した半導体装置２１の実装状態の一例を示す断面図である。It is sectional drawing which shows an example of the mounting state of the semiconductor device 21 shown in FIG. この発明の第３の実施形態による半導体装置の製造方法を説明するためのもので、半導体基板２２の第２の主面３６側に金属膜５１を形成した状態を示す断面図である。FIG. 9 is a cross-sectional view illustrating a semiconductor device manufacturing method according to a third embodiment of the present invention, in which a metal film 51 is formed on the second main surface 36 side of the semiconductor substrate 22. 図１６に示したマスキング材２９等を除去し、次いでバンプ３２および３３を球状になるように処理することによって得られた半導体装置２１ａを示す断面図である。FIG. 17 is a cross-sectional view showing a semiconductor device 21a obtained by removing the masking material 29 and the like shown in FIG. 16 and then processing the bumps 32 and 33 into a spherical shape. 図１７に示した半導体装置２１ａの実装状態の一例を示す断面図である。FIG. 18 is a cross-sectional view illustrating an example of a mounting state of the semiconductor device 21a illustrated in FIG. 17.

符号の説明Explanation of symbols

１，２１，２１ａ 半導体装置
２，２２ 半導体基板
３，２３ 第１の主面
６，２６ バイアホール形成用電極
８，３６ 第２の主面
９，１０，２９，３７ マスキング材
１１，３０，３１，３８ 開口
１２，３９ 貫通穴
１３，４０ バイアホール導体
１４〜１７，５２，５３ 金属材料層
２８ 給電膜
３２，３３ バンプ
５１ 金属膜 1, 2, 21a Semiconductor device 2, 22 Semiconductor substrate 3, 23 First main surface 6, 26 Via hole forming electrode 8, 36 Second main surface 9, 10, 29, 37 Masking material 11, 30, 31 , 38 Opening 12, 39 Through-hole 13, 40 Via-hole conductor 14-17, 52, 53 Metal material layer 28 Feed film 32, 33 Bump 51 Metal film

Claims (14)

バイアホール導体が設けられた半導体基板を備える半導体装置を製造する方法であって、
互いに対向する第１および第２の主面を有する半導体基板を用意する工程と、
前記半導体基板の前記第１の主面側に、バイアホール形成用電極を形成する工程と、
前記半導体基板の前記第２の主面側からエッチングし、それによって、前記バイアホール形成用電極によって一方の開口端が塞がれかつ前記半導体基板の材料からなる内周面を有する貫通穴を前記半導体基板に設ける、エッチング工程と、
前記貫通穴内において前記バイアホール形成用電極上に金属材料を堆積させることによって、前記貫通穴を前記金属材料で充填した状態としたバイアホール導体を形成するように、前記バイアホール形成用電極に電流を流しながら電気めっきを実施する、バイアホールめっき工程と
を備える、半導体装置の製造方法。 A method of manufacturing a semiconductor device comprising a semiconductor substrate provided with a via-hole conductor,
Preparing a semiconductor substrate having first and second main surfaces facing each other;
Forming a via hole forming electrode on the first main surface side of the semiconductor substrate;
Etching from the second main surface side of the semiconductor substrate, whereby one opening end is closed by the via hole forming electrode and a through hole having an inner peripheral surface made of the material of the semiconductor substrate is formed. An etching process provided on a semiconductor substrate;
By depositing a metal material on the via hole forming electrode in the through hole, a current is passed through the via hole forming electrode so as to form a via hole conductor in which the through hole is filled with the metal material. A method for manufacturing a semiconductor device, comprising: a via-hole plating step that performs electroplating while flowing. 前記エッチング工程は、前記バイアホール形成用電極に対向する位置に開口を有するバイアホール用マスキング材を、前記半導体基板の前記第２の主面側に形成する工程と、前記半導体基板の前記第２の主面側から前記バイアホール用マスキング材を介してエッチングする工程とを備える、請求項１に記載の半導体装置の製造方法。   The etching step includes a step of forming a via hole masking material having an opening at a position facing the via hole forming electrode on the second main surface side of the semiconductor substrate, and the second of the semiconductor substrate. And a step of etching through the via hole masking material from the main surface side of the semiconductor device according to claim 1. 前記バイアホール用マスキング材は、前記バイアホールめっき工程の後に除去される、請求項２に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 2, wherein the via hole masking material is removed after the via hole plating step. 前記バイアホール導体は、前記貫通穴の深さ方向に積層された複数種類の金属材料層からなる積層構造を有し、前記バイアホールめっき工程は、前記複数種類の金属材料層毎にめっき液が変更されて実施される、請求項１ないし３のいずれかに記載の半導体装置の製造方法。   The via-hole conductor has a laminated structure composed of a plurality of types of metal material layers laminated in the depth direction of the through hole, and the via-hole plating step includes a plating solution for each of the plurality of types of metal material layers. The method for manufacturing a semiconductor device according to claim 1, wherein the method is implemented by being modified. 前記半導体基板の前記第２の主面側に、前記バイアホール導体と導通する金属膜を形成する工程をさらに備える、請求項１ないし４のいずれかに記載の半導体装置の製造方法。   5. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of forming a metal film that is electrically connected to the via-hole conductor on the second main surface side of the semiconductor substrate. 前記半導体基板の前記第１の主面側に、バンプ形成用電極を形成する工程と、
前記半導体基板の前記第１の主面側に、前記バンプ形成用電極および前記バイアホール形成用電極の双方に電気的に接続される給電膜を形成する工程と、
前記バンプ形成用電極または前記給電膜における前記バンプ形成用電極上の部分を露出させる開口を有するバンプ形成用マスキング材を、前記半導体基板の前記第１の主面側に形成する工程と、
前記バンプ形成用電極上または前記給電膜における前記バンプ形成用電極上の部分上にバンプ用金属材料を堆積させるように、前記給電膜に電流を流しながら前記バンプ形成用マスキング材を介して電気めっきを実施する、バンプめっき工程と、
前記バンプめっき工程の後、前記バンプ形成用マスキング材を除去する工程と、
前記バンプめっき工程の後、前記給電膜を除去する工程と
をさらに備える、請求項１ないし５のいずれかに記載の半導体装置の製造方法。 Forming a bump forming electrode on the first main surface side of the semiconductor substrate;
Forming a power supply film electrically connected to both the bump forming electrode and the via hole forming electrode on the first main surface side of the semiconductor substrate;
Forming a bump forming masking material having an opening exposing a portion of the bump forming electrode or the power feeding film on the bump forming electrode on the first main surface side of the semiconductor substrate;
Electroplating through the bump forming masking material while passing an electric current through the power supply film so that a bump metal material is deposited on the bump forming electrode or a portion of the power supply film on the bump forming electrode. A bump plating process,
After the bump plating step, removing the bump forming masking material;
The method for manufacturing a semiconductor device according to claim 1, further comprising a step of removing the power supply film after the bump plating step. 前記バイアホールめっき工程は、前記バンプめっき工程の後であって、前記バンプ形成用マスキング材を除去する工程の前に実施される、請求項６に記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 6, wherein the via-hole plating step is performed after the bump plating step and before the step of removing the bump forming masking material. 前記バイアホールめっき工程において、前記給電膜を通して、前記バイアホール形成用電極に電流が流される、請求項６または７に記載の半導体装置の製造方法。   8. The method of manufacturing a semiconductor device according to claim 6, wherein in the via hole plating step, a current is passed through the via hole forming electrode through the power supply film. 9. 請求項１ないし８のいずれかに記載の製造方法によって製造された、半導体装置。   A semiconductor device manufactured by the manufacturing method according to claim 1. 互いに対向する第１および第２の主面を有しかつ前記第１および第２の主面間を貫通する貫通穴が設けられた、半導体基板と、
前記貫通穴の前記第１の主面側の開口端を塞ぐように、前記半導体基板の前記第１の主面側に形成される、バイアホール形成用電極と、
前記貫通穴を充填するように前記バイアホール形成用電極上に堆積した金属材料によって形成された、バイアホール導体と
を備える、半導体装置。 A semiconductor substrate having first and second main surfaces opposed to each other and provided with a through hole penetrating between the first and second main surfaces;
A via hole forming electrode formed on the first main surface side of the semiconductor substrate so as to close an opening end of the through hole on the first main surface side;
A semiconductor device comprising: a via hole conductor formed of a metal material deposited on the via hole forming electrode so as to fill the through hole. 前記バイアホール導体は、前記貫通穴の深さ方向に積層された複数種類の金属材料層からなる積層構造を有し、前記複数種類の金属材料層は、半田食われを防止するための半田バリア層となる金属材料層と、前記半導体基板の前記第２の主面側の最外層を与えるように位置する、半田濡れ性の良好な金属材料層とを少なくとも備える、請求項１０に記載の半導体装置。   The via-hole conductor has a laminated structure composed of a plurality of types of metal material layers stacked in the depth direction of the through hole, and the plurality of types of metal material layers are solder barriers for preventing solder erosion. 11. The semiconductor according to claim 10, comprising at least a metal material layer to be a layer and a metal material layer with good solder wettability positioned so as to provide an outermost layer on the second main surface side of the semiconductor substrate. apparatus. 前記半導体基板の前記第２の主面側に前記バイアホール導体と導通するように形成された、金属膜をさらに備える、請求項１０に記載の半導体装置。   11. The semiconductor device according to claim 10, further comprising a metal film formed on the second main surface side of the semiconductor substrate so as to be electrically connected to the via hole conductor. 前記金属膜は、厚み方向に積層された複数種類の金属材料層からなる積層構造を有し、前記複数種類の金属材料層は、半田食われを防止するための半田バリア層となる金属材料層と、最外層を与えるように位置する、半田濡れ性の良好な金属材料層とを少なくとも備える、請求項１２に記載の半導体装置。   The metal film has a laminated structure composed of a plurality of types of metal material layers stacked in the thickness direction, and the plurality of types of metal material layers serve as solder barrier layers for preventing solder erosion. The semiconductor device according to claim 12, further comprising at least a metal material layer having good solder wettability, which is positioned so as to provide an outermost layer. 前記半導体基板の前記第１の主面側に形成された、バンプをさらに備える、請求項１０ないし１３のいずれかに記載の半導体装置。   The semiconductor device according to claim 10, further comprising a bump formed on the first main surface side of the semiconductor substrate.
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