JP6819318B2 - 半導体装置、半導体集積回路及び半導体装置の製造方法 - Google Patents

半導体装置、半導体集積回路及び半導体装置の製造方法 Download PDF

Info

Publication number
JP6819318B2
JP6819318B2 JP2017011549A JP2017011549A JP6819318B2 JP 6819318 B2 JP6819318 B2 JP 6819318B2 JP 2017011549 A JP2017011549 A JP 2017011549A JP 2017011549 A JP2017011549 A JP 2017011549A JP 6819318 B2 JP6819318 B2 JP 6819318B2
Authority
JP
Japan
Prior art keywords
base material
semiconductor
sic
semiconductor device
diamond
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017011549A
Other languages
English (en)
Other versions
JP2018120963A (ja
Inventor
優一 美濃浦
優一 美濃浦
岡本　直哉
直哉 岡本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2017011549A priority Critical patent/JP6819318B2/ja
Publication of JP2018120963A publication Critical patent/JP2018120963A/ja
Application granted granted Critical
Publication of JP6819318B2 publication Critical patent/JP6819318B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

本発明は、半導体装置、半導体集積回路及び半導体装置の製造方法に関するものである。
半導体装置は、半導体の特性上、高温になると動作が不安定となり、特性も変化するため、放熱をするための工夫がなされている。特に、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる半導体装置は、大電流が流れるため発熱量が大きく高温になりやすいことから、放熱は特に重要である。
このため、熱伝導率の高いダイヤモンドヒートスプレッダの一方の面に放熱のための金属製熱伝導体を接合し、他方の面に半導体素子を接合した構造の放熱構造を有する半導体装置が開示されている。
特許第４６５４３８９号公報 特開２０００−１０６４１３号公報 特開２０００−１７４１６６号公報
しかしながら、ダイヤモンドヒートスプレッダを形成しているダイヤモンドの熱膨張係数は約１．１×１０−６／℃であり、金属製熱伝導体を形成している銅の熱膨張係数は約１６．８×１０−６／℃であり、熱膨張係数が大きく異なっている。このため、半導体素子が発熱すると、ダイヤモンドヒートスプレッダと金属製熱伝導体とが接合されているものに、熱膨張係数の差による反りが生じ、この反りによりダイヤモンドヒートスプレッダの他方の面に接合されている半導体素子も反ってしまう。ダイヤモンドヒートスプレッダと金属製熱伝導体との熱膨張差は、高温になればなるほど大きくなるため、このような反りは、温度が高くなる程大きくなる。このため、このような反りが生じると、接合されている半導体素子にも反りによる歪みが生じ、半導体素子の特性が変化し所望の特性を得ることができなくなったり、更に反りが大きくなると、半導体素子が破壊等されてしまう場合がある。
よって、放熱構造を有する半導体装置において、発熱しても反りが生じにくく、信頼性の高い半導体装置が求められている。
本実施の形態の一観点によれば、ダイヤモンド基材と、前記ダイヤモンド基材の一方の面に、一方の面が接合された第１のＳｉＣ基材と、前記ダイヤモンド基材の他方の面に、一方の面が接合された第２のＳｉＣ基材と、前記第２のＳｉＣ基材の他方の面に接合された半導体素子と、を有し、前記第２のＳｉＣ基材は、前記ダイヤモンド基材及び前記第１のＳｉＣ基材よりも薄く、前記半導体素子は、基板に形成されたトランジスタであることを特徴とする。
開示の半導体装置によれば、放熱構造を有する半導体装置において、発熱しても反りが生じにくく、信頼性を高めることができる。
第１の実施の形態における半導体装置の構造図 第１の実施の形態における半導体装置の製造方法の工程図（１） 第１の実施の形態における半導体装置の製造方法の工程図（２） 第２の実施の形態における半導体装置の製造方法の工程図（１） 第２の実施の形態における半導体装置の製造方法の工程図（２） 第３の実施の形態における半導体装置の製造方法の工程図（１） 第３の実施の形態における半導体装置の製造方法の工程図（２） 第４の実施の形態における半導体装置の製造方法の工程図（１） 第４の実施の形態における半導体装置の製造方法の工程図（２） 第４の実施の形態における半導体装置の説明図 第５の実施の形態における半導体装置の製造方法の工程図（１） 第５の実施の形態における半導体装置の製造方法の工程図（２） 第６の実施の形態における半導体装置の説明図 第６の実施の形態における半導体装置の製造方法の工程図（１） 第６の実施の形態における半導体装置の製造方法の工程図（２） 第７の実施の形態における半導体集積回路の構造図 第７の実施の形態における半導体集積回路の変形例の構造図（１） 第７の実施の形態における半導体集積回路の変形例の構造図（２） 第７の実施の形態における半導体集積回路の変形例の構造図（３） 第７の実施の形態における半導体集積回路の変形例の構造図（４） 第７の実施の形態における半導体集積回路の変形例の構造図（５） 第７の実施の形態における半導体集積回路の変形例の構造図（６） 第８の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図 第８の実施の形態における電源装置の回路図 第８の実施の形態における高出力増幅器の構造図
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
〔第１の実施の形態〕
ところで、ダイヤモンドと銅とが接合されているものに、熱が加わると反りが生じるのは、ダイヤモンドと銅との熱膨張係数の差が大きいことと、ダイヤモンドの一方の面にのみ銅が接合されているからであると推察される。このため、発明者は、ダイヤモンドに接合される放熱部材として、ダイヤモンドと熱膨張係数が近く、熱伝導率が比較的高いＳｉＣを用い、更に、このＳｉＣをダイヤモンドの両面に接合することにより、反りの発生を抑制することができることに想到した。本実施の形態における半導体装置は、このように発明者が想到した内容に基づくものである。
（半導体装置）
次に、第１の実施の形態における半導体装置について図１に基づき説明する。本実施の形態における半導体装置は、図１に示されるように、ダイヤモンド基材１０の一方の面に第１のＳｉＣ基材２１が設けられており、他方の面に第２のＳｉＣ基材２２が設けられており、第２のＳｉＣ基材２２の上に、半導体素子５０が設けられている。具体的には、ダイヤモンド基材１０の一方の面１０ａに第１のＳｉＣ基材２１の一方の面２１ａが接合されており、他方の面１０ｂに第２のＳｉＣ基材２２の一方の面２２ａが接合されている。また、第２のＳｉＣ基材２２の他方の面２２ｂに半導体素子５０が接合されている。尚、半導体素子５０は、Ｓｉ、ＳｉＣ、ＧａＡｓ、ＧａＮ等の基板に形成されている。
第１のＳｉＣ基材２１及び第２のＳｉＣ基材２２を形成しているＳｉＣは、熱膨張係数が約４．４×１０−６／℃であり、ダイヤモンドの熱膨張係数の約１．１×１０−６／℃に比較的近く、熱伝導率も約４９０Ｗ／ｍ・Ｋと比較的高い。尚、ダイヤモンドの熱伝導率は、１０００〜２０００Ｗ／ｍ・Ｋである。
本実施の形態においては、半導体素子５０において生じた熱は、第２のＳｉＣ基材２２、ダイヤモンド基材１０、第１のＳｉＣ基材２１の順に伝わる。ＳｉＣとダイヤモンドとは熱膨張係数の差はあるが、この熱膨張係数の差は小さく、また、ダイヤモンド基材１０の両面に、各々同じ熱膨張係数の第１のＳｉＣ基材２１及び第２のＳｉＣ基材２２が接合されているため、発熱が生じても反りが生じにくい。即ち、ダイヤモンド基材１０の両面に形成されている第１のＳｉＣ基材２１及び第２のＳｉＣ基材２２は、同じ熱膨張係数であるため、同じ温度であれば熱膨張も同じであり、発熱しても反りが生じにくい。このため、半導体素子５０における反りの発生が抑制され、半導体装置の信頼性を高めることができる。
本実施の形態においては、図１に示される半導体装置の大きさは、約５ｍｍ×５ｍｍであり、ダイヤモンド基材１０の厚さは約３００μｍ、第１のＳｉＣ基材２１の厚さは約３００μｍ、第２のＳｉＣ基材２２の厚さは約１００μｍである。尚、発明者の検討の結果、基板面に平行な方向における熱伝導を高めるためには、ダイヤモンド基材１０の厚さは１００μｍ以上、２０００μｍ以下であることが好ましい。また、第１のＳｉＣ基材２１及び第２のＳｉＣ基材２２の厚さは、各々３０μｍ以上あれば、反りを抑制することが可能であることが知見として得られている。また、半導体素子５０における発熱を効率よくダイヤモンド基材１０に伝えるためには、第２のＳｉＣ基材２２は、第１のＳｉＣ基材２１及びダイヤモンド基材１０よりも薄い方が好ましい。よって、第１のＳｉＣ基材２１の厚さは、１００μｍ以上、２０００μｍ以下が好ましく、第２のＳｉＣ基材２２の厚さは、３０μｍ以上、１５０μｍ以下が好ましい。また、接合界面において良好な熱伝導を得るため、ダイヤモンド基材１０と第１のＳｉＣ基材２１との接合、及び、ダイヤモンド基材１０と第２のＳｉＣ基材２２との接合は、直接接合により接合されている。
尚、上部のダイヤモンドから伝わる熱をさらに横方向に伝えて、より広い面積に熱を広げた方が熱を放出しやすくなるため、第１のＳｉＣ基材２１はある程度厚い方が好ましい。厚くしすぎると熱容量の問題が生じる可能性もあるが、第１のＳｉＣ基材２１は発熱源から垂直方向に十分に離れており、さらに第１のＳｉＣ基材２１に熱が伝わる時点では熱が十分に横方向に拡げられているので、第１のＳｉＣ基材２１を厚くすることによる熱容量の問題はそれほど大きくないとみられる。
（半導体装置の製造方法）
次に、第１の実施の形態における半導体装置の製造方法について説明する。
最初に、図２（ａ）に示すように、ダイヤモンド基材１０及び第１のＳｉＣ基材２１を準備する。
ダイヤモンド基材１０は、第１のＳｉＣ基材２１と接合される一方の面１０ａを研磨し、表面粗さが１ｎｍ以下になるまで平坦化する。尚、ダイヤモンド基材１０は、高圧合成ダイヤモンド、ＣＶＤ（Chemical Vapor Deposition）合成ダイヤモンド、天然ダイヤモンド等を用いることができる。ダイヤモンド基材１０は、研磨の容易さの観点から単結晶であることが好ましく、ダイヤモンド基材１０における表面の面方位は（１００）面であることが好ましい。また、ダイヤモンド基材１０における横方向への熱伝導の効果を高めるため、ある程度厚いものを用いることが好ましく、厚さは、例えば、約３００μｍである。
第１のＳｉＣ基材２１は、ダイヤモンド基材１０と接合される一方の面２１ａを研磨し、表面粗さが１ｎｍ以下になるまで平坦化する。尚、第１のＳｉＣ基材２１は、単結晶の方が容易に研磨することができるため好ましいが、多結晶であってもよい。また、導電性はあってもなくてもよく、第１のＳｉＣ基材２１の厚さは、例えば、約３００μｍである。
次に、図２（ｂ）に示すように、ダイヤモンド基材１０の一方の面１０ａと第１のＳｉＣ基材２１の一方の面２１ａとを接合する。ダイヤモンド基材１０と第１のＳｉＣ基材２１との接合は、界面における熱抵抗を抑制するため、接着材料を用いることなく直接接合が好ましい。直接接合の方法としては、例えば、表面活性化接合（ＳＡＢ：Surface Activating Bonding）を用いることができる。この方法は、高真空中において、ダイヤモンド基材１０の一方の面１０ａ及び第１のＳｉＣ基材２１の一方の面２１ａに、希ガスビーム（例えばＡｒビーム）を照射し、表面の汚染層や酸化層を除去することで表面にダングリングボンドを生成させて活性化させる。これにより活性化した面同士を密着させて接合する方法である。この方法では、ダイヤモンド基材１０及び第１のＳｉＣ基材２１におけるダングリングボンド同志が接合され結合が生じるため、界面における熱抵抗を極めて低くすることができる。
次に、図２（ｃ）に示すように、ダイヤモンド基材１０の他方の面１０ｂと第２のＳｉＣ基材２２の一方の面２２ａとを接合する。具体的には、ダイヤモンド基材１０の他方の面１０ｂを研磨し、表面粗さ１ｎｍ以下にする。この後、第２のＳｉＣ基材２２の一方の面２２ａを研磨し、表面粗さを１ｎｍ以下にする。第２のＳｉＣ基材２２は、研磨の容易さの観点から単結晶のものが好ましいが、多結晶であってもよい。尚、第２のＳｉＣ基材２２は、他方の面２２ｂに半導体素子５０が接合されるため、寄生容量が形成されることを考慮し、半絶縁性であることが好ましい。この後、ダイヤモンド基材１０の他方の面１０ｂと第２のＳｉＣ基材２２の一方の面２２ａとを表面活性化接合等による直接接合により接合する。
次に、図３（ａ）に示すように、第１のＳｉＣ基材２１、ダイヤモンド基材１０、第２のＳｉＣ基材２２が接合されたものを第２のＳｉＣ基材２２を他方の面２２ｂより薄化する。この第２のＳｉＣ基材２２の薄化は必須ではないが、半導体素子５０において生じた熱の放熱性の観点からは、第２のＳｉＣ基材２２の厚さは薄い方がよい。尚、第２のＳｉＣ基材２２を薄くしすぎるとダイヤモンド基材１０と第１のＳｉＣ基材２１との間における熱膨張係数の差に起因した反りが生じやすくなる。このため、第２のＳｉＣ基材２２の厚さは、３０μｍ以上、１５０μｍ以下が好ましく、例えば、約１００μｍとなるように形成する。
次に、図３（ｂ）に示すように、第２のＳｉＣ基材２２の他方の面２２ｂの上に半導体素子５０を接合する。第２のＳｉＣ基材２２の他方の面２２ｂと半導体素子５０との接合は、可能であれば接着材料を用いることのない表面活性化接合等の直接接合が好ましいが、技術的に困難な場合にはＡｇペースト等を用いた接合方法であってもよい。半導体素子５０としては、例えば、Ｓｉ基板、ＳｉＣ基板、ＧａＡｓ基板等を用いたパワー半導体デバイスが挙げられる。
〔第２の実施の形態〕
次に、第２の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、第１の実施の形態において、第２のＳｉＣ基材２２の他方の面２２ｂに接合される半導体素子がＳｉＣ基板の上に作製されたＧａＮ−ＨＥＭＴである半導体装置である。本実施の形態における半導体装置の製造方法について、図４及び図５に基づき説明する。
最初に、図４（ａ）に示すように、基板１１０の表面に、窒化物半導体層をエピタキシャル成長させることにより、不図示の核形成層、バッファ層、電子走行層１２１、電子供給層１２２等を形成する。これにより、電子走行層１２１において、電子走行層１２１と電子供給層１２２との界面近傍には、２ＤＥＧ１２１ａが生成される。窒化物半導体層は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属気相成長）法によるエピタキシャル成長により形成する。尚、これらの窒化物半導体層は、ＭＯＣＶＤに代えて、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシー）法により形成してもよい。また、図示はしないが、電子供給層１２２の上にＧａＮ等によりキャップ層を形成してもよい。尚、本願においては、電子走行層１２１を第１の半導体層と記載し、電子供給層１２２を第２の半導体層と記載する場合がある。
基板１１０は、例えば、サファイア基板、Ｓｉ基板、ＳｉＣ基板、ＧａＮ基板を用いることができる。本実施の形態では、基板１１０には、４Ｈまたは６Ｈの単結晶のＳｉＣ基板であって、半絶縁性のものが用いられている。不図示の核形成層は、膜厚が約１００ｎｍのＡｌＮにより形成されており、不図示のバッファ層は、膜厚が約１００ｎｍのＡｌＧａＮにより形成されている。
電子走行層１２１は、膜厚が約２００ｎｍのｉ−ＧａＮにより形成されている。電子供給層１２２は、膜厚が約４０ｎｍのＡｌＧａＮにより形成されており、ＡｌＸＧａ１−ＸＮと表わした場合に、Ｘの値が０．１〜０．３になるように形成されている。電子供給層１２２は、不純物元素がドープされていないｉ−ＡｌＧａＮであっても、ｎ型となる不純物元素がドープされているｎ−ＡｌＧａＮであってもよい。本実施の形態においては、電子供給層１２２は、ｎ−Ａｌ０．２Ｇａ０．８Ｎにより形成されている。尚、電子供給層１２２は、ＩｎＡｌＮやＩｎＡｌＧａＮにより形成してもよい。
これら窒化物半導体層をＭＯＣＶＤにより成膜する際には、Ａｌの原料ガスにはＴＭＡ（トリメチルアルミニウム）が用いられ、Ｇａの原料ガスにはＴＭＧ（トリメチルガリウム）が用いられ、Ｎの原料ガスにはＮＨ３（アンモニア）が用いられる。また、ＩｎＡｌＮやＩｎＡｌＧａＮを成膜する際には、Ｉｎの原料ガスにはＴＭＩ（トリメチルインジウム）が用いられる。尚、これらの原料ガスは、水素（Ｈ２）をキャリアガスとしてＭＯＣＶＤ装置の反応炉に供給される。また、これらの窒化物半導体層を形成する際に、反応炉内に供給されるアンモニアガスは、１００ｓｃｃｍ〜１００００ｓｃｃｍの流量であり、窒化物半導体層を形成する際の成長圧力、即ち、反応炉内の圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒである。また、成膜の際の基板温度は１０００℃〜１２００℃である。
電子供給層１２２を形成する際には、原料ガスとしてＴＭＧとＴＭＡとＮＨ３の混合ガスとともに、Ｓｉの原料ガスとしてＳｉＨ４等を併せて供給すると、電子供給層１２２には、ｎ型となる不純物元素としてＳｉをドープすることができる。この場合におけるドープされるＳｉの濃度は、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３、例えば、５×１０１８ｃｍ−３である。
次に、図４（ｂ）に示すように、電子供給層１２２の上に、ソース電極１４２、ドレイン電極１４３及びゲート電極１４１を形成する。具体的には、電子供給層１２２の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極１４２及びドレイン電極１４３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ｔｉ／Ａｌにより形成される金属積層膜を真空蒸着により成膜した後、有機溶剤に浸漬させることにより、レジストパターンの上に形成されている金属積層膜をレジストパターンとともにリフトオフにより除去する。これにより、残存している金属積層膜によりソース電極１４２及びドレイン電極１４３が形成される。尚、Ｔｉ／Ａｌにより形成される金属積層膜は、電子供給層１２２の上に、膜厚が約２０ｎｍのＴｉ膜、膜厚が約２００ｎｍのＡｌ膜の順に形成する。この後、例えば、窒素雰囲気中において、約５５０℃の温度で熱処理することにより、電子供給層１２２とソース電極１４２及びドレイン電極１４３をオーミックコンタクトさせる。
この後、電子供給層１２２、ソース電極１４２及びドレイン電極１４３の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極１４１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、Ｎｉ／Ａｕにより形成される金属積層膜を真空蒸着により成膜した後、有機溶剤に浸漬させることにより、レジストパターンの上に形成されている金属積層膜をレジストパターンとともにリフトオフにより除去する。これにより、残存している金属積層膜によりゲート電極１４１が形成される。尚、Ｎｉ／Ａｕにより形成される金属積層膜は、電子供給層１２２の上に、Ｎｉ膜、Ａｕ膜の順に形成する。
次に、図４（ｃ）に示すように、基板１１０を裏面から厚さ３０μｍ以上、１５０μｍ以下になるまで研磨等により薄化し、表面粗さ１ｎｍ以下にする。これにより、半導体素子１５０が作製される。
次に、図５（ａ）に示すように、第１のＳｉＣ基材２１、ダイヤモンド基材１０、第２のＳｉＣ基材２２が接合されたものを作製し、この後、図５（ｂ）に示すように、第２のＳｉＣ基材２２の他方の面２２ｂの上に半導体素子１５０を接合する。図５（ａ）に示される第１のＳｉＣ基材２１、ダイヤモンド基材１０、第２のＳｉＣ基材２２が接合されたものは、第１の実施の形態における図３（ａ）に示されるものと同じものであり、第１の実施の形態と同様に方法により作製することができる。本実施の形態においては、第２のＳｉＣ基材２２の他方の面２２ｂと半導体素子１５０の基板１１０の裏面との接合は、基板１１０がＳｉＣ等により形成されている場合には、表面活性化接合等の接着材料を介さない直接接合により行うことができる。
以上の工程により、本実施の形態における半導体装置を作製することができる。
尚、上記以外の内容については、第１の実施の形態と同様である。また、本実施の形態は、ＧａＮ−ＨＥＭＴ以外の半導体素子にも適用可能である。
〔第３の実施の形態〕
次に、第３の実施の形態における半導体装置について図６及び図７に基づき説明する。本実施の形態は、第１の実施の形態における半導体装置と同様の構造の半導体装置の製造方法である。
最初に、図６（ａ）に示すように、ダイヤモンド基材１０及び第１のＳｉＣ基材２１を準備し、図６（ｂ）に示すように、ダイヤモンド基材１０の一方の面１０ａと第１のＳｉＣ基材２１の一方の面２１ａとを接合する。
次に、図６（ｃ）に示すように、半導体素子５０の裏面と第２のＳｉＣ基材２２の他方の面２２ｂとを接合する。この際、半導体素子５０の裏面と第２のＳｉＣ基材２２の他方の面２２ｂとは、可能であれば接着材料を用いることのない表面活性化接合等の直接接合が好ましい。半導体素子５０の裏面がＳｉ、ＳｉＣ、ＧａＡｓ、ＧａＮ等であれば、第２のＳｉＣ基材２２の他方の面２２ｂと、表面活性化接合により接合することが可能である。また、半導体素子５０の裏面に第２のＳｉＣ基材２２の他方の面２２ｂを接合した後、第２のＳｉＣ基材２２を一方の面２２ａより研磨等により薄化してもよい。
次に、図７に示されるように、他方の面２２ｂに半導体素子５０が接合されている第２のＳｉＣ基材２２の一方の面２２ａと、一方の面１０ａに第１のＳｉＣ基材２１とが接合されているダイヤモンド基材１０の他方の面１０ｂとを接合する。第２のＳｉＣ基材２２の一方の面２２ａとダイヤモンド基材１０の他方の面１０ｂとの接合は、表面活性化接合等の直接接合により接合する。
尚、上記以外の内容については、第１の実施の形態と同様である。
〔第４の実施の形態〕
次に、第４の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、第２のＳｉＣ基材２２の他方の面２２ｂにＧａＮ−ＨＥＭＴが形成されている第２のＳｉＣ基材２２の一方の面２２ａをダイヤモンド基材１０の他方の面１０ｂに接合したものである。本実施の形態における半導体装置の製造方法について、図８及び図９に基づき説明する。
最初に、図８（ａ）に示すように、第２のＳｉＣ基材２２の他方の面２２ｂの上に、窒化物半導体層をエピタキシャル成長させることにより、不図示の核形成層、バッファ層、電子走行層１２１、電子供給層１２２等を形成する。これにより、電子走行層１２１において、電子走行層１２１と電子供給層１２２との界面近傍には、２ＤＥＧ１２１ａが生成される。
次に、図８（ｂ）に示すように、電子供給層１２２の上に、ソース電極１４２、ドレイン電極１４３及びゲート電極１４１を形成する。これにより、第２のＳｉＣ基材２２の他方の面２２ｂに、半導体素子となるＧａＮ−ＨＥＭＴ（トランジスタ）が形成される。
次に、図８（ｃ）に示すように、第２のＳｉＣ基材２２を一方の面２２ａより厚さ３０μｍ以上、１５０μｍ以下になるまで研磨等により薄化し、表面粗さ１ｎｍ以下にする。これにより、半導体素子１５１が作製される。尚、本実施の形態における半導体素子１５１は、第２の実施の形態における半導体素子１５０の基板１１０に第２のＳｉＣ基材２２を用いたものである。
次に、図９（ａ）に示すように、第１のＳｉＣ基材２１とダイヤモンド基材１０とが接合されたものを作製し、図９（ｂ）に示すように、ダイヤモンド基材１０の他方の面１０ｂに、第２のＳｉＣ基材２２の一方の面２２ａを接合する。図９（ａ）に示される第１のＳｉＣ基材２１にダイヤモンド基材１０が接合されたものは、第３の実施の形態における図６（ｂ）に示されるものと同じものであり、第３の実施の形態と同様に方法により作製することができる。本実施の形態においては、ダイヤモンド基材１０の他方の面１０ｂに、半導体素子１５１の第２のＳｉＣ基材２２の一方の面２２ａを表面活性化接合等の接着材料を介さない直接接合により接合することができる。以上の工程により、本実施の形態における半導体装置を作製することができる。
本実施の形態においては、ダイヤモンド基材１０の一方の面１０ａに第１のＳｉＣ基材２１が接合され、他方の面１０ｂに第２のＳｉＣ基材２２が接合されているため、第１の実施の形態と同様に、反りを抑制することができる。
また、ダイヤモンド基材１０は、面積が広くなると極めて高価になる。このため、図１０に示すように、ダイヤモンド基材１０は、第１のＳｉＣ基材２１よりも小さい方が好ましい。第２のＳｉＣ基材２２は、反りを抑制するために設けられているため、図１０（ａ）に示すように、ダイヤモンド基材１０の大きさと略同じであることが好ましい。しかしながら、第２のＳｉＣ基材２２を含む半導体素子１５１も大きくなるとコストアップにつながるため、図１０（ｂ）に示すように、第２のＳｉＣ基材２２は、ダイヤモンド基材１０よりも小さくてもよい。尚、第２のＳｉＣ基材２２はある程度薄い方が好ましいことから、ダイヤモンド基材１０よりも大きいと、破損の原因となりやすい。このため、第２のＳｉＣ基材２２は、ダイヤモンド基材１０と略同じか、または、小さく形成されている。上記のような、第１のＳｉＣ基材２１、ダイヤモンド基材１０、第２のＳｉＣ基材２２の大きさの関係については、第１の実施の形態から第３の実施の形態についても同様である。
尚、上記以外の内容については、第１または第２の実施の形態と同様である。また、本実施の形態は、ＧａＮ−ＨＥＭＴ以外の半導体素子にも適用可能である。
〔第５の実施の形態〕
次に、第５の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、第２のＳｉＣ基材２２の他方の面２２ｂに直接半導体層を形成した半導体装置である。本実施の形態における半導体装置の製造方法について図１１及び図１２に基づき説明する。
最初に、図１１（ａ）に示すように、ダイヤモンド基材１０及び第１のＳｉＣ基材２１を準備し、図１１（ｂ）に示すように、ダイヤモンド基材１０の一方の面１０ａと第１のＳｉＣ基材２１の一方の面２１ａとを接合する。
次に、図１１（ｃ）に示すように、ダイヤモンド基材１０の他方の面１０ｂと第２のＳｉＣ基材２２の一方の面２２ａとを接合する。
次に、図１２（ａ）に示すように、第１のＳｉＣ基材２１、ダイヤモンド基材１０、第２のＳｉＣ基材２２が接合されたものの第２のＳｉＣ基材２２を他方の面２２ｂより薄化する。
次に、図１２（ｂ）に示すように、第２のＳｉＣ基材２２の他方の面２２ｂに、窒化物半導体層をエピタキシャル成長させることにより、不図示の核形成層、バッファ層、電子走行層１２１、電子供給層１２２等を形成する。これにより、電子走行層１２１において、電子走行層１２１と電子供給層１２２との界面近傍には、２ＤＥＧ１２１ａが生成される。
次に、図１２（ｃ）に示すように、電子供給層１２２の上に、ソース電極１４２、ドレイン電極１４３及びゲート電極１４１を形成する。これにより、第２のＳｉＣ基材２２の他方の面２２ｂに、半導体素子となるＧａＮ−ＨＥＭＴ（トランジスタ）が形成される。
以上の工程により、本実施の形態における半導体装置を作製することができる。
尚、上記以外の内容については、第４の実施の形態等と同様である。また、本実施の形態は、ＧａＮ−ＨＥＭＴ以外の半導体素子にも適用可能である。
〔第６の実施の形態〕
次に、第６の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図１３に示されるように、第１のＳｉＣ基材２１の他方の面２１ｂに、凸部２２１と凹部２２２による凹凸を形成したものである。本実施の形態における半導体装置においては、図１３（ａ）に示されるように、第１のＳｉＣ基材２１の他方の面２１ｂに設けられた凹凸の凸部２２１が空冷用のフィン構造となり冷却効率を高めることができる。また、図１３（ｂ）に示すように、第１のＳｉＣ基材２１の他方の面２１ｂに形成されている凹凸の凸部２２１の上面に、金属等により形成された放熱板１６０を接合する。これにより、放熱板１６０により覆われた凹部２２２により液冷用のマイクロチャネルを形成することができる。このように放熱板１６０により覆われた凹部２２２により形成されたマイクロチャネルに冷媒等を流すことにより、冷却効率を高めることができる。
次に、本実施の形態における半導体装置の製造方法について、図１４及び図１５に基づき説明する。
最初に、図１４（ａ）に示すように、第２のＳｉＣ基材２２の他方の面２２ｂの上に、窒化物半導体層をエピタキシャル成長させることにより、不図示の核形成層、バッファ層、電子走行層１２１、電子供給層１２２等を形成する。これにより、電子走行層１２１において、電子走行層１２１と電子供給層１２２との界面近傍には、２ＤＥＧ１２１ａが生成される。
次に、図１４（ｂ）に示すように、電子供給層１２２の上に、ソース電極１４２、ドレイン電極１４３及びゲート電極１４１を形成する。これにより、第２のＳｉＣ基材２２の他方の面２２ｂに、半導体素子となるＧａＮ−ＨＥＭＴ（トランジスタ）が形成される。
次に、図１４（ｃ）に示すように、第２のＳｉＣ基材２２を一方の面２２ａより厚さ３０μｍ以上、１５０μｍ以下になるまで研磨等により薄化し、表面粗さ１ｎｍ以下にする。これにより、半導体素子１５１が作製される。尚、本実施の形態における半導体素子１５１は、第２の実施の形態における半導体素子１５０の基板１１０に第２のＳｉＣ基材２２を用いたものである。
次に、図１５（ａ）に示すように、第１のＳｉＣ基材２１にダイヤモンド基材１０が接合されたものを作製し、図１５（ｂ）に示すように、第１のＳｉＣ基材２１の他方の面２１ｂに、凸部２２１と凹部２２２を有する凹凸を形成する。この凹凸は、第１のＳｉＣ基材２１の他方の面２１ｂにフォトレジストを塗布し、露光装置による露光、現像を行うことにより、凹部２２２が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、ＳＦ６とＯ２の混合ガスを用いたドライエッチングにより、レジストパターンの開口における第１のＳｉＣ基材２１を他方の面２１ｂより一部を除去し、凹部２２２を形成する。これにより、第１のＳｉＣ基材２１を他方の面２１ｂには、エッチングにより形成された凹部２２２とエッチングされなかった凸部２２１とによる凹凸が形成される。この後、不図示のレジストパターンは、有機溶剤等により除去する。
次に、図１５（ｃ）に示すように、ダイヤモンド基材１０の他方の面１０ｂに、半導体素子１５１の第２のＳｉＣ基材２２の一方の面２２ａを直接接合により接合する。これにより、図１３（ａ）に示す構造の半導体装置を作製することができる。更に、第１のＳｉＣ基材２１の他方の面２１ｂの凸部２２１の上面に、放熱板１６０を接合することにより、図１３（ｂ）に示す構造の半導体装置を作製することができる。以上の工程により、本実施の形態における半導体装置を作製することができる。
尚、上記以外の内容については、第４の実施の形態と同様である。また、本実施の形態は、第２の実施の形態等にも適用可能であり、更には、ＧａＮ−ＨＥＭＴ以外の半導体素子にも適用可能である。
〔第７の実施の形態〕
次に、第７の実施の形態について説明する。本実施の形態は、第１の実施の形態から第６の実施の形態における半導体装置を用いたＭＭＩＣ（monolithic microwave integrated circuit：モノリシックマイクロ波集積回路）である。ＭＭＩＣとは、高周波回路を形成するトランジスタ等の能動素子と、伝送線路、抵抗、コンデンサ等の受動素子とを一体化したマイクロ波集積回路を一種類の半導体基板の上に形成した構造のものである。
本実施の形態においては、第４の実施の形態における半導体装置を例に説明するが、第１〜第３、第５の実施の形態における半導体装置においても、同様に適用可能である。
本実施の形態における半導体集積回路は、図１６に示すように、半導体素子の電子供給層１２２の上に、絶縁膜２４０が形成されており、この絶縁膜２４０の上に、整合回路を形成する抵抗３１１及びコンデンサ３２１が形成されている。第２のＳｉＣ基材２２及びダイヤモンド基材１０は、第１のＳｉＣ基材２１よりも小さく形成されており、第１のＳｉＣ基材２１の一方の面２１ａにおいてダイヤモンド基材１０が接合されていない領域には電極端子３３１、３３２が形成されている。尚、電極端子３３１、３３２は、接地電位等に接続されている。

本実施の形態においては、電子供給層１２２の上に形成された一方の電極端子２４１は、抵抗３１１の不図示の一方の端子に、ボンディングワイヤ３４１により接続されている。抵抗３１１の不図示の他方の端子は、第１のＳｉＣ基材２１の一方の面２１ａに形成された電極端子３３１とボンディングワイヤ３４２により接続されている。また、電子供給層１２２の上に形成された他方の電極端子２４２は、コンデンサ３２１の一方の電極３２１ａにボンディングワイヤ３４３により接続されている。コンデンサ３２１の他方の電極３２１ｂは、第１のＳｉＣ基材２１の一方の面２１ａに形成された電極端子３３２とボンディングワイヤ３４４により接続されている。尚、本実施の形態においては、一方の電極端子２４１、他方の電極端子２４２は、半導体素子のソース電極１４２またはドレイン電極１４３等に接続されている。
また、本実施の形態は、図１７に示されるように、第２のＳｉＣ基材２２をダイヤモンド基材１０よりも小さく形成したものであってもよい。これにより、ダイヤモンド基材１０の他方の面１０ｂの第２のＳｉＣ基材２２が接合されていない領域に、抵抗３１１及びコンデンサ３２１を形成することができる。また、抵抗３１１及びコンデンサ３２１と、ダイヤモンド基材１０との間には絶縁層を設けてもよい。絶縁層には、例えば、ＳｉＯ２、ＳｉＮ、ＡｌＮ、Ａｌ２Ｏ３等を用いることができる。図１７に示す構造の半導体集積回路では、半導体素子を小さくすることができるため、半導体集積回路を低コストで製造することができる。
また、本実施の形態は、図１８に示されるように、ダイヤモンド基材１０も小さく形成したものであってもよい。これにより、第１のＳｉＣ基材２１の一方の面２１ａのダイヤモンド基材１０が接合されていない領域に、抵抗３１１及びコンデンサ３２１を形成することができる。また、抵抗３１１及びコンデンサ３２１と、第１のＳｉＣ基材２１との間には絶縁層を設けてもよい。図１８に示す構造の半導体集積回路では、図１７に示す構造の半導体集積回路と比べると、コストのかかるダイヤモンド基材１０の大きさを小さくできるため、低コストにすることができる。尚、もっとも発熱するのはトランジスタの部分であるため、図１８に示す構造であっても放熱的には問題はない。
また、本実施の形態は、図１９に示されるように、整合回路を形成する抵抗３１１等を第１の半導体チップ３１０に形成し、コンデンサ３２１等を第２の半導体チップ３２０に形成したものであってもよい。第１の半導体チップ３１０はＳｉ基板３１２により形成されており、Ｓｉ基板３１２の一方の面３１２ａには、抵抗３１１及び電極端子３１３が形成されており、電極端子３１３は、Ｓｉ基板３１２を貫通する貫通電極３１４と接続されている。第１の半導体チップ３１０は、Ｓｉ基板３１２の他方の面３１２ｂにおいて、第１のＳｉＣ基材２１の一方の面２１ａとＡｕＳｎ等の低熱抵抗接着剤３１５により張り付けられている。尚、抵抗３１１の不図示の他方の端子は、Ｓｉ基板３１２の一方の面３１２ａに形成された電極端子３１３とボンディングワイヤ３４５により接続されている。
また、第２の半導体チップ３２０はＳｉ基板３２２により形成されており、Ｓｉ基板３２２の一方の面３２２ａには、コンデンサ３２１及び電極端子３２３が形成されており、電極端子３２３は、Ｓｉ基板３２２を貫通する貫通電極３２４と接続されている。第２の半導体チップ３２０は、Ｓｉ基板３２２の他方の面３２２ｂにおいて、第１のＳｉＣ基材２１の一方の面２１ａとＡｕＳｎ等の低熱抵抗接着剤３２５により張り付けられている。尚、コンデンサ３２１の他方の電極３２１ｂは、Ｓｉ基板３２２の一方の面３１２ａに形成された電極端子３２３とボンディングワイヤ３４６により接続されている。尚、抵抗３１１とＳｉ基板３２２との間や、コンデンサ３２１とＳｉ基板３２２との間には絶縁層を設けてもよい。図１９に示す構造の場合では、発熱の影響が大きいのは通常トランジスタ部分なので、ダイヤモンド基材１０はトランジスタの部分にさえあればよい。ダイヤモンド基材１０及びＧａＮ系チップのサイズを小さくできるためコスト面で有利である。
また、本実施の形態は、図２０に示されるように、ダイヤモンド基材１０よりも、第２のＳｉＣ基材２２が小さい半導体集積回路であってもよい。尚、抵抗３１１とＳｉ基板３２２との間や、コンデンサ３２１とＳｉ基板３２２との間には絶縁層を設けてもよい。図２０に示す構造は、図１９に示す構造よりも、トランジスタ下部のダイヤモンド基材１０を大きくした構造のものである。熱を横方向に逃がす効果が高まるので、図１９に示す構造の場合よりも、放熱効果が高い。
また、本実施の形態は、図２１に示されるように、第１のＳｉＣ基材２１をダイヤモンド基材１０及び第２のＳｉＣ基材２２と同じ大きさで形成し、金属材料により形成された放熱板３５０に張り付けたものであってもよい。具体的には、第１のＳｉＣ基材２１の他方の面２１ｂは金属材料により形成された放熱板３５０の一方の面３５０ａに、ＡｕＳｎ等の低熱抵抗接着剤３５１により張り付けられている。また、第１の半導体チップ３１０は、Ｓｉ基板３１２の他方の面３１２ｂが、放熱板３５０の一方の面３５０ａに、ＡｕＳｎ等の低熱抵抗接着剤３５２により張り付けられている。第２の半導体チップ３２０は、Ｓｉ基板３２２の他方の面３２２ｂが、放熱板３５０の一方の面３５０ａに、ＡｕＳｎ等の低熱抵抗接着剤３５３により張り付けられている。尚、Ｓｉ基板３１２の他方の面３１２ｂでは、貫通電極３１４と低熱抵抗接着剤３５２とが接続されており、Ｓｉ基板３２２の他方の面３２２ｂでは、貫通電極３２４と低熱抵抗接着剤３５３とが接続されている。
また、抵抗３１１とＳｉ基板３２２との間や、コンデンサ３２１とＳｉ基板３２２との間には絶縁層を設けてもよい。図２１に示す構造の場合では、発熱の影響が大きいのは通常トランジスタ部分なので、ダイヤモンド基材１０はトランジスタの部分にさえあればよい。よって、ダイヤモンド基材１０及びＧａＮ系チップのサイズを小さくできるためコスト面で有利である。尚、低熱抵抗接着剤３５１〜３５３は繋がっていてもよい。即ち、低熱抵抗接着剤３５１は、低熱抵抗接着剤３５２および低熱抵抗接着剤３５３と接していてもかまわない。接していることによって低熱抵抗接着剤３５１から低熱抵抗接着剤３５２や低熱抵抗接着剤３５３に熱が伝達されるため、放熱の効果が高まることがある。
また、本実施の形態は、図２２に示されるように、第１のＳｉＣ基材２１、ダイヤモンド基材１０、第２のＳｉＣ基材２２、電子走行層１２１、電子供給層１２２、絶縁膜２４０を貫通する貫通電極３６１、３６２を形成したものであってもよい。具体的に、この半導体集積回路は、電子供給層１２２の上に形成された絶縁膜２４０の上に、抵抗３１１及びコンデンサ３２１が形成されている。また、絶縁膜２４０が形成されている側に、電極端子３６３が形成されており、電極端子３６３は、抵抗３１１の不図示の他方の端子とボンディングワイヤ３４７により接続されている。また、絶縁膜２４０が形成されている側には、電極端子３６４が形成されており、電極端子３６４は、コンデンサ３２１の他方の電極３２１ｂとボンディングワイヤ３４８により接続されている。
尚、第１のＳｉＣ基材２１の他方の面２１ｂには、放熱板３５０の一方の面３５０ａが、ＡｕＳｎ等の低熱抵抗接着剤３５４により張り付けられている。絶縁膜２４０が形成されている側においては、電極端子３６３は貫通電極３６１と接続されており、電極端子３６４は貫通電極３６２と接続されている。また、第１のＳｉＣ基材２１の他方の面２１ｂにおいては、貫通電極３６１及び貫通電極３６２は、低熱抵抗接着剤３５４と接続されている。第１のＳｉＣ基材２１／ダイヤモンド基材１０／第２のＳｉＣ基材２２を含むものに十分な厚みがない場合には、図２２に示す構造の場合のように、厚みのある基板となる放熱板３５０に接着した方が実装が容易になる。
〔第８の実施の形態〕
次に、第８の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
本実施の形態における半導体デバイスは、第１から第６の実施の形態における半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図２３に基づき説明する。尚、図２３は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第６の実施の形態に示されているものとは、異なっている。
最初に、第１から第６の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴ等の半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１から第６の実施の形態におけるいずれかの半導体装置に相当するものである。
次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドであり、第１から第６の実施の形態における半導体装置のゲート電極１４１と接続されている。また、ソース電極４１２はソース電極パッドであり、第１から第６の実施の形態における半導体装置のソース電極１４２と接続されている。また、ドレイン電極４１３はドレイン電極パッドであり、第１から第６の実施の形態における半導体装置のドレイン電極１４３と接続されている。
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴ等のディスクリートパッケージされている半導体デバイスを作製することができる。
次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第１から第６の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。
最初に、図２４に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図２４に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図２４に示す例では３つ）４６８を備えている。図２４に示す例では、第１から第６の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。
次に、図２５に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図２５に示す例では、パワーアンプ４７３は、第１から第６の実施の形態における半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図２５に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
上記の説明に関し、更に以下の付記を開示する。
（付記１）
ダイヤモンド基材と、
前記ダイヤモンド基材の一方の面に、一方の面が接合された第１のＳｉＣ基材と、
前記ダイヤモンド基材の他方の面に、一方の面が接合された第２のＳｉＣ基材と、
前記第２のＳｉＣ基材の他方の面に接合された半導体素子と、
を有し、
前記半導体素子は、基板に形成されたトランジスタであることを特徴とする半導体装置。
（付記２）
前記基板は、Ｓｉ、ＳｉＣ、ＧａＡｓ、ＧａＮのいずれかを含む材料により形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記基板は、ＳｉＣにより形成されていることを特徴とする付記１に記載の半導体装置。
（付記４）
ダイヤモンド基材と、
前記ダイヤモンド基材の一方の面に、一方の面が接合された第１のＳｉＣ基材と、
前記ダイヤモンド基材の他方の面に、一方の面が接合された第２のＳｉＣ基材と、
を有し、
前記第２のＳｉＣ基材の他方の面には、半導体素子が設けられていることを特徴とする半導体装置。
（付記５）
前記半導体素子は、
前記基板の上に化合物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に化合物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成されたゲート電極、ソース電極及びドレイン電極と、
を有するものであることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記６）
前記半導体素子は、
前記第２のＳｉＣ基材の他方の面に化合物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に化合物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成されたゲート電極、ソース電極及びドレイン電極と、
を有するものであることを特徴とする付記４に記載の半導体装置。
（付記７）
前記第２のＳｉＣ基材は、前記ダイヤモンド基材及び前記第１のＳｉＣ基材よりも薄く形成されていることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）
前記ダイヤモンド基材の厚さは、１００μｍ以上であって、
前記第１のＳｉＣ基材の厚さは、３０μｍ以上、１５０μｍ以下であって、
前記第２のＳｉＣ基材の厚さは、１００μｍ以上であることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
前記ダイヤモンド基材、前記第１のＳｉＣ基材及び前記第２のＳｉＣ基材は、全て単結晶であることを特徴とする付記１から８のいずれかに記載の半導体装置。
（付記１０）
前記第１のＳｉＣ基材は、前記ダイヤモンド基材よりも大きいことを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１１）
前記第２のＳｉＣ基材は、前記ダイヤモンド基材よりも小さいことを特徴とする付記１から１０のいずれかに記載の半導体装置。
（付記１２）
前記第１のＳｉＣ基材の他方の面には、凸部と凹部を有する凹凸が設けられていることを特徴とする付記１から１１のいずれかに記載の半導体装置。
（付記１３）
前記第１のＳｉＣ基材の他方の面には、金属材料により形成された放熱板が接合されていることを特徴とする付記１から１２のいずれかに記載の半導体装置。
（付記１４）
前記第１のＳｉＣ基材の他方の面には、金属材料により形成された放熱板が接合されており、
前記放熱板により覆われた前記凹部には冷媒が流されていることを特徴とする付記１２に記載の半導体装置。
（付記１５）
ダイヤモンド基材と、
前記ダイヤモンド基材の一方の面に、一方の面が接合された第１のＳｉＣ基材と、
前記ダイヤモンド基材の他方の面に、一方の面が接合された第２のＳｉＣ基材と、
を有することを特徴とする放熱構造。
（付記１６）
付記１から１４のいずれかに記載の半導体装置と、
受動素子と、
を有することを特徴とする半導体集積回路。
（付記１７）
前記受動素子は、前記第１のＳｉＣ基材の一方の面に形成されていることを特徴とする付記１６に記載の半導体集積回路。
（付記１８）
前記半導体素子には、絶縁膜が形成されており、
前記絶縁膜の上に、前記受動素子が形成されていることを特徴とする付記１６に記載の半導体集積回路。
（付記１９）
付記１３または１４に記載の半導体装置と、
受動素子と、
を有し、
前記受動素子は、前記放熱板の上に形成されていることを特徴とする半導体集積回路。
（付記２０）
ダイヤモンド基材の一方の面に、第１のＳｉＣ基材の一方の面を接合する工程と、
ダイヤモンド基材の他方の面に、第２のＳｉＣ基材の一方の面を接合する工程と、
第２のＳｉＣ基材の他方の面に、半導体素子を接合する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２１）
ダイヤモンド基材の一方の面に、第１のＳｉＣ基材の一方の面を接合する工程と、
ダイヤモンド基材の他方の面に、半導体素子が形成されている第２のＳｉＣ基材の一方の面を接合する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２２）
付記１から１４のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記２３）
付記１から１４のいずれかに記載の半導体装置を有することを特徴とする増幅器。
１０ ダイヤモンド基材
１０ａ 一方の面
１０ｂ 他方の面
２１ 第１のＳｉＣ基材
２１ａ 一方の面
２１ｂ 他方の面
２２ 第２のＳｉＣ基材
２２ａ 一方の面
２２ｂ 他方の面
５０ 半導体素子
１１０ 基板
１２１ 電子走行層（第１の半導体層）
１２１ａ ２ＤＥＧ
１２２ 電子供給層（第２の半導体層）
１４１ ゲート電極
１４２ ソース電極
１４３ ドレイン電極
１５０ 半導体素子

Claims (12)

  1. ダイヤモンド基材と、
    前記ダイヤモンド基材の一方の面に、一方の面が接合された第１のＳｉＣ基材と、
    前記ダイヤモンド基材の他方の面に、一方の面が接合された第２のＳｉＣ基材と、
    前記第２のＳｉＣ基材の他方の面に接合された半導体素子と、
    を有し、
    前記第２のＳｉＣ基材は、前記ダイヤモンド基材及び前記第１のＳｉＣ基材よりも薄く、
    前記半導体素子は、基板に形成されたトランジスタであることを特徴とする半導体装置。
  2. 前記半導体素子は、基板に形成されたトランジスタであって、
    前記基板は、Ｓｉ、ＳｉＣ、ＧａＡｓ、ＧａＮのいずれかを含む材料により形成されていることを特徴とする請求項１に記載の半導体装置。
  3. ダイヤモンド基材と、
    前記ダイヤモンド基材の一方の面に、一方の面が接合された第１のＳｉＣ基材と、
    前記ダイヤモンド基材の他方の面に、一方の面が接合された第２のＳｉＣ基材と、
    を有し、
    前記第２のＳｉＣ基材は、前記ダイヤモンド基材及び前記第１のＳｉＣ基材よりも薄く、
    前記第２のＳｉＣ基材の他方の面には、半導体素子が設けられていることを特徴とする半導体装置。
  4. 前記半導体素子は、
    前記基板の上に化合物半導体により形成された第１の半導体層と、
    前記第１の半導体層の上に化合物半導体により形成された第２の半導体層と、
    前記第２の半導体層の上に形成されたゲート電極、ソース電極及びドレイン電極と、
    を有するものであることを特徴とする請求項２に記載の半導体装置。
  5. 前記半導体素子は、
    前記第２のＳｉＣ基材の他方の面に化合物半導体により形成された第１の半導体層と、
    前記第１の半導体層の上に化合物半導体により形成された第２の半導体層と、
    前記第２の半導体層の上に形成されたゲート電極、ソース電極及びドレイン電極と、
    を有するものであることを特徴とする請求項３に記載の半導体装置。
  6. 前記第１のＳｉＣ基材の他方の面には、凸部と凹部を有する凹凸が設けられていることを特徴とする請求項１から５のいずれかに記載の半導体装置。
  7. 前記第１のＳｉＣ基材の他方の面には、金属材料により形成された放熱板が接合されていることを特徴とする請求項１から６のいずれかに記載の半導体装置。
  8. 前記第１のＳｉＣ基材の他方の面には、金属材料により形成された放熱板が接合されており、
    前記放熱板により覆われた前記凹部には冷媒が流されていることを特徴とする請求項６に記載の半導体装置。
  9. 請求項１から８のいずれかに記載の半導体装置と、
    受動素子と、
    を有することを特徴とする半導体集積回路。
  10. 請求項７または８に記載の半導体装置と、
    受動素子と、
    を有し、
    前記受動素子は、前記放熱板の上に形成されていることを特徴とする半導体集積回路。
  11. ダイヤモンド基材の一方の面に、第１のＳｉＣ基材の一方の面を接合する工程と、
    ダイヤモンド基材の他方の面に、第２のＳｉＣ基材の一方の面を接合する工程と、
    第２のＳｉＣ基材の他方の面に、半導体素子を接合する工程と、
    を有し、
    前記第２のＳｉＣ基材は、前記ダイヤモンド基材及び前記第１のＳｉＣ基材よりも薄いことを特徴とする半導体装置の製造方法。
  12. ダイヤモンド基材の一方の面に、第１のＳｉＣ基材の一方の面を接合する工程と、
    ダイヤモンド基材の他方の面に、半導体素子が形成されている第２のＳｉＣ基材の一方の面を接合する工程と、
    を有することを特徴とする半導体装置の製造方法。
JP2017011549A 2017-01-25 2017-01-25 半導体装置、半導体集積回路及び半導体装置の製造方法 Active JP6819318B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2017011549A JP6819318B2 (ja) 2017-01-25 2017-01-25 半導体装置、半導体集積回路及び半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017011549A JP6819318B2 (ja) 2017-01-25 2017-01-25 半導体装置、半導体集積回路及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2018120963A JP2018120963A (ja) 2018-08-02
JP6819318B2 true JP6819318B2 (ja) 2021-01-27

Family

ID=63043977

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017011549A Active JP6819318B2 (ja) 2017-01-25 2017-01-25 半導体装置、半導体集積回路及び半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP6819318B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7205233B2 (ja) * 2019-01-04 2023-01-17 富士通株式会社 半導体装置、半導体装置の製造方法及び基板接合方法
JP6935037B1 (ja) * 2020-09-18 2021-09-15 三菱電機株式会社 半導体装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004158727A (ja) * 2002-11-07 2004-06-03 Kobe Steel Ltd 半導体パッケージのヒートスプレッダ及びこれを使用した半導体パッケージ
US7033912B2 (en) * 2004-01-22 2006-04-25 Cree, Inc. Silicon carbide on diamond substrates and related devices and methods
JP4195398B2 (ja) * 2004-01-29 2008-12-10 関西電力株式会社 半導体装置及びそれを用いた電力装置
JP2007227598A (ja) * 2006-02-23 2007-09-06 Toyota Industries Corp 回路基板及び半導体装置
JP5665355B2 (ja) * 2010-04-27 2015-02-04 日本特殊陶業株式会社 セラミック部材とフィン付き放熱部材との接合体の製造方法

Also Published As

Publication number Publication date
JP2018120963A (ja) 2018-08-02

Similar Documents

Publication Publication Date Title
US9818840B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP5784440B2 (ja) 半導体装置の製造方法及び半導体装置
US10008591B2 (en) Semiconductor device, fabrication method for semiconductor device, power supply apparatus and high-frequency amplifier
JP7019942B2 (ja) 化合物半導体基板及びその製造方法、化合物半導体装置及びその製造方法、電源装置、高出力増幅器
JP6759885B2 (ja) 半導体装置及び半導体装置の製造方法
US9853138B2 (en) III-N based high power transistor with InAlGaN barrier
JP2013074068A (ja) 半導体装置及び半導体装置の製造方法
US10964805B2 (en) Compound semiconductor device
TW201340325A (zh) 化合物半導體裝置及其製造方法
JP2013201397A (ja) 半導体装置の製造方法、半導体装置及び半導体結晶成長用基板
US20180145148A1 (en) Compound semiconductor device
US20180090476A1 (en) Compound semiconductor device and method of manufacturing the same
JP6930229B2 (ja) 半導体装置の製造方法
JP7099255B2 (ja) 化合物半導体装置、高周波増幅器及び電源装置
JP6819318B2 (ja) 半導体装置、半導体集積回路及び半導体装置の製造方法
JP6623684B2 (ja) 半導体装置及びその製造方法、電源装置、高周波増幅器
JP7528583B2 (ja) 半導体装置
JP2022016950A (ja) 半導体装置
JP7103145B2 (ja) 半導体装置、半導体装置の製造方法、電源装置及び増幅器
JP7571390B2 (ja) 半導体装置
JP7439536B2 (ja) 半導体装置
JP7484785B2 (ja) 窒化物半導体装置及び窒化物半導体装置の製造方法
JP2024129896A (ja) 窒化物半導体装置及び窒化物半導体装置の製造方法
JP2022024525A (ja) 半導体装置
JP2021177509A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190910

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200721

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200903

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201201

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201214

R150 Certificate of patent or registration of utility model

Ref document number: 6819318

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150