JP6819174B2 - How to make a diode - Google Patents
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Description
本明細書に開示する技術は、ダイオードの製造方法に関する。 The techniques disclosed herein relate to methods of manufacturing diodes.
特許文献１に、ダイオードの製造方法が開示されている。特許文献１の製造方法では、シリコン基板の表面に第１バリアメタルの薄膜を形成し、第１バリアメタルの薄膜の表面に第２バリアメタルの膜を形成し、シリコン基板に熱処理する。すると、基板に由来するシリコンと第１バリアメタルの薄膜に由来する第１バリアメタルが反応してシリサイド層が形成され、そのシリサイド層に第２バリアメタル膜に由来する第２バリアメタルが導入される。この方法によると、シリコン基板とシリサイド層との間にショットキーバリアが得られ、そのバリアを利用するショットキーバリアダイオードを製造することができる。また、シリサイド層に導入する第２バリアメタルの種類を選択することで、バリアハイトを調整することができる。 Patent Document 1 discloses a method for manufacturing a diode. In the manufacturing method of Patent Document 1, a thin film of the first barrier metal is formed on the surface of the silicon substrate, a film of the second barrier metal is formed on the surface of the thin film of the first barrier metal, and the silicon substrate is heat-treated. Then, the silicon derived from the substrate reacts with the first barrier metal derived from the thin film of the first barrier metal to form a silicide layer, and the second barrier metal derived from the second barrier metal film is introduced into the silicide layer. To. According to this method, a Schottky barrier is obtained between the silicon substrate and the silicide layer, and a Schottky barrier diode using the barrier can be manufactured. Further, the barrier height can be adjusted by selecting the type of the second barrier metal to be introduced into the silicide layer.
上記の製造方法では、第１バリアメタルの薄膜の厚みを一定に管理することが難しく、シリサイド層を形成する熱処理温度を一定に管理することも難しい。ダイオードを量産する場合、特許文献１の方法では、第１バリアメタルの薄膜の厚みのばらつき、あるいは熱処理時のシリコン基板の温度のばらつきに起因して、量産するダイオード群のバリアハイトが大きくばらついてしまう。 In the above manufacturing method, it is difficult to control the thickness of the thin film of the first barrier metal to be constant, and it is also difficult to control the heat treatment temperature for forming the silicide layer to be constant. When mass-producing diodes, in the method of Patent Document 1, the barrier height of the mass-produced diode group varies greatly due to the variation in the thickness of the thin film of the first barrier metal or the variation in the temperature of the silicon substrate during the heat treatment. ..
本明細書は、バリアハイトのばらつきが小さなダイオード群を量産する製造方法を開示する。 The present specification discloses a manufacturing method for mass-producing a group of diodes having a small variation in barrier height.
本明細書で開示するダイオードの製造方法は、シリコン基板をエッチングする工程と、アルミニウム膜を形成する工程と、熱処理工程を備えている。シリコン基板をエッチングする手法と条件を選択すると、エッチング面に凹凸が出現することがある。本製造方法では、エッチング面に所定高さの凹凸が出現する手法と条件を選択してシリコン基板の表面をエッチングする。アルミニウム膜形成工程では、エッチング面に出現した所定高さの凹凸が埋没するまで、シリコンを含有するアルミニウム膜を堆積させる。熱処理工程では、アルミニウム膜形が形成されたシリコン基板を、アルミニウム膜内に含まれるシリコンが拡散する温度まで加熱する。 The diode manufacturing method disclosed in the present specification includes a step of etching a silicon substrate, a step of forming an aluminum film, and a heat treatment step. When the method and conditions for etching a silicon substrate are selected, irregularities may appear on the etched surface. In this manufacturing method, the surface of a silicon substrate is etched by selecting a method and conditions in which irregularities of a predetermined height appear on the etched surface. In the aluminum film forming step, the silicon-containing aluminum film is deposited until the unevenness of a predetermined height that appears on the etching surface is buried. In the heat treatment step, the silicon substrate on which the aluminum film shape is formed is heated to a temperature at which the silicon contained in the aluminum film diffuses.
上記の製造方法によると、バリアハイトのばらつきが小さなダイオード群を量産することが可能となる。 According to the above manufacturing method, it is possible to mass-produce a diode group having a small variation in barrier height.
図１〜図１２を参照して、実施例１のダイオード２と、その製造方法を説明する。 The diode 2 of the first embodiment and a method for manufacturing the diode 2 will be described with reference to FIGS. 1 to 12.
図１に示すように、ダイオード２は、Ｓｉ（シリコン）からなる半導体基板１２に形成されている。半導体基板１２は、高濃度のｎ型半導体からなるウエハ基板２２と、ウエハ基板２２上に積層された低濃度のｎ型半導体からなるドリフト領域２４とを備えている。ウエハ基板２２とドリフト領域２４には、ｎ型不純物であるリンが添加されている。ドリフト領域２４の表面には、後述するエッチング工程で形成された凹凸が形成されている。ただし、その凹凸は微細であって、図示されていない。 As shown in FIG. 1, the diode 2 is formed on a semiconductor substrate 12 made of Si (silicon). The semiconductor substrate 12 includes a wafer substrate 22 made of a high-concentration n-type semiconductor and a drift region 24 made of a low-concentration n-type semiconductor laminated on the wafer substrate 22. Phosphorus, which is an n-type impurity, is added to the wafer substrate 22 and the drift region 24. On the surface of the drift region 24, irregularities formed in the etching process described later are formed. However, the unevenness is fine and is not shown.
ドリフト領域２４の表面に臨む範囲に、ｐ型半導体からなるガードリング２６が形成されている。ドリフト領域２４とガードリング２６の上面には、バリアハイト調整層２８が形成されている。バリアハイト調整層２８は、その厚みが１００ｎｍ以下である。バリアハイト調整層２８は、アルミニウムを含有するＳｉからなっている。バリアハイト調整層２８中のアルミニウムの不純物濃度は、１×１０１３〜１×１０１７ｃｍ−３である。 A guard ring 26 made of a p-type semiconductor is formed in a range facing the surface of the drift region 24. A barrier height adjusting layer 28 is formed on the upper surface of the drift region 24 and the guard ring 26. The thickness of the barrier height adjusting layer 28 is 100 nm or less. The barrier height adjusting layer 28 is made of Si containing aluminum. The impurity concentration of aluminum in the barrier height adjusting layer 28 is 1 × 10 13 to 1 × 10 17 cm -3 .
半導体基板１２の表面には、開口部３０ａを有する絶縁膜３０が形成されている。また半導体基板１２の表面には、バリアハイト調整層２８を介して表面電極３２が形成されている。表面電極３２は、絶縁膜３０の表面にも形成されている。表面電極３２は、Ｓｉを含有するアルミニウム電極である。表面電極３２中のＳｉの含有率は１ｗｔ％（重量パーセント）未満である。表面電極３２とバリアハイト調整層２８はショットキー接合している。 An insulating film 30 having an opening 30a is formed on the surface of the semiconductor substrate 12. Further, a surface electrode 32 is formed on the surface of the semiconductor substrate 12 via a barrier height adjusting layer 28. The surface electrode 32 is also formed on the surface of the insulating film 30. The surface electrode 32 is an aluminum electrode containing Si. The content of Si in the surface electrode 32 is less than 1 wt% (weight percent). The surface electrode 32 and the barrier height adjusting layer 28 are Schottky-bonded.
半導体基板１２の裏面（ウエハ基板２２の裏面）に、裏面電極３４が形成されている。裏面電極３４は、ウエハ基板２２とオーミック接合している。裏面電極３４は、Ｔｉ（チタン）、Ｎｉ（ニッケル）等により形成される。 The back surface electrode 34 is formed on the back surface of the semiconductor substrate 12 (the back surface of the wafer substrate 22). The back electrode 34 is ohmic-bonded to the wafer substrate 22. The back surface electrode 34 is formed of Ti (titanium), Ni (nickel), or the like.
次いで、図２〜図７を用いて、ダイオード２の製造方法について説明する。まず、図２に示すように、高濃度ｎ型半導体からなるウエハ基板２２を準備し、そのウエハ基板２２上にエピタキシャル成長によってドリフト領域２４を形成する（ドリフト層形成工程）。 Next, a method for manufacturing the diode 2 will be described with reference to FIGS. 2 to 7. First, as shown in FIG. 2, a wafer substrate 22 made of a high-concentration n-type semiconductor is prepared, and a drift region 24 is formed on the wafer substrate 22 by epitaxial growth (drift layer forming step).
次いで、図３に示すように、ガードリング２６を形成する（ガードリング形成工程）。具体的には、ガードリング２６を形成する範囲に開口を有するマスクを半導体基板１２上に形成する。次いで、半導体基板１２のドリフト領域２４側から、ボロンなどのｐ型イオンを注入する。これにより、ドリフト領域２４に、ガードリング２６が形成される。ガードリング２６を形成したら、マスクを除去する。 Next, as shown in FIG. 3, the guard ring 26 is formed (guard ring forming step). Specifically, a mask having an opening in the range where the guard ring 26 is formed is formed on the semiconductor substrate 12. Next, p-type ions such as boron are injected from the drift region 24 side of the semiconductor substrate 12. As a result, the guard ring 26 is formed in the drift region 24. After forming the guard ring 26, the mask is removed.
次いで、図４に示すように、ドリフト領域２４の表面に絶縁膜３０を形成する（絶縁膜形成工程）。最初は、ドリフト領域２４の表面全体に絶縁膜を形成する。次いで、開口部３０ａを形成する範囲に開口を有するマスク１４０を形成する、次いで、マスク１４０が形成されていない範囲の絶縁膜３０をエッチングする。これにより、開口部３０ａを有する絶縁膜３０が形成される。なお、この段階では、絶縁膜３０上のマスク１４０は除去しない。 Next, as shown in FIG. 4, an insulating film 30 is formed on the surface of the drift region 24 (insulating film forming step). Initially, an insulating film is formed on the entire surface of the drift region 24. Next, the mask 140 having an opening in the range where the opening 30a is formed is formed, and then the insulating film 30 in the range where the mask 140 is not formed is etched. As a result, the insulating film 30 having the opening 30a is formed. At this stage, the mask 140 on the insulating film 30 is not removed.
次いで、図５に示すように、半導体基板１２の表面をエッチングして凹凸領域１２８を形成する（エッチング工程）。具体的には、ＣＦ４ガスを用いるＣＤＥ（Chemical Dry Etchingの略）により、マスクが形成されていない領域の半導体基板１２をエッチングする。これにより、半導体基板１２の表面に凹凸領域１２８が形成される。なお、ＣＤＥを実行する時間を制御することで、凹凸領域１２８に形成される凹凸の高さを制御することができる。本実施例では、凹凸領域１２８に形成される凹凸の高さを、１ｎｍ〜１０ｎｍとした。凹凸領域１２８を形成したら、絶縁膜３０上のマスクを除去する。絶縁膜３０上のマスクは、エッチング時のマスクにも流用する。 Next, as shown in FIG. 5, the surface of the semiconductor substrate 12 is etched to form the uneven region 128 (etching step). Specifically, by CDE using CF 4 gas (Chemical Dry Etching Abbreviation) etching the semiconductor substrate 12 in the region where the mask is not formed. As a result, the uneven region 128 is formed on the surface of the semiconductor substrate 12. By controlling the time for executing the CDE, the height of the unevenness formed in the uneven region 128 can be controlled. In this example, the height of the unevenness formed in the uneven region 128 is set to 1 nm to 10 nm. After forming the uneven region 128, the mask on the insulating film 30 is removed. The mask on the insulating film 30 is also used as a mask during etching.
次いで、図６に示すように、Ｓｉを含有するアルミニウム膜１３２を、絶縁膜３０の開口部３０ａに充填するとともに、絶縁膜３０の表面に形成する（アルミニウム膜形成工程）。アルミニウム膜１３２は、凹凸領域１２８に形成された凹凸を埋没させる。アルミニウム膜１３２のＳｉの含有率は、１ｗｔ％（重量パーセント）である。アルミニウム膜１３２の膜厚は、６００ｎｍ以上である。 Next, as shown in FIG. 6, the Si-containing aluminum film 132 is filled in the opening 30a of the insulating film 30 and formed on the surface of the insulating film 30 (aluminum film forming step). The aluminum film 132 embeds the unevenness formed in the uneven region 128. The Si content of the aluminum film 132 is 1 wt% (weight percent). The film thickness of the aluminum film 132 is 600 nm or more.
次いで、図７に示すように、バリアハイト調整層２８を形成する（熱処理工程）。具体的には、半導体基板１２を加熱する。本実施例では、半導体基板１２を４９０℃に３０分間維持する。半導体基板１２に熱処処理を行うことで、アルミニウム膜１３２に含有されるＳｉ原子が拡散し、半導体基板１２の表面に取り込まれていく。これにより、半導体基板１２上に、アルミニウムを含有するシリコン層からなるバリアハイト調整層２８が形成される。図９を参照して、バリアハイト調整層２８の形成について簡単に説明する。図９は、シリコン基板にシリコン原子が取り込まれる様子を示す模式図である。なお、図９は、シリコン基板の表面をミクロに観察した模式図である。図９に示すように、シリコン基板の表面は、平面であるテラスと、平面の段差であるステップと、ステップが折れ曲がる箇所のキンクと、で構成される。このような場合において、シリコン基板の表面に吸着したＳｉ原子は、キンク、ステップ、テラスの順に取り込まれ、再結晶化する。本実施例においては、熱処理によって、アルミニウム膜１３２に含有されるＳｉが拡散し、拡散したＳｉが半導体基板１２のキンク、ステップ、テラスに取り込まれ、取り込まれたＳｉ原子が再結晶化することで、バリアハイト調整層２８が形成される。 Next, as shown in FIG. 7, the barrier height adjusting layer 28 is formed (heat treatment step). Specifically, the semiconductor substrate 12 is heated. In this embodiment, the semiconductor substrate 12 is maintained at 490 ° C. for 30 minutes. By heat-treating the semiconductor substrate 12, the Si atoms contained in the aluminum film 132 are diffused and incorporated into the surface of the semiconductor substrate 12. As a result, the barrier height adjusting layer 28 made of a silicon layer containing aluminum is formed on the semiconductor substrate 12. The formation of the barrier height adjusting layer 28 will be briefly described with reference to FIG. FIG. 9 is a schematic view showing how silicon atoms are incorporated into a silicon substrate. Note that FIG. 9 is a schematic view of the surface of the silicon substrate observed microscopically. As shown in FIG. 9, the surface of the silicon substrate is composed of a terrace which is a flat surface, a step which is a step of the flat surface, and a kink where the step bends. In such a case, the Si atoms adsorbed on the surface of the silicon substrate are taken in in the order of kink, step, and terrace and recrystallized. In this embodiment, the heat treatment diffuses the Si contained in the aluminum film 132, and the diffused Si is incorporated into the kink, step, and terrace of the semiconductor substrate 12, and the incorporated Si atoms are recrystallized. , The barrier height adjusting layer 28 is formed.
次いで、図８に示すように、フォトエッチングによって、絶縁膜３０上に形成されている表面電極３２の一部を除去する。次いで、Ｔｉ又はＮｉからなる電極形成膜を、ウエハ基板２２の裏面にパターニングする。その後に、熱処理を実行することで、ウエハ基板２２の裏面に、裏面電極３４が形成される（裏面電極形成工程）。これにより、図１に示すダイオード２が完成する。 Next, as shown in FIG. 8, a part of the surface electrode 32 formed on the insulating film 30 is removed by photoetching. Next, an electrode forming film made of Ti or Ni is patterned on the back surface of the wafer substrate 22. After that, by executing heat treatment, the back surface electrode 34 is formed on the back surface of the wafer substrate 22 (back surface electrode forming step). As a result, the diode 2 shown in FIG. 1 is completed.
上述の製造方法によって製造されるダイオードについて、図１０〜図１２を用いて説明する。図１０は、エネルギーバンド図の模式図である。図１０（ａ）は、ダイオード２のエネルギーバンド図であり、図１０（ｂ）は、ダイオード２にバリアハイト調整層２８が形成されていない場合のエネルギーバンド図である。図１０（ａ）、図１０（ｂ）に示すように、ダイオード２のバリアハイトφＢ１は、バリアハイト調整層２８が形成されていない半導体装置のバリアハイトφＢ２よりも高い。このように、半導体基板１２と表面電極３２の間にバリアハイト調整層２８を形成することで、バリアハイトφＢ１を高くすることができる。 The diode manufactured by the above-mentioned manufacturing method will be described with reference to FIGS. 10 to 12. FIG. 10 is a schematic diagram of an energy band diagram. FIG. 10A is an energy band diagram of the diode 2, and FIG. 10B is an energy band diagram when the barrier height adjusting layer 28 is not formed on the diode 2. As shown in FIGS. 10 (a) and 10 (b), the barrier height φB1 of the diode 2 is higher than the barrier height φB2 of the semiconductor device in which the barrier height adjusting layer 28 is not formed. By forming the barrier height adjusting layer 28 between the semiconductor substrate 12 and the surface electrode 32 in this way, the barrier height φB1 can be increased.
図１１は、エッチング工程で形成される凹凸の高さが７ｎｍの場合のダイオード２のバリアハイトφＢ１と熱処理中の半導体基板１２の温度の相関を示している。図１１に示すように、ダイオード２のバリアハイトφＢ１は、熱処理工程中の半導体基板１２の温度の影響を受けにくい。すなわち、熱処理工程中の半導体基板１２の温度がばらついても、完成後のダイオード２のバリアハイトφＢ１は略同じである。従って、熱処理中の温度を精密に管理しなくても、ダイオード２のバリアハイトφＢ１を安定させることができる。 FIG. 11 shows the correlation between the barrier height φB1 of the diode 2 and the temperature of the semiconductor substrate 12 during the heat treatment when the height of the unevenness formed in the etching step is 7 nm. As shown in FIG. 11, the barrier height φB1 of the diode 2 is not easily affected by the temperature of the semiconductor substrate 12 during the heat treatment step. That is, even if the temperature of the semiconductor substrate 12 during the heat treatment step varies, the barrier height φB1 of the diode 2 after completion is substantially the same. Therefore, the barrier height φB1 of the diode 2 can be stabilized without precisely controlling the temperature during the heat treatment.
図１２は、エッチング工程で形成される凹凸領域１２８の凹凸の高さとバリアハイトφＢ１の相関を示している。図１２に示すように、凹凸の高さが高いほど、バリアハイトφＢ１は大きくなっている。これは、凹凸の高さが高いほど、バリアハイト調整層２８の厚みが厚くなるためである。なお、図示はしていないが、凹凸の高さが１０ｎｍを超える場合、バリアハイトφＢ１はほとんど変化しない。凹凸の高さが高いほどバリアハイト調整層２８の厚みが厚くなるのは、凹凸の高さが高いほど、凹凸領域１２８が形成された後の半導体基板１２の表面のキンク密度が高くなるためと考えられる。熱処理工程において、半導体基板１２の表面に、Ｓｉ原子が取り込まれることで、半導体基板１２の表面のキンク密度は徐々に小さくなっていく。半導体基板１２の表面のキンク密度が小さくなると、結晶成長速度が遅くなる。凹凸の高さが高いほど、キンク密度が高いため、半導体基板１２の表面における結晶成長速度が遅くなりにくく、バリアハイト調整層２８が厚く形成されると考えられる。従って、凹凸領域１２８に形成される凹凸の高さを調整することで、バリアハイト調整層２８の厚みを調整でき、バリアハイトφＢ１を調整することができる。 FIG. 12 shows the correlation between the height of the unevenness of the unevenness region 128 formed in the etching step and the barrier height φB1. As shown in FIG. 12, the higher the height of the unevenness, the larger the barrier height φB1. This is because the higher the height of the unevenness, the thicker the barrier height adjusting layer 28. Although not shown, the barrier height φB1 hardly changes when the height of the unevenness exceeds 10 nm. The reason why the thickness of the barrier height adjusting layer 28 becomes thicker as the height of the unevenness increases is considered to be that the higher the height of the unevenness, the higher the kink density on the surface of the semiconductor substrate 12 after the uneven region 128 is formed. Be done. In the heat treatment step, Si atoms are incorporated into the surface of the semiconductor substrate 12, so that the kink density on the surface of the semiconductor substrate 12 gradually decreases. When the kink density on the surface of the semiconductor substrate 12 becomes small, the crystal growth rate becomes slow. It is considered that the higher the height of the unevenness, the higher the kink density, so that the crystal growth rate on the surface of the semiconductor substrate 12 is less likely to slow down, and the barrier height adjusting layer 28 is formed thicker. Therefore, the thickness of the barrier height adjusting layer 28 can be adjusted and the barrier height φB1 can be adjusted by adjusting the height of the unevenness formed in the uneven region 128.
以上より、上記のダイオードの製造方法によれば、半導体基板１２に形成される凹凸の高さを制御することで、熱処理工程中の半導体基板１２の温度を精密に管理しなくても、所望のバリアハイトφＢ１を有するダイオード２を安定的に製造することができる。この結果、バリアハイトφＢ１のばらつきが小さいダイオード群を量産することができる。 From the above, according to the above-mentioned diode manufacturing method, by controlling the height of the unevenness formed on the semiconductor substrate 12, it is desired without precisely controlling the temperature of the semiconductor substrate 12 during the heat treatment step. A diode 2 having a barrier height φB1 can be stably manufactured. As a result, it is possible to mass-produce a diode group having a small variation in the barrier height φB1.
次に、図１３〜図１８を用いて、実施例２のダイオード２０２及びその製造方法を説明する。まず、図１３を用いて、ダイオード２０２の構成について説明する。 Next, the diode 202 of the second embodiment and the manufacturing method thereof will be described with reference to FIGS. 13 to 18. First, the configuration of the diode 202 will be described with reference to FIG.
図１３に示すように、ダイオード２０２は、Ｓｉからなる半導体基板２１２に形成される。半導体基板２１２には、高濃度ｎ型半導体領域であるカソード領域２２２と、ｎ型半導体領域であるバッファ領域２２４と、低濃度ｎ型半導体領域であるドリフト領域２２６と、ｎ型半導体領域であるバリア領域２２８と、ｐ型半導体領域であるアノード領域２３０が順に積層されている。なお、バッファ領域２２４の不純物濃度は、１×１０１６〜１×１０１９ｃｍ−３であり、ドリフト領域２２６の不純物濃度は、１×１０１２〜１×１０１５ｃｍ−３であり、バリア領域２２８の不純物濃度は、１×１０１５〜１×１０１８ｃｍ−３であり、アノード領域２３０の不純物濃度は、１×１０１６〜１×１０１９ｃｍ−３である。 As shown in FIG. 13, the diode 202 is formed on the semiconductor substrate 212 made of Si. The semiconductor substrate 212 includes a cathode region 222, which is a high-concentration n-type semiconductor region, a buffer region 224, which is an n-type semiconductor region, a drift region 226, which is a low-concentration n-type semiconductor region, and a barrier, which is an n-type semiconductor region. The region 228 and the anode region 230, which is a p-type semiconductor region, are laminated in this order. The impurity concentration in the buffer region 224 is 1 × 10 16 to 1 × 10 19 cm -3 , and the impurity concentration in the drift region 226 is 1 × 10 12 to 1 × 10 15 cm -3. The impurity concentration of 228 is 1 × 10 15 to 1 × 10 18 cm -3 , and the impurity concentration of the anode region 230 is 1 × 10 16 to 1 × 10 19 cm -3 .
半導体基板２１２の表面には、ｎ型半導体領域であるピラー領域２３２が、所定の間隔を隔てて複数形成されている。ピラー領域２３２は、アノード領域２３０を貫通して、バリア領域２２８の上側表面まで達するように形成されている。また、アノード領域２３０の上側表面には、高濃度ｐ型半導体領域であるコンタクト領域２３４が所定の間隔を隔てて複数形成されている。アノード領域２３０と、ピラー領域２３２と、コンタクト領域２３４と、の表面には、バリアハイト調整層２３６が形成されている。バリアハイト調整層２３６の不純物濃度は、１×１０１３〜１×１０１７ｃｍ−３である。 A plurality of pillar regions 232, which are n-type semiconductor regions, are formed on the surface of the semiconductor substrate 212 at predetermined intervals. The pillar region 232 is formed so as to penetrate the anode region 230 and reach the upper surface of the barrier region 228. Further, a plurality of contact regions 234, which are high-concentration p-type semiconductor regions, are formed on the upper surface of the anode region 230 at predetermined intervals. A barrier height adjusting layer 236 is formed on the surfaces of the anode region 230, the pillar region 232, and the contact region 234. The impurity concentration of the barrier height adjusting layer 236 is 1 × 10 13 to 1 × 10 17 cm -3 .
半導体基板２１２（詳細には、カソード領域２２２）の裏面には、金属製のカソード電極２４０が形成されている。金属は、Ｔｉ又はＮｉである。カソード電極２４０は、カソード領域２２２とオーミック接合に接合している。なお、カソード領域２２２のｎ型不純物濃度は、１×１０１７〜１×１０２０ｃｍ−３である。 A metal cathode electrode 240 is formed on the back surface of the semiconductor substrate 212 (specifically, the cathode region 222). The metal is Ti or Ni. The cathode electrode 240 is joined to the cathode region 222 in an ohmic contact. The concentration of n-type impurities in the cathode region 222 is 1 × 10 17 to 1 × 10 20 cm -3 .
半導体基板２１２の表面には、バリアハイト調整層２３６を介してアノード電極２３８が形成されている。アノード電極２３８は、アルミニウムで形成されており、Ｓｉを含有している。アノード電極２３８中のＳｉの含有率は１ｗｔ％未満である。アノード電極２３８とバリアハイト調整層２３６はショットキー接合している。 An anode electrode 238 is formed on the surface of the semiconductor substrate 212 via a barrier height adjusting layer 236. The anode electrode 238 is made of aluminum and contains Si. The content of Si in the anode electrode 238 is less than 1 wt%. The anode electrode 238 and the barrier height adjusting layer 236 are Schottky-bonded.
次に、図１４〜図１８を用いて、ダイオード２０２の製造方法を説明する。ダイオード２０２は、図１４に示す低濃度ｎ型半導体領域の半導体基板２１２を用いて形成される。 Next, a method of manufacturing the diode 202 will be described with reference to FIGS. 14 to 18. The diode 202 is formed by using the semiconductor substrate 212 in the low-concentration n-type semiconductor region shown in FIG.
まず、図１５に示すように、半導体基板２１２の表面側に、バリア領域２２８と、アノード領域２３０と、ピラー領域２３２と、コンタクト領域２３４と、を形成する。各領域２２８，２３０，２３２，２３４については、従来公知の方法で形成することができるため、説明を省略する。 First, as shown in FIG. 15, a barrier region 228, an anode region 230, a pillar region 232, and a contact region 234 are formed on the surface side of the semiconductor substrate 212. Since each region 228, 230, 232, 234 can be formed by a conventionally known method, description thereof will be omitted.
次いで、図１６に示すように、半導体基板２１２の表面に、凹凸領域３３６を形成する。なお、凹凸領域３３６は、実施例１の凹凸領域１２８と同様の方法で形成することができる。実施例２においても、凹凸領域３３６の凹凸の高さが１〜１０ｎｍになるように、ＣＤＥの時間を制御する。 Next, as shown in FIG. 16, an uneven region 336 is formed on the surface of the semiconductor substrate 212. The uneven region 336 can be formed in the same manner as the uneven region 128 of the first embodiment. Also in the second embodiment, the CDE time is controlled so that the height of the unevenness of the unevenness region 336 is 1 to 10 nm.
次いで、図１７に示すように、半導体基板２１２の表面にＳｉを含有するアルミニウム膜３３８を形成する。アルミニウム膜３３８は、凹凸領域３３６に形成された凹凸を埋没させる。アルミニウム膜３３８におけるＳｉの割合は、１ｗｔ％である。 Next, as shown in FIG. 17, an aluminum film 338 containing Si is formed on the surface of the semiconductor substrate 212. The aluminum film 338 embeds the unevenness formed in the uneven region 336. The ratio of Si in the aluminum film 338 is 1 wt%.
次いで、図１８に示すように、半導体基板２１２に熱処理を行う。半導体基板２１２を４９０℃に３０分間維持する。これにより、半導体基板２１２の表面側に、バリアハイト調整層２３６、及び、アノード電極２３８が形成される。 Next, as shown in FIG. 18, the semiconductor substrate 212 is heat-treated. The semiconductor substrate 212 is maintained at 490 ° C. for 30 minutes. As a result, the barrier height adjusting layer 236 and the anode electrode 238 are formed on the surface side of the semiconductor substrate 212.
熱処理が終了したら、半導体基板２１２の裏面側を研磨し、所望の厚さに調整し、その後に、半導体基板２１２の裏面側からリンなどのｎ型イオンを注入することで、バッファ領域２２４とカソード領域２２２を形成する。次いで、半導体基板２１２の裏面にＮｉ又はＴｉからなる電極膜をパターニングする。その後に、熱処理を実行することで、カソード電極２４０が形成される。これにより、図１３に示すダイオード２０２が完成する。 After the heat treatment is completed, the back surface side of the semiconductor substrate 212 is polished to adjust the thickness to a desired value, and then n-type ions such as phosphorus are injected from the back surface side of the semiconductor substrate 212 to form a buffer region 224 and a cathode. Region 222 is formed. Next, an electrode film made of Ni or Ti is patterned on the back surface of the semiconductor substrate 212. After that, the cathode electrode 240 is formed by performing a heat treatment. As a result, the diode 202 shown in FIG. 13 is completed.
実施例２のダイオードの２０２の製造方法も、実施例１のダイオード２の製造方法と同様の効果を奏する。すなわち、実施例２の製造方法によれば、半導体基板２１２の表面に形成される凹凸領域３３６の凹凸の高さを制御することで、熱処理工程中の半導体基板２１２の温度を精密に管理しなくても、所望のバリアハイトφＢ１を有するダイオード２０２を安定的に製造することができる。 The method for manufacturing the diode 202 of the second embodiment has the same effect as the method for manufacturing the diode 2 of the first embodiment. That is, according to the manufacturing method of Example 2, the temperature of the semiconductor substrate 212 during the heat treatment step is not precisely controlled by controlling the height of the irregularities of the uneven region 336 formed on the surface of the semiconductor substrate 212. However, the diode 202 having a desired barrier height φB1 can be stably manufactured.
２ ：ダイオード
１２ ：半導体基板
２２ ：ウエハ基板
２４ ：ドリフト領域
２６ ：ガードリング
２８ ：バリアハイト調整層
３０ ：絶縁膜
３０ａ ：開口部
３２ ：表面電極
３４ ：裏面電極
１２８ ：凹凸領域
１３２ ：アルミニウム膜
１４０ ：マスク
2: Diode 12: Semiconductor substrate 22: Wafer substrate 24: Drift region 26: Guard ring 28: Barrier height adjustment layer 30: Insulating film 30a: Opening 32: Front electrode 34: Back electrode 128: Concavo-convex region 132: Aluminum film 140: mask
Claims (1)
エッチング面に前記決定工程で決定された高さの凹凸が出現する手法と条件を選択して前記シリコン基板の表面をエッチングする工程と、
前記凹凸が埋没するまで、前記エッチング面にシリコンを含有するアルミニウム膜を形成するアルミニウム膜形成工程と、
前記アルミニウム膜が形成された前記シリコン基板を、前記アルミニウム膜内の前記シリコンが拡散する温度まで加熱する熱処理工程と、
を備え、
前記決定工程における前記目標とするバリアハイトが大きいほど、前記決定工程における前記凹凸の高さが高いことを特徴とする、ダイオードの製造方法。 A determination process that determines the height of the unevenness formed on the surface of the silicon substrate based on the target barrier height, and
A step of etching the surface of the silicon substrate by selecting a method and a condition in which irregularities having a height determined in the determination step appear on the etching surface.
An aluminum film forming step of forming an aluminum film containing silicon on the etching surface until the unevenness is buried,
A heat treatment step of heating the silicon substrate on which the aluminum film is formed to a temperature at which the silicon in the aluminum film diffuses.
With
A method for manufacturing a diode, characterized in that the larger the target barrier height in the determination step, the higher the height of the unevenness in the determination step.
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