JP6814605B2

JP6814605B2 - Ｄ／ａ変換回路、ａ／ｄ変換回路、駆動システム

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Description

本発明は、デジタル信号をアナログ信号に変換するＤ／Ａ変換回路、アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路、及びこれらを備えた駆動システムに関する。

一般に、駆動ユニットの制御回路では、ＣＰＵからの駆動信号がＤ／Ａ変換されて駆動ユニットに入力され、駆動ユニットの駆動を検出した検出信号がＡ／Ｄ変換されてＣＰＵに入力されている。このような制御回路として、回路内で生じた不具合を解析するものが提案されている（例えば、特許文献１、２参照）。特許文献１の制御回路ではＣＰＵ（Central Processing Unit）の動作状態、ＬＳＩ（Large Scale Integration）の動作状態から回路内の故障要因等が解析され、特許文献２の制御回路では論理回路の配線上の信号レベルから短絡や断線等が解析される。

特開２００８−０９６３２５号公報特開平５−０９９９８０号公報

ところで、駆動ユニット側には、制御回路からの電圧で動作するソレノイドやリレー等の部品の他、制御回路に電圧を入力するセンサやスイッチ等の部品が設けられている。上記の特許文献１、２の制御回路では、回路内での不具合を解析することができるが、駆動ユニット側の各種部品に不具合がある場合には、回路内に不具合があるのか駆動ユニット側に不具合があるのかを切り分けることが難しい。

本発明はかかる点に鑑みてなされたものであり、回路側の不具合と駆動ユニット側の不具合を容易に切り分けることができるＤ／Ａ変換回路、Ａ／Ｄ変換回路、駆動システムを提供することを目的の１つとする。

本発明の一態様のＤ／Ａ変換回路は、ＣＰＵからの駆動信号をデジタル信号からアナログ信号に変換して駆動ユニットに中継するＤ／Ａ変換回路であって、該ＣＰＵからデジタル信号が入力される入力端子と、デジタル信号をアナログ信号に変換するＤ／Ａ変換器と、アナログ信号を該駆動ユニットに出力する出力端子と、デジタル信号の入力時刻及び／又はアナログ信号の出力時刻を記憶する記憶部とを備えたことを特徴とする。

この構成によれば、デジタル信号の入力時刻及び／又はアナログ信号の出力時刻がＤ／Ａ変換回路の記憶部に記憶される。この記憶部のデジタル信号の入力時刻及び／又はアナログ信号の出力時刻に加え、ＣＰＵからのデジタル信号の出力時刻によって、ＣＰＵとＤ／Ａ変換回路の間の伝送遅延やＤ／Ａ変換回路内の変換処理の処理遅延等の不具合が特定される。トラブル発生時には、ＣＰＵからＤ／Ａ変換回路までの間で不具合箇所を特定することができ、ＣＰＵからＤ／Ａ変換回路までの間で不具合箇所が特定できない場合には、駆動ユニット側の不具合として推定することができる。よって、ＣＰＵ及びＤ／Ａ変換回路を含む回路側と駆動ユニット側で不具合箇所を切り分けることができる。

本発明の一態様のＡ／Ｄ変換回路は、駆動ユニットの駆動をセンサで検出した検出信号をアナログ信号からデジタル信号に変換してＣＰＵに中継するＡ／Ｄ変換回路であって、該センサからアナログ信号が入力される入力端子と、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器と、デジタル信号を該ＣＰＵに出力する出力端子と、アナログ信号の入力時刻及び／又はデジタル信号の出力時刻を記憶する記憶部とを備えたことを特徴とする。

この構成によれば、アナログ信号の入力時刻及び／又はデジタル信号の出力時刻がＡ／Ｄ変換回路の記憶部に記憶される。この記憶部のアナログ信号の入力時刻及び／又はデジタル信号の出力時刻に加え、ＣＰＵのデジタル信号の入力時刻によって、Ａ／Ｄ変換回路とＣＰＵの間の伝送遅延やＡ／Ｄ変換回路内の変換処理の処理遅延等の不具合が特定される。トラブル発生時には、Ａ／Ｄ変換回路からＣＰＵまでの間で不具合箇所を特定することができ、Ａ／Ｄ変換回路からＣＰＵまでの間で不具合箇所が特定できない場合には、駆動ユニット側の不具合として推定することができる。よって、Ａ／Ｄ変換回路及びＣＰＵを含む回路側と駆動ユニット側で不具合箇所を切り分けることができる。

本発明の一態様の駆動システムは、駆動ユニットに対する駆動信号を第１のデジタル信号として出力するＣＰＵと、該ＣＰＵからの駆動信号を第１のデジタル信号から第１のアナログ信号に変換して該駆動ユニットに中継するＤ／Ａ変換回路と、第１のアナログ信号による該駆動ユニットの駆動を検出した検出信号を第２のアナログ信号として出力するセンサと、該センサの検出信号を第２のアナログ信号から第２のデジタル信号に変換して該ＣＰＵに中継するＡ／Ｄ変換回路とを備え、該Ｄ／Ａ変換回路には、第１のデジタル信号の入力時刻及び／又は第１のアナログ信号の出力時刻を記憶する第１の記憶部が備えられ、該Ａ／Ｄ変換回路には、第２のアナログ信号の入力時刻及び／又は第２のデジタル信号の出力時刻を記憶する第２の記憶部が備えられることを特徴とする。

この構成によれば、第１のデジタル信号の入力時刻及び／又は第２のアナログ信号の出力時刻がＤ／Ａ変換回路の第１の記憶部に記憶される。この第１の記憶部の第１のデジタル信号の入力時刻及び／又は第１のアナログ信号の出力時刻に加え、ＣＰＵからの第１のデジタル信号の出力時刻によって、ＣＰＵとＤ／Ａ変換回路の間の伝送遅延やＤ／Ａ変換回路内の変換処理の処理遅延等の不具合が特定される。また、第２のアナログ信号の入力時刻及び／又は第２のデジタル信号の出力時刻がＡ／Ｄ変換回路の第２の記憶部に記憶される。この第２の記憶部の第２のアナログ信号の入力時刻及び／又は第２のデジタル信号の出力時刻に加え、ＣＰＵの第２のデジタル信号の入力時刻によって、Ａ／Ｄ変換回路とＣＰＵの間の伝送遅延やＡ／Ｄ変換回路内の変換処理の処理遅延等の不具合が特定される。さらに、Ｄ／Ａ変換回路の第１のアナログ信号の出力時刻及びＡ／Ｄ変換回路の第２のアナログ信号の入力時刻によって、Ｄ／Ａ変換回路とＡ／Ｄ変換回路の間の駆動ユニットの動作遅延等の不具合が特定される。よって、トラブル発生時には、駆動システム内の不具合箇所を特定することができ、Ｄ／Ａ変換回路、Ａ／Ｄ変換回路、ＣＰＵを含む回路側と駆動ユニット側で不具合箇所を切り分けることができる。

本発明によれば、Ｄ／Ａ変換回路及びＡ／Ｄ変換回路の記憶部にデジタル信号の入出力時刻及びアナログ信号の入出力時刻を記憶することで、これら入出力時刻から回路側と駆動ユニット側に切り分けてトラブル解析することができる。

本実施の形態の研削装置の洗浄システムの模式図である。本実施の形態の制御回路のブロック図である。本実施の形態のトラブル解析の一例を示す図である。

以下、添付図面を参照して、本実施の形態のＤ／Ａ変換回路及びＡ／Ｄ変換回路を備えた研削装置の洗浄システムについて説明する。図１は、本実施の形態の研削装置の洗浄システムの模式図である。なお、以下の説明では、駆動システムとして研削装置の洗浄システムを例示して説明するが、Ｄ／Ａ変換回路及びＡ／Ｄ変換回路を備えたシステムであればよい。

図１に示すように、研削装置１は、保持テーブル１０に保持された板状ワーク（不図示）を研削手段２０で研削する共に、研削後の保持テーブル１０を洗浄ブラシ３０で洗浄するように構成されている。板状ワークは保護テープが貼着された状態で研削装置１に搬入され、保護テープを介して保持テーブル１０に保持される。なお、板状ワークは、研削対象となる板状部材であればよく、シリコン、ガリウム砒素等の半導体ウエーハでもよいし、セラミック、ガラス、サファイア等の光デバイスウエーハでもよいし、デバイスパターン形成前のアズスライスウエーハでもよい。

研削装置１の保持テーブル１０は、上面視円形状に形成されており、基台（不図示）に回転可能に設けられている。保持テーブル１０の上面には、板状ワークを吸着保持する多孔質の保持面１１が形成されている。保持テーブル１０の上方には、保持テーブル１０に保持された板状ワークを研削する研削手段２０が設けられている。研削手段２０のスピンドル２１のマウント２２には、複数の研削砥石２４が環状に配置された研削ホイール２３が装着されている。研削手段２０は、ボールねじ式の昇降機構２５によって保持テーブル１０に対して上下方向で離間又は接近される。

また、保持テーブル１０の上方には、保持テーブル１０の保持面１１を洗浄する洗浄ブラシ３０が設けられている。洗浄ブラシ３０は、昇降シリンダ３１によって保持テーブル１０に対して上下方向で離間又は接近される。昇降シリンダ３１内は、洗浄ブラシ３０に回転手段３２を介して連結されたピストン３３によって上方空間と下方空間に仕切られており、上方空間及び下方空間は切換バルブ３４を介してエア供給源３５に接続されている。切換バルブ３４は、昇降シリンダ３１の上方空間及び下方空間のいずれか一方がエア供給源３５に接続すると、昇降シリンダ３１の上方空間及び下方空間のいずれか他方が大気に開放される。

切換バルブ３４によって昇降シリンダ３１の上方空間及び下方空間の接続先がエア供給源３５及び大気に選択的に切り替えられることで、昇降シリンダ３１内のピストン３３が上下に移動して洗浄ブラシ３０が保持テーブル１０に対して離間又は接近される。また、昇降シリンダ３１には、ピストン３３（洗浄ブラシ３０）の上下動を検出する第１、第２のセンサ３６、３７が設けられている。第１のセンサ３６は、洗浄ブラシ３０が保持テーブル１０に接する下降位置でピストン３３を検出し、第２のセンサ３７は、洗浄ブラシ３０が保持テーブル１０から離間する上昇位置でピストン３３を検出する。

第１、第２のセンサ３６、３７は、いわゆる非接触式の近接センサであり、例えば、誘導型近接センサ、静電容量型近接センサ、磁気近接センサ等が用いられ、センサの種類に応じてピストン３３の材質及び構造が適宜変更される。また、第１、第２のセンサ３６、３７は、非接触式の近接センサに関わらず、例えば、接触式のリミットスイッチが用いられてもよい。第１のセンサ３６によって洗浄ブラシ３０が保持テーブル１０に接触した接触状態が検出され、第２のセンサ３７によって洗浄ブラシ３０が保持テーブル１０の上方で待機した待機状態が検出される。

このように、洗浄ブラシ３０は、切換バルブ３４を通じて昇降シリンダ３１の上方空間にエアが供給されて保持テーブル１０まで移動して保持面１１を洗浄し、切換バルブ３４を通じて昇降シリンダ３１の下方空間にエアが供給されて保持テーブル１０から離間して待機している。すなわち、本実施の形態の洗浄システムでは、昇降シリンダ３１と切換バルブ３４によって洗浄ブラシ３０を駆動する駆動ユニットが構成されている。また、これら昇降シリンダ３１及び切換バルブ３４を含む駆動ユニットの駆動は、演算回路４１、Ｄ／Ａ変換回路５１、Ａ／Ｄ変換回路６１を含む制御回路４０側によって制御されている。

駆動ユニットの制御回路４０では、演算回路４１のＣＰＵ４２からの駆動信号がＤ／Ａ変換回路５１でＤ／Ａ変換されて切換バルブ３４に入力される。切換バルブ３４でエア供給源３５の供給先が切り換わって、昇降シリンダ３１の駆動が第１、第２のセンサ３６、３７に検出されると、第１、第２のセンサ３６、３７からの検出信号がＡ／Ｄ変換回路６１でＡ／Ｄ変換されてＣＰＵ４２に入力されている。これにより、ＣＰＵ４２からの駆動信号に応じて昇降シリンダ３１が適切に駆動されたか否かが、第１、第２のセンサ３６、３７からの検出信号によってＣＰＵ４２にフィードバックされる。

ところで、制御回路４０には、ＣＰＵ４２からの駆動信号の出力時刻及びＣＰＵ４２への検出信号の入力時刻を管理するタイマが設けられており、駆動ユニットの駆動開始から駆動完了までの時間が監視されている。例えば、ＣＰＵ４２からの駆動信号の出力時刻から所定時間を超えても、第１、第２のセンサ３６、３７から検出信号がＣＰＵ４２に入力されない場合には、制御回路４０がエラーを出力して装置を停止させる。しかしながら、ＣＰＵ４２からの駆動信号の出力時刻から所定時間内に検出信号がＣＰＵ４２に入力されれば、駆動ユニットに生産に影響を及ぼすような遅延があってもエラーが出力されない。

また、ＣＰＵ４２からの駆動信号の出力時刻及びＣＰＵ４２への検出信号の入力時刻だけでは、駆動ユニット側で不具合が生じたのか、制御回路４０側で不具合が生じたのかを切り分けて解析することが難しい。例えば、システム内で遅延トラブル等が生じた場合には、駆動ユニット側のピストン３３の摺動等が悪化しているのか、制御回路４０側の回路内で処理負荷が過剰になっているのかを判断することが難しい。そこで、本実施の形態では、ＣＰＵ４２だけでなく、Ｄ／Ａ変換回路５１及びＡ／Ｄ変換回路６１においても、信号の入力時刻及び出力時刻を管理するようにしている。

これにより、トラブルが生じた時に、ＣＰＵ４２、Ｄ／Ａ変換回路５１、Ａ／Ｄ変換回路６１における信号の入力時刻及び出力時刻を解析することで、制御回路４０側の不具合と駆動ユニット側の不具合を切り分けることができる。さらに、Ｄ／Ａ変換回路５１から駆動ユニットへの駆動信号の出力時刻とセンサからＡ／Ｄ変換回路６１への検出信号の入力時刻から、駆動ユニットの駆動動作で発生した遅延時間を算出している。これにより、装置にエラーを生じさせるほどではないが、装置の生産に影響を及ぼすような深刻な動作遅延を不具合として解析することが可能になっている。

以下、図２を参照して、制御回路の機能ブロックについて説明する。図２は、本実施の形態の制御回路のブロック図である。なお、以下の制御回路は一例に過ぎず、適宜変更が可能である。

図２に示すように、制御回路４０は、ＣＰＵ４２を含む演算回路４１にＤ／Ａ変換回路５１及びＡ／Ｄ変換回路６１が接続されている。また、Ｄ／Ａ変換回路５１には昇降シリンダ３１（図１参照）の切換バルブ３４、ライトのリレー３８等の駆動ユニットが接続され、Ａ／Ｄ変換回路６１には昇降シリンダ３１の第１、第２のセンサ３６、３７、開閉扉のスイッチ３９等のセンサ類が接続されている。ＣＰＵ４２からの駆動信号はＤ／Ａ変換回路５１でデジタル信号からアナログ信号に変換されて駆動ユニットに中継され、センサ類からの検出信号はＡ／Ｄ変換回路６１でアナログ信号からデジタル信号に変換されてＣＰＵ４２に中継される。

演算回路４１には、ＣＰＵ４２の他にタイマ４３、記憶部４４が設けられている。演算回路４１では、ＣＰＵ４２から切換バルブ３４、リレー３８等の駆動ユニットに対する駆動信号が第１のデジタル信号として出力される。また、ＣＰＵ４２には第１、第２のセンサ３６、３７、スイッチ３９等のセンサ類からの検出信号が第２のデジタル信号として入力される。このときの第１のデジタル信号の出力時刻及び第２のデジタル信号の入力時刻がタイマ４３によって計時され、タイマ４３に計時された入力時刻及び出力時刻が端子番号毎に記憶部４４に記憶されている。

Ｄ／Ａ変換回路５１には、Ｄ／Ａ変換器５２の他にタイマ５３、記憶部（第１の記憶部）５４が設けられている。Ｄ／Ａ変換回路５１の入力端子５５にはＣＰＵ４２から第１のデジタル信号が入力され、Ｄ／Ａ変換器５２で第１のデジタル信号から第１のアナログ信号に変換されて、Ｄ／Ａ変換回路５１の各出力端子５６から切換バルブ３４、リレー３８等の駆動ユニットに出力される。このときの第１のデジタル信号の入力時刻及び第１のアナログ信号の出力時刻がタイマ５３によって計時され、タイマ５３に計時された入力時刻及び出力時刻が端子番号毎に記憶部５４に記憶されている。

Ａ／Ｄ変換回路６１には、Ａ／Ｄ変換器６２の他にタイマ６３、記憶部（第２の記憶部）６４が設けられている。Ａ／Ｄ変換回路６１の各入力端子６５には第１、第２のセンサ３６、３７、スイッチ３９等のセンサ類から第２のアナログ信号が入力され、Ａ／Ｄ変換器６２で第２のアナログ信号から第２のデジタル信号に変換されて、Ａ／Ｄ変換回路６１の出力端子６６からＣＰＵ４２に出力される。このときの第２のアナログ信号の入力時刻及び第２のデジタル信号の出力時刻がタイマ６３によって計時され、タイマ６３に計時された入力時刻及び出力時刻が端子番号毎に記憶部６４に記憶されている。

また、各記憶部４４、５４、６４は、端子番号毎に入力時刻及び出力時刻を記憶するための所定容量が確保され、所定容量を超えて入力時刻及び出力時刻が書き込まれると、古いものから順に上書きされる。このような制御回路４０では、システム内でトラブルが生じたときに、ＣＰＵ４２によって演算回路４１の記憶部４４、Ｄ／Ａ変換回路５１の記憶部５４、Ａ／Ｄ変換回路６１の記憶部６４に対して入力時刻及び出力時刻の取り出し要求が実施される。そして、演算回路４１、Ｄ／Ａ変換回路５１、Ａ／Ｄ変換回路６１の入力時刻及び出力時刻を解析することで、システム内の不具合箇所を特定することが可能になっている。

例えば、ＣＰＵ４２の第１のデジタル信号の出力時刻とＤ／Ａ変換回路５１の第１のデジタル信号の入力時刻とで、ＣＰＵ４２からＤ／Ａ変換回路５１までの第１のデジタル信号の伝送時間が求められる。この伝送時間と予め記憶した基準時間とを比較することで、ＣＰＵ４２とＤ／Ａ変換回路５１の間の伝送遅延が確認される。また、Ｄ／Ａ変換回路５１内での第１のデジタル信号の入力時刻及び第１のアナログ信号の出力時刻から、第１のデジタル信号から第１のアナログ信号への変換時間が求められる。この変換時間と予め記憶した基準時間とを比較することで、Ｄ／Ａ変換回路５１内での変換処理の処理遅延が確認される。

同様にして、Ａ／Ｄ変換回路６１の第２のデジタル信号の出力時刻とＣＰＵ４２の第２のデジタル信号の入力時刻から、Ａ／Ｄ変換回路６１とＣＰＵ４２の間の伝送遅延が確認される。また、Ａ／Ｄ変換回路６１内での第２のアナログ信号の入力時刻及び第２のデジタル信号の出力時刻から、第２のアナログ信号から第２のデジタル信号への変換処理の処理遅延が確認される。さらに、Ｄ／Ａ変換回路５１の第１のアナログ信号の出力時刻とＡ／Ｄ変換回路６１の第２のアナログ信号の入力時刻から、昇降シリンダ３１の昇降動作や開閉扉の開閉動作等の駆動ユニットの動作遅延が確認される。

このように、ＣＰＵ４２、Ｄ／Ａ変換回路５１、Ａ／Ｄ変換回路６１での入力時刻及び出力時刻によって、システム内の不具合箇所を切り分けて特定できる。また、駆動ユニットの動作遅延が算出されるため、装置にエラーが生じない程度であっても、生産に影響が生じる動作遅延を確認できる。また、トラブル解析に限定されず、ＣＰＵ４２が定期的に入力時刻及び出力時刻を受け取ることで、装置各部の経年劣化を監視できる。さらに、Ｄ／Ａ変換回路５１、Ａ／Ｄ変換回路６１で時刻が記憶されるため、信号の入出力の度にＣＰＵ４２に時刻を通知する構成と比較して、タイムラグが発生することなく時刻を記憶できる。

図３を参照して、洗浄システムの洗浄動作を例示してトラブル解析について説明する。図３は、本実施の形態のトラブル解析の一例を示す図である。なお、図３においては洗浄ブラシが待機位置から洗浄位置に動かされた状態を示している。

図３Ａ及び図３Ｂに示すように、ＣＰＵ４２から駆動信号が第１のデジタル信号として出力されると、ＣＰＵ４２が設置された演算回路４１の記憶部４４（図２参照）に第１のデジタル信号の出力時刻Ｔ_１が記憶される。ＣＰＵ４２からの第１のデジタル信号がＤ／Ａ変換回路５１に入力されると、Ｄ／Ａ変換回路５１の記憶部５４（図２参照）に第１のデジタル信号の入力時刻Ｔ_２が記憶される。Ｄ／Ａ変換回路５１では第１のデジタル信号が第１のアナログ信号に変換されて切換バルブ３４に出力され、Ｄ／Ａ変換回路５１の記憶部５４に第１のアナログ信号の出力時刻Ｔ_３が記憶される。

第１のアナログ信号によって切換バルブ３４が切り換えられ、昇降シリンダ３１の上方空間がエア供給源３５に接続されて、昇降シリンダ３１の下方空間が大気に開放される。これにより、上方空間内の圧力が高まってピストン３３が下方に移動して、洗浄ブラシ３０が保持テーブル１０に向けて降ろされる。ピストン３３が下降位置まで移動して洗浄ブラシ３０が保持テーブル１０の保持面１１に接すると、第１のセンサ３６によってピストン３３が検出されてＡ／Ｄ変換回路６１に出力される。そして、洗浄ブラシ３０が保持テーブル１０の保持面１１に回転接触することで保持テーブル１０がブラシ洗浄される。

Ａ／Ｄ変換回路６１では、第１のセンサ３６から検出信号として第２のアナログ信号が入力されると、Ａ／Ｄ変換回路６１の記憶部６４（図２参照）に第２のアナログ信号の入力時刻Ｔ_４が記憶される。Ａ／Ｄ変換回路６１では第２のアナログ信号が第２のデジタル信号に変換されてＣＰＵ４２に出力され、Ａ／Ｄ変換回路６１の記憶部６４に第２のデジタル信号の出力時刻Ｔ_５が記憶される。そして、ＣＰＵ４２に第２のデジタル信号が入力されると、ＣＰＵ４２が設置された演算回路４１の記憶部４４（図２参照）に第２のデジタル信号の入力時刻Ｔ_６が記憶される。これら入力時刻及び出力時刻は、トラブル発生時の追跡情報として使用される。

この洗浄システムでトラブルが発生すると、ＣＰＵ４２によって記憶部４４、５４、６４（図２参照）のそれぞれから各信号の入力時刻Ｔ_２、Ｔ_４、Ｔ_６及び出力時刻Ｔ_１、Ｔ_３、Ｔ_５が読み出される。ＣＰＵ４２の出力時刻Ｔ_１とＤ／Ａ変換回路５１の入力時刻Ｔ_２から第１のデジタル信号の伝送時間ΔＴ_１２が算出され、Ｄ／Ａ変換回路５１での入力時刻Ｔ_２と出力時刻Ｔ_３によって第１のデジタル信号から第１のアナログ信号への変換時間ΔＴ_２３が算出される。Ｄ／Ａ変換回路５１の出力時刻Ｔ_３とＡ／Ｄ変換回路６１の入力時刻Ｔ_４によって、洗浄ブラシ３０が待機位置から洗浄位置に動作するまでの動作時間ΔＴ_３４が算出される。

また、Ａ／Ｄ変換回路６１での入力時刻Ｔ_４と出力時刻Ｔ_５によって第２のアナログ信号から第２のデジタル信号への変換時間ΔＴ_４５が算出され、Ａ／Ｄ変換回路６１の出力時間Ｔ_５とＣＰＵ４２の入力時間Ｔ_６から第２のデジタル信号の伝送時間ΔＴ_５６が算出される。これら伝送時間ΔＴ_１２、変換時間ΔＴ_２３、動作時間ΔＴ_３４、変換時間ΔＴ_４５、伝送時間ΔＴ_５６に対してそれぞれ基準時間が設定され、基準時間以上である場合には遅延が生じていると判断される。このように、システム内で遅延が生じた箇所を特定することが可能になっている。

例えば、図３Ｂに示す例では、洗浄ブラシ３０の動作時間ΔＴ_３４が基準時間ΔＴ_ｂよりも長くなっており、洗浄ブラシ３０を駆動させる切換バルブ３４や昇降シリンダ３１等の駆動ユニットに動作遅延が生じていることが特定される。このため、切換バルブ３４や昇降シリンダ３１の駆動ユニット側で動作不良等が生じていると判断されて、オペレータに対して切換バルブ３４や昇降シリンダ３１に対するメンテナンス作業を促すことができる。なお、遅延の判定時間として使用される基準時間には、実験的、経験的又は理論的に求められた時間が使用される。

以上のように、本実施の形態の洗浄システムによれば、第１のデジタル信号の入力時刻及び／又は第２のアナログ信号の出力時刻がＤ／Ａ変換回路５１の記憶部５４に記憶され、第２のアナログ信号の入力時刻及び／又は第２のデジタル信号の出力時刻がＡ／Ｄ変換回路６１の記憶部６４に記憶される。また、ＣＰＵ４２では第１のデジタル信号の出力時刻及び第２のデジタル信号の入力時刻が管理されている。よって、システム内でのトラブル発生時には、システム内の不具合箇所を特定することができ、Ｄ／Ａ変換回路５１、Ａ／Ｄ変換回路６１、ＣＰＵ４２を含む回路側と、切換バルブ３４、昇降シリンダ３１を含む駆動ユニット側で不具合箇所を切り分けることができる。

なお、本実施の形態では、駆動システムとして洗浄システムを例示して説明したが、この構成に限定されない。駆動システムは、Ｄ／Ａ変換回路、Ａ／Ｄ変換回路、センサによって駆動ユニットの駆動を制御するシステムであればよく、例えば、搬送パッドで板状ワークを搬送する搬送システムや加工装置内の扉を開閉する開閉システムでもよい。

また、本実施の形態では、駆動ユニットとして洗浄ブラシを駆動させる切換バルブ及び昇降シリンダを例示して説明したが、この構成に限定されない。駆動ユニットは、Ｄ／Ａ変換回路を通じてアナログ信号で駆動対象を駆動させるものであればよく、電動シリンダ等の他のアクチュエータ、リレー等の電気回路でもよい。

また、本実施の形態では、センサとして近接センサを例示して説明したが、この構成に限定されない。センサは、駆動ユニットの駆動を検出可能であればよく、駆動ユニットの種類に応じて適宜変更される。

また、本実施の形態では、Ｄ／Ａ変換回路及びＡ／Ｄ変換回路の両方に記憶部が設けられたが、いずれか一方に記憶部が設けられてもよい。また、記憶部には各信号の入力時刻及び出力時刻のいずれか一方だけが記憶されてもよい。

また、本実施の形態において、ＣＰＵ、Ｄ／Ａ変換回路、Ａ／Ｄ変換回路は、同一基板に設けられていてもよいし、別々の基板に設けられていてもよい。

また、本実施の形態において、Ｄ／Ａ変換回路及びＡ／Ｄ変換回路の入力端子及び出力端子の端子数は特に限定されない。また、各記憶部には端子数に関連付けて記憶領域が確保されている。

また、本実施の形態において、記憶部は、デジタル信号の入力時刻及び出力時刻、アナログ信号の入力時刻及び出力時刻を書き込み可能であればよく、例えば、ＲＡＭ（Random Access Memory）、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）、フラッシュメモリで構成される。また、基板に対して着脱可能なメモリカードやＵＳＢ（Universal Serial Bus）メモリでもよい。

また、本発明の各実施の形態を説明したが、本発明の他の実施の形態として、上記実施の形態及び変形例を全体的又は部分的に組み合わせたものでもよい。

また、本発明の実施の形態は上記の実施の形態及び変形例に限定されるものではなく、本発明の技術的思想の趣旨を逸脱しない範囲において様々に変更、置換、変形されてもよい。さらには、技術の進歩又は派生する別技術によって、本発明の技術的思想を別の仕方で実現することができれば、その方法を用いて実施されてもよい。したがって、特許請求の範囲は、本発明の技術的思想の範囲内に含まれ得る全ての実施形態をカバーしている。

また、本実施の形態では、本発明を洗浄システムに適用した構成について説明したが、回路側の不具合と駆動ユニット側の不具合を容易に切り分けることができるシステムに適用することも可能である。

以上説明したように、本発明は、回路側の不具合と駆動ユニット側の不具合を容易に切り分けることができるという効果を有し、特に、駆動ユニットを制御するＤ／Ａ変換回路、Ａ／Ｄ変換回路、及び駆動システムに有用である。

３０洗浄ブラシ
３１昇降シリンダ（駆動ユニット）
３４切換バルブ（駆動ユニット）
３６第１のセンサ（センサ）
３７第２のセンサ（センサ）
４２ＣＰＵ
４４記憶部
５１Ｄ／Ａ変換回路
５２Ｄ／Ａ変換器
５４記憶部（第１の記憶部）
５５Ｄ／Ａ変換回路の入力端子
５６Ｄ／Ａ変換回路の出力端子
６１Ａ／Ｄ変換回路
６２Ａ／Ｄ変換器
６４記憶部（第２の記憶部）
６５Ａ／Ｄ変換回路の入力端子
６６Ａ／Ｄ変換回路の出力端子

Claims

駆動ユニットに対する駆動信号を第１のデジタル信号として出力するＣＰＵと、
該第１のデジタル信号を第１のアナログ信号に変換して該駆動ユニットに中継するＤ／Ａ変換回路と、
該第１のアナログ信号による該駆動ユニットの駆動を検出した検出信号を第２のアナログ信号として出力するセンサと、
該第２のアナログ信号を第２のデジタル信号に変換して該ＣＰＵに中継するＡ／Ｄ変換回路とを備え、
該Ｄ／Ａ変換回路は、該ＣＰＵから該Ｄ／Ａ変換回路の入力端子へ入力される時の該第１のデジタル信号の入力時刻と該Ｄ／Ａ変換回路の出力端子から該駆動ユニットへ出力される時の該第１のアナログ信号の出力時刻とを記憶する第１の記憶部を有し、該第１のデジタル信号の入力時刻と第１のアナログ信号の出力時刻との差が予め設定した基準時間より大きい際に該Ｄ／Ａ変換回路は異常であり、該第１のデジタル信号の入力時刻と該第１のアナログ信号の出力時刻との差が予め設定した基準時間以下の際に該Ｄ／Ａ変換回路は正常であると判断し、
該Ａ／Ｄ変換回路は、該センサから該Ａ／Ｄ変換回路の入力端子へ入力される時の該第２のアナログ信号の入力時刻と該Ａ／Ｄ変換回路の出力端子から該ＣＰＵへ出力される時の該第２のデジタル信号の出力時刻とを記憶する第２の記憶部を有し、該第２のアナログ信号の入力時刻と第２のデジタル信号の出力時刻との差が予め設定した基準時間より大きい際に該Ａ／Ｄ変換回路は異常であり、該第２のアナログ信号の入力時刻と該第２のデジタル信号の出力時刻との差が予め設定した基準時間以下の際に該Ａ／Ｄ変換回路は正常であると判断する駆動システム。