JP6811813B2 - Solid-state image sensor - Google Patents

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Description

本発明は、AD変換器を用いた固体撮像装置に関する。 The present invention relates to a solid-state image sensor using an AD converter.

近年、固体撮像装置は広く普及しその用途は広範囲に亘る。中でもCMOS(Complementary Metal Oxide Semiconductor)イメージセンサは、汎用半導体形成プロセスにより生産可能であることから、固体撮像装置として広く用いられている。 In recent years, solid-state image sensors have become widespread and their applications are wide-ranging. Among them, CMOS (Complementary Metal Oxide Semiconductor) image sensors are widely used as solid-state image sensors because they can be produced by a general-purpose semiconductor forming process.

特開2012−85063号公報(2012年4月26日公開)Japanese Unexamined Patent Publication No. 2012-85063 (published on April 26, 2012)

しかしながら、固体撮像装置のさらなる高性能化が望まれており、そのため固体撮像装置におけるAD変換の処理能力のさらなる向上が切望されている。 However, further improvement in the performance of the solid-state image sensor is desired, and therefore, further improvement in the processing capacity of AD conversion in the solid-state image sensor is desired.

特許文献1には、画素の読み出しと、カラムAD変換(列ADC)とを同時に行うことで、固体撮像装置のフレームレートの向上が可能であることが記載されている。しかしながら、具体的にどのような回路構成のAD変換器を用いれば実現できるのかについて、何ら記載されていない。 Patent Document 1 describes that the frame rate of a solid-state image sensor can be improved by simultaneously performing pixel readout and column AD conversion (column ADC). However, there is no specific description as to what kind of circuit configuration the AD converter should be used for the realization.

本発明の一態様は、処理能力の向上したAD変換器を有し、かつ高画質の撮影映像を得ることができる固体撮像装置を実現することを目的とする。 One aspect of the present invention is to realize a solid-state image sensor that has an AD converter with improved processing capacity and can obtain high-quality captured images.

(1)本発明の一実施形態は、複数の画素と、前記画素からの画素出力信号を受信しAD変換を行う、AD変換器とを備え、前記AD変換器は、前記画素出力信号を一時的に保持する電荷保存素子を有したアナログ回路と、前記アナログ回路によって一時的に保持された前記画素出力信号が入力される、シングルスロープ型のAD変換回路とを有し、前記画素出力信号は、リセット電位とシグナル電位とを含み、前記アナログ回路は、前記電荷保存素子を少なくとも2画素分備え、前記AD変換回路には、(i)リファレンス電位と、(ii)前記リファレンス電位を基準とした、前記リセット電位と前記シグナル電位との差分である合成電位と、が入力され、前記アナログ回路は、前記リファレンス電位と前記リセット電位との電位差を保持する第1の電荷保存素子と、前記シグナル電位を保持する第2の電荷保存素子とを備え、前記第1の電荷保存素子と前記第2の電荷保存素子とが直列接続されることにより、前記合成電位が生成されることを特徴とする固体撮像装置である。
(2)本発明のある実施形態は、上記(1)の構成に加え、前記AD変換器が、前記画素出力信号を複数の画素から順次受信する周期の一周期内において、前記電荷保存素子への前記画素出力信号の保存処理と、前記アナログ回路によって当該周期以前から保持された前記画素出力信号のシングルスロープ型のAD変換とを実行することを特徴とする、固体撮像装置である
(3)本発明のある実施形態は、複数の画素と前記画素からリセット電位とシグナル電位とを含んだ画素出力信号を受信しAD変換を行う、AD変換器とを備え、前記AD変換器は、前記画素出力信号を一時的に保持する電荷保存素子を少なくとも2画素分備え、かつ、リファレンス電位を基準とした、前記リセット電位と前記シグナル電位との差分である合成電位を出力できる、アナログ回路と、前記合成電位と前記リファレンス電位とを入力できる、シングルスロープ型のAD変換回路とを備えた、単位AD変換器、を複数有し、前記単位AD変換器の前記合成電位に、他の前記単位AD変換器の前記合成電位が加算された電位を、前記AD変換回路に入力できることを特徴とする、固体撮像装置である。
)本発明のある実施形態は、上記()の構成に加え、前記アナログ回路が、前記リファレンス電位と前記リセット電位との電位差を保持する第1の電荷保存素子と、前記シグナル電位を保持する第2の電荷保存素子とを備え、前記第1の電荷保存素子と前記第2の電荷保存素子とが直列接続されることにより、前記合成電位が生成されることを特徴とする、固体撮像装置である。
)本発明のある実施形態は、上記(1)から()のいずれかの構成に加え、前記AD変換器が、前記シングルスロープ型のAD変換の実行中、前記電荷保存素子への前記画素出力信号の保存処理を行うためのスイッチのオン動作及びオフ動作を行わないことを特徴とする、固体撮像装置である。
(1) One embodiment of the present invention includes a plurality of pixels and an AD converter that receives a pixel output signal from the pixel and performs AD conversion, and the AD converter temporarily transmits the pixel output signal. an analog circuit having a charge storage element for holding manner, said temporarily held by an analog circuit pixel output signal is input, possess an AD conversion circuit of the single-slope, the pixel output signal The analog circuit includes at least two charge storage elements, and the AD conversion circuit is based on (i) a reference potential and (ii) the reference potential. , The combined potential which is the difference between the reset potential and the signal potential is input, and the analog circuit has the first charge storage element which holds the potential difference between the reference potential and the reset potential, and the signal potential. and a second charge storage element for holding, by said first charge storage element and said second charge storage elements are connected in series, a solid, wherein Rukoto the synthetic potential is generated It is an imaging device.
(2) In an embodiment of the present invention, in addition to the configuration of (1) above, the AD converter to the charge storage element within one cycle of sequentially receiving the pixel output signals from a plurality of pixels. This is a solid-state image sensor, characterized in that the pixel output signal storage process and the single-slope AD conversion of the pixel output signal held by the analog circuit before the period are performed .
(3 ) An embodiment of the present invention includes an AD converter that receives a plurality of pixels and a pixel output signal including a reset potential and a signal potential from the pixels and performs AD conversion, and the AD converter is provided. An analog circuit that is provided with at least two charge storage elements that temporarily hold the pixel output signal and can output a combined potential that is the difference between the reset potential and the signal potential with reference to the reference potential. The unit AD converter is provided with a single slope type AD conversion circuit capable of inputting the combined potential and the reference potential, and the combined potential of the unit AD converter is combined with the other said. The solid-state imaging device is characterized in that the potential obtained by adding the combined potential of the unit AD converter can be input to the AD conversion circuit.
( 4 ) In an embodiment of the present invention, in addition to the configuration of ( 3 ) above, the analog circuit has a first charge saving element that holds a potential difference between the reference potential and the reset potential, and the signal potential. A solid having a second charge-saving element for holding, and the combined potential is generated by connecting the first charge-saving element and the second charge-saving element in series. It is an imaging device.
( 5 ) In an embodiment of the present invention, in addition to the configuration according to any one of (1) to ( 4 ) above, the AD converter transfers the charge to the charge storage element during execution of the single slope type AD conversion. It is a solid-state image sensor, characterized in that the switch for performing the storage process of the pixel output signal is not turned on and off.

本発明の一態様によれば、固体撮像装置に適用可能な、処理能力の向上したAD変換器が実現できる。 According to one aspect of the present invention, an AD converter with improved processing capacity, which is applicable to a solid-state image sensor, can be realized.

実施形態1に係る固体撮像装置を示す図である。It is a figure which shows the solid-state image sensor which concerns on Embodiment 1. FIG. 実施形態1に係る固体撮像装置の画素の構成を示す概略回路図である。It is a schematic circuit diagram which shows the structure of the pixel of the solid-state image sensor which concerns on Embodiment 1. FIG. 実施形態1に係る固体撮像装置のAD変換器の構成を示す概略回路図である。It is a schematic circuit diagram which shows the structure of the AD converter of the solid-state image sensor which concerns on Embodiment 1. FIG. 実施形態1に係る固体撮像装置のAD変換器の動作を示すタイミングチャートである。It is a timing chart which shows the operation of the AD converter of the solid-state image sensor which concerns on Embodiment 1. FIG. 実施形態2に係る固体撮像装置のAD変換器の構成を示す概略回路図である。It is a schematic circuit diagram which shows the structure of the AD converter of the solid-state image sensor which concerns on Embodiment 2. FIG. 実施形態2に係る固体撮像装置のAD変換器の所定の期間における状態を示す概略回路図である。It is a schematic circuit diagram which shows the state of the AD converter of the solid-state image sensor which concerns on Embodiment 2 in a predetermined period. 実施形態3に係る固体撮像装置のAD変換器の構成を示す概略回路図である。It is a schematic circuit diagram which shows the structure of the AD converter of the solid-state image sensor which concerns on Embodiment 3. FIG. 実施形態3に係る固体撮像装置のAD変換器の動作を示すタイミングチャートである。It is a timing chart which shows the operation of the AD converter of the solid-state image sensor which concerns on Embodiment 3.

以下、図面に基づいて本発明の実施形態について説明する。ただし、この実施形態に記載されている構成の形状、相対配置、動作などはあくまで一例に過ぎず、これらによって本発明の範囲が限定解釈されるべきではない。さらに、図面は模式的なものであり、寸法の比率、形状、数値の大小・比率は現実のものとは異なる。また、各図において、同一若しくは相応する構成要素には同一の符号を付していることがある。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the shape, relative arrangement, operation, and the like of the configurations described in this embodiment are merely examples, and the scope of the present invention should not be construed as limited by these. Furthermore, the drawings are schematic, and the ratio of dimensions, shape, and magnitude / ratio of numerical values are different from the actual ones. Further, in each figure, the same or corresponding components may be designated by the same reference numerals.

〔実施形態1〕
以下、本発明の実施形態1について、詳細に説明する。
[Embodiment 1]
Hereinafter, Embodiment 1 of the present invention will be described in detail.

(固体撮像装置の構成)
図1は、実施形態1に係る固体撮像装置1を示す図である。固体撮像装置1は、複数の画素120が平面上にマトリックス状に配置され、それぞれの画素120には、行選択信号線111と読出信号線112とが接続されている。垂直走査回路110は各行の行選択信号線111を通じて画素120を行選択する。行選択された画素120は、各列の読出信号線112に信号を出力する。各列の読出信号線112には、それぞれAD変換器230が接続され、さらにメモリ142が接続されている。AD変換器230は、当該列の画素120から画素出力信号を取得し、順次、デジタル信号に変換して出力するカラムAD変換を行う。水平走査回路140は、各列の列選択信号線141を通じてメモリ142を列選択する。選択されたメモリ142は、水平出力線143を通じて、デジタル信号を順次出力する。固体撮像装置1は、本実施形態においてCMOSイメージセンサであるが、他の撮像装置であってもよい。
(Structure of solid-state image sensor)
FIG. 1 is a diagram showing a solid-state image sensor 1 according to the first embodiment. In the solid-state image sensor 1, a plurality of pixels 120 are arranged in a matrix on a plane, and a row selection signal line 111 and a read signal line 112 are connected to each pixel 120. The vertical scanning circuit 110 selects pixels 120 through the row selection signal lines 111 of each row. The row-selected pixel 120 outputs a signal to the read signal line 112 of each column. An AD converter 230 is connected to the read signal line 112 of each row, and a memory 142 is further connected to the read signal line 112. The AD converter 230 acquires a pixel output signal from the pixels 120 in the column, sequentially converts it into a digital signal, and outputs the column AD conversion. The horizontal scanning circuit 140 column-selects the memory 142 through the column selection signal line 141 of each column. The selected memory 142 sequentially outputs digital signals through the horizontal output line 143. The solid-state image sensor 1 is a CMOS image sensor in this embodiment, but it may be another image sensor.

(画素の構成)
図2は、固体撮像装置1の画素120の構成例を概略的に示す回路図である。画素120は、フォトダイオードPDと、転送トランジスタTtrと、リセットトランジスタRtrと、選択トランジスタStrと、増幅トランジスタAtrと、信号電荷蓄積部FDと、を含む。また、画素120は、読出信号線112と、転送信号TXを送る転送信号線と、リセット信号RSTを送るリセット信号線と、行選択信号SELを送る行選択信号線111と、電源電圧Vddを供給する電源電力線に電気的に接続されている。なお、図1においては、煩雑さを避けるために、リセット信号線、選択信号線等の記載は省略しているが、これらは、行選択信号線111と同様に行ごとに配置される信号線である。
(Pixel composition)
FIG. 2 is a circuit diagram schematically showing a configuration example of pixels 120 of the solid-state image sensor 1. The pixel 120 includes a photodiode PD, a transfer transistor Ttr, a reset transistor Rtr, a selection transistor Str, an amplification transistor Atr, and a signal charge storage unit FD. Further, the pixel 120 supplies a read signal line 112, a transfer signal line for sending a transfer signal TX, a reset signal line for sending a reset signal RST, a line selection signal line 111 for sending a line selection signal SEL, and a power supply voltage Vdd. It is electrically connected to the power supply line. Although the reset signal line, the selection signal line, and the like are omitted in FIG. 1 in order to avoid complication, these are signal lines arranged for each line in the same manner as the line selection signal line 111. Is.

リセットトランジスタRtrは、リセット信号RSTに従ってオンすることにより、信号電荷蓄積部FDに蓄積された信号電荷を排出し、信号電荷蓄積部FDの電位を高電位にリセットする。フォトダイオードPD(センサ素子)は、光電変換を行い、受光した光(入射光)の光量に応じた信号電荷を発生させる。画素120は、フォトダイオードPDの代わりに、他の種類の受光素子及びセンサ素子等を含んでもよい。転送トランジスタTtrは、転送信号TXに従ってオンになることにより、フォトダイオードPDで発生した信号電荷を信号電荷蓄積部FDへ転送する。信号電荷蓄積部FDは、信号電荷が蓄積されるフローティングディフュージョン領域である。このため、蓄積された信号電荷の量に応じて信号電荷蓄積部FDの電位が減少する。 When the reset transistor Rtr is turned on according to the reset signal RST, the signal charge accumulated in the signal charge storage unit FD is discharged, and the potential of the signal charge storage unit FD is reset to a high potential. The photodiode PD (sensor element) performs photoelectric conversion to generate a signal charge according to the amount of light received (incident light). The pixel 120 may include other types of light receiving elements, sensor elements, and the like instead of the photodiode PD. The transfer transistor Ttr is turned on according to the transfer signal TX to transfer the signal charge generated by the photodiode PD to the signal charge storage unit FD. The signal charge storage unit FD is a floating diffusion region in which signal charges are stored. Therefore, the potential of the signal charge storage unit FD decreases according to the amount of the stored signal charge.

選択トランジスタStrにおいて、ゲートが行選択信号線111に接続され、ドレインが増幅トランジスタAtrのソースに接続され、ソースが読出信号線112に接続されている。選択トランジスタStrは、行選択信号SELに従ってオンになることにより、固体撮像装置1に複数配置された画素120のうち、選択された行の画素120のみが読出信号線112に画素出力信号を出力する。 In the selection transistor Str, the gate is connected to the row selection signal line 111, the drain is connected to the source of the amplification transistor Atr, and the source is connected to the read signal line 112. When the selection transistor Str is turned on according to the row selection signal SEL, only the pixels 120 in the selected row output the pixel output signal to the read signal line 112 among the plurality of pixels 120 arranged in the solid-state image sensor 1. ..

増幅トランジスタAtrは、電圧利得一定でゲート電圧(入力電圧)に追従するようにソース電圧(出力電圧)が変化するソースフォロアトランジスタとして動作する。また、増幅トランジスタAtrにおいて、ゲートが信号電荷蓄積部FDに接続され、ドレインが電源電力線に接続されている。これにより、増幅トランジスタAtrは、信号電荷蓄積部FDの電位を増幅した信号電圧を選択トランジスタStrを介して読出信号線112へ出力する。 The amplification transistor Atr operates as a source follower transistor in which the source voltage (output voltage) changes so as to follow the gate voltage (input voltage) with a constant voltage gain. Further, in the amplification transistor Atr, the gate is connected to the signal charge storage unit FD, and the drain is connected to the power supply power line. As a result, the amplification transistor Atr outputs the signal voltage obtained by amplifying the potential of the signal charge storage unit FD to the read signal line 112 via the selection transistor Str.

信号電荷蓄積部FDの電位がリセットされたときの画素出力信号VSIGの電圧値(リセット電位)をVSIG(RST)とする。また、PDに蓄積された信号電荷の量に応じて信号電荷蓄積部FDの電位が減少したときの画素出力信号VSIGの電圧値(シグナル電位)をVSIG(SIG)とする。 The voltage value (reset potential) of the pixel output signal VSIG when the potential of the signal charge storage unit FD is reset is defined as VSIG (RST). Further, the voltage value (signal potential) of the pixel output signal VSIG when the potential of the signal charge storage unit FD decreases according to the amount of signal charge accumulated in the PD is defined as VSIG (SIG).

(AD変換器230の構成)
図3は、実施形態1のAD変換器230の構成を示す概略回路図である。AD変換器230には、画素出力信号VSIGが入力される。画素出力信号VSIGは、垂直走査回路110により行選択された画素120の出力である。AD変換器230は、画素120で発生したリセット電位VSIG(RST)とPDに蓄積された信号電荷の量に応じたシグナル電位VSIG(SIG)とを読み出し(サンプリングし)、差分を取る相関二重サンプリング(Corelated Double Sampling:略称CDS)動作を実行する。AD変換器230は、当該差分をデジタル信号D_OUTとして出力する。
(Configuration of AD converter 230)
FIG. 3 is a schematic circuit diagram showing the configuration of the AD converter 230 of the first embodiment. The pixel output signal VSIG is input to the AD converter 230. The pixel output signal VSIG is the output of the pixel 120 line-selected by the vertical scanning circuit 110. The AD converter 230 reads (samples) the reset potential VSIG (RST) generated in the pixel 120 and the signal potential VSIG (SIG) according to the amount of signal charge accumulated in the PD, and takes a difference. Performs a sampling (Colorated Double Sampling: abbreviated as CDS) operation. The AD converter 230 outputs the difference as a digital signal D_OUT.

AD変換器230は、前段の回路と、後段のAD変換回路132とで構成される。以下の説明では、AD変換器230の入力端に近い方を入力側、デジタル出力端に近い側を出力側と称する。前段の回路は、同じ構成の2つのアナログ回路231、281を並列接続した構成を有している。画素出力信号VSIGが入力される入力端は分岐されてアナログ回路231、281にそれぞれ接続されている。また、それぞれのアナログ回路231、281にはリファレンス電位VCDS_REFも導入される。それぞれのアナログ回路231、281の出力は合流されて、AD変換回路132に入力される。 The AD converter 230 is composed of a circuit in the front stage and an AD conversion circuit 132 in the rear stage. In the following description, the side closer to the input end of the AD converter 230 is referred to as an input side, and the side closer to the digital output end is referred to as an output side. The circuit in the previous stage has a configuration in which two analog circuits 231 and 281 having the same configuration are connected in parallel. The input end to which the pixel output signal VSIG is input is branched and connected to the analog circuits 231 and 281 respectively. Further, a reference potential VCDS_REF is also introduced into each of the analog circuits 231 and 281. The outputs of the analog circuits 231 and 281 are merged and input to the AD conversion circuit 132.

まず、アナログ回路231の構成を説明する。画素出力信号VSIGがさらに2分岐されて、それぞれスイッチSIG_SMP1と、スイッチRST_SMP1とに接続される。リファレンス電位VCDS_REFの入力端にはスイッチCDS_REF_SMP1が接続される。スイッチSIG_SMP1の出力側とグラウンドとの間にはコンデンサCS1(第2の電荷保存素子)が設けられている。スイッチSIG_SMP1の出力側とスイッチRST_SMP1の出力側との間には、スイッチACDS_EN1が設けられている。スイッチRST_SMP1の出力側とスイッチCDS_REF_SMP1の出力側との間には、コンデンサCR1(第1の電荷保存素子)が設けられている。スイッチCDS_REF_SMP1の出力側(コンデンサCR1の出力側)とアナログ回路231の出力端との間には、スイッチCMP_CNCT1が設けられている。 First, the configuration of the analog circuit 231 will be described. The pixel output signal VSIG is further branched into two, and is connected to the switch SIG_SMP1 and the switch RST_SMP1, respectively. The switch CDS_REF_SMP1 is connected to the input end of the reference potential VCDS_REF. A capacitor CS1 (second charge storage element) is provided between the output side of the switch SIG_SMP1 and the ground. A switch ACDS_EN1 is provided between the output side of the switch SIG_SMP1 and the output side of the switch RST_SMP1. A capacitor CR1 (first charge saving element) is provided between the output side of the switch RST_SMP1 and the output side of the switch CDS_REF_SMP1. A switch CMP_CNCT1 is provided between the output side of the switch CDS_REF_SMP1 (the output side of the capacitor CR1) and the output end of the analog circuit 231.

アナログ回路281の各スイッチの構成は、アナログ回路231と同様である。アナログ回路281におけるスイッチ、コンデンサの符号は、それぞれ対応するアナログ回路231のスイッチ、コンデンサの符号の最後の1の文字を2に変えたものである。 The configuration of each switch of the analog circuit 281 is the same as that of the analog circuit 231. The code of the switch and the capacitor in the analog circuit 281 is obtained by changing the last 1 character of the code of the corresponding analog circuit 231 switch and the capacitor to 2.

次に、AD変換回路132の構成を説明する。AD変換回路132は、シングルスロープ型のAD変換回路である。AD変換回路132の入力端子は、結合コンデンサCINを通じてコンパレータ133に接続されている。また、AD変換回路132の入力端子には、スイッチCMP_AZCLPを介してクリップ電圧VAZCLPも導入され得る。コンパレータ133のもう一方の入力端子には、結合コンデンサCINを通じて、ランプ信号VRAMPが導入される。コンパレータ133の出力は、カウンタ134に入力される。カウンタ134は、クロック信号CLKの所定期間内のパルスカウント数を、AD変換器230の出力デジタル信号D_OUTとして出力する。シングルスロープ型のAD変換回路とは、アナログ入力信号とランプ信号とをコンパレータで比較して、それらの大小関係が反転するまでに要するクロック信号のパルスカウント数をデジタル出力することでAD変換を行う回路をいう。 Next, the configuration of the AD conversion circuit 132 will be described. The AD conversion circuit 132 is a single slope type AD conversion circuit. The input terminal of the AD conversion circuit 132 is connected to the comparator 133 through the coupling capacitor CIN. Further, a clip voltage VAZCLP may also be introduced into the input terminal of the AD conversion circuit 132 via the switch CMP_AZCLP. A lamp signal VRAMP is introduced into the other input terminal of the comparator 133 through the coupling capacitor CIN. The output of the comparator 133 is input to the counter 134. The counter 134 outputs the number of pulse counts of the clock signal CLK within a predetermined period as the output digital signal D_OUT of the AD converter 230. The single-slope type AD conversion circuit performs AD conversion by comparing an analog input signal and a lamp signal with a comparator and digitally outputting the pulse count number of the clock signal required for the magnitude relationship between them to be inverted. Refers to a circuit.

(AD変換器230の動作)
各スイッチのオン/オフ動作等を示すタイミングチャートを図4に示す。これを参照しつつ、AD変換器230の動作について説明する。
(Operation of AD converter 230)
FIG. 4 shows a timing chart showing the on / off operation of each switch. The operation of the AD converter 230 will be described with reference to this.

AD変換器230は、画素出力信号VSIGにて順次送り込まれるそれぞれの画素120についてのリセット電位とシグナル電位とのセットを読み出す動作を、2つのアナログ回路231、281で交互に行う。また、2つのアナログ回路231、281で保持したそれぞれの画素120についての電圧信号をAD変換回路132に入力し、AD変換処理を行う。読み出し処理とAD変換処理は同時並行で進行する。 The AD converter 230 alternately performs an operation of reading out a set of a reset potential and a signal potential for each pixel 120 sequentially sent by the pixel output signal VSIG by the two analog circuits 231 and 281. Further, the voltage signals for the respective pixels 120 held by the two analog circuits 231 and 281 are input to the AD conversion circuit 132, and the AD conversion process is performed. The read process and the AD conversion process proceed in parallel.

1単位H時間(単位水平時間)内に一方のアナログ回路231が第k行の画素120の読み出し処理を行い、次の1単位H時間でそのAD変換処理を行う。ここで単位H時間とは、AD変換器230が1画素分の読み出しを行う周期であり、また1画素分のデジタル出力を行う周期でもある。また、単位H時間は、ライン時間でもある。もう一方のアナログ回路281では、始めの1単位H時間では、第k−1行の画素120についてのAD変換処理を行っており、次の1単位H時間では第k+1行の画素120からの読み出しを行っている。各スイッチのオン/オフ動作の周期は、2単位H時間となる。以下の説明では、一画素分(第k行)の処理について2単位H時間に亘って説明を行うとともに、全てのスイッチについてオン/オフ動作を説明する。 One analog circuit 231 reads out the pixel 120 in the k-th row within one unit H time (unit horizontal time), and performs the AD conversion process in the next one unit H time. Here, the unit H time is a cycle in which the AD converter 230 reads out one pixel, and is also a cycle in which digital output for one pixel is performed. The unit H time is also a line time. In the other analog circuit 281, AD conversion processing is performed on the pixel 120 in the k-1th row in the first 1 unit H time, and the reading from the pixel 120 in the k + 1 row is performed in the next 1 unit H time. It is carried out. The cycle of on / off operation of each switch is 2 units H hours. In the following description, the processing for one pixel (kth row) will be described over a period of 2 units of H hours, and the on / off operation of all the switches will be described.

<期間T11〜T13>
期間T11:初めに、スイッチCDS_REF_SMP2はオンであり、他のスイッチはオフである。期間の始めにスイッチCDS_REF_SMP1と、スイッチCMP_AZCLPとをオンにし、期間の終わりに、スイッチCMP_AZCLPをオフにする。
<Period T11-T13>
Period T11: Initially, the switch CDS_REF_SMP2 is on and the other switches are off. The switch CDS_REF_SMP1 and the switch CMP_AZCLP are turned on at the beginning of the period, and the switch CMP_AZCLP is turned off at the end of the period.

期間T12(リセット電位のサンプリング期間):AD変換器230は、期間T12を第k行の画素120がリセット電位VSIG(RST)を出力信号VSIGとして出力している期間に適合させるように動作する。期間の始めにスイッチRST_SMP1をオンにし、当該期間の終わりに、オフにする。すると期間中コンデンサCR1の両端にそれぞれ、リファレンス電位VCDS_REFと、リセット電位VSIG(RST)とが印加される。よって、コンデンサCRの両端の電位差はVCDS_REF−VSIG(RST)となる。期間T12は、コンデンサCR1に画素120のリセット電位をサンプリングする期間である。また、期間の始めにCMP_CNCT2をオンにし、終わりまでにスイッチCDS_REF_SMP2とともにオフにする。その際、CMP_AZCLPをオンにする。 Period T12 (reset potential sampling period): The AD converter 230 operates to adapt the period T12 to the period during which the pixel 120 in row k outputs the reset potential VSIG (RST) as the output signal VSIG. The switch RST_SMP1 is turned on at the beginning of the period and turned off at the end of the period. Then, the reference potential VCDS_REF and the reset potential VSIG (RST) are applied to both ends of the capacitor CR1 during the period. Therefore, the potential difference between both ends of the capacitor CR is VCDS_REF-VSIG (RST). The period T12 is a period for sampling the reset potential of the pixel 120 on the capacitor CR1. It also turns on CMP_CNCT2 at the beginning of the period and turns it off with the switch CDS_REF_SMP2 by the end. At that time, CMP_AZCLP is turned on.

期間T13(シグナル電位のサンプリング期間):AD変換器230は、期間T13を画素120がシグナル電位VSIG(SIG)を出力信号VSIGとして出力している期間に適合させるように動作する。期間の始めにスイッチCMP_AZCLPをオフにし、
スイッチSIG_SMP1をオンにする。すると、コンデンサCS1の両端にそれぞれ、シグナル電位VSIG(SIG)とグラウンド電位が印加される。よって、コンデンサCS1の両端の電位差はVSIG(SIG)となる。期間T13はコンデンサCS1にシグナル電位VSIG(SIG)をサンプリングする期間である。期間の終わりにスイッチSIG_SMP1をオフにする。また、期間の始めにスイッチCMP_AZCLPをオフにしたら、スイッチACDS_EN2、CMP_CNCT2をオンにし、期間の終わりにオフにする。
Period T13 (Signal potential sampling period): The AD converter 230 operates to adapt the period T13 to the period during which the pixel 120 outputs the signal potential VSIG (SIG) as the output signal VSIG. At the beginning of the period, turn off the switch CMP_AZCLP and
Turn on the switch SIG_SMP1. Then, the signal potential VSIG (SIG) and the ground potential are applied to both ends of the capacitor CS1, respectively. Therefore, the potential difference between both ends of the capacitor CS1 is VSIG (SIG). The period T13 is a period for sampling the signal potential VSIG (SIG) on the capacitor CS1. Turn off switch SIG_SMP1 at the end of the period. Also, if the switch CMP_AZCLP is turned off at the beginning of the period, the switches ACDS_EN2 and CMP_CNCT2 are turned on and turned off at the end of the period.

以上の期間T11〜T13で初めの1単位H時間が終了し、第k行の画素120からの読み出し処理が完了する。次の単位H時間でのアナログ回路231、281でのスイッチのオン/オフ動作は、初めの単位H時間(T11〜T13)におけるそれぞれのアナログ回路231、281のスイッチのオン/オフ動作を相互に入れ替えたものになる。 The first unit H time ends in the above periods T11 to T13, and the reading process from the pixel 120 in the kth row is completed. The switch on / off operation in the analog circuits 231 and 281 in the next unit H time mutually performs the switch on / off operation in the analog circuits 231 and 281 in the first unit H time (T11 to T13). It will be replaced.

<期間T21〜T23>
期間T21(オートゼロ期間):期間の始めにスイッチCDS_REF_SMP2と、スイッチCMP_AZCLPとをオンにし、期間の終わりに、スイッチCMP_AZCLPをオフにする。期間中クリップ電圧VAZCLPがコンパレータ133の入力端子に印加されオートゼロされる。
<Period T21-T23>
Period T21 (auto-zero period): The switch CDS_REF_SMP2 and the switch CMP_AZCLP are turned on at the beginning of the period and the switch CMP_AZCLP is turned off at the end of the period. During the period, the clip voltage VAZCLP is applied to the input terminal of the comparator 133 and is automatically zeroed.

期間T22(リファレンス電位のAD変換期間):期間T22の始めにCMP_CNCT1をオンにする。スイッチCDS_REF_SMP1とスイッチCMP_CNCT1とがオンであることにより、リファレンス電位VCDS_REFがコンパレータ133に入力される。この間にAD変換回路132は、リファレンス電位VCDS_REFのAD変換を行う。AD変換は以下のように行われる。カウンタ134によるクロック数のカウントとランプ信号VRAMPのランピングとを開始する(シングルスロープ型AD変換開始)。ここで、ランプ信号VRAMPは、通常状態で、リファレンス電位VCDS_REFよりやや高電位の一定値VRAMP(ST)であるが、ランピングを開始すると時間とともに直線的に下降する信号である。ランピングが終了すると、最初の一定値に戻る。ランピング開始時点で、ランプ信号VRAMPの方がコンパレータ133への入力電圧であるリファレンス電位VCDS_REFよりも高電位である。ランプ信号VRAMPの電位の下降に伴って大小関係が反転すると、コンパレータ出力が反転する。コンパレータ出力の反転を検出するとカウンタ134はカウントを終了する。(シングルスロープ型AD変換終了)。よってここでは、VRAMP(ST)を基準としたリファレンス電位VCDS_REFである、VRAMP(ST)−VCDS_REFに相当する電圧が、カウント数に変換される。また、リファレンス電位のAD変換(期間T22)においては、ダウンカウントとする。カウントが停止すると、スイッチCMP_CNCT1をオフにする。カウント開始から停止までの間、AD変換器230内部のスイッチをオンにする動作及びオフにする動作は行われない。スイッチングノイズに起因する誤ったカウント終了を防止するためである。また、スイッチCDS_REF_SMP1もオフにする。このとき、CMP_AZCLPをオンにする。するとクリップ電圧VVAZCLPがコンパレータ133の入力端子に印加されオートゼロされる。また、AD変換器230は、期間T22を第k+1行の画素120がリセット電位VSIG(RST)を画素出力信号VSIGとして出力している期間に適合させるように動作する。期間の始めにスイッチRST_SMP2をオンにし、終わりにオフにする。 Period T22 (AD conversion period of reference potential): CMP_CNCT1 is turned on at the beginning of period T22. When the switch CDS_REF_SMP1 and the switch CMP_CNCT1 are on, the reference potential VCDS_REF is input to the comparator 133. During this time, the AD conversion circuit 132 performs AD conversion of the reference potential VCDS_REF. The AD conversion is performed as follows. Counting the number of clocks by the counter 134 and ramping the lamp signal VRAMP are started (single slope type AD conversion start). Here, the lamp signal VRAMP is a constant value VRAMP (ST) having a potential slightly higher than the reference potential VCDS_REF in the normal state, but is a signal that linearly decreases with time when the ramping is started. When the ramping is finished, it returns to the initial constant value. At the start of ramping, the lamp signal VRAMP has a higher potential than the reference potential VCDS_REF, which is the input voltage to the comparator 133. When the magnitude relationship is inverted as the potential of the lamp signal VRAMP decreases, the comparator output is inverted. When the inversion of the comparator output is detected, the counter 134 ends counting. (Single slope type AD conversion completed). Therefore, here, the voltage corresponding to VRAMP (ST) -VCDS_REF, which is the reference potential VCDS_REF with respect to VRAMP (ST), is converted into the count number. Further, in the AD conversion of the reference potential (period T22), the count is down. When the count stops, the switch CMP_CNCT1 is turned off. From the start to the stop of counting, the operation of turning on and off the switch inside the AD converter 230 is not performed. This is to prevent erroneous count termination due to switching noise. The switch CDS_REF_SMP1 is also turned off. At this time, CMP_AZCLP is turned on. Then, the clip voltage VVAZCLP is applied to the input terminal of the comparator 133 and is automatically zeroed. Further, the AD converter 230 operates so that the period T22 is adapted to the period in which the pixel 120 in the k + 1th row outputs the reset potential VSIG (RST) as the pixel output signal VSIG. The switch RST_SMP2 is turned on at the beginning of the period and turned off at the end.

期間T23(電位の合成と合成電位のAD変換期間):期間の始めにスイッチCMP_AZCLPをオフにしオートゼロを終了する。それからスイッチACDS_EN1、CMP_CNCT1をオンにするとコンデンサCR1とコンデンサCS1とが直列接続される。一般にコンデンサはそれぞれ電荷が出入りしない限り、両端の電位差を保とうとする。よって、コンデンサCR1に保持された電位差VCDS_REF−VSIG(RST)と、コンデンサCS1に保持された電位差VSIG(SIG)とが直列接続される。コンデンサCS1はグラウンドされているから、AD変換回路132への入力はVCDS_REF−VSIG(RST)+VSIG(SIG)である合成電位VCとなる。つまり合成電位VCは、リファレンス電位VCDS_REFからリセット電位VSIG(RST)を減じ、さらにシグナル電位VSIG(SIG)を加えたものである。また、合成電位はリファレンス電位を基準にすれば、リセット電位とシグナル電位との差分VSIG(SIG)−VSIG(RST)である。合成電位VCはコンパレータ133に入力されてAD変換される。カウンタ134によるクロックのカウントとランプ信号VRAMPのランピングを実行して、上述の期間T22と同様にシングルスロープ型AD変換を行う。するとここでは、VRAMP(ST)を基準とした上記合成電位VCがカウント数に変換されることになる。さらに、合成電位VCのAD変換では、リファレンス電位のAD変換(期間T22)でのダウンカウント終了時点からカウント数を引き継いでアップカウントを実施する。従って、合成電位のAD変換(期間T23)が完了した時点で、カウント数は、合成電位のAD変換値とリファレンス電位のAD変換値の差分に相当する。つまり、VSIG(RST)−VSIG(SIG)が、最終的なカウント数に相当し、デジタル出力D_OUTとしてAD変換器230から出力される。カウント開始から停止までの間、AD変換器230内部のスイッチをオンにする動作及びオフにする動作は行われない。スイッチングノイズに起因する誤ったカウント終了を防止するためである。期間の終わりにスイッチACDS_EN1、CMP_CNCT1をオフにする。また、AD変換器230は、期間T23を第k+1行の画素120がシグナル電位VSIG(SIG)を出力信号VSIGとして出力している期間に適合させるように動作する。期間の始めにスイッチSIG_SMP2をオンにし、終わりにオフにする。 Period T23 (potential synthesis and AD conversion period of combined potential): At the beginning of the period, the switch CMP_AZCLP is turned off to end autozero. Then, when the switches ACDS_EN1 and CMP_CNCT1 are turned on, the capacitor CR1 and the capacitor CS1 are connected in series. Generally, each capacitor tries to maintain the potential difference between both ends unless electric charge goes in and out. Therefore, the potential difference VCDS_REF-VSIG (RST) held in the capacitor CR1 and the potential difference VSIG (SIG) held in the capacitor CS1 are connected in series. Since the capacitor CS1 is grounded, the input to the AD conversion circuit 132 is the combined potential VC which is VCDS_REF-VSIG (RST) + VSIG (SIG). That is, the synthetic potential VC is obtained by subtracting the reset potential VSIG (RST) from the reference potential VCDS_REF and further adding the signal potential VSIG (SIG). Further, the combined potential is the difference VSIG (SIG) -VSIG (RST) between the reset potential and the signal potential with reference to the reference potential. The combined potential VC is input to the comparator 133 and subjected to AD conversion. The clock is counted by the counter 134 and the ramping of the lamp signal VRAMP is executed, and the single slope type AD conversion is performed in the same manner as in the above-mentioned period T22. Then, here, the combined potential VC based on the VRAMP (ST) is converted into the count number. Further, in the AD conversion of the synthetic potential VC, the count number is taken over from the end of the down count in the AD conversion of the reference potential (period T22) and the up count is performed. Therefore, when the AD conversion of the synthetic potential (period T23) is completed, the count number corresponds to the difference between the AD conversion value of the synthetic potential and the AD conversion value of the reference potential. That is, VSIG (RST) -VSIG (SIG) corresponds to the final count number and is output from the AD converter 230 as digital output D_OUT. From the start to the stop of counting, the operation of turning on and off the switch inside the AD converter 230 is not performed. This is to prevent erroneous count termination due to switching noise. At the end of the period, the switches ACDS_EN1 and CMP_CNCT1 are turned off. Further, the AD converter 230 operates so as to adapt the period T23 to the period during which the pixel 120 in the k + 1th row outputs the signal potential VSIG (SIG) as the output signal VSIG. Turn on the switch SIG_SMP2 at the beginning of the period and turn it off at the end.

以上の期間T21〜T23で次の1単位H時間が終了し、リファレンス電位VCDS_REFと合成電位VCの2回のAD変換が完了した。 During the above period T21 to T23, the next 1 unit H time was completed, and two AD conversions of the reference potential VCDS_REF and the synthetic potential VC were completed.

初めの1単位H時間(T11〜T13)におけるアナログ回路231、281の各スイッチのオン/オフ動作を、次の1単位H時間(T21〜T23)では、相互に入れ替えたものとなる。よって期間T11〜T13におけるアナログ回路231の動作と同様に、アナログ回路281が、期間T21〜T23の間に、次の選択行k+1の画素120についての読み出し処理を実行している。また、期間T21〜T23におけるアナログ回路231の動作と同様に、初めの1単位H時間(T11〜T13)では、アナログ回路281が先の選択行k−1の画素120についてのAD変換処理を実行している。このように、一方のアナログ回路が画素120からの読み出し処理を行っている間、もう一方のアナログ回路が既に読み出し一時保持した画素出力信号に所定の処理を行いAD変換回路132に供給する。 The on / off operations of the switches of the analog circuits 231 and 281 in the first 1 unit H time (T11 to T13) are interchanged with each other in the next 1 unit H time (T21 to T23). Therefore, similarly to the operation of the analog circuit 231 in the periods T11 to T13, the analog circuit 281 executes the reading process for the pixel 120 of the next selected line k + 1 during the periods T21 to T23. Further, similarly to the operation of the analog circuit 231 in the periods T21 to T23, in the first unit H time (T11 to T13), the analog circuit 281 executes the AD conversion process for the pixel 120 of the previous selection line k-1. doing. In this way, while one analog circuit is performing the read processing from the pixel 120, the other analog circuit performs a predetermined process on the pixel output signal already read and temporarily held and supplies the pixel output signal to the AD conversion circuit 132.

(実施形態1の効果)
アナログ回路231、281は、それぞれ2つのコンデンサ(電荷保存素子)を有している。コンデンサCR1、CR2は、読み出し期間において、リセット電位SIG(RST)を読み出し(スイッチRST_SMP1、RST_SMP2がオン)、所定の電位との電位差としてAD変換まで保持している。コンデンサCS1、CS2は、読み出し期間において、シグナル電位SIG(SIG)を読み出し(スイッチSIG_SMP1、SIG_SMP2がオン)、所定の電位との電位差としてAD変換まで保持している。2つのコンデンサ(電荷保存素子)を有するアナログ回路231は、1画素分のリセット電位SIG(RST)とシグナル電位SIG(SIG)とをAD変換のために一時保存できる。アナログ回路281も同様である。よって、AD変換器230では、リセット電位SIG(RST)とシグナル電位SIG(RST)とを含んだ画素出力信号を、2画素分保持するための電荷保存素子を有する。AD変換器230では、これら2つのアナログ回路231、281が交互に読み出し処理とAD変換回路への出力の処理を行って、画素出力信号の読み出し処理と、先に読み出した画素出力信号のAD変換処理とが1単位H時間内で並行して実施されている。
(Effect of Embodiment 1)
The analog circuits 231 and 281 each have two capacitors (charge storage elements). During the read-out period, the capacitors CR1 and CR2 read out the reset potential SIG (RST) (switches RST_SMP1 and RST_SMP2 are on), and hold the capacitors CR1 and CR2 as a potential difference from a predetermined potential until AD conversion. Capacitors CS1 and CS2 read out the signal potential SIG (SIG) during the read-out period (switches SIG_SMP1 and SIG_SMP2 are on), and hold the capacitors CS1 and CS2 until AD conversion as a potential difference from a predetermined potential. The analog circuit 231 having two capacitors (charge storage elements) can temporarily store the reset potential SIG (RST) and the signal potential SIG (SIG) for one pixel for AD conversion. The same applies to the analog circuit 281. Therefore, the AD converter 230 has a charge saving element for holding two pixel output signals including the reset potential SIG (RST) and the signal potential SIG (RST). In the AD converter 230, these two analog circuits 231 and 281 alternately perform read processing and output processing to the AD conversion circuit to read out the pixel output signal and AD convert the previously read pixel output signal. The processing is carried out in parallel within 1 unit H hours.

このように、実施形態1の固体撮像装置1では、上述の具体的に示された回路構成により、画素の読み出し処理とAD変換処理とが同時並行に実行されることによって処理能力が大幅に向上したAD変換器を備える固体撮像装置を実現できる。 As described above, in the solid-state image sensor 1 of the first embodiment, the processing capacity is significantly improved by simultaneously executing the pixel readout process and the AD conversion process in the circuit configuration specifically shown above. It is possible to realize a solid-state image sensor equipped with an AD converter.

また、AD変換器230からは、それぞれの画素120につき、VSIG(RST)−VSIG(SIG)が最終出力として得られ、CDS動作が実現されている。画素120毎のトランジスタの閾値特性等に起因する閾値ばらつき(以下、画素ばらつき)は、リセット電位VSIG(RST)とシグナル電位VSIG(SIG)との2つの画素出力の差分を取ることでキャンセルされる。これは、実効的に期間T22等においてアナログ回路231等で上記合成電位VCを生成することで実現されている。さらに、AD変換回路132の列ごとの特性のばらつき(以下、カラムばらつき)は、リファレンス電位(デジタル値)と上記合成電位(デジタル値)との2回のAD変換結果の差分を取ることでキャンセルされる。これは、リファレンス電位VCDS_REFのAD変換のためのカウントをダウンカウントとし、次いで合成電位VCのAD変換のためのカウントをアップカウントとするカウンタ(アップダウンカウンタ)で実現されている。しかし、2回のAD変換結果の差分を取る手法はこれに限られるものではなく、他の公知の手法に置換しても良い。例えば、リファレンス電位VCDS_REFのAD変換のためのカウントをアップカウントとし、そのカウント値を全ビット反転し、次いで合成電位VCのAD変換のためのカウントをアップカウントとするカウンタ(アップアップカウンタ)で実現されても良い。 Further, from the AD converter 230, VSIG (RST) -VSIG (SIG) is obtained as the final output for each pixel 120, and the CDS operation is realized. The threshold variation (hereinafter referred to as pixel variation) caused by the threshold characteristic of the transistor for each pixel 120 is canceled by taking the difference between the two pixel outputs of the reset potential VSIG (RST) and the signal potential VSIG (SIG). .. This is realized by effectively generating the combined potential VC in the analog circuit 231 or the like during the period T22 or the like. Further, the variation in the characteristics of each column of the AD conversion circuit 132 (hereinafter, column variation) is canceled by taking the difference between the two AD conversion results of the reference potential (digital value) and the combined potential (digital value). Will be done. This is realized by a counter (up-down counter) in which the count for AD conversion of the reference potential VCDS_REF is down-counted and then the count for AD conversion of the synthetic potential VC is up-counted. However, the method of taking the difference between the two AD conversion results is not limited to this, and may be replaced with another known method. For example, it is realized by a counter (up-up counter) in which the count for AD conversion of the reference potential VCDS_REF is up-counted, the count value is inverted by all bits, and then the count for AD conversion of the combined potential VC is up-counted. May be done.

このようにAD変換器230によれば、画素ばらつきとカラムばらつきの双方ともキャンセルされた最終出力が得られる。また、スイッチングノイズに起因する誤ったカウント終了を防止すように動作するため、これが原因の画素のノイズも抑制されている。実施形態1に係る固体撮像装置1では、このようなばらつき(ノイズ)の抑制された、高画質の撮影映像を得ることが同時に実現される。 As described above, according to the AD converter 230, the final output in which both the pixel variation and the column variation are canceled can be obtained. Further, since the operation is performed so as to prevent an erroneous end of counting due to switching noise, pixel noise caused by this is also suppressed. In the solid-state image sensor 1 according to the first embodiment, it is possible to simultaneously obtain a high-quality photographed image in which such variations (noise) are suppressed.

〔実施形態2〕
本発明の実施形態2について、以下に説明する。
[Embodiment 2]
Embodiment 2 of the present invention will be described below.

(固体撮像装置、AD変換器330の構成)
実施形態2に係る固体撮像装置は、AD変換器の構成が異なる他は実施形態1に係る固体撮像装置1と同様の構成を有する。図5は、実施形態2に係る固体撮像装置のAD変換器330の構成を示す概略回路図である。AD変換器330は、実施形態1のAD変換器230と同様の回路を単位AD変換器330a、330bとして備えるものである。よって、実施形態2に係る固体撮像装置では、AD変換器330が2列に跨って設けられている。
(Structure of solid-state image sensor and AD converter 330)
The solid-state image sensor according to the second embodiment has the same configuration as the solid-state image sensor 1 according to the first embodiment except that the configuration of the AD converter is different. FIG. 5 is a schematic circuit diagram showing the configuration of the AD converter 330 of the solid-state image sensor according to the second embodiment. The AD converter 330 includes the same circuit as the AD converter 230 of the first embodiment as the units AD converters 330a and 330b. Therefore, in the solid-state image sensor according to the second embodiment, AD converters 330 are provided in two rows.

単位AD変換器330aはアナログ回路331a、381aとAD変換回路332aとを備え、AD変換回路332aはコンパレータ333aとカウンタ334aとを有する。単位AD変換器330bはアナログ回路331b、381bとAD変換回路332bとを備え、AD変換回路332bはコンパレータ333bとカウンタ334bとを有する。単位AD変換器330a、330bのスイッチの符号は、AD変換器230での対応する各スイッチの符号に、それぞれ最後に_A、_Bを付加したものである。また、単位AD変換器330a、330bのコンデンサの符号は、AD変換器230での対応する各コンデンサの符号に、それぞれ最後にa、bを付加したものである。 The unit AD converter 330a includes analog circuits 331a and 381a and an AD conversion circuit 332a, and the AD conversion circuit 332a has a comparator 333a and a counter 334a. The unit AD converter 330b includes analog circuits 331b and 381b and an AD conversion circuit 332b, and the AD conversion circuit 332b has a comparator 333b and a counter 334b. The codes of the switches of the unit AD converters 330a and 330b are the codes of the corresponding switches in the AD converter 230 with _A and _B added at the end, respectively. Further, the reference numerals of the capacitors of the unit AD converters 330a and 330b are the codes of the corresponding capacitors in the AD converter 230 with a and b added at the end, respectively.

ただしAD変換器230と異なる点として、単位AD変換器330aにおいては、コンデンサCS1aのグラウンド側の端子が2分岐されている。分岐の一方がスイッチCB_ASE_EN1を介してグラウンドされる。もう一方がスイッチHB_INNING_EN1を介して単位AD変換器330bのコンデンサCR1bの出力側の端子に接続されている。コンデンサCS2aのグラウンド側についても同様である。分岐の一方がスイッチCB_ASE_EN2を介してグラウンドされる。もう一方がスイッチHB_INNING_EN2を介して単位AD変換器330bのコンデンサCR2bの出力側の端子に接続されている。 However, unlike the AD converter 230, in the unit AD converter 330a, the ground-side terminal of the capacitor CS1a is branched into two. One of the branches is grounded via the switch CB_ASE_EN1. The other is connected to the output-side terminal of the capacitor CR1b of the unit AD converter 330b via the switch HB_INNING_EN1. The same applies to the ground side of the capacitor CS2a. One of the branches is grounded via the switch CB_ASE_EN2. The other is connected to the output-side terminal of the capacitor CR2b of the unit AD converter 330b via the switch HB_INNING_EN2.

(AD変換器330の動作)
通常動作モード:単位AD変換器330a、330bは、それぞれが実施形態1のAD変換器230と全く同様に動作し得る。通常動作モードでは、スイッチCB_ASE_EN1、CB_ASE_EN2が常時オンであり、スイッチHB_INNING_EN1、HB_INNING_EN2が常時オフである。よってそれぞれの単位AD変換器330a、330bは切り離されて、それぞれが回路構成上、AD変換器230と同じである。単位AD変換器330aは第n列のカラムAD変換を実行し、単位AD変換器330bは第n+1列のカラムAD変換を実行する。
(Operation of AD converter 330)
Normal operation mode: The units AD converters 330a and 330b can each operate in exactly the same manner as the AD converter 230 of the first embodiment. In the normal operation mode, the switches CB_ASE_EN1 and CB_ASE_EN2 are always on, and the switches HB_INNING_EN1 and HB_INNING_EN2 are always off. Therefore, the respective unit AD converters 330a and 330b are separated, and each is the same as the AD converter 230 in terms of circuit configuration. The unit AD converter 330a executes the column AD conversion of the nth column, and the unit AD converter 330b executes the column AD conversion of the n + 1 column.

水平加算動作モード:また単位AD変換器330a、330bは、連携して、水平加算動作を実行し得る。この動作モードについて、以下に詳細に説明する。 Horizontal addition operation mode: Further, the unit AD converters 330a and 330b can cooperate with each other to execute the horizontal addition operation. This operation mode will be described in detail below.

水平加算動作モードにおいては、単位AD変換器330bのAD変換回路332bは動作しない。AD変換回路332bへの入力のスイッチCMP_CNCT1_B、CMP_CNCT2_Bは常時オフである。よって、このとき固体撮像装置の列数は、通常モード時の半分になる。 In the horizontal addition operation mode, the AD conversion circuit 332b of the unit AD converter 330b does not operate. The switches CMP_CNCT1_B and CMP_CNCT2_B for input to the AD conversion circuit 332b are always off. Therefore, at this time, the number of rows of the solid-state image sensor is halved in the normal mode.

水平加算動作モードにおいても通常は、スイッチCB_ASE_EN1、CB_ASE_EN2はオンであり、スイッチHB_INNING_EN1、HB_INNING_EN2はオフである。これにより、単位AD変換器330a、330bのアナログ回路331a、381a、331b、381bは、通常それぞれ実施形態1のAD変換器230と同様に動作する。 Normally, the switches CB_ASE_EN1 and CB_ASE_EN2 are on, and the switches HB_INNING_EN1 and HB_INNING_EN2 are off even in the horizontal addition operation mode. As a result, the analog circuits 331a, 381a, 331b, and 381b of the unit AD converters 330a and 330b usually operate in the same manner as the AD converter 230 of the first embodiment, respectively.

ただし、実施形態1の期間T23に相当する期間における、コンデンサに保持された電位差の合成操作について動作が異なる。AD変換器330では、コンデンサCR1a、CS1a、CR1b、CS1bに保持された電位差が合成される。合成操作時のスイッチのオン/オフの状態を図6に示す。この期間において、スイッチACDS_EN1_A、ACDS_EN1_Bがオンするのに合わせて、単位AD変換器330aにおけるスイッチCB_ASE_EN1_Aをオフとし、スイッチHB_INNING_EN1をオンとする。すると、コンデンサCR1a、CS1a、CR1b、CS1bが直列接続される。この操作によって、コンデンサCR1a、CS1a、CR1b、CS1bにそれぞれ保持された電位差が合成されてAD変換回路332aに入力される。つまり、アナログ回路331a、331bでそれぞれ受信した第n列目、第n+1列目の画素の信号が加算されてAD変換回路332aに入力される。また、実施形態1の期間T13に相当する期間においても同様に、コンデンサCR2a、CS2a、CR2b、CS2bに保持された電位差の合成操作を行う。つまり、アナログ回路381a、381bでそれぞれ受信した第n列目、第n+1列目の画素の信号が加算されてAD変換回路332aに入力される。いずれにおいてもAD変換回路332aに入力される合成電位の大きさは、2画素分であり、通常モードと比較して約2倍となる。 However, the operation is different for the operation of synthesizing the potential difference held in the capacitor in the period corresponding to the period T23 of the first embodiment. In the AD converter 330, the potential differences held in the capacitors CR1a, CS1a, CR1b, and CS1b are combined. FIG. 6 shows the on / off state of the switch during the synthesis operation. During this period, when the switches ACDS_EN1_A and ACDS_EN1_B are turned on, the switch CB_ASE_EN1_A in the unit AD converter 330a is turned off and the switch HB_INNING_EN1 is turned on. Then, the capacitors CR1a, CS1a, CR1b, and CS1b are connected in series. By this operation, the potential differences held in the capacitors CR1a, CS1a, CR1b, and CS1b are combined and input to the AD conversion circuit 332a. That is, the signals of the nth column and n + 1th column pixels received by the analog circuits 331a and 331b are added and input to the AD conversion circuit 332a. Further, also in the period corresponding to the period T13 of the first embodiment, the operation of synthesizing the potential difference held in the capacitors CR2a, CS2a, CR2b, and CS2b is similarly performed. That is, the signals of the pixels in the nth column and the n + 1th column received by the analog circuits 381a and 381b are added and input to the AD conversion circuit 332a. In either case, the magnitude of the combined potential input to the AD conversion circuit 332a is for two pixels, which is about twice that of the normal mode.

(実施形態2の効果)
通常動作モードにおいて、実施形態1と全く同じ処理が第n列の画素出力信号VSIG[n]と、第n+1列の画素出力信号VSIG[n+1]とに対して実行される。よって、AD変換器330を備えた本実施形態の固体撮像装置においても実施形態1の固体撮像装置1と同様の効果を得ることができる。
(Effect of Embodiment 2)
In the normal operation mode, exactly the same processing as in the first embodiment is executed for the pixel output signal VSIG [n] in the nth column and the pixel output signal VSIG [n + 1] in the n + 1th column. Therefore, the same effect as that of the solid-state image sensor 1 of the first embodiment can be obtained in the solid-state image sensor of the present embodiment provided with the AD converter 330.

さらに、AD変換器330は、水平加算動作モードにおいて、複数の列の画素からの信号を加算することができ、感度を大幅に向上させることもできる。よって、AD変換器330を用いた本実施形態の固体撮像装置では、光の感度を高めた撮影映像を得ることができる。 Further, the AD converter 330 can add signals from a plurality of rows of pixels in the horizontal addition operation mode, and can greatly improve the sensitivity. Therefore, in the solid-state image sensor of the present embodiment using the AD converter 330, it is possible to obtain a photographed image with increased light sensitivity.

実施形態2に係る固体撮像装置では、上述の具体的に示された回路構成により、このように通常動作モードと水平加算動作モードとを切り替えることができる固体撮像装置が実現できる。 In the solid-state image sensor according to the second embodiment, the solid-state image sensor capable of switching between the normal operation mode and the horizontal addition operation mode can be realized by the circuit configuration specifically shown above.

〔実施形態3〕
本発明の実施形態3について、以下に説明する。
[Embodiment 3]
Embodiment 3 of the present invention will be described below.

(固体撮像装置、AD変換器430の構成)
実施形態3に係る固体撮像装置は、AD変換器の構成が異なる他は実施形態1に係る固体撮像装置1と同様の構成を有する。図7は、実施形態3に係る固体撮像装置のAD変換器430の構成を示す概略回路図である。AD変換器430は、実施形態1のAD変換器230と同じくシングルスロープ型のAD変換を行うAD変換回路132を有している。画素出力信号VSIGが入力される入力端は分岐されてアナログ回路431、481にそれぞれ接続されている。それぞれのアナログ回路431、481の出力は合流されて、AD変換回路132に入力される。AD変換器430の前段の回路は、同じ構成の2つのアナログ回路431、481を並列接続した構成を有している。アナログ回路431、481は、実施形態1のAD変換器230のアナログ回路231、281とは異なっている。
(Structure of solid-state image sensor and AD converter 430)
The solid-state image sensor according to the third embodiment has the same configuration as the solid-state image sensor 1 according to the first embodiment except that the configuration of the AD converter is different. FIG. 7 is a schematic circuit diagram showing the configuration of the AD converter 430 of the solid-state image sensor according to the third embodiment. The AD converter 430 has an AD conversion circuit 132 that performs a single-slope type AD conversion like the AD converter 230 of the first embodiment. The input terminal to which the pixel output signal VSIG is input is branched and connected to the analog circuits 431 and 481, respectively. The outputs of the analog circuits 431 and 481 are merged and input to the AD conversion circuit 132. The circuit in the previous stage of the AD converter 430 has a configuration in which two analog circuits 431 and 481 having the same configuration are connected in parallel. The analog circuits 431 and 481 are different from the analog circuits 231 and 281 of the AD converter 230 of the first embodiment.

まず、アナログ回路431の構成を説明する。画素出力信号VSIGがさらに2分岐されて、それぞれスイッチRST_SMP1と、スイッチSIG_SMP1とに接続される。スイッチRST_SMP1とアナログ回路431の出力端との間にスイッチRST_CMP1が配置される。スイッチRST_SMP1とスイッチSIG_CMP1の接続部に、コンデンサC_RST1が接続され、コンデンサC_RST1のもう一端はグラウンドされる。スイッチSIG_SMP1とアナログ回路431の出力端との間にスイッチSIG_CMP1が配置される。スイッチSIG_SMP1とスイッチSIG_CMP1の接続部に、コンデンサC_SIG1が接続され、コンデンサC_SIG1のもう一端はグラウンドされる。 First, the configuration of the analog circuit 431 will be described. The pixel output signal VSIG is further branched into two, and is connected to the switch RST_SMP1 and the switch SIG_SMP1, respectively. The switch RST_CMP1 is arranged between the switch RST_SMP1 and the output end of the analog circuit 431. The capacitor C_RST1 is connected to the connection portion between the switch RST_SMP1 and the switch SIG_CMP1, and the other end of the capacitor C_RST1 is grounded. The switch SIG_CMP1 is arranged between the switch SIG_SMP1 and the output end of the analog circuit 431. The capacitor C_SIG1 is connected to the connection between the switch SIG_SPI1 and the switch SIG_CMP1, and the other end of the capacitor C_SIG1 is grounded.

アナログ回路481の構成は、アナログ回路431と同様である。アナログ回路481におけるスイッチ、コンデンサの符号は、それぞれ対応するアナログ回路431のスイッチ、コンデンサの符号の最後の1の文字を2に変えたものである。コンデンサC_RST1、C_RST2はそれぞれが画素出力信号VSIGのリセット電位VSIG(RST)を一時保持するための電荷保存素子である。コンデンサC_SIG1、C_SIG2はそれぞれが画素出力信号VSIGのシグナル電位VSIG(SIG)を一時保持するための電荷保存素子である。 The configuration of the analog circuit 481 is the same as that of the analog circuit 431. The code of the switch and the capacitor in the analog circuit 481 is obtained by changing the last 1 character of the code of the corresponding analog circuit 431 switch and the capacitor to 2. Capacitors C_RST1 and C_RST2 are charge storage elements for temporarily holding the reset potential VSIG (RST) of the pixel output signal VSIG, respectively. The capacitors C_SIG1 and C_SIG2 are charge storage elements for temporarily holding the signal potential VSIG (SIG) of the pixel output signal VSIG, respectively.

(AD変換器430の動作)
各スイッチのオン/オフ動作等を示すタイミングチャートを図8に示す。これを参照しつつ、AD変換器430の動作について説明する。
(Operation of AD converter 430)
FIG. 8 shows a timing chart showing the on / off operation of each switch. The operation of the AD converter 430 will be described with reference to this.

AD変換器430は、画素出力信号VSIGにて順次送り込まれるそれぞれの画素120のリセット電位VSIG(RST)とシグナル電位VSIG(SIG)とのセットを、2つのアナログ回路431、481で交互に読み出す動作を行う。また、2つのアナログ回路431、481で保持したそれぞれの画素120についての電圧信号をAD変換回路132に入力し、AD変換処理を行う。読み出し処理とAD変換処理とは同時並行で進行する。 The AD converter 430 alternately reads out a set of the reset potential VSIG (RST) and the signal potential VSIG (SIG) of each pixel 120 sequentially sent by the pixel output signal VSIG by two analog circuits 431 and 481. I do. Further, the voltage signals for the respective pixels 120 held by the two analog circuits 431 and 481 are input to the AD conversion circuit 132, and the AD conversion process is performed. The read process and the AD conversion process proceed in parallel.

初めの単位H時間内に一方のアナログ回路431が第k行の画素120の読み出し処理を行い、次の単位H時間でAD変換処理のための動作を行う。もう一方のアナログ回路281では、始めの単位H時間では、第k−1行の画素120についてのAD変換処理のための動作を行っており、次の単位H時間では第k+1行の画素120からの読み出しを行っている。各スイッチのオン/オフ動作の周期は、2単位H時間となる。初期状態では全てのスイッチをオフとする。 Within the first unit H time, one analog circuit 431 reads out the pixel 120 in the kth row, and performs an operation for AD conversion processing in the next unit H time. In the other analog circuit 281, in the first unit H time, the operation for AD conversion processing is performed for the pixel 120 in the k-1th row, and in the next unit H time, from the pixel 120 in the k + 1 row. Is being read. The cycle of on / off operation of each switch is 2 units H hours. In the initial state, all switches are turned off.

アナログ回路431についての動作は以下のとおりである。 The operation of the analog circuit 431 is as follows.

初めの単位H時間:アナログ回路431は、第k行の画素120のリセット電位VSIG(RST)[k]が出力信号VSIGとして出力されている期間に適合して、まずスイッチRST_SMP1をオンにし、その後オフにする。すると、コンデンサC_RST1に、電位VSIG(RST)[k]が保持される。次いで、第k行の画素120のシグナル電位VSIG(SIG)[k]が出力信号VSIGとして出力されている期間に適合して、スイッチSIG_SMP1をオンにし、その後オフにする。すると、コンデンサC_SIG1に、電位VSIG(SIG)[k]が保持される。こうして、第k行の画素の読み出しが完了する。 First unit H time: The analog circuit 431 first turns on the switch RST_SMP1 and then turns on the switch RST_SMP1 according to the period during which the reset potential VSIG (RST) [k] of the pixel 120 in the kth row is output as the output signal VSIG. Turn off. Then, the potential VSIG (RST) [k] is held in the capacitor C_RST1. Then, the switch SIG_SPI1 is turned on and then turned off in accordance with the period during which the signal potential VSIG (SIG) [k] of the pixel 120 in the kth row is output as the output signal VSIG. Then, the potential VSIG (SIG) [k] is held in the capacitor C_SIG1. In this way, the reading of the pixel in the kth row is completed.

次の単位H時間:アナログ回路431は、まずスイッチRST_CMP1をオンにする。AD変換回路132には、コンデンサC_RST1に保持された第k行の画素120のリセット電位VSIG(RST)[k]が入力される。AD変換回路132はシングルスロープ型のAD変換を開始する。ランプ信号VRAMPはランピングを開始し、カウンタ134はダウンカウントを開始する。コンパレータ133の出力が反転するとカウントを停止する。こうしてリセット電位VSIG(RST)[k]がAD変換される。カウント開始から停止までの間、AD変換器430内部のスイッチをオンにする動作及びオフにする動作は行われない。スイッチングノイズに起因する誤ったカウント終了を防止するためである。カウント停止後、スイッチRST_CMP2をオフにする。次いで、アナログ回路431は、スイッチSIG_CMP1をオンにする。AD変換回路132には、コンデンサC_SIG1に保持された第k行の画素120のシグナル電位VSIG(SIG)[k]が入力される。AD変換回路132はシングルスロープ型のAD変換を開始する。ランプ信号VRAMPはランピングを開始し、カウンタ134はアップカウントを開始する。コンパレータ133の出力が反転するとカウントを停止する。こうしてリセット電位VSIG(SIG)[k]がAD変換される。カウント停止後、スイッチSIG_CMP1をオフにする。カウント開始から停止までの間、AD変換器430内部のスイッチをオンにする動作及びオフにする動作は行われない。スイッチングノイズに起因する誤ったカウント終了を防止するためである。シグナル電位VSIG(SIG)[k]のAD変換では、リセット電位VSIG(RST)[k]でのダウンカウント終了時点からカウント数を引き継いでアップカウントを実施する。従って、シグナル電位VSIG(SIG)[k]のAD変換が完了した時点で、カウント数は、リセット電位VSIG(RST)[k]のAD変換値とシグナル電位VSIG(SIG)[k]のAD変換値の差分に相当する。つまり、VSIG(RST)[k]−VSIG(SIG)[k]が、最終的なカウント数に相当し、デジタル出力D_OUTとしてAD変換器430から出力される。 Next unit H time: The analog circuit 431 first turns on the switch RST_CMP1. The reset potential VSIG (RST) [k] of the pixel 120 in the kth row held in the capacitor C_RST1 is input to the AD conversion circuit 132. The AD conversion circuit 132 starts a single slope type AD conversion. The ramp signal VRAMP starts ramping and the counter 134 starts downcounting. When the output of the comparator 133 is inverted, the counting is stopped. In this way, the reset potential VSIG (RST) [k] is AD-converted. From the start to the stop of counting, the operation of turning on and off the switch inside the AD converter 430 is not performed. This is to prevent erroneous count termination due to switching noise. After the count is stopped, the switch RST_CMP2 is turned off. The analog circuit 431 then turns on the switch SIG_CMP1. The signal potential VSIG (SIG) [k] of the pixel 120 in the kth row held in the capacitor C_SIG1 is input to the AD conversion circuit 132. The AD conversion circuit 132 starts a single slope type AD conversion. The ramp signal VRAMP starts ramping and the counter 134 starts upcounting. When the output of the comparator 133 is inverted, the counting is stopped. In this way, the reset potential VSIG (SIG) [k] is AD-converted. After the count is stopped, the switch SIG_CMP1 is turned off. From the start to the stop of counting, the operation of turning on and off the switch inside the AD converter 430 is not performed. This is to prevent erroneous count termination due to switching noise. In the AD conversion of the signal potential VSIG (SIG) [k], the count number is taken over from the end of the down count at the reset potential VSIG (RST) [k] and the up count is performed. Therefore, when the AD conversion of the signal potential VSIG (SIG) [k] is completed, the count number is the AD conversion value of the reset potential VSIG (RST) [k] and the AD conversion of the signal potential VSIG (SIG) [k]. Corresponds to the difference in values. That is, VSIG (RST) [k] -VSIG (SIG) [k] corresponds to the final count number and is output from the AD converter 430 as the digital output D_OUT.

アナログ回路481についての動作は以下のとおりである。 The operation of the analog circuit 481 is as follows.

初めの単位H時間:まずスイッチRST_CMP2をオンにし、AD変換回路132でのシングルスロープ型のAD変換を行い、AD変換完了後、スイッチRST_CMP2をオフにする。次いで、スイッチSIG_SMP2をオンにし、AD変換回路132でのシングルスロープ型のAD変換を行い、AD変換完了後、スイッチSIG_CMP2をオフにする。次の単位H時間におけるアナログ回路431、AD変換回路132の動作と同様にして、先の単位H時間で読み出されて保持された第k−1行の画素120についてのAD変換処理が完了する。そうして、VSIG(RST)[k−1]−VSIG(SIG)[k−1]がデジタル出力D_OUTとしてAD変換器430から出力される。 First unit H time: First, the switch RST_CMP2 is turned on, the single slope type AD conversion is performed by the AD conversion circuit 132, and after the AD conversion is completed, the switch RST_CMP2 is turned off. Next, the switch SIG_SMP2 is turned on, the single slope type AD conversion is performed by the AD conversion circuit 132, and the switch SIG_CMP2 is turned off after the AD conversion is completed. In the same manner as the operation of the analog circuit 431 and the AD conversion circuit 132 in the next unit H time, the AD conversion process for the pixel 120 in the k-1 row read and held in the previous unit H time is completed. .. Then, VSIG (RST) [k-1] -VSIG (SIG) [k-1] is output from the AD converter 430 as a digital output D_OUT.

次の単位H時間:アナログ回路481は、第k+1行の画素120のリセット電位VSIG(RST)[k+1]が出力信号VSIGとして出力されている期間に適合して、まずスイッチRST_SMP2をオンにし、その後オフにする。次いで、第k行の画素120のシグナル電位VSIG(SIG)[k+1]が出力信号VSIGとして出力されている期間に適合して、スイッチSIG_SMP2をオンにし、その後オフにする。初めの単位H時間におけるアナログ回路431の動作と同様にして、第k+1行の画素の読み出しが完了する。 Next unit H time: The analog circuit 481 first turns on the switch RST_SMP2 in accordance with the period during which the reset potential VSIG (RST) [k + 1] of the pixel 120 in the k + 1 row is output as the output signal VSIG, and then turns on. Turn off. Then, the switch SIG_SMP2 is turned on and then turned off according to the period during which the signal potential VSIG (SIG) [k + 1] of the pixel 120 in the kth row is output as the output signal VSIG. The reading of the pixels in the k + 1 row is completed in the same manner as the operation of the analog circuit 431 in the first unit H time.

(実施形態3の効果)
アナログ回路431、481は、それぞれ2つのコンデンサ(電荷保存素子)を有している。コンデンサC_RST1、C_RST2は、読み出し期間において、リセット電位SIG(RST)を読み出し、AD変換まで電位を一時保持している。コンデンサC_SIG1、C_SIG2は、読み出し期間において、シグナル電位SIG(SIG)を読み出し、AD変換まで電位を保持している。2つのコンデンサを有するアナログ回路431は、1画素分のリセット電位SIG(RST)とシグナル電位SIG(RST)とをAD変換のために一時保存できる。アナログ回路481も同様である。よって、AD変換器430では、リセット電位SIG(RST)とシグナル電位SIG(RST)とを含んだ画素出力信号を、2画素分保持するための電荷保存素子を有する。これら2つのアナログ回路231、281が交互に読み出し処理とAD変換回路への出力の処理を行って、画素出力信号の読み出し処理と、先に読み出した画素出力信号のAD変換処理とが1単位H時間内で並行して実施されている。
(Effect of Embodiment 3)
The analog circuits 431 and 481 each have two capacitors (charge storage elements). Capacitors C_RST1 and C_RST2 read the reset potential SIG (RST) during the read period, and temporarily hold the potential until AD conversion. Capacitors C_SIG1 and C_SIG2 read out the signal potential SIG (SIG) during the read-out period and hold the potential until AD conversion. The analog circuit 431 having two capacitors can temporarily store the reset potential SIG (RST) and the signal potential SIG (RST) for one pixel for AD conversion. The same applies to the analog circuit 481. Therefore, the AD converter 430 has a charge saving element for holding two pixel output signals including the reset potential SIG (RST) and the signal potential SIG (RST). These two analog circuits 231 and 281 alternately perform read processing and output processing to the AD conversion circuit, and the pixel output signal read processing and the previously read pixel output signal AD conversion processing are one unit H. It is carried out in parallel in time.

このように、実施形態3の固体撮像装置では、上述の具体的に示された回路構成により、画素の読み出し処理とAD変換処理とが同時並行に実行されることによって処理能力が大幅に向上したAD変換器を備える固体撮像装置を実現できる。 As described above, in the solid-state image sensor of the third embodiment, the processing capacity is greatly improved by simultaneously executing the pixel readout process and the AD conversion process in the circuit configuration specifically shown above. A solid-state image sensor equipped with an AD converter can be realized.

また、AD変換器430からは、それぞれの画素120につき、VSIG(RST)−VSIG(SIG)が最終出力として得られ、CDS動作が実現されている。画素120毎のトランジスタの閾値特性等に起因する閾値ばらつき(以下、画素ばらつき)は、リセット電位VSIG(RST)とシグナル電位VSIG(SIG)との2つの画素出力の差分を取ることでキャンセルされる。さらに、AD変換回路132毎の特性ばらつき等である列ごとの特性のばらつき(以下、カラムばらつき)も、リセット電位VSIG(RST)とシグナル電位との2回のAD変換結果の差分を取ることでキャンセルされる。従ってAD変換器430によれば、画素ばらつきとカラムばらつきの双方ともキャンセルされた最終出力が得られる。また、スイッチングノイズに起因する誤ったカウント終了を防止すように動作するため、これが原因の画素のノイズも抑制されている。実施形態3に係る固体撮像装置では、このようなばらつき(ノイズ)の抑制された、高画質の撮影映像を得ることが同時に実現される。 Further, from the AD converter 430, VSIG (RST) -VSIG (SIG) is obtained as the final output for each pixel 120, and the CDS operation is realized. The threshold variation (hereinafter referred to as pixel variation) caused by the threshold characteristic of the transistor for each pixel 120 is canceled by taking the difference between the two pixel outputs of the reset potential VSIG (RST) and the signal potential VSIG (SIG). .. Further, the variation in the characteristics of each column (hereinafter referred to as column variation), which is the variation in the characteristics of each AD conversion circuit 132, can be obtained by taking the difference between the two AD conversion results of the reset potential VSIG (RST) and the signal potential. It will be canceled. Therefore, according to the AD converter 430, the final output in which both the pixel variation and the column variation are canceled can be obtained. Further, since the operation is performed so as to prevent an erroneous end of counting due to switching noise, pixel noise caused by this is also suppressed. In the solid-state image sensor according to the third embodiment, it is possible to simultaneously obtain a high-quality photographed image in which such variations (noise) are suppressed.

〔付記事項〕
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
[Additional notes]
The present invention is not limited to the above-described embodiments, and various modifications can be made within the scope of the claims, and the embodiments obtained by appropriately combining the technical means disclosed in the different embodiments. Is also included in the technical scope of the present invention. Furthermore, new technical features can be formed by combining the technical means disclosed in each embodiment.

1 固体撮像装置
110 垂直走査回路
111 行選択信号線
112 読出信号線
120 画素
230、330、430 AD変換器
132、332a、332b AD変換回路
133、333a、333b コンパレータ
134、334a、334b カウンタ
140 水平走査回路
141 列選択信号線
142 メモリ
143 水平出力線
231、281、331a、331b、381a、381b、431、481 アナログ回路
330a、330b 単位AD変換器
CR1、CR2、CR1a、CR2a、CR1b、CR2b コンデンサ(第1の電荷保存素子)
CS1、CS2、CS1a、CS2a、CS1b、CS2b コンデンサ(第2の電荷保存素子)
C_RST1、C_SIG1、C_RST2、C_SIG2 コンデンサ(電荷保存素子)
1 Solid-state imaging device 110 Vertical scanning circuit 111 Line selection signal line 112 Read signal line 120 pixels 230, 330, 430 AD converter 132, 332a, 332b AD conversion circuit 133, 333a, 333b Comparator 134, 334a, 334b Counter 140 Horizontal scanning Circuit 141 Column selection signal line 142 Memory 143 Horizontal output line 231, 281, 331a, 331b, 381a, 381b, 431, 481 Analog circuit 330a, 330b Unit AD converter CR1, CR2, CR1a, CR2a, CR1b, CR2b Condenser (No. 1 charge storage element)
CS1, CS2, CS1a, CS2a, CS1b, CS2b capacitors (second charge storage element)
C_RST1, C_SIG1, C_RST2, C_SIG2 capacitors (charge saving element)

Claims (5)

複数の画素と、
前記画素からの画素出力信号を受信しAD変換を行う、AD変換器とを備え、
前記AD変換器は、
前記画素出力信号を一時的に保持する電荷保存素子を有したアナログ回路と、
前記アナログ回路によって一時的に保持された前記画素出力信号が入力される、シングルスロープ型のAD変換回路とを有し、
前記画素出力信号は、リセット電位とシグナル電位とを含み、
前記アナログ回路は、前記電荷保存素子を少なくとも2画素分備え、
前記AD変換回路には、(i)リファレンス電位と、(ii)前記リファレンス電位を基準とした、前記リセット電位と前記シグナル電位との差分である合成電位と、が入力され、
前記アナログ回路は、
前記リファレンス電位と前記リセット電位との電位差を保持する第1の電荷保存素子と、
前記シグナル電位を保持する第2の電荷保存素子とを備え、
前記第1の電荷保存素子と前記第2の電荷保存素子とが直列接続されることにより、前記合成電位が生成されることを特徴とする固体撮像装置。
With multiple pixels
It is equipped with an AD converter that receives a pixel output signal from the pixel and performs AD conversion.
The AD converter
An analog circuit having a charge storage element that temporarily holds the pixel output signal, and
Wherein said temporarily held by an analog circuit pixel output signal is input, possess an AD conversion circuit of the single-slope,
The pixel output signal includes a reset potential and a signal potential.
The analog circuit includes the charge storage element for at least two pixels.
(I) A reference potential and (ii) a synthetic potential which is a difference between the reset potential and the signal potential based on the reference potential are input to the AD conversion circuit.
The analog circuit
A first charge-saving element that holds a potential difference between the reference potential and the reset potential, and
A second charge-saving element that holds the signal potential is provided.
Wherein by the first and the charge storage element and said second charge storage elements are connected in series, a solid-state imaging device according to claim Rukoto the synthetic potential is generated.
前記AD変換器は、
前記画素出力信号を複数の画素から順次受信する周期の一周期内において、
前記電荷保存素子への前記画素出力信号の保存処理と、
前記アナログ回路によって当該周期以前から保持された前記画素出力信号のシングルスロープ型のAD変換とを実行することを特徴とする、請求項1に記載の固体撮像装置。
The AD converter
Within one cycle of sequentially receiving the pixel output signals from a plurality of pixels,
The processing of storing the pixel output signal in the charge storage element and
The solid-state imaging device according to claim 1, wherein the analog circuit executes single-slope AD conversion of the pixel output signal held before the period.
複数の画素と
前記画素からリセット電位とシグナル電位とを含んだ画素出力信号を受信しAD変換を行う、AD変換器とを備え、
前記AD変換器は、
前記画素出力信号を一時的に保持する電荷保存素子を少なくとも2画素分備え、かつ、リファレンス電位を基準とした、前記リセット電位と前記シグナル電位との差分である合成電位を出力できる、アナログ回路と、
前記合成電位と前記リファレンス電位とを入力できる、シングルスロープ型のAD変換回路とを備えた、単位AD変換器、を複数有し、
前記単位AD変換器の前記合成電位に、他の前記単位AD変換器の前記合成電位が加算された電位を、前記AD変換回路に入力できることを特徴とする固体撮像装置。
It is equipped with an AD converter that receives a pixel output signal including a reset potential and a signal potential from a plurality of pixels and the pixels and performs AD conversion.
The AD converter
An analog circuit having at least two charge storage elements that temporarily hold the pixel output signal and capable of outputting a combined potential that is the difference between the reset potential and the signal potential with reference to the reference potential. ,
It has a plurality of unit AD converters, which are provided with a single slope type AD conversion circuit capable of inputting the combined potential and the reference potential.
A solid-state image sensor, characterized in that a potential obtained by adding the combined potential of another unit AD converter to the combined potential of the unit AD converter can be input to the AD conversion circuit.
前記アナログ回路は、
前記リファレンス電位と前記リセット電位との電位差を保持する第1の電荷保存素子と、
前記シグナル電位を保持する第2の電荷保存素子とを備え、
前記第1の電荷保存素子と前記第2の電荷保存素子とが直列接続されることにより、前記合成電位が生成されることを特徴とする、
請求項に記載の固体撮像装置。
The analog circuit
A first charge-saving element that holds a potential difference between the reference potential and the reset potential, and
A second charge-saving element that holds the signal potential is provided.
The combined potential is generated by connecting the first charge storage element and the second charge storage element in series.
The solid-state image sensor according to claim 3 .
前記AD変換器は、前記シングルスロープ型のAD変換の実行中、前記電荷保存素子への前記画素出力信号の保存処理を行うためのスイッチのオン動作及びオフ動作を行わないことを特徴とする、請求項1からのいずれか1項に記載の固体撮像装置。 The AD converter is characterized in that during the execution of the single slope type AD conversion, the switch for storing the pixel output signal in the charge saving element is not turned on and off. The solid-state imaging device according to any one of claims 1 to 4 .
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