JP6783201B2 - タップ係数の更新方法および判定帰還型等化回路 - Google Patents

Description

本発明は、タップ係数の更新方法および判定帰還型等化回路に関する。

無線通信システムは、大容量のデータを伝送するために広帯域化が図られている。しかしながら、無線通信システムは、広帯域化により、建物等の反射や回折等で発生する電磁波の遅延による周波数選択性フェージングの影響を受ける。

このため、電磁波の遅延を時間領域で等化し、周波数選択性フェージングを補償する判定帰還型等化器（ＤＦＥ：Decision Feedback Equalizer）等の技術が提案されている（例えば、非特許文献１参照）。

古谷之綱 他８名，"ディジタル移動通信のための波形等化技術," トリケップス叢書（１），1996年

従来技術では、受信した電磁波のトレーニング信号に対して、ＲＬＳ（Recursive Least Square）等の適応等化処理を実行することにより、遅延波を補償するタップのタップ数および各タップのタップ係数を算出する。そして、従来技術は、算出した各タップのタップ係数を用いて、受信した電磁波のデータ信号に対して等化処理を実行し、データ信号における遅延を補償する。

ところで、電磁波の遅延が長い長遅延波環境等の環境では、最大遅延時間が長くなるため、トレーニング信号は、最大遅延時間より長いシンボル長を有することが求められる。そして、トレーニング信号のシンボル長が長くなるに従い、タップ数の増加が求められる。しかしながら、タップ数が増加することにより、遅延波の補償の精度（通信品質）は向上するが、タップ係数を求める演算量が増大し、データ伝送効率が低下するという問題がある。

本発明は、長遅延波環境において、トレーニング信号のシンボル長を長くすることなく、従来と比べて高いデータ伝送効率を実現できるタップ係数の更新方法および判定帰還型等化回路を提供することを目的とする。

第１の発明は、それぞれ入力される信号に対して所定の遅延量を与える第１〜第Ｎ（Ｎは２以上の整数）の遅延素子と、第１〜第Ｎの遅延素子の各々から出力される信号に対してタップ係数に応じた重み付け処理を実行するＮ個のタップと、Ｎ個のタップから出力される信号を加算する加算部とをそれぞれ含む第１〜第Ｍ（Ｍは２以上の整数）のタップブロックからなり、第１〜第Ｍのタップブロックの各々に含まれる第１〜第Ｎの遅延素子は、第ｎ（ｎは１以上Ｎ未満の整数）の遅延素子から出力される信号が第ｎ＋１の遅延素子に入力されるように直列に接続され、第１〜第Ｍのタップブロックは、第ｍ（ｍは１以上Ｍ未満の整数）のタップブロックに含まれる第Ｎの遅延素子から出力される信号が第ｍ＋１のタップブロックに含まれる第１の遅延素子に入力されるように直列に接続され、入力信号が第１のタップブロックに含まれる第１の遅延素子に入力されるフィードバックフィルタにおけるタップ係数の更新方法であって、第１〜第Ｍのタップブロックの各々の加算部から出力される信号と、外部から受信した受信信号とを加算した加算信号の符号を判定し、受信信号に含まれるものと同一の所定のトレーニング信号または判定の結果を示す判定信号を入力信号とし、入力信号と加算信号との差分を算出し、第１〜第Ｍのタップブロックのうち、１つのタップブロックに含まれるＮ個のタップのタップ係数をトレーニング信号を入力信号として算出された差分を示す第１誤差信号を用いて更新し、残りのタップブロックの各々に含まれるＮ個のタップのタップ係数を判定信号を入力信号として算出された差分を示す第２誤差信号を用いて更新することを特徴とするタップ係数の更新方法である。

第２の発明は、第１の発明において、トレーニング信号を受信する毎に、第１〜第Ｍのタップブロックの中から、第１誤差信号を用いてＮ個のタップのタップ係数を更新する１つのタップブロックを順次に決定することを特徴とする。

第３の発明は、第１の発明または第２の発明において、第１〜第Ｍのタップブロックのうち、第１誤差信号を用いて更新したＮ個のタップのタップ係数が、所定の回数以上連続して等化対象の遅延波がないことを示すタップブロックがある場合、第２誤差信号を用いてＮ個のタップのタップ係数を更新するタップブロックから、等化対象の遅延波がないタップブロックを除くことを特徴とする。

第４の発明は、第１の発明または第２の発明において、第１〜第Ｍのタップブロックの各々に含まれるＮ個のタップのタップ係数が第１誤差信号で更新された時の第１誤差信号を、第１〜第Ｍのタップブロック毎に記憶し、第１〜第Ｍのタップブロックのうち、記憶した第１誤差信号が示す値が最も大きいタップブロックに含まれるＮ個のタップのタップ係数を第１誤差信号を用いて更新し、残りのタップブロックの各々に含まれるＮ個のタップのタップ係数を第２誤差信号を用いて更新することを特徴とする。

第５の発明は、第１の発明ないし第４の発明のいずれかにおいて、第１〜第Ｍのタップブロックの各々に含まれるＮ個のタップのタップ係数を第２誤差信号を用いて更新する場合、第１誤差信号を用いて更新した時のＮ個のタップのタップ係数と重み付けしてＮ個のタップのタップ係数を更新することを特徴とする。

第６の発明は、第１の発明ないし第５の発明のいずれかにおいて、第１〜第Ｍのタップブロックのうち、受信信号のチャンネル帯域幅に応じて等化処理に用いるタップブロックの数を制御することを特徴とする。

第７の発明は、それぞれ入力される信号に対して第１遅延量を与える第１〜第Ｎ（Ｎは２以上の整数）の第１遅延素子と、第１〜第Ｎの第１遅延素子の各々から出力される信号に対してタップ係数に応じた重み付け処理を実行するＮ個の第１タップと、Ｎ個の第１タップから出力される信号を加算する第１加算部とをそれぞれ含む第１〜第Ｍ（Ｍは２以上の整数）のタップブロックからなり、第１〜第Ｍのタップブロックの各々に含まれる第１〜第Ｎの第１遅延素子は、第ｎ（ｎは１以上Ｎ未満の整数）の第１遅延素子から出力される信号が第ｎ＋１の第１遅延素子に入力されるように直列に接続され、第１〜第Ｍのタップブロックは、第ｍ（ｍは１以上Ｍ未満の整数）のタップブロックに含まれる第Ｎの第１遅延素子から出力される信号が第ｍ＋１のタップブロックに含まれる第１の第１遅延素子に入力されるように直列に接続され、入力信号が第１のタップブロックに含まれる第１の第１遅延素子に入力されるフィードバックフィルタと、第１〜第Ｍのタップブロックの各々に含まれる第１加算部から出力される信号と、外部から受信した受信信号とを加算する第２加算部と、第２加算部により加算された加算信号の符号を判定し、判定の結果を示す判定信号を出力する判定部と、受信信号に含まれるものと同一の所定のトレーニング信号または判定信号を入力信号として出力する切替部と、切替部により出力される入力信号と加算信号との差分を算出する算出部と、算出部により算出された差分を用いて、第１〜第Ｍのタップブロックの各々に含まれるＮ個の第１タップのタップ係数を更新する更新部と、第１〜第Ｍのタップブロックのうち、１つのタップブロックに含まれるＮ個の第１タップのタップ係数をトレーニング信号を入力信号として算出された差分を示す第１誤差信号を用いて更新し、残りのタップブロックの各々に含まれるＮ個の第１タップのタップ係数を判定信号を入力信号として算出された差分を示す第２誤差信号を用いて更新するように更新部を制御する制御部とを備えることを特徴とする判定帰還型等化回路である。

第８の発明は、第７の発明において、それぞれ入力される信号に対して第２遅延量を与える第１〜第Ｋ（Ｋは２以上の整数）の第２遅延素子と、第１〜第Ｋの第２遅延素子の各々から出力される信号と受信信号とに対してタップ係数に応じた重み付け処理を実行するＫ＋１個の第２タップとを含み、第１〜第Ｋの第２遅延素子は、第ｋ（ｋは１以上Ｋ未満の整数）の第２遅延素子から出力される信号が第ｋ＋１の第２遅延素子に入力されるように直列に接続され、受信信号が第１の第２遅延素子に入力されるフィードフォワードフィルタをさらに備え、第２加算部は、第１〜第Ｍのタップブロックの各々に含まれる第１加算部から出力される信号と、受信信号の代わりに、フィードフォワードフィルタに含まれるＫ＋１個の第２タップから出力される信号とを加算し、更新部は、第１誤差信号または第２誤差信号を用いて、第１〜第Ｍのタップブロックの各々に含まれるＮ個の第１タップと、フィードフォワードフィルタに含まれるＫ＋１個の第２タップとのタップ係数を更新することを特徴とする。

本発明は、長遅延波環境において、トレーニング信号のシンボル長を長くすることなく、従来と比べて高いデータ伝送効率を実現できる。

判定帰還型等化回路の一実施形態を示す図である。 図１に示したタップブロックの一例を示す図である。 図１に示した判定帰還型等化回路におけるタップ係数の更新処理の一例を示す図である。 判定帰還型等化回路の別の実施形態を示す図である。 図４に示した判定帰還型等化回路におけるタップ係数の更新処理の一例を示す図である。 判定帰還型等化回路の別の実施形態を示す図である。 図６に示した判定帰還型等化回路におけるタップ係数の更新処理の一例を示す図である。

以下、図面を用いて実施形態について説明する。

図１は、判定帰還型等化回路の一実施形態を示す。

図１に示した判定帰還型等化回路１００は、例えば、通信路の時変動が少ない山岳地帯等に配置され、通信路応答の遅延の広がりが大きい６０ＭＨｚ等のＶＨＦ（Very High Frequency）帯で広帯域の無線通信を行う無線通信システムの通信装置等に配置される。

判定帰還型等化回路１００は、例えば、フィードフォワードフィルタ（以下、“ＦＦフィルタ”とも称される）１０、Ｍ個のタップブロックＴＢ（ＴＢ（１）−ＴＢ（Ｍ））、加算部４０、データ判定部５０、切替部６０、誤差算出部７０、タップ係数更新部８０および制御部９０を有する。

ＦＦフィルタ１０は、判定帰還型等化回路１００が配置される通信装置が受信した電磁波の受信信号において、直接波の電力が遅延波の電力より大きい最小位相条件の場合、直接波と遅延波とを取り込んだダイバーシチ効果を得るための整合処理を実行する。ＦＦフィルタ１０は、例えば、Ｋ個の遅延素子２０（２０（１）−２０（Ｋ））および（Ｋ＋１）個のタップ３０（３０（１）−３０（Ｋ＋１）を有する。

遅延素子２０は、受信信号に対して所定量の遅延を与え、隣接する遅延素子２０およびタップ３０に出力する。なお、遅延の所定量は、タイミングジッタ等の影響を低減するように適宜設定される。

タップ３０は、タップ係数更新部８０により更新されたタップ係数を、遅延素子２０から受信した受信信号に重み付け処理を実行し、重み付けした受信信号を加算部４０に出力する。

なお、遅延素子２０の数Ｋ（およびタップ３０の数（Ｋ＋１））は、配置される通信装置が受信する遅延波の遅延量や、通信装置が配置される環境に応じて適宜決定されることが好ましい。

また、判定帰還型等化回路１００が配置される通信装置が受信する遅延波の遅延量や、通信装置が配置される環境により、ＦＦフィルタ１０は省略されてもよい。すなわち、受信信号は、加算部４０に直接入力されてもよい。

Ｍ個のタップブロックＴＢは、直列に接続されフィードバックフィルタとして動作し、最小位相条件の場合、受信信号に含まれる遅延波を除去する。タップブロックＴＢの動作については、図２および図３で説明する。

加算部４０は、ＦＦフィルタ１０の（Ｋ＋１）個のタップ３０の各々から出力される信号と、Ｍ個のタップブロックＴＢの各々から出力される信号とを加算し、等化波形を有する等化信号を生成する。加算部４０は、生成した等化信号をデータ判定部５０および誤差算出部７０にそれぞれ出力する。

データ判定部５０は、例えば、判定帰還型等化回路１００に含まれるサンプリングクロック等に基づいて、加算部４０により加算された等化信号と所定の基準値を比較し、等化信号を“＋１”または“−１”に二値化する。そして、データ判定部５０は、二値化した等化信号を、判定信号として切替部６０に出力するとともに、判定帰還型等化回路１００の外部に出力する。

切替部６０は、スイッチ等であり、制御部９０の制御指示に応じて切り替え動作し、受信信号に含まれるものと同一の所定のトレーニング信号、またはデータ判定部５０から受信した判定信号を、タップブロックＴＢ（１）および誤差算出部７０に出力する。

誤差算出部７０は、加算部４０から受信した等化信号と、切替部６０から受信したトレーニング信号または判定信号との差分を算出し、算出した差分を誤差信号としてタップ係数更新部８０に出力する。

タップ係数更新部８０は、誤差算出部７０により算出された誤差信号を用いて、ＦＦフィルタ１０の（Ｋ＋１）個のタップ３０、およびＭ個のタップブロックＴＢに含まれるタップのタップ係数を更新する。タップ係数更新部８０は、更新したタップ係数をＦＦフィルタ１０のタップ３０、および各タップブロックＴＢのタップに設定する。

制御部９０は、プロセッサ等であり、判定帰還型等化回路１００に含まれるメモリ等の記憶部に記憶されているプログラムを実行することにより動作する。そして、制御部９０は、判定帰還型等化回路１００の各要素の動作を制御する。例えば、制御部９０は、受信信号に含まれるフレームのうち、トレーニング信号の期間にトレーニング信号を出力し、データ信号の期間に判定信号を出力するように、切替部６０の切り替えを制御する。

また、制御部９０は、Ｍ個のタップブロックＴＢのうち、１つのタップブロックＴＢのタップのタップ係数をトレーニング信号で求めた誤差信号を用いて更新し、残りのタップブロックＴＢのタップのタップ係数を判定信号で求めた誤差信号を用いて更新するようにタップ係数更新部８０を制御する。例えば、制御部９０は、受信信号のフレームを受信する毎に、トレーニング信号でタップ係数を更新するタップブロックをタップブロックＴＢ（１）−ＴＢ（Ｍ）のいずれか１つに順次に決定する制御指示を、タップ係数更新部８０に出力する。すなわち、制御部９０は、例えば、１番目のフレームを受信した場合、トレーニング信号でタップ係数を更新するタップブロックをタップブロックＴＢ（１）に決定する制御指示を、タップ係数更新部８０に出力する。タップ係数更新部８０は、１番目のフレームのトレーニング信号の期間において、誤差算出部７０により算出された等化信号とトレーニング信号との誤差信号を用いて、タップブロックＴＢ（１）のタップのタップ係数を更新する。また、タップ係数更新部８０は、１番目のフレームのデータ信号の期間において、誤差算出部７０により算出された等化信号と判定信号との誤差信号を用いて、タップブロックＴＢ（２）−ＴＢ（Ｍ）のタップのタップ係数を更新する。

また、制御部９０は、例えば、２番目のフレームを受信した場合、トレーニング信号でタップ係数を更新するタップブロックをタップブロックＴＢ（２）に決定する制御指示をタップ係数更新部８０に出力する。タップ係数更新部８０は、２番目のフレームのトレーニング信号の期間において、誤差算出部７０により算出された等化信号とトレーニング信号との誤差信号を用いて、タップブロックＴＢ（２）のタップのタップ係数を更新する。また、タップ係数更新部８０は、２番目のフレームのデータ信号の期間において、誤差算出部７０により算出された等化信号と判定信号との誤差信号を用いて、タップブロックＴＢ（１）、ＴＢ（３）−ＴＢ（Ｍ）のタップのタップ係数を更新する。そして、制御部９０は、Ｍ番目のフレームのトレーニング信号でタップブロックＴＢ（Ｍ）のタップのタップ係数を更新した後、次の（Ｍ＋１）番目のフレームを受信した場合、トレーニング信号でタップ係数を更新するタップブロックをタップブロックＴＢ（１）に決定する制御指示をタップ係数更新部８０に出力する。これにより、判定帰還型等化回路１００は、各タップブロックＴＢのタップのタップ係数を均等な機会で更新できる。

なお、制御部９０は、受信信号のフレームを受信する毎に、タップブロックＴＢ（１）−ＴＢ（Ｍ）の順序でタップ係数を更新したが、タップブロックＴＢ（Ｍ）からＴＢ（１）の順序でタップ係数を更新してもよい。あるいは、制御部９０は、Ｍ個のフレームを受信するまでに、タップブロックＴＢ（１）−ＴＢ（Ｍ）のタップ係数をトレーニング信号で１回更新するように、任意の順番でタップブロックＴＢ（１）−ＴＢ（Ｍ）を決定してもよい。

また、判定帰還型等化回路１００が配置される通信装置が、複数のチャンネル帯域幅（シンボルレート）の中から１つのシンボルレートを選択して通信できる場合、制御部９０は、通信装置に設定されたチャンネル帯域幅に応じて、フィードバックフィルタとして動作させるタップブロックＴＢの数を１個からＭ個の範囲内で制御してもよい。これにより、判定帰還型等化回路１００は、タップブロックＴＢのタップのタップ係数を更新する処理速度を速くすることができ、伝搬路の変動に対する追従を速くできる。

また、タップ係数更新部８０は、例えば、２番目のフレームのデータ信号の期間におけるタップブロックＴＢ（１）のタップ係数として、１番目のフレームのトレーニング信号で更新したタップ係数と、２番目のフレームのデータ信号で更新したタップ係数とを重み付けし、タップ係数を更新してもよい。すなわち、データ判定部５０の判定信号は判定誤りを含むため、判定信号で更新されたタップ係数を用いる場合と比べて、既知の信号のトレーニング信号で更新されたタップ係数と、判定信号で更新されたタップ係数とを重み付けすることにより、判定帰還型等化回路１００は、通信品質の低下を回避できる。

図２は、図１に示したタップブロックＴＢ（１）の一例を示す。なお、タップブロックＴＢ（２）−ＴＢ（Ｍ）についても、タップブロックＴＢ（１）と同一または同様の要素を有し、タップブロックＴＢ（１）と同様に動作する。

図２に示すように、タップブロックＴＢ（１）は、Ｎ個の遅延素子２００（２００（１）−２００（Ｎ））、Ｎ個のタップ２１０（２１０（１）−２１０（Ｎ））および加算部２２０を有する。

遅延素子２００は、切替部６０から受信するトレーニング信号または判定信号に対して、１シンボル長の遅延を与え、隣接する遅延素子２００およびタップ２１０に出力する。なお、遅延素子２００（Ｎ）は、１シンボル長遅延した信号を、タップブロックＴＢ（２）に出力する。また、遅延素子２００の遅延量は、遅延素子２０の遅延量と異なってもよく、同じでもよい。

タップ２１０は、タップ係数更新部８０により更新されたタップ係数を、遅延素子２００から受信した信号に重み付け処理を実行し、重み付けした信号を加算部２２０に出力する。

なお、各タップブロックＴＢのタップ２１０の数Ｎは、トレーニング信号のシンボル長に設定される。また、タップブロックＴＢの総数Ｍは、これに各タップブロックＴＢのタップ２１０の数Ｎを乗じた値が、受信信号の最大遅延時間に対応するシンボル長以上となるように設定される。

加算部２２０は、タップ２１０の各々から出力される信号を加算し、加算した信号を加算部４０に出力する。なお、Ｎ個のタップ２１０は、重み付けした信号を加算部４０に直接出力してもよい。この場合、加算部２２０は省略される。

図３は、図１に示した判定帰還型等化回路１００におけるタップ係数の更新処理の一例を示す。すなわち、図３に示した処理は、タップ係数の更新方法の一実施形態を示す。

ステップＳ１００では、制御部９０は、判定帰還型等化回路１００に受信信号が入力されたか否かを判定する。受信信号が入力された場合、判定帰還型等化回路１００の処理は、ステップＳ１１０に移る。一方、受信信号が入力されない場合、判定帰還型等化回路１００の処理は、受信信号が入力されるまで待機する。

ステップＳ１１０では、制御部９０は、例えば、受信信号の１番目のフレームのトレーニング信号でタップ係数を更新するタップブロックをタップブロックＴＢ（１）に決定する。制御部９０は、決定したタップブロックＴＢ（１）を示す制御指示を、タップ係数更新部８０に出力する。

次に、ステップＳ１２０では、タップ係数更新部８０は、１番目のフレームのトレーニング信号の期間において、誤差算出部７０により算出された等化信号とトレーニング信号との誤差信号を用いて、ステップＳ１１０で決定されたタップブロックＴＢ（１）のタップ２１０のタップ係数を更新する。また、タップ係数更新部８０は、１番目のフレームのデータ信号の期間において、誤差算出部７０により算出された等化信号と判定信号との誤差信号を用いて、タップブロックＴＢ（２）−ＴＢ（Ｍ）のタップ２１０のタップ係数を更新する。

次に、ステップＳ１３０では、制御部９０は、受信信号における次のフレームが入力されたか否かを判定する。次のフレームが入力された場合、判定帰還型等化回路１００の処理は、ステップＳ１１０に移る。例えば、ステップＳ１１０において、制御部９０は、２番目のフレームを受信した場合、トレーニング信号でタップ係数を更新するタップブロックをタップブロックＴＢ（２）に決定する。なお、制御部９０は、Ｍ番目のフレームのトレーニング信号でタップブロックＴＢ（Ｍ）のタップ係数を更新した後、次の（Ｍ＋１）番目のフレームが入力された場合、トレーニング信号でタップ係数を更新するタップブロックをタップブロックＴＢ（１）に決定する。

一方、次のフレームが入力されない場合、判定帰還型等化回路１００は、更新処理を終了する。そして、判定帰還型等化回路１００は、受信信号が入力される度に、ステップＳ１００からステップＳ１３０の処理を繰り返し実行する。

図１から図３に示した実施形態では、制御部９０は、受信信号のフレームを受信する毎に、トレーニング信号でタップ係数を更新するタップブロックをタップブロックＴＢ（１）−ＴＢ（Ｍ）のいずれか１つに順次に決定する制御指示を、タップ係数更新部８０に出力する。タップ係数更新部８０は、フレームのトレーニング信号の期間において、誤差算出部７０により算出された等化信号とトレーニング信号との誤差信号を用いて、制御指示されたタップブロックＴＢのタップ２１０のタップ係数を更新する。また、タップ係数更新部８０は、フレームのデータ信号の期間において、誤差算出部７０により算出された等化信号と判定信号との誤差信号を用いて、残りの（Ｍ−１）個のタップブロックＴＢのタップ２１０のタップ係数を更新する。すなわち、Ｍ個のタップブロックＴＢのうち、１つのタップブロックＴＢのタップ２１０のタップ係数がトレーニング信号で更新され、残りの（Ｍ−１）個のタップブロックＴＢのタップ２１０のタップ係数が判定信号で更新されることにより、判定帰還型等化回路１００は、長遅延波環境において、トレーニング信号のシンボル長を長くすることなく、従来と比べて高いデータ伝送効率を実現できる。

また、制御部９０は、フレームを受信する毎に、トレーニング信号でタップ係数を更新するタップブロックをタップブロックＴＢ（１）−ＴＢ（Ｍ）のいずれか１つに順次に決定することにより、判定帰還型等化回路１００は、各タップブロックＴＢのタップ２１０のタップ係数を均等な機会で更新できる。

図４は、判定帰還型等化回路の別の実施形態を示す。図１で説明した要素と同一または同様の機能を有する要素については、同一または同様の符号を付し、これらについては、詳細な説明を省略する。

図４に示した判定帰還型等化回路１００Ａは、図１に示した判定帰還型等化回路１００と同様に、通信路の時変動が少ない山岳地帯等に配置され、通信路応答の遅延時間特性の広がりが大きいＶＨＦ帯で広帯域の無線通信を行う無線通信システムの通信装置等に配置される。

判定帰還型等化回路１００Ａは、例えば、ＦＦフィルタ１０、Ｍ個のタップブロックＴＢ（ＴＢ（１）−ＴＢ（Ｍ））、加算部４０、データ判定部５０、切替部６０、誤差算出部７０ａ、タップ係数更新部８０および制御部９０ａを有する。

誤差算出部７０ａは、図１に示した誤差算出部７０と同様に、加算部４０から受信した等化信号と、切替部６０から受信したトレーニング信号または判定信号との差分を算出し、算出した差分を誤差信号としてタップ係数更新部８０に出力する。

さらに、誤差算出部７０ａは、等化信号とトレーニング信号との差分の誤差信号を、トレーニング信号を用いてタップ係数を更新したタップブロックＴＢと対応付けて、判定帰還型等化回路１００Ａの記憶部に記憶する。

制御部９０ａは、図１に示した制御部９０と同様に、プロセッサ等であり、判定帰還型等化回路１００Ａの記憶部に記憶されているプログラムを実行することにより動作する。そして、制御部９０ａは、判定帰還型等化回路１００Ａの各要素の動作を制御する。例えば、制御部９０ａは、受信信号に含まれるフレームのうち、トレーニング信号の期間にトレーニング信号を出力し、データ信号の期間に判定信号を出力するように、切替部６０の切り替えを制御する。

また、制御部９０ａは、Ｍ個のタップブロックＴＢのうち、１つのタップブロックＴＢのタップ２１０のタップ係数をトレーニング信号で求めた誤差信号を用いて更新し、残りのタップブロックＴＢのタップ２１０のタップ係数を判定信号で求めた誤差信号を用いて更新するようにタップ係数更新部８０を制御する。例えば、制御部９０ａは、受信信号のフレームを受信する毎に、誤差算出部７０ａにより算出された誤差信号のうち、誤差信号の値が最大値を示すタップブロックＴＢを、トレーニング信号を用いてタップ係数を更新するタップブロックと決定する。制御部９０ａは、決定したタップブロックＴＢを示す制御指示を、タップ係数更新部８０に出力する。タップ係数更新部８０は、フレームのトレーニング信号の期間において、誤差算出部７０ａにより算出された等化信号とトレーニング信号との誤差信号を用いて、制御指示されたタップブロックＴＢのタップ２１０のタップ係数を更新する。また、タップ係数更新部８０は、フレームのデータ信号の期間において、誤差算出部７０ａにより算出された等化信号と判定信号との誤差信号を用いて、残りの（Ｍ−１）個のタップブロックＴＢのタップ２１０のタップ係数を更新する。すなわち、誤差信号の値が最も大きいタップブロックＴＢのタップ係数を優先的にトレーニング信号を用いて更新することにより、判定帰還型等化回路１００Ａは、Ｍ個のタップブロックＴＢ全体におけるタップ係数の精度の向上を図ることができ、通信品質の向上を図ることができる。

なお、判定帰還型等化回路１００Ａが配置される通信装置の動作開始時には、誤差算出部７０ａは、トレーニング信号を用いた誤差信号を全てのタップブロックＴＢについて算出していない。この場合、制御部９０ａは、例えば、誤差算出部７０ａがトレーニング信号を用いた誤差信号を全てのタップブロックＴＢについて算出するまで、トレーニング信号を用いてタップ係数を更新するタップブロックをタップブロックＴＢ（１）から順に決定してもよい。

また、判定帰還型等化回路１００Ａが配置される通信装置が、複数のチャンネル帯域幅（シンボルレート）の中から１つのシンボルレートを選択して通信できる場合、制御部９０ａは、通信装置に設定されたシンボルレートに応じて、フィードバックフィルタとして動作させるタップブロックＴＢの数を１個からＭ個の範囲内で制御してもよい。これにより、判定帰還型等化回路１００Ａは、タップブロックＴＢのタップのタップ係数を更新する処理速度を速くすることができ、伝搬路の変動に対する追従を速くできる。

また、タップ係数更新部８０は、例えば、フレームのデータ信号の期間におけるタップブロックＴＢのタップ２１０のタップ係数として、フレームのトレーニング信号で更新したタップ係数と、フレームのデータ信号で更新したタップ係数とを重み付けしたタップ係数に更新してもよい。すなわち、データ判定部５０の判定信号は判定誤りを含むため、判定信号で更新されたタップ係数を用いる場合と比べて、既知の信号のトレーニング信号で更新されたタップ係数と、判定信号で更新されたタップ係数とを重み付けすることにより、判定帰還型等化回路１００Ａは、通信品質の低下を回避できる。

図５は、図４に示した判定帰還型等化回路１００Ａにおけるタップ係数の更新処理の一例を示す。図５に示したステップの動作のうち、図３に示したステップと同一または同様の処理を示すものについては、同一のステップ番号を付す。

ステップＳ１００では、制御部９０ａは、判定帰還型等化回路１００Ａに受信信号が入力されたか否かを判定する。受信信号が入力された場合、判定帰還型等化回路１００Ａの処理は、ステップＳ１１０に移る。一方、受信信号が入力されない場合、判定帰還型等化回路１００Ａの処理は、受信信号が入力されるまで待機する。

ステップＳ１１５では、制御部９０ａは、例えば、ステップＳ１００で受信信号のフレームを受信した時点で、誤差算出部７０ａにより算出された誤差信号のうち、誤差信号の値が最大値を示すタップブロックＴＢを、トレーニング信号を用いてタップ係数を更新するタップブロックに決定する。制御部９０ａは、決定したタップブロックＴＢを示す制御指示を、タップ係数更新部８０に出力する。

なお、判定帰還型等化回路１００Ａが配置される通信装置の動作開始時には、誤差算出部７０ａは、トレーニング信号を用いた誤差信号を全てのタップブロックＴＢについて算出していない。この場合、制御部９０ａは、例えば、誤差算出部７０ａがトレーニング信号を用いた誤差信号を全てのタップブロックＴＢについて算出するまで、トレーニング信号を用いてタップ係数を更新するタップブロックをタップブロックＴＢ（１）から順に決定してもよい。

次に、ステップＳ１２０では、タップ係数更新部８０は、ステップＳ１００で受信したフレームのトレーニング信号の期間において、誤差算出部７０ａにより算出された等化信号とトレーニング信号との誤差信号を用いて、ステップＳ１１５で決定されたタップブロックＴＢのタップ２１０のタップ係数を更新する。また、タップ係数更新部８０は、ステップＳ１００で受信したフレームのデータ信号の期間において、誤差算出部７０ａにより算出された等化信号と判定信号との誤差信号を用いて、残りの（Ｍ−１）個のタップブロックＴＢのタップ２１０のタップ係数を更新する。

次に、ステップＳ１３０では、制御部９０ａは、受信信号における次のフレームが入力されたか否かを判定する。次のフレームが入力された場合、判定帰還型等化回路１００Ａの処理は、ステップＳ１１５に移る。一方、次のフレームが入力されない場合、判定帰還型等化回路１００Ａは、更新処理を終了する。そして、判定帰還型等化回路１００Ａは、受信信号が入力される度に、ステップＳ１００、ステップＳ１１５、ステップＳ１２０およびステップＳ１３０の処理を繰り返し実行する。

図４および図５に示した実施形態では、制御部９０ａは、受信信号のフレームを受信した時点で、誤差算出部７０ａにより算出された誤差信号のうち、誤差信号の値が最大値を示すタップブロックＴＢを、トレーニング信号を用いてタップ係数を更新するタップブロックに決定する。タップ係数更新部８０は、受信したフレームのトレーニング信号の期間において、誤差算出部７０ａにより算出された等化信号とトレーニング信号との誤差信号を用いて、決定されたタップブロックＴＢのタップ２１０のタップ係数を更新する。また、タップ係数更新部８０は、受信したフレームのデータ信号の期間において、誤差算出部７０ａにより算出された等化信号と判定信号との誤差信号を用いて、残りの（Ｍ−１）個のタップブロックＴＢのタップ２１０のタップ係数を更新する。すなわち、Ｍ個のタップブロックＴＢのうち、１つのタップブロックＴＢのタップ２１０のタップ係数がトレーニング信号で更新され、残りの（Ｍ−１）個のタップブロックＴＢのタップ２１０のタップ係数が判定信号で更新されることにより、判定帰還型等化回路１００Ａは、長遅延波環境において、トレーニング信号のシンボル長を長くすることなく、従来と比べて高いデータ伝送効率を実現できる。

また、判定帰還型等化回路１００Ａは、誤差信号の値が最も大きいタップブロックＴＢのタップ２１０のタップ係数を優先的にトレーニング信号を用いて更新することにより、Ｍ個のタップブロックＴＢ全体におけるタップ係数の精度の向上を図ることができ、通信品質の向上を図ることができる。

図６は、判定帰還型等化回路の別の実施形態を示す。図１で説明した要素と同一または同様の機能を有する要素については、同一または同様の符号を付し、これらについては、詳細な説明を省略する。

図６に示した判定帰還型等化回路１００Ｂは、図１に示した判定帰還型等化回路１００と同様に、通信路の時変動が少ない山岳地帯等に配置され、通信路応答の遅延時間特性の広がりが大きいＶＨＦ帯で広帯域の無線通信を行う無線通信システムの通信装置等に配置される。

判定帰還型等化回路１００Ｂは、例えば、ＦＦフィルタ１０、Ｍ個のタップブロックＴＢ（ＴＢ（１）−ＴＢ（Ｍ））、加算部４０、データ判定部５０、切替部６０、誤差算出部７０、タップ係数更新部８０および制御部９０ｂを有する。

制御部９０ｂは、図１に示した制御部９０と同様、プロセッサ等であり、判定帰還型等化回路１００Ｂの記憶部に記憶されているプログラムを実行することにより動作する。そして、制御部９０ｂは、判定帰還型等化回路１００Ｂの各要素の動作を制御する。例えば、制御部９０ｂは、受信信号に含まれるフレームのうち、トレーニング信号の期間にトレーニング信号を出力し、データ信号の期間に判定信号を出力するように、切替部６０の切り替えを制御する。

また、制御部９０ｂは、Ｍ個のタップブロックＴＢのうち、１つのタップブロックＴＢのタップ２１０のタップ係数をトレーニング信号で求めた誤差信号を用いて更新し、残りのタップブロックＴＢのタップ２１０のタップ係数を判定信号で求めた誤差信号を用いて更新するようにタップ係数更新部８０を制御する。例えば、制御部９０ｂは、図１に示した制御部９０と同様に、受信信号のフレームを受信する毎に、トレーニング信号でタップ係数を更新するタップブロックをタップブロックＴＢ（１）−ＴＢ（Ｍ）のいずれか１つに順次に決定する制御指示を、タップ係数更新部８０に出力する。そして、タップ係数更新部８０は、フレームのトレーニング信号の期間において、誤差算出部７０により算出された等化信号とトレーニング信号との誤差信号を用いて、制御部９０ｂにより決定されたタップブロックＴＢのタップ２１０のタップ係数を更新する。また、タップ係数更新部８０は、フレームのデータ信号の期間において、誤差算出部７０により算出された等化信号と判定信号との誤差信号を用いて、残りの（Ｍ−１）個のタップブロックＴＢのタップ２１０のタップ係数を更新する。

さらに、制御部９０ｂは、タップ係数更新部８０によりトレーニング信号を用いて更新されたタップブロックＴＢのタップ２１０のタップ係数の値を監視する機能を有する。例えば、トレーニング信号を用いて更新されたタップ係数の値が、所定の回数以上連続して等化対象の遅延波がないことを示すタップブロックＴＢがある場合、制御部９０ｂは、判定信号を用いてタップ係数を更新する対象から、等化対象の遅延波がないタップブロックＴＢを除く制御指示を、タップ係数更新部８０に出力する。これにより、判定帰還型等化回路１００Ｂは、等化対象の遅延波がないタップブロックＴＢを、判定信号を用いてタップ係数を更新する対象から除くことにより、更新処理の高速化を図ることができる。また、判定帰還型等化回路１００Ｂは、等化対象の遅延波がないタップブロックＴＢからの微小な雑音が加算されることを回避でき、通信品質の低下を回避できる。

なお、等化対象の遅延波がないことを示すタップ係数とは、タップブロックＴＢの全てのタップ２１０のタップ係数が“０”または“０”に近い値である。また、所定の回数は、例えば、２回や３回等、判定帰還型等化回路１００Ｂを含む通信装置が配置される環境に応じて適宜設定されることが好ましい。

また、判定帰還型等化回路１００Ｂが配置される通信装置が、複数のチャンネル帯域幅（シンボルレート）の中から１つのシンボルレートを選択して通信できる場合、制御部９０ｂは、通信装置に設定されたシンボルレートに応じて、フィードバックフィルタとして動作させるタップブロックＴＢの数を１個からＭ個の範囲内で制御してもよい。これにより、判定帰還型等化回路１００Ｂは、タップブロックＴＢのタップのタップ係数を更新する処理速度を速くすることができ、伝搬路の変動に対する追従を速くできる。

図７は、図６に示した判定帰還型等化回路１００Ｂにおけるタップ係数の更新処理の一例を示す。図７に示したステップの動作のうち、図１に示したステップと同一または同様の処理を示すものについては、同一のステップ番号を付す。

ステップＳ１００では、制御部９０ｂは、判定帰還型等化回路１００Ｂに受信信号が入力されたか否かを判定する。受信信号が入力された場合、判定帰還型等化回路１００Ｂの処理は、ステップＳ１１０に移る。一方、受信信号が入力されない場合、判定帰還型等化回路１００Ｂの処理は、受信信号が入力されるまで待機する。

次に、ステップＳ１１３では、制御部９０ｂは、例えば、受信信号の１番目のフレームのトレーニング信号でタップ係数を更新するタップブロックをタップブロックＴＢ（１）に決定する。

次に、ステップＳ１１７では、制御部９０ｂは、トレーニング信号を用いて更新したタップ２１０のタップ係数の値が、所定の回数以上連続して等化対象の遅延波がないことを示すタップブロックＴＢがあるか否かを判定する。所定の回数以上連続して等化対象の遅延波がないタップブロックＴＢがない場合、制御部９０ｂは、ステップＳ１１３で決定したタップブロックＴＢを示す制御指示を、タップ係数更新部８０に出力する。この場合、判定帰還型等化回路１００Ｂの処理は、ステップＳ１２０に移る。一方、所定の回数以上連続して等化対象の遅延波がないタップブロックＴＢがある場合、制御部９０ｂは、ステップＳ１１３で決定したタップブロックＴＢと、等化対象の遅延波がないタップブロックＴＢとを示す制御指示を、タップ係数更新部８０に出力する。この場合、判定帰還型等化回路１００Ｂの処理は、ステップＳ１２５に移る。

ステップＳ１２０では、タップ係数更新部８０は、１番目のフレームのトレーニング信号の期間において、誤差算出部７０により算出された等化信号とトレーニング信号との誤差信号を用いて、ステップＳ１１３で決定されたタップブロックＴＢ（１）のタップ係数を更新する。また、タップ係数更新部８０は、１番目のフレームのデータ信号の期間において、誤差算出部７０により算出された等化信号と判定信号との誤差信号を用いて、タップブロックＴＢ（２）−ＴＢ（Ｍ）におけるタップ係数を更新する。

ステップＳ１２５では、タップ係数更新部８０は、１番目のフレームのトレーニング信号の期間において、誤差算出部７０により算出された等化信号とトレーニング信号との誤差信号を用いて、ステップＳ１１３で決定されたタップブロックＴＢ（１）のタップ２１０のタップ係数を更新する。また、タップ係数更新部８０は、１番目のフレームのデータ信号の期間において、誤差算出部７０により算出された等化信号と判定信号との誤差信号を用いて、ステップＳ１１７で等化対象の遅延波がないと判定されたタップブロックＴＢを除いたタップブロックＴＢ（２）−ＴＢ（Ｍ）のタップ２１０のタップ係数を更新する。

次に、ステップＳ１３０では、制御部９０ｂは、受信信号における次のフレームが入力されたか否かを判定する。次のフレームが入力された場合、判定帰還型等化回路１００Ｂの処理は、ステップＳ１１３に移る。例えば、ステップＳ１１３において、制御部９０ｂは、２番目のフレームを受信した場合、トレーニング信号でタップ係数を更新するタップブロックをタップブロックＴＢ（２）に決定する。

一方、次のフレームが入力されない場合、判定帰還型等化回路１００Ｂは、更新処理を終了する。そして、判定帰還型等化回路１００Ｂは、受信信号が入力される度に、ステップＳ１００、ステップＳ１１３、ステップＳ１１７、ステップＳ１２０、ステップＳ１２５およびステップＳ１３０の処理を繰り返し実行する。

図６および図７に示した実施形態では、制御部９０ｂは、受信信号のフレームを受信する毎に、トレーニング信号でタップ係数を更新するタップブロックをタップブロックＴＢ（１）−ＴＢ（Ｍ）のいずれか１つに順次に決定する制御指示を、タップ係数更新部８０に出力する。タップ係数更新部８０は、フレームのトレーニング信号の期間において、誤差算出部７０により算出された等化信号とトレーニング信号との誤差信号を用いて、制御指示されたタップブロックＴＢのタップ２１０のタップ係数を更新する。また、タップ係数更新部８０は、フレームのデータ信号の期間において、誤差算出部７０により算出された等化信号と判定信号との誤差信号を用いて、等化対象の遅延波がないタップブロックＴＢを除く残りのタップブロックＴＢのタップ２１０のタップ係数を更新する。すなわち、Ｍ個のタップブロックＴＢのうち、１つのタップブロックＴＢのタップ２１０のタップ係数がトレーニング信号で更新され、等化対象の遅延波がないタップブロックＴＢを除く残りのタップブロックＴＢのタップ２１０のタップ係数が判定信号で更新されることにより、判定帰還型等化回路１００Ｂは、長遅延波環境において、トレーニング信号のシンボル長を長くすることなく、従来と比べて高いデータ伝送効率を実現できる。

また、制御部９０ｂは、フレームを受信する毎に、トレーニング信号でタップ係数を更新するタップブロックをタップブロックＴＢ（１）−ＴＢ（Ｍ）のいずれか１つに順次に決定することにより、判定帰還型等化回路１００Ｂは、各タップブロックＴＢのタップ２１０のタップ係数を均等な機会で更新できる。

また、制御部９０ｂは、タップ係数更新部８０によりトレーニング信号を用いて更新されたタップブロックＴＢのタップ２１０のタップ係数の値を監視する。そして、所定の回数以上連続してトレーニング信号を用いて更新されたタップ２１０のタップ係数の値が、等化対象の遅延波がないことを示すタップブロックＴＢがある場合、制御部９０ｂは、判定信号を用いてタップ２１０のタップ係数を更新する対象から、等化対象の遅延波がないタップブロックＴＢを除く制御指示を、タップ係数更新部８０に出力する。これにより、判定帰還型等化回路１００Ｂは、等化対象の遅延波がないタップブロックＴＢを判定信号を用いてタップ２１０のタップ係数を更新する対象から除くことにより、等化処理の高速化を図ることができる。また、判定帰還型等化回路１００Ｂは、等化対象の遅延波がないタップブロックＴＢからの微小な雑音が加算されることを回避でき、通信品質の低下を回避できる。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

１０…ＦＦフィルタ；２０（１）−２０（Ｋ），２００（１）−２００（Ｎ）…遅延素子；３０（１）−３０（Ｋ＋１），２１０（１）−２１０（Ｎ）…タップ；４０，２２０…加算部；５０…データ判定部；６０…切替部；７０，７０ａ…誤差算出部；８０…タップ係数更新部；９０，９０ａ，９０ｂ…制御部；１００，１００Ａ，１００Ｂ…判定帰還型等化回路；ＴＢ（１）−ＴＢ（Ｍ）…タップブロック

Claims (8)

1. それぞれ入力される信号に対して所定の遅延量を与える第１〜第Ｎ（Ｎは２以上の整数）の遅延素子と、前記第１〜第Ｎの遅延素子の各々から出力される信号に対してタップ係数に応じた重み付け処理を実行するＮ個のタップと、前記Ｎ個のタップから出力される信号を加算する加算部とをそれぞれ含む第１〜第Ｍ（Ｍは２以上の整数）のタップブロックからなり、前記第１〜第Ｍのタップブロックの各々に含まれる前記第１〜第Ｎの遅延素子は、第ｎ（ｎは１以上Ｎ未満の整数）の遅延素子から出力される信号が第ｎ＋１の遅延素子に入力されるように直列に接続され、前記第１〜第Ｍのタップブロックは、第ｍ（ｍは１以上Ｍ未満の整数）のタップブロックに含まれる第Ｎの遅延素子から出力される信号が第ｍ＋１のタップブロックに含まれる第１の遅延素子に入力されるように直列に接続され、入力信号が第１のタップブロックに含まれる第１の遅延素子に入力されるフィードバックフィルタにおけるタップ係数の更新方法であって、
   前記第１〜第Ｍのタップブロックの各々の前記加算部から出力される信号と、外部から受信した受信信号とを加算した加算信号の符号を判定し、
   前記受信信号に含まれるものと同一の所定のトレーニング信号または前記判定の結果を示す判定信号を前記入力信号とし、
   前記入力信号と前記加算信号との差分を算出し、
   前記第１〜第Ｍのタップブロックのうち、１つのタップブロックに含まれる前記Ｎ個のタップのタップ係数を前記トレーニング信号を前記入力信号として算出された前記差分を示す第１誤差信号を用いて更新し、残りのタップブロックの各々に含まれる前記Ｎ個のタップのタップ係数を前記判定信号を前記入力信号として算出された前記差分を示す第２誤差信号を用いて更新する
   ことを特徴とするタップ係数の更新方法。
2. 請求項１に記載のタップ係数の更新方法において、
   前記トレーニング信号を受信する毎に、前記第１〜第Ｍのタップブロックの中から、前記第１誤差信号を用いて前記Ｎ個のタップのタップ係数を更新する前記１つのタップブロックを順次に決定することを特徴とするタップ係数の更新方法。
3. 請求項１または請求項２に記載のタップ係数の更新方法において、
   前記第１〜第Ｍのタップブロックのうち、前記第１誤差信号を用いて更新した前記Ｎ個のタップのタップ係数が、所定の回数以上連続して等化対象の遅延波がないことを示すタップブロックがある場合、前記第２誤差信号を用いて前記Ｎ個のタップのタップ係数を更新するタップブロックから、前記等化対象の遅延波がないタップブロックを除くことを特徴とするタップ係数の更新方法。
4. 請求項１または請求項２に記載のタップ係数の更新方法において、
   前記第１〜第Ｍのタップブロックの各々に含まれる前記Ｎ個のタップのタップ係数が前記第１誤差信号で更新された時の前記第１誤差信号を、前記第１〜第Ｍのタップブロック毎に記憶し、
   前記第１〜第Ｍのタップブロックのうち、記憶した前記第１誤差信号が示す値が最も大きいタップブロックに含まれる前記Ｎ個のタップのタップ係数を前記第１誤差信号を用いて更新し、残りのタップブロックの各々に含まれる前記Ｎ個のタップのタップ係数を前記第２誤差信号を用いて更新する
   ことを特徴とするタップ係数の更新方法。
5. 請求項１ないし請求項４のいずれか１項に記載のタップ係数の更新方法において、
   前記第１〜第Ｍのタップブロックの各々に含まれる前記Ｎ個のタップのタップ係数を前記第２誤差信号を用いて更新する場合、前記第１誤差信号を用いて更新した時の前記Ｎ個のタップのタップ係数と重み付けして前記Ｎ個のタップのタップ係数を更新することを特徴とするタップ係数の更新方法。
6. 請求項１ないし請求項５のいずれか１項に記載のタップ係数の更新方法において、
   前記第１〜第Ｍのタップブロックのうち、前記受信信号のチャンネル帯域幅に応じて等化処理に用いるタップブロックの数を制御する
   ことを特徴とするタップ係数の更新方法。
7. それぞれ入力される信号に対して第１遅延量を与える第１〜第Ｎ（Ｎは２以上の整数）の第１遅延素子と、前記第１〜第Ｎの第１遅延素子の各々から出力される信号に対してタップ係数に応じた重み付け処理を実行するＮ個の第１タップと、前記Ｎ個の第１タップから出力される信号を加算する第１加算部とをそれぞれ含む第１〜第Ｍ（Ｍは２以上の整数）のタップブロックからなり、前記第１〜第Ｍのタップブロックの各々に含まれる前記第１〜第Ｎの第１遅延素子は、第ｎ（ｎは１以上Ｎ未満の整数）の第１遅延素子から出力される信号が第ｎ＋１の第１遅延素子に入力されるように直列に接続され、前記第１〜第Ｍのタップブロックは、第ｍ（ｍは１以上Ｍ未満の整数）のタップブロックに含まれる第Ｎの第１遅延素子から出力される信号が第ｍ＋１のタップブロックに含まれる第１の第１遅延素子に入力されるように直列に接続され、入力信号が第１のタップブロックに含まれる第１の第１遅延素子に入力されるフィードバックフィルタと、
   前記第１〜第Ｍのタップブロックの各々に含まれる前記第１加算部から出力される信号と、外部から受信した受信信号とを加算する第２加算部と、
   前記第２加算部により加算された加算信号の符号を判定し、前記判定の結果を示す判定信号を出力する判定部と、
   前記受信信号に含まれるものと同一の所定のトレーニング信号または前記判定信号を前記入力信号として出力する切替部と、
   前記切替部により出力される前記入力信号と前記加算信号との差分を算出する算出部と、
   前記算出部により算出された前記差分を用いて、前記第１〜第Ｍのタップブロックの各々に含まれる前記Ｎ個の第１タップのタップ係数を更新する更新部と、
   前記第１〜第Ｍのタップブロックのうち、１つのタップブロックに含まれる前記Ｎ個の第１タップのタップ係数を前記トレーニング信号を前記入力信号として算出された前記差分を示す第１誤差信号を用いて更新し、残りのタップブロックの各々に含まれる前記Ｎ個の第１タップのタップ係数を前記判定信号を前記入力信号として算出された前記差分を示す第２誤差信号を用いて更新するように前記更新部を制御する制御部と
   を備えることを特徴とする判定帰還型等化回路。
8. 請求項７に記載の判定帰還型等化回路において、
   それぞれ入力される信号に対して第２遅延量を与える第１〜第Ｋ（Ｋは２以上の整数）の第２遅延素子と、前記第１〜第Ｋの第２遅延素子の各々から出力される信号と前記受信信号とに対してタップ係数に応じた重み付け処理を実行するＫ＋１個の第２タップとを含み、前記第１〜第Ｋの第２遅延素子は、第ｋ（ｋは１以上Ｋ未満の整数）の第２遅延素子から出力される信号が第ｋ＋１の第２遅延素子に入力されるように直列に接続され、前記受信信号が第１の第２遅延素子に入力されるフィードフォワードフィルタをさらに備え、
   前記第２加算部は、前記第１〜第Ｍのタップブロックの各々に含まれる前記第１加算部から出力される信号と、前記受信信号の代わりに、前記フィードフォワードフィルタに含まれる前記Ｋ＋１個の第２タップから出力される信号とを加算し、
   前記更新部は、前記第１誤差信号または前記第２誤差信号を用いて、前記第１〜第Ｍのタップブロックの各々に含まれる前記Ｎ個の第１タップと、前記フィードフォワードフィルタに含まれる前記Ｋ＋１個の第２タップとのタップ係数を更新する
   ことを特徴とする判定帰還型等化回路。

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