JP6772328B2 - Semiconductor device - Google Patents

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Description

本発明は、センスIGBTを備える半導体装置に関する。 The present invention relates to a semiconductor device including a sense IGBT.

メインIGBTの電流(主電流)が過大になっていないかを監視するセンスIGBTを備える半導体装置が、下記特許文献1〜3に開示されている。 Patent Documents 1 to 3 below disclose a semiconductor device including a sense IGBT that monitors whether the current (main current) of the main IGBT is excessive.

特開平7−240516号公報Japanese Unexamined Patent Publication No. 7-240516 特開2009−117786号公報JP-A-2009-117786 特開2011−66121号公報Japanese Unexamined Patent Publication No. 2011-6612-1

バイポーラ素子であるIGBTは、MOSFETとは異なり、電流監視パターンをマスク比(センス電流比)で規格化することが難しい。
また、メインIGBTおよびセンスIGBTのレイアウトによっては、メインIGBTのためのアクティブ領域の外周からホール電流がセンスIGBTに流れ込む場合がある。その場合、メインIGBTのエミッタとのスイッチング位相のずれ等によって、センスIGBTに過電流が流れることがある。センスIGBTは、電流監視の役割として、所定の過電流が流れるとシステムを停止させるため、この一時的な過電流が誤動作の原因になる。そのため、従来は、誤動作を回避するため、フィルター回路の導入や過電流検出値を高くする等のマージン設計が必要であり、その結果、センスIGBTの感度が低下するという問題があった。
Unlike MOSFETs, IGBTs, which are bipolar elements, have difficulty in standardizing the current monitoring pattern with a mask ratio (sense current ratio).
Further, depending on the layout of the main IGBT and the sense IGBT, the hall current may flow into the sense IGBT from the outer periphery of the active region for the main IGBT. In that case, an overcurrent may flow in the sense IGBT due to a shift in the switching phase with the emitter of the main IGBT. The sense IGBT, as a role of current monitoring, stops the system when a predetermined overcurrent flows, and this temporary overcurrent causes a malfunction. Therefore, conventionally, in order to avoid malfunction, it is necessary to design a margin such as introducing a filter circuit or increasing the overcurrent detection value, and as a result, there is a problem that the sensitivity of the sense IGBT is lowered.

本発明の目的は、ターンオン時に、本来検出すべき過電流とは異なる過電流がセンスIGBTに流れることを抑制できると共に、ターンオフ時に、スイッチング動作をゆるやかにできる半導体装置を提供することである。 An object of the present invention is to provide a semiconductor device capable of suppressing the flow of an overcurrent different from the overcurrent that should be originally detected to the sense IGBT at the time of turn-on and gradual switching operation at the time of turn-off.

本発明の半導体装置は、互いに並列に接続されたメインIGBTセルおよびセンスIGBTセルを備える半導体層と、第1経路および前記第1経路とは異なる第2経路を利用することによって前記メインIGBTセルのゲート配線部と前記センスIGBTセルのゲート配線部とに接続された第1抵抗部および第2抵抗部であって、第1抵抗値を有する前記第1抵抗部、および前記第1抵抗値よりも高い第2抵抗値を有する前記第2抵抗部と、前記第1経路に含まれた第1ダイオードと、前記第2経路に含まれ、かつ前記第1ダイオードとは逆向きに設けられた第2ダイオードとを含む。 The semiconductor device of the present invention uses a semiconductor layer including a main IGBT cell and a sense IGBT cell connected in parallel with each other, and a first path and a second path different from the first path to obtain the main IGBT cell. The first resistance portion and the second resistance portion connected to the gate wiring portion and the gate wiring portion of the sense IGBT cell, which are larger than the first resistance portion having the first resistance value and the first resistance value. The second resistance portion having a high second resistance value, the first diode included in the first path, and the second diode included in the second path and provided in the opposite direction to the first diode. Including with a diode.

図1は、本発明の一実施形態に係る半導体装置の模式的な斜視図である。FIG. 1 is a schematic perspective view of a semiconductor device according to an embodiment of the present invention. 図2は、図1の半導体装置の模式的な平面図である。FIG. 2 is a schematic plan view of the semiconductor device of FIG. 図3は、図2の破線IIで囲まれた部分の拡大図である。FIG. 3 is an enlarged view of the portion surrounded by the broken line II in FIG. 図4A〜4Cは、センスIGBTセル領域およびメインIGBTセル領域のセルパターンを示す模式図である。FIGS. 4A-4C are schematic views showing cell patterns of a sense IGBT cell region and a main IGBT cell region. 図5は、図3の切断線V−Vで前記半導体装置を切断したときに表れる断面図である。FIG. 5 is a cross-sectional view that appears when the semiconductor device is cut along the cutting line VV of FIG. 図6Aおよび6Bは、それぞれ、図3の切断線VIA−VIAおよびVIB−VIBで前記半導体装置を切断したときに表れる断面図である。6A and 6B are cross-sectional views that appear when the semiconductor device is cut along the cutting lines VIA-VIA and VIB-VIB of FIG. 3, respectively. 図7Aおよび7Bは、それぞれ、図3の切断線VIIA−VIIAおよび切断線VIIB−VIIBで前記半導体装置を切断したときに表れる断面図である。7A and 7B are cross-sectional views that appear when the semiconductor device is cut along the cutting lines VIIA-VIIA and the cutting lines VIIB-VIIB of FIG. 3, respectively. 図8A〜8Cは、オン側ダイオードの構成を説明するための模式図である。8A to 8C are schematic views for explaining the configuration of the on-side diode. 図9A〜9Cは、オフ側ダイオードの構成を説明するための模式図である。9A-9C are schematic views for explaining the configuration of the off-side diode. 図10は、前記半導体装置の等価回路図である。FIG. 10 is an equivalent circuit diagram of the semiconductor device. 図11は、センスIGBTセルのゲート抵抗と、センスIGBTセルに流れるピークセンス電流との関係を示すグラフである。FIG. 11 is a graph showing the relationship between the gate resistance of the sense IGBT cell and the peak sense current flowing through the sense IGBT cell. 図12は、前記半導体装置の製造工程のフロー図である。FIG. 12 is a flow chart of the manufacturing process of the semiconductor device. 図13は、本発明の一実施形態に係る半導体パッケージの模式的な平面図である。FIG. 13 is a schematic plan view of the semiconductor package according to the embodiment of the present invention. 図14は、図13の半導体パッケージの実装構造を示す断面図である。FIG. 14 is a cross-sectional view showing the mounting structure of the semiconductor package of FIG. 図15は、本発明の一実施形態に係る半導体モジュールの模式的な平面図である。FIG. 15 is a schematic plan view of the semiconductor module according to the embodiment of the present invention. 図16は、図15の半導体モジュールの一部を示す図である。FIG. 16 is a diagram showing a part of the semiconductor module of FIG. 図17は、図15の半導体モジュールによって構成されたインバータ回路を示す図である。FIG. 17 is a diagram showing an inverter circuit configured by the semiconductor module of FIG.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。なお、添付図面では、明瞭化のため、構成要素間の寸法比率を図ごとに変えて記載していることがある。
図1は、本発明の一実施形態に係る半導体装置1の模式的な斜視図である。図2は、図1の半導体装置1の模式的な平面図である。図2では、明瞭化のため、ゲート配線7にハッチングを付してある。
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the attached drawings, for the sake of clarity, the dimensional ratio between the components may be changed for each figure.
FIG. 1 is a schematic perspective view of a semiconductor device 1 according to an embodiment of the present invention. FIG. 2 is a schematic plan view of the semiconductor device 1 of FIG. In FIG. 2, the gate wiring 7 is hatched for clarity.

半導体装置1は、トレンチゲート型IGBTとしての基本形態を有している。半導体装置1は、本発明の半導体層の一例としての半導体基板2を備えている。半導体基板2は、その裏面から表面へ向かって順に、p型コレクタ領域3、n型バッファ領域4およびn型ドリフト領域5が積層された構造を有している。
半導体基板2の上には、メインエミッタ電極6、ゲート配線7およびセンスエミッタ電極8を含む電極膜9が形成されている。半導体基板2の裏面には、ほぼ全面に、コレクタ電極10が形成されている。半導体基板2は、たとえば、平面視矩形に形成されており、それに応じて半導体装置1は平面視において矩形形状を有している。
The semiconductor device 1 has a basic form as a trench gate type IGBT. The semiconductor device 1 includes a semiconductor substrate 2 as an example of the semiconductor layer of the present invention. The semiconductor substrate 2 has a structure in which a p + type collector region 3, an n-type buffer region 4, and an n - type drift region 5 are laminated in this order from the back surface to the front surface.
An electrode film 9 including a main emitter electrode 6, a gate wiring 7, and a sense emitter electrode 8 is formed on the semiconductor substrate 2. A collector electrode 10 is formed on the back surface of the semiconductor substrate 2 on almost the entire surface. The semiconductor substrate 2 is formed, for example, in a rectangular shape in a plan view, and the semiconductor device 1 has a rectangular shape in a plan view accordingly.

電極膜9は、半導体基板2の表面のほぼ全域にわたる矩形領域に形成されている。
ゲート配線7は、半導体装置1の一角部に形成されたパッド部11と、半導体装置1の表面の外周部の全周に亘って形成された本発明の主線部の一例としての外周配線部12と、外周配線部12から半導体装置1の表面の内方領域に向かって延びた複数本(この実施形態では4本)のメインゲートフィンガー部13と、同じく外周配線部12から半導体装置1の表面の内方領域に向かって延びた複数本(この実施形態では2本)のセンスゲートフィンガー部14を含む。
The electrode film 9 is formed in a rectangular region covering almost the entire surface of the semiconductor substrate 2.
The gate wiring 7 includes a pad portion 11 formed in one corner of the semiconductor device 1 and an outer peripheral wiring portion 12 as an example of the main line portion of the present invention formed over the entire circumference of the outer peripheral portion of the surface of the semiconductor device 1. And a plurality of main gate finger portions 13 (4 in this embodiment) extending from the outer peripheral wiring portion 12 toward the inner region of the surface of the semiconductor device 1, and also from the outer peripheral wiring portion 12 to the surface of the semiconductor device 1. Includes a plurality of (two in this embodiment) sense gate finger portions 14 extending toward the inner region of the.

半導体装置1の表面は、一対の短辺およびそれらを結合する一対の長辺を有する長方形形状を有しており、それに応じて、外周配線部12は長方形環状に形成されている。
メインゲートフィンガー部13は、外周配線部12の一対の長辺部分から各2本ずつ間隔を空けて互いに平行に延びるように形成されている。
センスゲートフィンガー部14は、外周配線部12の一角部を構成する長辺部分および短辺部分から1本ずつ、その内方に所定のパッド領域23が区画されるように形成されている。センスゲートフィンガー部14の一方および他方は、それぞれ、本発明の第1分岐部および第2分岐部の一例としてのオン側フィンガー15およびオフ側フィンガー16である。オン側フィンガー15およびオフ側フィンガー16は、互いの先端部間にパッド領域23の一部を開放させる開放部22が形成されるように対向している。
The surface of the semiconductor device 1 has a rectangular shape having a pair of short sides and a pair of long sides connecting them, and the outer peripheral wiring portion 12 is formed in a rectangular ring shape accordingly.
The main gate finger portions 13 are formed so as to extend in parallel with each other at intervals of two from each pair of long side portions of the outer peripheral wiring portion 12.
The sense gate finger portion 14 is formed so as to partition a predetermined pad region 23 from each of the long side portion and the short side portion constituting one corner portion of the outer peripheral wiring portion 12. One and the other of the sense gate finger portions 14 are on-side fingers 15 and off-side fingers 16 as examples of the first branch portion and the second branch portion of the present invention, respectively. The on-side finger 15 and the off-side finger 16 face each other so that an open portion 22 for opening a part of the pad region 23 is formed between the tip portions thereof.

センスエミッタ電極8は、センスゲートフィンガー部14および外周配線部12の前記角部で囲まれた半導体基板2の一角部(パッド領域23)に配置され、メインエミッタ電極6は、当該角部の外側で外周配線部12に囲まれた半導体基板2のほぼ全域を覆う領域に配置されている。メインエミッタ電極6、ゲート配線7およびセンスエミッタ電極8は、互いに絶縁された状態で形成されている。これらの電極6〜8の各間には、それらを絶縁する分離領域51が形成されている。 The sense emitter electrode 8 is arranged in a corner portion (pad region 23) of the semiconductor substrate 2 surrounded by the corner portions of the sense gate finger portion 14 and the outer peripheral wiring portion 12, and the main emitter electrode 6 is outside the corner portion. It is arranged in an area that covers almost the entire area of the semiconductor substrate 2 surrounded by the outer peripheral wiring portion 12. The main emitter electrode 6, the gate wiring 7, and the sense emitter electrode 8 are formed in a state of being insulated from each other. A separation region 51 is formed between each of these electrodes 6 to 8 to insulate them.

メインエミッタ電極6、ゲート配線7およびセンスエミッタ電極8ならびにそれらから露出する半導体基板2の表面を覆うようにパッシベーション膜(図示せず)が形成されている。このパッシベーション膜には、図1および図2において二点鎖線で示すように、ゲートパッド開口17、メインエミッタパッド開口18およびセンスエミッタパッド開口19が形成されている。 A passivation film (not shown) is formed so as to cover the surfaces of the main emitter electrode 6, the gate wiring 7, the sense emitter electrode 8, and the semiconductor substrate 2 exposed from them. The passivation film is formed with a gate pad opening 17, a main emitter pad opening 18, and a sense emitter pad opening 19 as shown by the alternate long and short dash line in FIGS. 1 and 2.

ゲートパッド開口17は、パッド部11の一部を露出させるように形成されている。メインエミッタパッド開口18は、メインエミッタ電極6の表面の一部を露出させるように形成されている。センスエミッタパッド開口19は、センスエミッタ電極8の一部を露出させるように形成されている。この実施形態では、複数(たとえば4個)のメインエミッタパッド開口18が、半導体装置1の矩形表面の一長辺に沿って配列されている。 The gate pad opening 17 is formed so as to expose a part of the pad portion 11. The main emitter pad opening 18 is formed so as to expose a part of the surface of the main emitter electrode 6. The sense emitter pad opening 19 is formed so as to expose a part of the sense emitter electrode 8. In this embodiment, a plurality of (for example, four) main emitter pad openings 18 are arranged along one long side of the rectangular surface of the semiconductor device 1.

半導体装置1は、これらのパッド開口17〜19に接続されたボンディングワイヤ20によって、IGBTの動作を制御するドライバIC21(ゲートドライバ)に接続される。
図3は、図2の破線IIで囲まれた部分の拡大図である。図4A〜4Cは、センスセル領域25およびメインセル領域26のセルパターンを示す模式図である。
The semiconductor device 1 is connected to the driver IC 21 (gate driver) that controls the operation of the IGBT by the bonding wires 20 connected to the pad openings 17 to 19.
FIG. 3 is an enlarged view of the portion surrounded by the broken line II in FIG. 4A to 4C are schematic views showing cell patterns of the sense cell region 25 and the main cell region 26.

前述のように、半導体基板2上には、開放部22で一部が開放されたパッド領域23が形成されており、センスエミッタ電極8はパッド領域23に配置されている。センスエミッタ電極8は、パッド領域23から開放部22に突出する突出部24を有している。突出部24は、オン側フィンガー15の先端部とオフ側フィンガー16の先端部とによって挟まれている。一方、メインエミッタ電極6は、パッド領域23の外側に配置されている。 As described above, the pad region 23 partially opened by the open portion 22 is formed on the semiconductor substrate 2, and the sense emitter electrode 8 is arranged in the pad region 23. The sense emitter electrode 8 has a protruding portion 24 protruding from the pad region 23 to the open portion 22. The protruding portion 24 is sandwiched between the tip of the on-side finger 15 and the tip of the off-side finger 16. On the other hand, the main emitter electrode 6 is arranged outside the pad region 23.

そして、半導体基板2の表面領域は、センスエミッタ電極8の下方にセンスセル領域25が区画され、メインエミッタ電極6の下方にメインセル領域26が区画されている。
図4Aおよび4Bに示すように、センスセル領域25およびメインセル領域26には、共に複数本のセンス側トレンチ27およびメイン側トレンチ28が等間隔で配列されている。そして、各センス側トレンチ27およびメイン側トレンチ28の両端が、外周配線部12、メインゲートフィンガー部13またはセンスゲートフィンガー部14にそれぞれ電気的に接続されている。センス側トレンチ27およびメイン側トレンチ28によって、センスセル領域25およびメインセル領域26は、それぞれ、ストライプ状のセンスセル31(センスIGBTセル)およびメインセル32(メインIGBTセル)に区画されている。
In the surface region of the semiconductor substrate 2, the sense cell region 25 is partitioned below the sense emitter electrode 8, and the main cell region 26 is partitioned below the main emitter electrode 6.
As shown in FIGS. 4A and 4B, a plurality of sense-side trenches 27 and main-side trenches 28 are arranged at equal intervals in both the sense cell region 25 and the main cell region 26. Both ends of each sense-side trench 27 and main-side trench 28 are electrically connected to the outer peripheral wiring portion 12, the main gate finger portion 13, or the sense gate finger portion 14, respectively. The sense cell region 25 and the main cell region 26 are divided into a striped sense cell 31 (sense IGBT cell) and a main cell 32 (main IGBT cell), respectively, by the sense side trench 27 and the main side trench 28.

また、センス側トレンチ27は、この実施形態では、開放部22の下方から、オン側フィンガー15およびオフ側フィンガー16に向かって引き出されたオン側コンタクト部29およびオフ側コンタクト部30を含んでいる。すなわち、ゲート配線7は、図3に示すように、オン側フィンガー15およびオフ側フィンガー16という外周配線部12から分岐した互いに異なる経路を介して、それぞれ後述する抵抗配線39,40を介して、オン側コンタクト部29およびオフ側コンタクト部30にコンタクトされている。 Further, in this embodiment, the sense-side trench 27 includes an on-side contact portion 29 and an off-side contact portion 30 that are pulled out from below the opening portion 22 toward the on-side finger 15 and the off-side finger 16. .. That is, as shown in FIG. 3, the gate wiring 7 is routed through different paths branched from the outer peripheral wiring portion 12 of the on-side finger 15 and the off-side finger 16, and via resistance wirings 39 and 40, which will be described later, respectively. It is in contact with the on-side contact portion 29 and the off-side contact portion 30.

なお、センス側トレンチ27は、図4Cに示すように、行列状のセンスセル31を区画するように格子状に形成されていてもよい。この場合、オン側コンタクト部29およびオフ側コンタクト部30は、それぞれ、格子状パターンの周縁部に配置されていればよい。この格子状のゲートトレンチのパターンは、むろん、メインセル領域26のメイン側トレンチ28に適用することもできる(図示せず)。 As shown in FIG. 4C, the sense-side trench 27 may be formed in a grid pattern so as to partition the matrix-like sense cells 31. In this case, the on-side contact portion 29 and the off-side contact portion 30 may be arranged on the peripheral edge portion of the grid pattern, respectively. Of course, this grid-like gate trench pattern can also be applied to the main trench 28 of the main cell region 26 (not shown).

図3に示すように、オン側コンタクト部29とオン側フィンガー15との間には、本発明の第1ダイオードの一例としてのオン側ダイオード33が介在されている。一方、オフ側コンタクト部30とオフ側フィンガー16との間には、本発明の第2ダイオードの一例としてのオフ側ダイオード34が介在されている。
次に、図5〜図9A,9B,9Cを参照して、半導体装置1の構成をより詳細に説明する。
As shown in FIG. 3, an on-side diode 33 as an example of the first diode of the present invention is interposed between the on-side contact portion 29 and the on-side finger 15. On the other hand, an off-side diode 34 as an example of the second diode of the present invention is interposed between the off-side contact portion 30 and the off-side finger 16.
Next, the configuration of the semiconductor device 1 will be described in more detail with reference to FIGS. 5 to 9A, 9B, and 9C.

図5は、図3の切断線V−Vで半導体装置1を切断したときに表れる断面図である。図6Aおよび6Bは、それぞれ、図3の切断線VIA−VIAおよびVIB−VIBで半導体装置1を切断したときに表れる断面図である。図7Aおよび7Bは、それぞれ、図3の切断線VIIA−VIIAおよび切断線VIIB−VIIBで半導体装置1を切断したときに表れる断面図である。図8A〜8Cは、オン側ダイオード33の構成を説明するための模式図である。図9A〜9Cは、オフ側ダイオード34の構成を説明するための模式図である。 FIG. 5 is a cross-sectional view that appears when the semiconductor device 1 is cut along the cutting line VV of FIG. 6A and 6B are cross-sectional views that appear when the semiconductor device 1 is cut along the cutting lines VIA-VIA and VIB-VIB of FIG. 3, respectively. 7A and 7B are cross-sectional views that appear when the semiconductor device 1 is cut along the cutting lines VIIA-VIIA and the cutting lines VIIB-VIIB of FIG. 3, respectively. 8A to 8C are schematic views for explaining the configuration of the on-side diode 33. 9A-9C are schematic views for explaining the configuration of the off-side diode 34.

半導体基板2は、たとえば、50μm〜200μmの厚さのn型シリコン基板であってよい。半導体基板2は、前述のように、p型コレクタ領域3、n型バッファ領域4およびn型ドリフト領域5が積層された構造を有している。
型コレクタ領域3のp型ドーパントとしては、たとえば、B(ホウ素)、Al(アルミニウム)等を使用できる(以下、p型不純物領域において同じ)。一方、n型バッファ領域4およびn型ドリフト領域5のn型ドーパントとしては、たとえば、N(窒素)、P(リン)、As(ひ素)等を使用できる(以下、n型不純物領域において同じ)。
The semiconductor substrate 2 may be, for example, an n - type silicon substrate having a thickness of 50 μm to 200 μm. As described above, the semiconductor substrate 2 has a structure in which a p + type collector region 3, an n-type buffer region 4 and an n type drift region 5 are laminated.
The p-type dopant of the p + -type collector region 3, for example, B (boron), Al (aluminum) or the like may be used (hereinafter the same in p-type impurity regions). On the other hand, as the n-type dopant in the n-type buffer region 4 and the n - type drift region 5, for example, N (nitrogen), P (phosphorus), As (arsenic) and the like can be used (hereinafter, the same applies to the n-type impurity region). ).

また、p型コレクタ領域3のドーパント濃度は、たとえば、1×1015cm−3〜2×1019cm−3である。一方、n型バッファ領域4のドーパント濃度は、たとえば、1×1015cm−3〜5×1017cm−3であり、n型ドリフト領域5のドーパント濃度は、たとえば、1×1013cm−3〜5×1014cm−3である。
型ドリフト領域5の表面部には、p型ベース領域35が形成されている。p型ベース領域35は、センスセル領域25およびメインセル領域26に跨るように、半導体基板2のほぼ全域に亘って形成されている。p型ベース領域35のドーパント濃度は、たとえば、1×1016cm−3〜1×1018cm−3である。また、p型ベース領域35の表面からの深さは、たとえば、1.0μm〜3.0μmである。
The dopant concentration in the p + type collector region 3 is, for example, 1 × 10 15 cm -3 to 2 × 10 19 cm -3 . On the other hand, the dopant concentration in the n-type buffer region 4 is, for example, 1 × 10 15 cm -3 to 5 × 10 17 cm -3 , and the dopant concentration in the n drift region 5 is, for example, 1 × 10 13 cm. -3 to 5 x 10 14 cm -3 .
A p-type base region 35 is formed on the surface of the n - type drift region 5. The p-type base region 35 is formed over substantially the entire area of the semiconductor substrate 2 so as to straddle the sense cell region 25 and the main cell region 26. The dopant concentration in the p-type base region 35 is, for example, 1 × 10 16 cm -3 to 1 × 10 18 cm -3 . The depth of the p-type base region 35 from the surface is, for example, 1.0 μm to 3.0 μm.

そして、センス側トレンチ27およびメイン側トレンチ28は、半導体基板2の表面からp型ベース領域35の底部を超えて延びるように形成されている。これにより、隣り合うセンス側トレンチ27およびメイン側トレンチ間のp型ベース領域35は、それぞれストライプ状に分割されている。この分割されたストライプ状の半導体領域(Si結晶領域)が、それぞれ、センスIGBTのアクティブ領域およびメインIGBTのアクティブ領域として定義される。 The sense-side trench 27 and the main-side trench 28 are formed so as to extend from the surface of the semiconductor substrate 2 beyond the bottom of the p-type base region 35. As a result, the p-shaped base region 35 between the adjacent sense-side trench 27 and the main-side trench is divided into stripes. The divided striped semiconductor region (Si crystal region) is defined as an active region of the sense IGBT and an active region of the main IGBT, respectively.

図5に示すように、隣り合うセンス側トレンチ27の間隔P(センス側トレンチ27の中心間の距離)は、たとえば、1.5μm〜7.0μmである。また、センス側トレンチ27の幅Wは、たとえば、0.5μm〜1.5μmである。また、隣り合うメイン側トレンチ28の間隔P(メイン側トレンチ28の中心間の距離)およびメイン側トレンチ28の幅Wは、それぞれ、センス側トレンチ27の間隔Pおよびセンス側トレンチ27の幅Wと同じである。 As shown in FIG. 5, the distance P 1 (distance between the centers of the sense-side trenches 27) adjacent to each other is, for example, 1.5 μm to 7.0 μm. The width W 1 of the sense side trench 27 is, for example, 0.5 μm to 1.5 μm. Further, the distance P 2 of the adjacent main trench 28 (distance between the centers of the main trench 28) and the width W 2 of the main trench 28 are the distance P 1 of the sense side trench 27 and the sense side trench 27, respectively. is the same as the width W 1.

センス側トレンチ27およびメイン側トレンチ28の内面ならびに半導体基板2の表面には、ゲート絶縁膜36が一体的に形成されている。ゲート絶縁膜36は、たとえばSiOからなる。また、ゲート絶縁膜36の厚さは、たとえば、1100Å〜1300Å(この実施形態では、1200Å)である。
そして、ゲート絶縁膜36を介して各トレンチ27,28には、たとえばポリシリコン等からなる電極材料が埋め込まれている。これにより、センス側トレンチ27にセンス側ゲート電極37が形成され、メイン側トレンチ28にメイン側ゲート電極38が形成されている。各電極(抵抗部)37,38は、この実施形態では、それぞれ、各トレンチ27,28の開口端まで埋め込まれている。
A gate insulating film 36 is integrally formed on the inner surface of the sense side trench 27 and the main side trench 28 and the surface of the semiconductor substrate 2. The gate insulating film 36 is made of, for example, SiO 2 . The thickness of the gate insulating film 36 is, for example, 1100 Å to 1300 Å (1200 Å in this embodiment).
An electrode material made of, for example, polysilicon is embedded in each of the trenches 27 and 28 via the gate insulating film 36. As a result, the sense side gate electrode 37 is formed in the sense side trench 27, and the main side gate electrode 38 is formed in the main side trench 28. In this embodiment, the electrodes (resistance portions) 37 and 38 are embedded up to the open ends of the trenches 27 and 28, respectively.

各センスセル31およびメインセル32においてp型ベース領域35の表面部には、それぞれ、n型エミッタ領域46,47が形成されている。n型エミッタ領域46,47の深さは、たとえば、0.2μm〜0.6μmである。また、n型エミッタ領域46,47のドーパント濃度は、1×1019cm−3〜5×1020cm−3である。
また、各センスセル31およびメインセル32においてp型ベース領域35の表面部には、それぞれ、p型ベースコンタクト領域48,49が形成されている。p型ベースコンタクト領域48,49は、半導体基板2の表面からn型エミッタ領域46,47の底部を超えて延びるように形成されている。p型ベースコンタクト領域48,49の深さは、たとえば、0.2μm〜0.8μmである。また、p型ベースコンタクト領域48,49のドーパント濃度は、たとえば、5×1018cm−3〜1×1020cm−3である。
In each sense cell 31 and main cell 32, n + type emitter regions 46 and 47 are formed on the surface portion of the p-type base region 35, respectively. The depth of the n + type emitter regions 46 and 47 is, for example, 0.2 μm to 0.6 μm. The dopant concentration in the n + type emitter regions 46 and 47 is 1 × 10 19 cm -3 to 5 × 10 20 cm -3 .
Further, in each sense cell 31 and the main cell 32, p + type base contact regions 48 and 49 are formed on the surface portion of the p-type base region 35, respectively. The p + type base contact regions 48 and 49 are formed so as to extend from the surface of the semiconductor substrate 2 beyond the bottom of the n + type emitter regions 46 and 47. The depth of the p + type base contact regions 48 and 49 is, for example, 0.2 μm to 0.8 μm. The dopant concentration in the p + type base contact regions 48 and 49 is, for example, 5 × 10 18 cm -3 to 1 × 10 20 cm -3 .

図6A,6Bおよび図7A,7Bに示すように、半導体基板2の表面領域においてゲート絶縁膜36上には、オン側ダイオード33、オフ側ダイオード34、オン側抵抗配線39およびオフ側抵抗配線40を含む配線膜63が形成されている。配線膜63は、ドープトポリシリコンの堆積層(第1堆積層および第2堆積層)からなり、半導体基板2との間はゲート絶縁膜36によって絶縁されている。ドープトポリシリコンであれば、既存の技術で加工(パターニング等)し易いので、オン側ダイオード33、オフ側ダイオード34、オン側抵抗配線39およびオフ側抵抗配線40を効率よく作製することができる。 As shown in FIGS. 6A and 6B and 7A and 7B, the on-side diode 33, the off-side diode 34, the on-side resistance wiring 39, and the off-side resistance wiring 40 are placed on the gate insulating film 36 in the surface region of the semiconductor substrate 2. The wiring film 63 including the above is formed. The wiring film 63 is composed of a layer of doped polysilicon (a first layer and a second layer), and is insulated from the semiconductor substrate 2 by a gate insulating film 36. Doped polysilicon is easy to process (patterning, etc.) with existing technology, so the on-side diode 33, off-side diode 34, on-side resistance wiring 39, and off-side resistance wiring 40 can be efficiently manufactured. ..

オン側ダイオード33は、図7Aに示すように、オン側コンタクト部29の近傍に当該トレンチ27の終端部から離れて配置され、オン側ダイオード33とオン側コンタクト部29との間にオン側抵抗配線39が配置されている。一方、オフ側ダイオード34は、図7Bに示すように、オフ側コンタクト部30の近傍に当該トレンチ27の終端部から離れて配置され、オフ側ダイオード34とオフ側コンタクト部30との間にオフ側抵抗配線40が配置されている。 As shown in FIG. 7A, the on-side diode 33 is arranged in the vicinity of the on-side contact portion 29 away from the terminal portion of the trench 27, and the on-side resistance is provided between the on-side diode 33 and the on-side contact portion 29. Wiring 39 is arranged. On the other hand, as shown in FIG. 7B, the off-side diode 34 is arranged in the vicinity of the off-side contact portion 30 away from the terminal portion of the trench 27, and is off between the off-side diode 34 and the off-side contact portion 30. The side resistance wiring 40 is arranged.

オン側ダイオード33は、図8A,8Bに示すように、たとえば円形の本発明の中央部の一例としてのp型部41と、当該p型部41の全周を取り囲む四角環状の本発明の周縁部の一例としてのn型部42とを含み、p型部41の外周に沿ってpn接合が形成されている。
同様に、オフ側ダイオード34は、図9A,9Bに示すように、たとえば円形の本発明の中央部の一例としてのp型部43と、当該p型部43の全周を取り囲む四角環状の本発明の周縁部の一例としてのn型部44とを含み、p型部43の外周に沿ってpn接合が形成されている。
As shown in FIGS. 8A and 8B, the on-side diode 33 has, for example, a circular p-type portion 41 as an example of the central portion of the present invention and a square annular peripheral edge of the present invention surrounding the entire circumference of the p-type portion 41. An n-type portion 42 as an example of the portion is included, and a pn junction is formed along the outer circumference of the p-type portion 41.
Similarly, as shown in FIGS. 9A and 9B, the off-side diode 34 includes, for example, a circular p-type portion 43 as an example of the central portion of the present invention and a square annular book surrounding the entire circumference of the p-type portion 43. A pn junction is formed along the outer periphery of the p-type portion 43, including the n-type portion 44 as an example of the peripheral portion of the invention.

このように、オン側ダイオード33およびオフ側ダイオード34の各中央部(p型部41,43)の全周に亘ってpn接合が形成されているので、オン側ダイオード33およびオフ側ダイオード34からのリーク電流の発生を抑制することができる。
なお、p型部41,43は円形である必要はなく、たとえば、三角形状や四角形状等であってもよい。また、n型部42,44は四角環状である必要はなく、たとえば、円環状であってもよい。
In this way, since the pn junction is formed over the entire circumference of each central portion (p-type portions 41 and 43) of the on-side diode 33 and the off-side diode 34, the on-side diode 33 and the off-side diode 34 The generation of leakage current can be suppressed.
The p-shaped portions 41 and 43 do not have to be circular, and may be, for example, triangular or square. Further, the n-shaped portions 42 and 44 do not have to be a square ring, and may be, for example, an annular shape.

さらに、p型部41,43は、全周がn型部42,44に取り囲まれていなくてもよい。たとえば、図8Cおよび図9Cに示すように、四角形状のp型部41,43の三辺を取り囲むアーチ状のn型部42,44が形成され、p型部41,43の残りの一辺が露出していてもよい。この構成であれば、p型部41,43の全周が取り込まれている場合に比べて、破線45で囲まれた領域分、オン側ダイオード33およびオフ側ダイオード34を小型にすることができる。その結果、オン側ダイオード33およびオフ側ダイオード34のレイアウトの自由度を高めることができ、半導体装置1の微細化を図ることもできる。 Further, the entire circumference of the p-type portions 41 and 43 does not have to be surrounded by the n-type portions 42 and 44. For example, as shown in FIGS. 8C and 9C, arch-shaped n-type portions 42, 44 surrounding the three sides of the square p-type portions 41, 43 are formed, and the remaining one side of the p-type portions 41, 43 is formed. It may be exposed. With this configuration, the on-side diode 33 and the off-side diode 34 can be made smaller by the area surrounded by the broken line 45, as compared with the case where the entire circumference of the p-type portions 41 and 43 is incorporated. .. As a result, the degree of freedom in layout of the on-side diode 33 and the off-side diode 34 can be increased, and the semiconductor device 1 can be miniaturized.

オン側抵抗配線39は、図8A〜8Cに示すように、オン側コンタクト部29とオン側ダイオード33との間を直線状に延びており、長さLon(たとえば、10μm〜50μm)および幅Won(たとえば、10μm〜100μm)を有している。また、図7Aに示すように、オン側抵抗配線39は、オン側コンタクト部29内のセンス側ゲート電極37にオーバラップするように配置され、センス側ゲート電極37に接続されている。 As shown in FIGS. 8A to 8C, the on-side resistance wiring 39 extends linearly between the on-side contact portion 29 and the on-side diode 33, and has a length L on (for example, 10 μm to 50 μm) and a width. W on (for example, 10μm~100μm) have. Further, as shown in FIG. 7A, the on-side resistance wiring 39 is arranged so as to overlap the sense-side gate electrode 37 in the on-side contact portion 29, and is connected to the sense-side gate electrode 37.

同様に、オフ側抵抗配線40は、図9A〜9Cに示すように、オフ側コンタクト部30とオフ側ダイオード34との間を直線状に延びており、長さLoff(たとえば、10μm〜50μm)および幅Woff(たとえば、10μm〜100μm)を有している。また、図7Bに示すように、オフ側抵抗配線40は、オフ側コンタクト部30内のセンス側ゲート電極37にオーバラップするように配置され、センス側ゲート電極37に接続されている。 Similarly, as shown in FIGS. 9A to 9C, the off-side resistance wiring 40 extends linearly between the off-side contact portion 30 and the off-side diode 34, and has a length L off (for example, 10 μm to 50 μm). ) And width W off (eg, 10 μm to 100 μm). Further, as shown in FIG. 7B, the off-side resistance wiring 40 is arranged so as to overlap the sense-side gate electrode 37 in the off-side contact portion 30, and is connected to the sense-side gate electrode 37.

この実施形態において、オン側抵抗配線39の幅Wonとオフ側抵抗配線40のWoffは、互いに同じである。一方、長さに関しては、オン側抵抗配線39の長さLonは、オフ側抵抗配線40の長さLoffよりも短くなっている。つまり、オン側抵抗配線39とオフ側抵抗配線40とを比較すると、図7A,7Bに示すように、相対的に短い長さLonのオン側抵抗配線39の抵抗値Rg1(第1抵抗値)方が、長さLonよりも長い長さLoffのオフ側抵抗配線40の抵抗値Rg2(第2抵抗値)よりも小さくなる。この実施形態では、オン側抵抗配線39の抵抗値Rg1が、たとえば、1Ω〜50Ωである。一方、オフ側抵抗配線40の抵抗値Rg2は、400Ω〜600Ωである。なお、抵抗値Rg1は、センス側ゲート電極37の抵抗値Rgsおよびメイン側ゲート電極38の抵抗値Rgmと同じであることが好ましい。 In this embodiment, the width W on of the on-side resistance wiring 39 and the W- off of the off-side resistance wiring 40 are the same as each other. On the other hand, regarding the length, the length L on of the on-side resistance wiring 39 is shorter than the length L off of the off-side resistance wiring 40. That is, when comparing the on-side resistor wire 39 and the off-side resistance wire 40, FIG. 7A, as shown in 7B, the resistance value R g1 relatively short length L on the on-side resistance wiring 39 (first resistor The value) is smaller than the resistance value R g2 (second resistance value) of the off-side resistance wiring 40 of the length L off , which is longer than the length L on . In this embodiment, the resistance value R g1 of the on-side resistance wiring 39 is, for example, 1Ω to 50Ω. On the other hand, the resistance value R g2 of the off-side resistance wiring 40 is 400Ω to 600Ω. The resistance value R g1 is preferably the same as the resistance value R gs of the sense side gate electrode 37 and the resistance value R gm of the main side gate electrode 38.

半導体基板2の表面領域のほぼ全域を覆うように層間絶縁膜50が形成されている。層間絶縁膜50は、たとえばSiOからなる。また、層間絶縁膜50の厚さは、たとえば、3000Å〜8000Å(この実施形態では、6000Å)である。層間絶縁膜50には、各種コンタクトホール52〜59が形成されている。
メインエミッタ電極6、ゲート配線7およびセンスエミッタ電極8は、層間絶縁膜50上に形成されている。図5に示すように、メインエミッタ電極6およびセンスエミッタ電極8は、それぞれ、コンタクトホール53,52を介して、n型エミッタ領域47,46およびp型ベースコンタクト領域49,48に接続されている。
The interlayer insulating film 50 is formed so as to cover almost the entire surface region of the semiconductor substrate 2. The interlayer insulating film 50 is made of, for example, SiO 2 . The thickness of the interlayer insulating film 50 is, for example, 3000 Å to 8000 Å (6000 Å in this embodiment). Various contact holes 52 to 59 are formed in the interlayer insulating film 50.
The main emitter electrode 6, the gate wiring 7, and the sense emitter electrode 8 are formed on the interlayer insulating film 50. As shown in FIG. 5, the main emitter electrode 6 and the sense emitter electrode 8 are connected to the n + type emitter regions 47 and 46 and the p + type base contact regions 49 and 48, respectively, via the contact holes 53 and 52. ing.

図7A,7Bに示すように、コンタクトホール56から露出するオン側ダイオード33のp型部41には、オン側フィンガー15の先端部が接続されている。一方、コンタクトホール57から露出するn型部42は、コンタクトホール54を介してオン側抵抗配線39に接続された本発明の第1コンタクト配線の一例としてのオン側コンタクト配線60に接続されている。 As shown in FIGS. 7A and 7B, the tip of the on-side finger 15 is connected to the p-type portion 41 of the on-side diode 33 exposed from the contact hole 56. On the other hand, the n-shaped portion 42 exposed from the contact hole 57 is connected to the on-side contact wiring 60 as an example of the first contact wiring of the present invention connected to the on-side resistance wiring 39 via the contact hole 54. ..

コンタクトホール59から露出するオフ側ダイオード34のn型部44には、オフ側フィンガー16の先端部が接続されている。一方、コンタクトホール58から露出するp型部43は、コンタクトホール55を介してオフ側抵抗配線40に接続された本発明の第2コンタクト配線の一例としてのオフ側コンタクト配線61に接続されている。なお、オン側コンタクト配線60およびオフ側コンタクト配線61は、この実施形態では、前述の電極膜9として構成されている。 The tip of the off-side finger 16 is connected to the n-type portion 44 of the off-side diode 34 exposed from the contact hole 59. On the other hand, the p-shaped portion 43 exposed from the contact hole 58 is connected to the off-side contact wiring 61 as an example of the second contact wiring of the present invention connected to the off-side resistance wiring 40 via the contact hole 55. .. The on-side contact wiring 60 and the off-side contact wiring 61 are configured as the above-mentioned electrode film 9 in this embodiment.

このように、オン側ダイオード33は、アノード側(p側)がゲート配線7に接続され、オフ側ダイオード34は、カソード側(n側)がゲート配線7に接続されている。つまり、オン側ダイオード33は正のゲート電圧に対して順方向(負のゲート電圧に対して逆方向)に接続され、オフ側ダイオード34は正のゲート電圧に対して逆方向(負のゲート電圧に対して順方向)に接続されている。これにより、ゲート電極37,38に印加される電圧の極性(正負)に応じて、オン側ダイオード33を通る経路もしくはオフ側ダイオード34を通る経路のどちらを通ってセンスゲート電圧を印加するかを選択的に指定することができる。 As described above, the anode side (p side) of the on-side diode 33 is connected to the gate wiring 7, and the cathode side (n side) of the off-side diode 34 is connected to the gate wiring 7. That is, the on-side diode 33 is connected in the forward direction (opposite to the negative gate voltage) with respect to the positive gate voltage, and the off-side diode 34 is connected in the opposite direction (negative gate voltage) with respect to the positive gate voltage. (Forward) is connected. As a result, depending on the polarity (positive or negative) of the voltage applied to the gate electrodes 37 and 38, it is determined whether the sense gate voltage is applied through the path passing through the on-side diode 33 or the path passing through the off-side diode 34. It can be specified selectively.

オン側フィンガー15(オフ側フィンガー16)の先端部およびオン側コンタクト配線60(オフ側コンタクト配線61)の形状を、より詳細に説明する。
まず、図8Aに示すように、オン側フィンガー15の先端部は、中央のp型部41の外周に沿って形成され、この実施形態では、円形に形成されている。コンタクトホール56も同様に円形に形成されている。
The shapes of the tip of the on-side finger 15 (off-side finger 16) and the on-side contact wiring 60 (off-side contact wiring 61) will be described in more detail.
First, as shown in FIG. 8A, the tip of the on-side finger 15 is formed along the outer circumference of the central p-shaped portion 41, and in this embodiment, it is formed in a circular shape. The contact hole 56 is also formed in a circular shape.

オン側コンタクト配線60は、そのオン側フィンガー15の先端部を取り囲む環状に形成され、オン側フィンガー15の先端部の周囲に沿って形成されたコンタクトホール57を介して、n型部42に接続されている。オン側コンタクト配線60の一部に分離領域62が形成されている。オン側フィンガー15は、この分離領域62を介して、オン側ダイオード33の中央部にあるp型部41にアクセス可能となっている。 The on-side contact wiring 60 is formed in an annular shape surrounding the tip of the on-side finger 15, and is connected to the n-shaped portion 42 via a contact hole 57 formed along the periphery of the tip of the on-side finger 15. Has been done. A separation region 62 is formed in a part of the on-side contact wiring 60. The on-side finger 15 can access the p-type portion 41 in the central portion of the on-side diode 33 via the separation region 62.

一方、オフ側フィンガー16の先端部およびオフ側コンタクト配線61の形状は、オン側フィンガー15の先端部およびオン側コンタクト配線60の形状を180°回転させた形状に一致する。具体的には、図9Aに示すように、オフ側コンタクト配線61の端部は、中央のp型部43の外周に沿って形成され、この実施形態では、円形に形成されている。コンタクトホール58も同様に円形に形成されている。 On the other hand, the shapes of the tip of the off-side finger 16 and the off-side contact wiring 61 match the shape of the tip of the on-side finger 15 and the shape of the on-side contact wiring 60 rotated by 180 °. Specifically, as shown in FIG. 9A, the end portion of the off-side contact wiring 61 is formed along the outer circumference of the central p-shaped portion 43, and in this embodiment, it is formed in a circular shape. The contact hole 58 is also formed in a circular shape.

オフ側フィンガー16の先端部は、そのオフ側コンタクト配線61の端部を取り囲む環状に形成され、オフ側コンタクト配線61の端部の周囲に沿って形成されたコンタクトホール59を介して、n型部44に接続されている。オフ側フィンガー16の一部に分離領域64が形成されている。オフ側コンタクト配線61は、この分離領域64を介して、オフ側ダイオード34の中央部にあるp型部43にアクセス可能となっている。 The tip of the off-side finger 16 is formed in an annular shape surrounding the end of the off-side contact wiring 61, and is n-shaped via a contact hole 59 formed along the periphery of the end of the off-side contact wiring 61. It is connected to the unit 44. A separation region 64 is formed in a part of the off-side finger 16. The off-side contact wiring 61 can access the p-type portion 43 in the central portion of the off-side diode 34 via the separation region 64.

メインエミッタ電極6、ゲート配線7、センスエミッタ電極8、オン側コンタクト配線60およびオフ側コンタクト配線61を含む電極膜9は、たとえばAl−Si−Cu系合金からなる。また、半導体基板2と電極膜9との間には、たとえばTi/TiN/Ti積層構造を有するバリア膜(図示せず)が介在されていてもよい。
半導体基板2の裏面に形成されたコレクタ電極10は、裏面から順に積層されたAlSi/Ti/Ni/Au積層構造を有している。このコレクタ電極10は、図5に示すように、センスセル31とメインセル32との間の共通の電極となっている。
The electrode film 9 including the main emitter electrode 6, the gate wiring 7, the sense emitter electrode 8, the on-side contact wiring 60, and the off-side contact wiring 61 is made of, for example, an Al—Si—Cu based alloy. Further, a barrier film (not shown) having a Ti / TiN / Ti laminated structure may be interposed between the semiconductor substrate 2 and the electrode film 9.
The collector electrode 10 formed on the back surface of the semiconductor substrate 2 has an AlSi / Ti / Ni / Au laminated structure in which the collector electrodes 10 are laminated in order from the back surface. As shown in FIG. 5, the collector electrode 10 is a common electrode between the sense cell 31 and the main cell 32.

以上説明した半導体装置1の等価回路は、図10に示される。この等価回路において、センスセル31には、メインセル32に流れる主電流の1/2000程度(絶対値)のセンス電流を流すことができる。
そして、半導体装置1によれば、正のゲート電圧に対して、オン側ダイオード33が順方向に接続され、オフ側ダイオード34が逆方向に接続されている。これにより、ゲート電極37,38に印加される電圧の極性(正負)に応じて、オン側フィンガー15を利用するオン側ダイオード33経路、もしくはオフ側フィンガー16を利用するオフ側ダイオード34経路のどちらを通ってセンスゲート電圧を印加するかを選択的に指定することができる。
The equivalent circuit of the semiconductor device 1 described above is shown in FIG. In this equivalent circuit, a sense current of about 1/2000 (absolute value) of the main current flowing in the main cell 32 can flow through the sense cell 31.
Then, according to the semiconductor device 1, the on-side diode 33 is connected in the forward direction and the off-side diode 34 is connected in the opposite direction with respect to the positive gate voltage. As a result, depending on the polarity (positive or negative) of the voltage applied to the gate electrodes 37 and 38, either the on-side diode 33 path using the on-side finger 15 or the off-side diode 34 path using the off-side finger 16 It is possible to selectively specify whether to apply the sense gate voltage through the device.

メインセル32をターンオンするときにオン側ダイオード33経路が導通するので、ターンオン時には、オフ側抵抗配線40に比べて短い配線長Lonを有するオン側抵抗配線39を通ってセンスゲート電圧が印加される。したがって、オン側抵抗配線39の抵抗値Rg1を、メイン側ゲート電極38の抵抗値Rgmとほぼ同じにすることができる。そのため、センスセル31がターンオンするタイミングを、メインセル32がターンオンするタイミングにほぼ同期させることができる。その結果、両者の位相ずれ(位相差)を小さくできるので、意図しない過電流がセンスセル31に流れることを抑制することができる。よって、ターンオン時の電流ノイズを低減することができる。 Since the on-side diode 33 path conducts when the main cell 32 is turned on , the sense gate voltage is applied through the on-side resistance wiring 39 having a wiring length Lon shorter than that of the off-side resistance wiring 40 at the time of turn- on. To. Therefore, the resistance value R g1 of the on-side resistance wiring 39 can be made substantially the same as the resistance value R gm of the main-side gate electrode 38. Therefore, the timing at which the sense cell 31 turns on can be substantially synchronized with the timing at which the main cell 32 turns on. As a result, the phase shift (phase difference) between the two can be reduced, so that an unintended overcurrent can be suppressed from flowing to the sense cell 31. Therefore, the current noise at the time of turn-on can be reduced.

一方、メインセル32のターンオフ時には、オフ側ダイオード34経路が導通し、オン側抵抗配線39に比べて長い配線長Loffを有する高抵抗なオフ側抵抗配線40を通ってセンスゲート電圧が印加される。これにより、ホール電流がメインセル領域26を超えてセンスセル31に流れることを抑制することができる。そのため、ターンオフ時の電流ノイズを低減でき、メインセル32をゆるやかにターンオフ(ソフトターンオフ)することができる。 On the other hand, at the time of turn-off of the main cell 32, the off-side diode 34 path is conducted, and the sense gate voltage is applied through the high-resistance off-side resistance wiring 40 having a wiring length L off longer than that of the on-side resistance wiring 39. To. As a result, it is possible to prevent the Hall current from flowing beyond the main cell region 26 to the sense cell 31. Therefore, the current noise at the time of turn-off can be reduced, and the main cell 32 can be gently turned off (soft turn-off).

上記したターンオンおよびターンオフ時の電流ノイズの低減効果は、図11によって証明することができる。図11は、センスセル31のゲート抵抗と、センスセル31に流れるピークセンス電流との関係を示すグラフである。
図11に示すように、メインセル32のターンオン(turn-on)時には、センスセル31のゲート抵抗が小さいほど、ピークセンス電流(つまり、電流ノイズのピーク値)が小さいことが分かる。一方、メインセル32のターンオフ(turn-off)時には、センスセル31のゲート抵抗が大きいほど、ピークセンス電流が小さいことが分かる。
The above-mentioned effect of reducing current noise during turn-on and turn-off can be proved by FIG. FIG. 11 is a graph showing the relationship between the gate resistance of the sense cell 31 and the peak sense current flowing through the sense cell 31.
As shown in FIG. 11, when the main cell 32 is turned on, it can be seen that the smaller the gate resistance of the sense cell 31, the smaller the peak sense current (that is, the peak value of the current noise). On the other hand, at the time of turn-off of the main cell 32, it can be seen that the larger the gate resistance of the sense cell 31, the smaller the peak sense current.

したがって、この実施形態のように、ターンオン時に低抵抗値Rg1を有するオン側抵抗配線39をゲート抵抗として利用すると共に、ターンオフ時には、高抵抗値Rg2を有するオフ側抵抗配線40をゲート抵抗として利用することによって、ターンオンおよびターンオフ時のどちらにおいても、電流ノイズを低減することができる。
これらの結果、センスセル31が誤動作することを回避するために、半導体装置1にフィルター回路を導入したり、ドライバIC21(図1参照)において過電流検出値を高くしたりする等のマージン設計をする必要がなくなる。これにより、ドライバIC21の検出感度を向上できるので、本発明の半導体装置1を備えたシステムの性能を向上させることができる。
Therefore, as in this embodiment, the on-side resistance wiring 39 having a low resistance value R g1 is used as the gate resistance at the time of turn-on, and the off-side resistance wiring 40 having a high resistance value R g2 is used as the gate resistance at the time of turn-off. By using it, the current noise can be reduced at both the turn-on and the turn-off.
As a result, in order to avoid malfunction of the sense cell 31, a margin design such as introducing a filter circuit in the semiconductor device 1 or increasing the overcurrent detection value in the driver IC 21 (see FIG. 1) is performed. No need. As a result, the detection sensitivity of the driver IC 21 can be improved, so that the performance of the system provided with the semiconductor device 1 of the present invention can be improved.

図12は、半導体装置1の製造工程のフロー図である。半導体装置1の製造工程を、図12および図5〜図7A,7B,7Cを参照して説明する。
半導体装置1を製造するには、まず、半導体基板2(n型ドリフト領域5)が選択的にエッチングされることによって、センス側トレンチ27およびメイン側トレンチ28が同時に形成される(S1)。
FIG. 12 is a flow chart of the manufacturing process of the semiconductor device 1. The manufacturing process of the semiconductor device 1 will be described with reference to FIGS. 12 and 5 to 7A, 7B, and 7C.
In order to manufacture the semiconductor device 1, first, the semiconductor substrate 2 (n - type drift region 5) is selectively etched to form the sense side trench 27 and the main side trench 28 at the same time (S1).

次に、半導体基板2が熱酸化されることによって、トレンチ27,28の内面を含む表面全域にゲート絶縁膜36が形成される(S2)。
次に、たとえばLPCVD(Low Pressure Chemical Vapor Deposition)法によって、ポリシリコンが半導体基板2上に堆積される(S3)。ポリシリコンの堆積は、トレンチ27,28を完全に埋め戻し、半導体基板2がポリシリコン覆われるまで続けられる。
Next, the semiconductor substrate 2 is thermally oxidized to form the gate insulating film 36 over the entire surface including the inner surfaces of the trenches 27 and 28 (S2).
Next, for example, polysilicon is deposited on the semiconductor substrate 2 by the LPCVD (Low Pressure Chemical Vapor Deposition) method (S3). The polysilicon deposits are continued until the trenches 27 and 28 are completely backfilled and the semiconductor substrate 2 is covered with polysilicon.

次に、当該ポリシリコンがエッチバックされることによって、ポリシリコンの不要部分が除去される。これにより、トレンチ27,28それぞれに埋め込まれたセンス側ゲート電極37およびメイン側ゲート電極38が同時に形成される(S4)。その後、必要に応じて熱酸化することによって、ゲート電極37,38(埋め込みポリシリコン)の上面に熱酸化膜を形成してもよい。 Next, the polysilicon is etched back to remove unnecessary portions of the polysilicon. As a result, the sense side gate electrode 37 and the main side gate electrode 38 embedded in each of the trenches 27 and 28 are formed at the same time (S4). Then, if necessary, a thermal oxide film may be formed on the upper surface of the gate electrodes 37, 38 (embedded polysilicon) by thermal oxidation.

次に、たとえばLPCVD(Low Pressure Chemical Vapor Deposition)法によって、ポリシリコンが半導体基板2上に堆積される(S5)。その後、当該ポリシリコンに、p型ドーパントおよびn型ドーパントが、それぞれ選択的にイオン注入(インプラ)される。
次に、インプラ後のポリシリコンが選択的にエッチングされることによって、オン側ダイオード33、オフ側ダイオード34、オン側抵抗配線39およびオフ側抵抗配線40が同時に形成される(S6)。
Next, for example, polysilicon is deposited on the semiconductor substrate 2 by the LPCVD (Low Pressure Chemical Vapor Deposition) method (S5). Then, the p-type dopant and the n-type dopant are selectively ion-implanted (implanted) into the polysilicon.
Next, the on-side diode 33, the off-side diode 34, the on-side resistance wiring 39, and the off-side resistance wiring 40 are simultaneously formed by selectively etching the polysilicon after the implantation (S6).

次に、n型の半導体基板2の表面に対してp型ドーパントがイオン注入(インプラ)され、その後、半導体基板2がアニール処理される。これにより、p型ドーパントがドライブイン拡散してp型ベース領域35が形成される(S7)。
次に、半導体基板2の表面に対してn型ドーパントがイオン注入(インプラ)され、その後、半導体基板2がアニール処理される。これにより、n型ドーパントがドライブイン拡散してn型エミッタ領域46,47が形成される(S8)。
Next, the p-type dopant is ion-implanted (implanted) on the surface of the n - type semiconductor substrate 2, and then the semiconductor substrate 2 is annealed. As a result, the p-type dopant is driven in and diffused to form the p-type base region 35 (S7).
Next, an n-type dopant is ion-implanted (implanted) on the surface of the semiconductor substrate 2, and then the semiconductor substrate 2 is annealed. As a result, the n-type dopant is driven in and diffused to form n + -type emitter regions 46 and 47 (S8).

次に、半導体基板2の表面に対してp型ドーパントがイオン注入(インプラ)され、その後、半導体基板2がアニール処理される。これにより、p型ドーパントがドライブイン拡散してp型ベースコンタクト領域48,49が形成される(S9)。
次に、たとえばCVD法によって、半導体基板2上に層間絶縁膜50が形成される(S10)。
Next, the p-type dopant is ion-implanted (implanted) on the surface of the semiconductor substrate 2, and then the semiconductor substrate 2 is annealed. As a result, the p-type dopant is driven in and diffused to form p + -type base contact regions 48 and 49 (S9).
Next, for example, an interlayer insulating film 50 is formed on the semiconductor substrate 2 by a CVD method (S10).

次に、半導体基板2上に、たとえばスパッタ法によって、電極膜9の材料が堆積される。そして、当該電極膜材料をパターニングすることによって、メインエミッタ電極6、ゲート配線7、センスエミッタ電極8、オン側コンタクト配線60およびオフ側コンタクト配線61が同時に形成される(S11)。
次に、必要に応じて半導体基板2を裏面からの研削によって薄化させた後、半導体基板2の裏面に対して選択的にn型およびp型ドーパントがイオン注入(インプラ)され、その後、半導体基板2がアニール処理(この実施形態では、レーザアニール)される。これにより、n型およびp型ドーパントがドライブイン拡散してn型バッファ領域4およびp型コレクタ領域3が形成される(S12)。
Next, the material of the electrode film 9 is deposited on the semiconductor substrate 2 by, for example, a sputtering method. Then, by patterning the electrode film material, the main emitter electrode 6, the gate wiring 7, the sense emitter electrode 8, the on-side contact wiring 60, and the off-side contact wiring 61 are simultaneously formed (S11).
Next, if necessary, the semiconductor substrate 2 is thinned by grinding from the back surface, and then n-type and p-type dopants are selectively ion-implanted (implanted) on the back surface of the semiconductor substrate 2, and then the semiconductor. The substrate 2 is annealed (laser annealed in this embodiment). As a result, the n-type and p-type dopants are driven in and diffused to form the n-type buffer region 4 and the p + type collector region 3 (S12).

その後、たとえばスパッタ法によって、半導体基板2の裏面に電極材料を堆積させることによって、コレクタ電極10が形成される。
以上のような工程を経て、図1〜図7A,7B,7Cに示す半導体装置1が得られる。なお、上記の製造工程は、半導体装置1の製造工程の一部を表したに過ぎず、半導体装置1の製造工程は、上で説明しなかった工程を含んでいてもよい。
After that, the collector electrode 10 is formed by depositing an electrode material on the back surface of the semiconductor substrate 2 by, for example, a sputtering method.
Through the above steps, the semiconductor device 1 shown in FIGS. 1 to 7A, 7B, and 7C is obtained. It should be noted that the above manufacturing process represents only a part of the manufacturing process of the semiconductor device 1, and the manufacturing process of the semiconductor device 1 may include a process not described above.

次に、半導体装置1の使用態様について説明する。
<半導体パッケージ>
図13は、半導体装置1が組み込まれた半導体パッケージ71の模式的な平面図である。図14は、図13の半導体パッケージ71の実装構造を示す断面図である。
半導体パッケージ71は、半導体装置1と、電極72〜74と、のワイヤ75〜77と、樹脂パッケージ78とを含む。図13において、樹脂パッケージ78は、2点鎖線で示されている。半導体パッケージ71は、実装基板79に実装されている。図14に示すように、半導体パッケージ71は、半導体装置1の種類により、電気回路におけるスイッチング機能、整流機能、増幅機能などを果たす電子部品として用いられる。
Next, a usage mode of the semiconductor device 1 will be described.
<Semiconductor package>
FIG. 13 is a schematic plan view of the semiconductor package 71 in which the semiconductor device 1 is incorporated. FIG. 14 is a cross-sectional view showing the mounting structure of the semiconductor package 71 of FIG.
The semiconductor package 71 includes a semiconductor device 1, electrodes 72 to 74, wires 75 to 77, and a resin package 78. In FIG. 13, the resin package 78 is indicated by a chain double-dashed line. The semiconductor package 71 is mounted on the mounting substrate 79. As shown in FIG. 14, the semiconductor package 71 is used as an electronic component that performs a switching function, a rectifying function, an amplification function, and the like in an electric circuit, depending on the type of the semiconductor device 1.

電極72は、ダイボンディングパッド80と、リード81とを含む。ダイボンディングパッド80およびリード81は、たとえば、銅などの導電材料よりなる。
ダイボンディングパッド80は、半導体装置1を搭載するためのものである。ダイボンディングパッド80は、平板状である。ダイボンディングパッド80は、配置面801と、裏面802とを有する。配置面801は方向z1を向く。裏面802は、方向z2を向く。配置面801には、半導体装置1が配置されている。ダイボンディングパッド80には半導体装置1にて発生した熱が伝わる。ダイボンディングパッド80には、配置面801から裏面802にわたって貫通する孔82が形成されている。図13に示すように、孔82は、xy平面視において、ダイボンディングパッド80の方向x2側の端部からx1方向に凹む形状であってもよい。
The electrode 72 includes a die bonding pad 80 and a lead 81. The die bonding pad 80 and the lead 81 are made of a conductive material such as copper.
The die bonding pad 80 is for mounting the semiconductor device 1. The die bonding pad 80 has a flat plate shape. The die bonding pad 80 has an arrangement surface 801 and a back surface 802. The arrangement surface 801 faces the direction z1. The back surface 802 faces the direction z2. The semiconductor device 1 is arranged on the arrangement surface 801. The heat generated by the semiconductor device 1 is transferred to the die bonding pad 80. The die bonding pad 80 is formed with a hole 82 penetrating from the arrangement surface 801 to the back surface 802. As shown in FIG. 13, the hole 82 may have a shape recessed in the x1 direction from the end portion of the die bonding pad 80 on the direction x2 side in the xy plan view.

リード81は、ダイボンディングパッド80から線状に延びる形状である。リード81は挿入実装用のものである。図14に示すように、リード81が孔83に挿入される。これにより、半導体パッケージ71が実装基板79に実装される。リード81を実装基板79に固定するために、孔83にはハンダ84が充填されている。図13に示すように、リード81は、連結部811と、端子部812とを有している。連結部811と端子部812とは、一体成型されていてもよい。 The lead 81 has a shape extending linearly from the die bonding pad 80. The lead 81 is for through-hole mounting. As shown in FIG. 14, the lead 81 is inserted into the hole 83. As a result, the semiconductor package 71 is mounted on the mounting board 79. The holes 83 are filled with solder 84 in order to fix the leads 81 to the mounting substrate 79. As shown in FIG. 13, the lead 81 has a connecting portion 811 and a terminal portion 812. The connecting portion 811 and the terminal portion 812 may be integrally molded.

連結部811は、ダイボンディングパッド80につながる。連結部811は、ダイボンディングパッド80から、配置面801と交差する方向に延びる形状である。端子部812は、連結部811につながる。端子部812は、連結部811から方向x1に向かって延びる。端子部812は、樹脂パッケージ78から突出する部位を有する。
電極73は、ワイヤボンディングパッド85と、リード86とを含む。電極73は、xy平面視において、ダイボンディングパッド80の方向x1側、且つ、リード81の方向y1側、に位置する。
The connecting portion 811 is connected to the die bonding pad 80. The connecting portion 811 has a shape extending from the die bonding pad 80 in a direction intersecting the arrangement surface 801. The terminal portion 812 is connected to the connecting portion 811. The terminal portion 812 extends from the connecting portion 811 in the direction x1. The terminal portion 812 has a portion protruding from the resin package 78.
The electrode 73 includes a wire bonding pad 85 and a lead 86. The electrode 73 is located on the direction x1 side of the die bonding pad 80 and on the direction y1 side of the lead 81 in the xy plan view.

ワイヤボンディングパッド85およびリード86は、一体成型されていてもよい。ワイヤボンディングパッド85およびリード86は、たとえば銅などの導電性材料よりなる。ワイヤボンディングパッド85は、ダイボンディングパッド80より小さい略矩形の平板状である。リード86は、ワイヤボンディングパッド85とつながる。リード86は、ワイヤボンディングパッド85から方向x1に向かって線状に延びる形状である。リード86は、リード81に並列されている。リード86は、樹脂パッケージ78から突出する部位を有する。リード86は挿入実装用のものである。図14に示すように、リード86は孔83に挿入される。これにより、半導体パッケージ71が実装基板79に実装される。リード86を実装基板79に固定するために、孔83にハンダ84が充填されている。 The wire bonding pad 85 and the lead 86 may be integrally molded. The wire bonding pads 85 and leads 86 are made of a conductive material such as copper. The wire bonding pad 85 has a substantially rectangular flat plate shape smaller than the die bonding pad 80. The lead 86 is connected to the wire bonding pad 85. The lead 86 has a shape extending linearly from the wire bonding pad 85 in the direction x1. The lead 86 is arranged in parallel with the lead 81. The lead 86 has a portion protruding from the resin package 78. The lead 86 is for through-hole mounting. As shown in FIG. 14, the lead 86 is inserted into the hole 83. As a result, the semiconductor package 71 is mounted on the mounting board 79. The holes 83 are filled with solder 84 in order to fix the leads 86 to the mounting substrate 79.

電極74は、ワイヤボンディングパッド87と、リード88とを含む。電極74は、xy平面視において、ダイボンディングパッド80の方向x1側、且つ、リード81の方向y2側、に位置する。
ワイヤボンディングパッド87およびリード88は、一体成型されていてもよい。ワイヤボンディングパッド87およびリード88は、たとえば銅などの導電性材料よりなる。ワイヤボンディングパッド87は、ダイボンディングパッド80より小さい略矩形の平板状である。リード88は、ワイヤボンディングパッド87とつながる。リード88は、ワイヤボンディングパッド87から方向x1に向かって線状に延びる形状である。リード88を実装基板79に固定するために、孔83にハンダ84が充填されている。リード88は、リード81に並列されている。リード88とリード86との間に、リード81が位置する。リード88は、樹脂パッケージ78から突出する部位を有する。リード88は挿入実装用のものである。図14に示すように、リード88が孔83に挿入される。これにより、半導体パッケージ71が実装基板79に実装される。
The electrode 74 includes a wire bonding pad 87 and a lead 88. The electrode 74 is located on the direction x1 side of the die bonding pad 80 and on the direction y2 side of the lead 81 in the xy plan view.
The wire bonding pad 87 and the lead 88 may be integrally molded. The wire bonding pads 87 and leads 88 are made of a conductive material such as copper. The wire bonding pad 87 has a substantially rectangular flat plate shape smaller than the die bonding pad 80. The lead 88 is connected to the wire bonding pad 87. The lead 88 has a shape extending linearly from the wire bonding pad 87 in the direction x1. The holes 83 are filled with solder 84 in order to fix the leads 88 to the mounting substrate 79. The lead 88 is arranged in parallel with the lead 81. The lead 81 is located between the lead 88 and the lead 86. The lead 88 has a portion protruding from the resin package 78. The lead 88 is for through-hole mounting. As shown in FIG. 14, the lead 88 is inserted into the hole 83. As a result, the semiconductor package 71 is mounted on the mounting board 79.

主に図14を参照して、樹脂パッケージ78は、半導体装置1、および電極72〜74を覆っている。樹脂パッケージ78は、たとえば、黒色のエポキシ樹脂よりなる。図68に示すように、樹脂パッケージ78は、第1面781と、第2面782とを有する。
第1面781は、平坦面783とテーパ面784とを有する。図14に示すように、平坦面783は、半導体パッケージ71を実装基板79に実装するための実装面である。平坦面783からは、ダイボンディングパッド80の裏面802が露出している。平坦面783は、裏面802と面一となっていてもよいし、裏面802と面一でなくてもよい。テーパ面784は、平坦面783につながる。テーパ面784は、方向z1に向かうにつれ、xy平面における外側に向かう形状である。
Primarily with reference to FIG. 14, the resin package 78 covers the semiconductor device 1 and the electrodes 72-74. The resin package 78 is made of, for example, a black epoxy resin. As shown in FIG. 68, the resin package 78 has a first surface 781 and a second surface 782.
The first surface 781 has a flat surface 783 and a tapered surface 784. As shown in FIG. 14, the flat surface 783 is a mounting surface for mounting the semiconductor package 71 on the mounting substrate 79. The back surface 802 of the die bonding pad 80 is exposed from the flat surface 783. The flat surface 783 may be flush with the back surface 802 or may not be flush with the back surface 802. The tapered surface 784 connects to the flat surface 783. The tapered surface 784 has an outward shape in the xy plane toward the direction z1.

第2面782は、複数の平坦面785と、複数のテーパ面786とを有する。各テーパ面786は、複数の平坦面785のいずれかにつながる。各テーパ面786は、方向z2に向かうにつれ、xy平面における外側に向かう形状である。各テーパ面786は、テーパ面784とつながる。
樹脂パッケージ78には、複数の平坦面785の一つから凹むピン跡787が形成されている。また、樹脂パッケージ78には、ネジ穴788が形成されている。ネジ穴788には、半導体パッケージ71を放熱板89に固定するためのネジ90が挿通される。
The second surface 782 has a plurality of flat surfaces 785 and a plurality of tapered surfaces 786. Each tapered surface 786 is connected to any of a plurality of flat surfaces 785. Each tapered surface 786 has an outward shape in the xy plane toward the direction z2. Each tapered surface 786 is connected to the tapered surface 784.
The resin package 78 is formed with pin marks 787 recessed from one of the plurality of flat surfaces 785. Further, the resin package 78 is formed with screw holes 788. A screw 90 for fixing the semiconductor package 71 to the heat radiating plate 89 is inserted into the screw hole 788.

ワイヤ75〜77は、たとえば、アルミニウムなどの金属よりなる。ワイヤ75は、半導体装置1のゲート配線7とワイヤボンディングパッド85とに接合されている。これにより、ゲート配線7とワイヤボンディングパッド85とが導通している。ワイヤ76は、半導体装置1のメインエミッタ電極6とワイヤボンディングパッド87とに接合されている。これにより、メインエミッタ電極6とワイヤボンディングパッド87とが導通している。ワイヤ77は、半導体装置1のセンスエミッタ電極8とワイヤボンディングパッド87とに接合されている。これにより、センスエミッタ電極8とワイヤボンディングパッド87とが導通している。
<半導体モジュール>
図15は、半導体装置1が組み込まれた半導体モジュール91の模式的な平面図である。図16は、図15の半導体モジュール91の樹脂製ベース部92を省略した図である。図17は、図15の半導体モジュール91によって構成されたインバータ回路101を示す図である。
The wires 75 to 77 are made of a metal such as aluminum. The wire 75 is joined to the gate wiring 7 of the semiconductor device 1 and the wire bonding pad 85. As a result, the gate wiring 7 and the wire bonding pad 85 are electrically connected. The wire 76 is bonded to the main emitter electrode 6 of the semiconductor device 1 and the wire bonding pad 87. As a result, the main emitter electrode 6 and the wire bonding pad 87 are conductive. The wire 77 is bonded to the sense emitter electrode 8 of the semiconductor device 1 and the wire bonding pad 87. As a result, the sense emitter electrode 8 and the wire bonding pad 87 are conductive.
<Semiconductor module>
FIG. 15 is a schematic plan view of the semiconductor module 91 in which the semiconductor device 1 is incorporated. FIG. 16 is a diagram in which the resin base portion 92 of the semiconductor module 91 of FIG. 15 is omitted. FIG. 17 is a diagram showing an inverter circuit 101 configured by the semiconductor module 91 of FIG.

半導体モジュール91は、主に、樹脂製のベース部92と、金属製の電極板93,94(94u,94v,94w),95とを含む。
ベース部92は、平面視長方形のケース状に形成され、上方が開口している。電極板93〜95は、たとえば、Cu(銅)、Al(アルミニウム)またはこれらの合金からなっていてもよい。
The semiconductor module 91 mainly includes a resin base portion 92 and metal electrode plates 93, 94 (94u, 94v, 94w), 95.
The base portion 92 is formed in the shape of a rectangular case in a plan view, and has an opening at the upper side. The electrode plates 93 to 95 may be made of, for example, Cu (copper), Al (aluminum), or an alloy thereof.

半導体モジュール91は、ベース部92上の電極板93〜95をモールドすることによって構成されている。半導体モジュール91は、たとえば、放熱シートを介してヒートシンクに固定(たとえば、ネジ止め)されていてもよい。
電極板94u、94v、94wは、それぞれの低段部96が互いの間に隙間を設けて横方向に並べられ、この並んだ電極板94の各低段部96の端縁と対向して電極板93が配置されている。
The semiconductor module 91 is configured by molding the electrode plates 93 to 95 on the base portion 92. The semiconductor module 91 may be fixed (for example, screwed) to the heat sink via, for example, a heat radiating sheet.
In the electrode plates 94u, 94v, 94w, the lower steps 96 are arranged in the horizontal direction with a gap between them, and the electrodes are opposed to the edge of each lower step 96 of the arranged electrode plates 94. The plate 93 is arranged.

電極板95は、電極板94u、94v、94wの並び方向に延びる連通部97と該連通部97から所定間隔で設けられた延設部98(98a、98b、98c、98d)を有していてもよい。連通部97は、電極板93の上記電極板94の各低段部96と対向する端縁にそって、電極板93の上に所定の間隙をおいて重なっている。そして、各延設部98は、金属電極板94u、94v、94wの各側辺に重なっている。これにより、延設部98bは、電極板94uと94v間の隙間にそって両者に跨る幅で延び、延設部98cは、電極板94vと94w間の隙間にそって両者に跨る幅で延びている。 The electrode plate 95 has a communicating portion 97 extending in the alignment direction of the electrode plates 94u, 94v, 94w and extending portions 98 (98a, 98b, 98c, 98d) provided at predetermined intervals from the communicating portion 97. May be good. The communication portion 97 overlaps the electrode plate 93 with a predetermined gap along the edge of the electrode plate 93 facing each lower step portion 96 of the electrode plate 94. Each of the extending portions 98 overlaps with each side of the metal electrode plates 94u, 94v, 94w. As a result, the extension portion 98b extends along the gap between the electrode plates 94u and 94v with a width straddling both, and the extension portion 98c extends with a width straddling both along the gap between the electrode plates 94v and 94w. ing.

電極板94は、それぞれその低段部96の電極板93と対向する端縁の幅方向中央部から延びる細幅の高段部99を備えている。高段部99は、上方へオフセットして電極板95の連通部97を乗り越え、それから電極板93の上を所定の間隙をもって電極板95と同じ高さ(同層)で延び、その先端が外部接続部100としてベース部92から側方へ突出して露出している。 Each of the electrode plates 94 includes a narrow high step portion 99 extending from the center portion in the width direction of the edge facing the electrode plate 93 of the low step portion 96. The high step portion 99 is offset upward to overcome the communication portion 97 of the electrode plate 95, and then extends over the electrode plate 93 at the same height (same layer) as the electrode plate 95 with a predetermined gap, and the tip thereof is external. As the connecting portion 100, it protrudes laterally from the base portion 92 and is exposed.

電極板93は、電極板95の連通部97が重なっている領域を同じく連通部65とし、電極板94の高段部99が重なっている主部66にスリット67を有している。スリット幅は細く、電極板94の高段部99はスリット67を跨る幅で延びている。
電極板93の連通部65と電極板95の連通部97とは、それぞれ一端側(ここでは延設部98d側)で互いの間隙を保持したまま上方へ垂直に折り曲げられてベース部92から上へ延び、その後、外部接続部68,69として互いに逆方向、かつ連通部65,97と平行に折り曲げられている。
In the electrode plate 93, the region where the communication portions 97 of the electrode plate 95 overlap is also the communication portion 65, and the electrode plate 93 has a slit 67 in the main portion 66 where the high step portion 99 of the electrode plate 94 overlaps. The slit width is narrow, and the high step portion 99 of the electrode plate 94 extends with a width straddling the slit 67.
The communication portion 65 of the electrode plate 93 and the communication portion 97 of the electrode plate 95 are vertically bent upward from the base portion 92 while maintaining a gap between each other on one end side (here, the extension portion 98d side). After that, the external connecting portions 68 and 69 are bent in opposite directions and parallel to the communicating portions 65 and 97.

インバータ回路101における1相分(たとえばu相)について説明すると、ベース部92の底面にある電極板93の主部66上には、電極板94(94u)の高段部99を挟み、該高段部99にそった両側に半導体装置(IGBT)1pとFWD70pの組が1組ずつ、合計2組が導電性接合材である半田により接合されている。
同様に、ベース部92の底面にある電極板94の低段部96上にも、電極板95の連通部97と延設部98(98a、98b)でコ字形に囲まれた領域において、各延設部にそって半導体装置(IGBT)1nとFWD70nの組が1組ずつ半田により接合されている。
Explaining one phase component (for example, u phase) in the inverter circuit 101, a high step portion 99 of the electrode plate 94 (94u) is sandwiched on the main portion 66 of the electrode plate 93 on the bottom surface of the base portion 92, and the height thereof is described. One set of semiconductor device (IGBT) 1p and one set of FWD70p are joined on both sides along the step portion 99, and a total of two sets are joined by solder which is a conductive bonding material.
Similarly, on the lower portion 96 of the electrode plate 94 on the bottom surface of the base portion 92, in the region surrounded by the U-shape by the communicating portion 97 and the extending portion 98 (98a, 98b) of the electrode plate 95, respectively. A pair of a semiconductor device (IGBT) 1n and a FWD70n are joined by solder along the extension portion.

さらに、電極板94u近傍における上記コ字形に囲まれた領域の開口側には、半導体装置1nとFWD70nの組に対応させて、ゲート端子102nおよびセンスエミッタ端子103nがベース部92にモールドされている。電極板93近傍における連通部65と反対側には、半導体装置1pとFWD70pの組に対応させて、ゲート端子102pおよびセンスエミッタ端子103pがベース部92にモールドされている。 Further, on the opening side of the region surrounded by the U-shape in the vicinity of the electrode plate 94u, a gate terminal 102n and a sense emitter terminal 103n are molded in the base portion 92 corresponding to the pair of the semiconductor device 1n and the FWD70n. .. On the side opposite to the communication portion 65 in the vicinity of the electrode plate 93, a gate terminal 102p and a sense emitter terminal 103p are molded in the base portion 92 corresponding to the pair of the semiconductor device 1p and the FWD70p.

半導体装置1は、半田接合面をコレクタとし、電極板93上の半導体装置1pは上面のメインエミッタ電極6が電極板94uの高段部99に複数本の金属ワイヤW1によって接続されている。また、半導体装置1の上面のゲート配線7は、ゲート端子102pと金属ワイヤW3によって接続されている。また、半導体装置1の上面のセンスエミッタ電極8は、センスエミッタ端子103pと金属ワイヤW4によって接続されている。 In the semiconductor device 1, the solder bonding surface is used as a collector, and in the semiconductor device 1p on the electrode plate 93, the main emitter electrode 6 on the upper surface is connected to the high stage portion 99 of the electrode plate 94u by a plurality of metal wires W1. Further, the gate wiring 7 on the upper surface of the semiconductor device 1 is connected to the gate terminal 102p by a metal wire W3. Further, the sense emitter electrode 8 on the upper surface of the semiconductor device 1 is connected to the sense emitter terminal 103p by a metal wire W4.

FWD70は、半田接合面をカソードとし、上面のアノード電極が高段部99に複数本の金属ワイヤW2によって接続されている。
金属電極板94u上の半導体装置1nは、上面のメインエミッタ電極6が電極板95の延設部98(98a,98b)に複数本の金属ワイヤW1によって接続され、ゲート配線7はゲート端子102nと金属ワイヤW3によって接続され、センスエミッタ電極8はセンスエミッタ端子103nと金属ワイヤW4によって接続されている。また、FWD70nは、上面のアノード電極が延設部98に複数本の金属ワイヤW2によって接続されている。
In the FWD 70, the solder joint surface is used as a cathode, and the anode electrodes on the upper surface are connected to the high-stage portion 99 by a plurality of metal wires W2.
In the semiconductor device 1n on the metal electrode plate 94u, the main emitter electrode 6 on the upper surface is connected to the extending portions 98 (98a, 98b) of the electrode plate 95 by a plurality of metal wires W1, and the gate wiring 7 is connected to the gate terminal 102n. It is connected by the metal wire W3, and the sense emitter electrode 8 is connected to the sense emitter terminal 103n by the metal wire W4. Further, in the FWD 70n, the anode electrode on the upper surface is connected to the extending portion 98 by a plurality of metal wires W2.

他の相についても同様であり、これにより、図17に示されるインバータ回路101が形成される。なお、図17では、センスエミッタの回路構成を省略して示している。
電極板93の外部接続部68が回路入力のP端子になり、電極板95の外部接続部69がN端子、電極板94(94u、94v、94w)の各外部接続部100が出力端子U、V、Wとなる。これらの入出力端子はさらにインバータ装置における図示しないバスバーあるいは強電ケーブルに接続される。また、ゲート端子102p、102nおよびセンスエミッタ端子103p,103nは、たとえば、半導体モジュール91のベース部92の上に取り付けられる駆動信号制御基板の駆動信号出力端子(図示せず)に接続される。
The same applies to the other phases, whereby the inverter circuit 101 shown in FIG. 17 is formed. In FIG. 17, the circuit configuration of the sense emitter is omitted.
The external connection portion 68 of the electrode plate 93 serves as a P terminal for circuit input, the external connection portion 69 of the electrode plate 95 is an N terminal, and each external connection portion 100 of the electrode plate 94 (94u, 94v, 94w) is an output terminal U. It becomes V and W. These input / output terminals are further connected to a bus bar or a high-power cable (not shown) in the inverter device. Further, the gate terminals 102p, 102n and the sense emitter terminals 103p, 103n are connected to, for example, a drive signal output terminal (not shown) of a drive signal control board mounted on the base portion 92 of the semiconductor module 91.

ベース部92の角部、高段部99間の中間位置、および延設部98の先端近傍には、ネジ孔104が設けられ、半導体モジュール91をヒートシンク(図示せず)に固定するためのネジ105が貫通可能となっている。電極板93および電極板94の低段部96には、ネジ孔104との間に所定の間隙をもつように切り欠き106,107が形成され、ネジ孔104の内壁をモールド樹脂として、ネジ105と絶縁するようになっている。 Screw holes 104 are provided at the corners of the base portion 92, at the intermediate position between the high-stage portions 99, and near the tip of the extension portion 98, and screws for fixing the semiconductor module 91 to the heat sink (not shown). 105 can penetrate. Notches 106 and 107 are formed in the electrode plate 93 and the lower portion 96 of the electrode plate 94 so as to have a predetermined gap between the electrode plate 93 and the screw hole 104, and the inner wall of the screw hole 104 is used as a mold resin and the screw 105. It is designed to insulate.

また、半導体モジュール91の中央部においては、電極板94の高段部99、電極板95、93の連通部97、65の重なり部分にネジ貫通穴108が設けられ、周辺部と同じくネジ105が貫通可能となっている。このネジ貫通穴108まわりにおいても、高段部99および連通部65、97には、それぞれネジ貫通穴108より大径の穴が形成されて、ネジ貫通穴108の内壁をモールド樹脂として、ネジ105と絶縁するようになっている。 Further, in the central portion of the semiconductor module 91, a screw through hole 108 is provided at an overlapping portion of the high step portion 99 of the electrode plate 94 and the communication portions 97 and 65 of the electrode plates 95 and 93, and the screw 105 is provided as in the peripheral portion. It is possible to penetrate. Also around the screw through hole 108, holes having a diameter larger than that of the screw through hole 108 are formed in the high step portion 99 and the communication portions 65 and 97, respectively, and the inner wall of the screw through hole 108 is used as a mold resin and the screw 105 is used. It is designed to insulate.

以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、半導体装置1の各半導体部分の導電型を反転した構成が採用されてもよい。つまり、半導体装置1において、p型の部分がn型であり、n型の部分がp型であってもよい。
また、前述の実施形態では、オン側抵抗配線39の抵抗値Rg1とオフ側抵抗配線40の抵抗値Rg2との差を、抵抗配線39,40の長さLon、Loffによって規定したが、たとえば、オン側抵抗配線39の幅Wonをオフ側抵抗配線40のWoffよりも広くすることによって、Rg1<Rg2の関係を規定してもよい。
Although the embodiments of the present invention have been described above, the present invention can also be implemented in other embodiments.
For example, a configuration in which the conductive type of each semiconductor portion of the semiconductor device 1 is inverted may be adopted. That is, in the semiconductor device 1, the p-type portion may be n-type and the n-type portion may be p-type.
Further, in the above-described embodiment, the difference between the resistance value R g1 of the on-side resistance wiring 39 and the resistance value R g2 of the off-side resistance wiring 40 is defined by the lengths L on and L off of the resistance wirings 39 and 40. However, for example, the relationship of R g1 <R g2 may be defined by making the width W on of the on-side resistance wiring 39 wider than the W off of the off-side resistance wiring 40.

また、前述の実施形態では、半導体装置1が備えるIGBTの構成のみを図示したが、本発明の半導体装置は、IGBT以外の素子(たとえば、MOSFET、ダイオード等)をIGBTの形成領域とは異なる領域に備えていてもよい。
また、前述の実施形態では、トレンチゲート構造を有するIGBTの形態のみを示したが、本発明はプレーナゲート構造を有するIGBTに適用することもできる。この場合、半導体基板2上に形成されるゲート電極のパターンを工夫することによって、相対的に幅の広いオン側抵抗電極(配線)、およびオン側抵抗電極よりも相対的に幅の狭いオフ側抵抗電極(配線)を設ければよい。
Further, in the above-described embodiment, only the configuration of the IGBT included in the semiconductor device 1 is shown, but in the semiconductor device of the present invention, elements other than the IGBT (for example, MOSFET, diode, etc.) are formed in a region different from the region where the IGBT is formed. You may be prepared for.
Further, in the above-described embodiment, only the form of the IGBT having a trench gate structure is shown, but the present invention can also be applied to an IGBT having a planar gate structure. In this case, by devising the pattern of the gate electrode formed on the semiconductor substrate 2, the on-side resistance electrode (wiring) having a relatively wide width and the off-side having a width relatively narrower than the on-side resistance electrode have been devised. A resistance electrode (wiring) may be provided.

本発明の半導体装置は、たとえば、電気自動車(ハイブリッド車を含む)、電車、産業用ロボット等の動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュール(たとえば、図15および図16の半導体モジュール91等)に組み込むことができる。また、太陽電池、風力発電機その他の発電装置(特に自家発電装置)が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。 The semiconductor device of the present invention is, for example, a power module used in an inverter circuit constituting a drive circuit for driving an electric motor used as a power source for an electric vehicle (including a hybrid vehicle), a train, an industrial robot, or the like. (For example, the semiconductor module 91 of FIGS. 15 and 16) can be incorporated. It can also be incorporated into a power module used in an inverter circuit that converts the power generated by a solar cell, wind power generator or other power generation device (particularly a private power generation device) so as to match the power of a commercial power source.

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
なお、前述の実施形態の内容から、特許請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。
(項1)互いに並列に接続されたメインIGBTセルおよびセンスIGBTセルを備える半導体層と、前記センスIGBTセルのゲート配線部を利用して形成された第1抵抗値を有する第1抵抗部、および前記第1抵抗値よりも高い第2抵抗値を有する第2抵抗部と、前記第1抵抗部および前記第2抵抗部に、互いに異なる経路で電気的に接続されたゲート配線と、前記ゲート配線と前記第1抵抗部との間に設けられた第1ダイオードと、前記ゲート配線と前記第2抵抗部との間に前記第1ダイオードとは逆向きに設けられた第2ダイオードと、前記半導体層上に配置され、前記メインIGBTセルのエミッタに電気的に接続されたエミッタ電極と、前記半導体層上に配置され、前記センスIGBTセルのエミッタに電気的に接続されたセンスエミッタ電極とを含む、半導体装置。
In addition, various design changes can be made within the scope of the matters described in the claims.
In addition to the inventions described in the claims, the following features can be extracted from the contents of the above-described embodiment.
(Item 1) A semiconductor layer including a main IGBT cell and a sense IGBT cell connected in parallel to each other, a first resistance portion having a first resistance value formed by using a gate wiring portion of the sense IGBT cell, and a first resistance portion. A second resistance portion having a second resistance value higher than the first resistance value, a gate wiring electrically connected to the first resistance portion and the second resistance portion by different paths, and the gate wiring. A first diode provided between the first resistor portion and the first resistor portion, a second diode provided between the gate wiring and the second resistance portion in the direction opposite to the first diode, and the semiconductor. It includes an emitter electrode arranged on the layer and electrically connected to the emitter of the main IGBT cell, and a sense emitter electrode arranged on the semiconductor layer and electrically connected to the emitter of the sense IGBT cell. , Semiconductor device.

この構成によれば、第1ダイオードおよび第2ダイオードが、互いに逆向きに各抵抗部に電気的に接続されている。これにより、ゲート配線部に印加される電圧の極性(正負)に応じて、第1ダイオード経路もしくは第2ダイオード経路のどちらを通ってセンスゲート電圧を印加するかを選択的に指定することができる。
メインIGBTをターンオンするときに第1ダイオード経路が導通するようにしておけば、ターンオン時には、相対的に低抵抗な第1抵抗部(第1ゲート抵抗)を通ってセンスゲート電圧が印加される。したがって、第1抵抗値Rg1を、メインIGBTのゲート抵抗Rgmと同程度に設計しておくことで、センスIGBTがターンオンするタイミングを、メインIGBTがターンオンするタイミングに近づけることができる。その結果、両者の位相ずれ(位相差)を小さくできるので、意図しない過電流がセンスIGBTに流れることを抑制することができる。よって、ターンオン時の電流ノイズを低減することができる。
According to this configuration, the first diode and the second diode are electrically connected to each resistance portion in opposite directions to each other. Thereby, it is possible to selectively specify whether to apply the sense gate voltage through the first diode path or the second diode path according to the polarity (positive or negative) of the voltage applied to the gate wiring portion. ..
If the first diode path is made conductive when the main IGBT is turned on, the sense gate voltage is applied through the relatively low resistance first resistance portion (first gate resistor) at the time of turn-on. Therefore, by designing the first resistance value R g1 to be approximately the same as the gate resistance R gm of the main IGBT, the timing at which the sense IGBT turns on can be brought closer to the timing at which the main IGBT turns on. As a result, the phase shift (phase difference) between the two can be reduced, so that an unintended overcurrent can be suppressed from flowing into the sense IGBT. Therefore, the current noise at the time of turn-on can be reduced.

一方、メインIGBTのターンオフ時には、第2ダイオード経路が導通し、相対的に高抵抗な第2抵抗部(第2ゲート抵抗)を通ってセンスゲート電圧が印加される。これにより、ホール電流がセンスIGBTに流れることを抑制することができる。そのため、ターンオフ時の電流ノイズを低減でき、メインIGBTをゆるやかにターンオフ(ソフトターンオフ)することができる。 On the other hand, at the time of turn-off of the main IGBT, the second diode path is conducted, and the sense gate voltage is applied through the second resistance portion (second gate resistance) having a relatively high resistance. As a result, it is possible to suppress the Hall current from flowing into the sense IGBT. Therefore, the current noise at the time of turn-off can be reduced, and the main IGBT can be gently turned off (soft turn-off).

これらの結果、誤動作の回避のためのフィルター回路の導入や過電流検出値を高くする等のマージン設計を不要にすることができる。これにより、ゲートドライバの検出感度を向上できるので、本発明の半導体装置を備えたシステムの性能を向上させることができる。
(項2)前記センスIGBTセルのゲート配線部は、前記センスIGBTセルを各セル単位に分割する所定の配線パターンで形成されたゲート電極を含み、前記第1抵抗部および前記第2抵抗部は、それぞれ、前記ゲート電極の周縁部に配置されている、項1に記載の半導体装置。
(項3)前記ゲート電極は、ストライプパターンを含み、前記第1抵抗部および前記第2抵抗部は、それぞれ、前記ストライプパターンのゲート電極の一端部およびその反対側の他端部に配置されている、項2に記載の半導体装置。
(項4)前記第1抵抗部は、前記第2抵抗部に比べて短い配線長を有している、項1〜3のいずれか一項に記載の半導体装置。
(項5)前記第1抵抗部は、前記第2抵抗部に比べて広い配線幅を有している、項1〜4のいずれか一項に記載の半導体装置。
As a result, it is possible to eliminate the need for margin design such as introduction of a filter circuit for avoiding malfunction and increase of overcurrent detection value. As a result, the detection sensitivity of the gate driver can be improved, so that the performance of the system provided with the semiconductor device of the present invention can be improved.
(Item 2) The gate wiring portion of the sense IGBT cell includes a gate electrode formed by a predetermined wiring pattern that divides the sense IGBT cell into cell units, and the first resistance portion and the second resistance portion Item 2. The semiconductor device according to Item 1, which is arranged on the peripheral edge of the gate electrode, respectively.
(Item 3) The gate electrode includes a stripe pattern, and the first resistance portion and the second resistance portion are arranged at one end of the gate electrode of the stripe pattern and the other end on the opposite side, respectively. Item 2. The semiconductor device according to Item 2.
(Item 4) The semiconductor device according to any one of Items 1 to 3, wherein the first resistance portion has a wiring length shorter than that of the second resistance portion.
Item 5. The semiconductor device according to any one of Items 1 to 4, wherein the first resistance portion has a wider wiring width than the second resistance portion.

この構成によれば、第1抵抗部および第2抵抗部それぞれの配線長や配線幅を調節することによって、両者の間に簡単に抵抗値の差を設けることができる。
(項6)前記第1ダイオードは、前記半導体層上に配置され、第1導電型の中央部および当該中央部を取り囲む第2導電型の周縁部を有する第1堆積層からなり、前記第2ダイオードは、前記半導体層上に配置され、第1導電型の中央部および当該中央部を取り囲む第2導電型の周縁部を有する第2堆積層からなる、項1〜5のいずれか一項に記載の半導体装置。
According to this configuration, the difference in resistance value can be easily provided between the first resistance portion and the second resistance portion by adjusting the wiring length and the wiring width of each.
(Item 6) The first diode is arranged on the semiconductor layer, and is composed of a first deposition layer having a central portion of the first conductive type and a peripheral portion of the second conductive type surrounding the central portion. Item 1 to any one of Items 1 to 5, wherein the diode is arranged on the semiconductor layer and is composed of a second deposition layer having a central portion of the first conductive type and a peripheral portion of the second conductive type surrounding the central portion. The semiconductor device described.

この構成によれば、半導体材料の堆積およびパターニングによって、第1ダイオードおよび第2ダイオードを簡単に作製することができる。
(項7)前記第1堆積層の周縁部および/または前記第2堆積層の周縁部は、それぞれ、内方の前記中央部の全周を取り囲むように形成されている、項6に記載の半導体装置。
この構成によれば、第1堆積層および/または第2堆積層の各中央部の全周に亘ってpn接合を形成できるので、リーク電流の発生を抑制することができる。
(項8)前記第1堆積層の周縁部および/または前記第2堆積層の周縁部は、それぞれ、内方の前記中央部の一部を選択的に取り囲むように形成されている、項6に記載の半導体装置。
According to this configuration, the first diode and the second diode can be easily manufactured by depositing and patterning the semiconductor material.
(Item 7) The item 6 wherein the peripheral edge portion of the first sedimentary layer and / or the peripheral edge portion of the second sedimentary layer is formed so as to surround the entire circumference of the central portion inward. Semiconductor device.
According to this configuration, a pn junction can be formed over the entire circumference of each central portion of the first sedimentary layer and / or the second sedimentary layer, so that the generation of leakage current can be suppressed.
(Item 8) The peripheral edge of the first sedimentary layer and / or the peripheral edge of the second sedimentary layer are each formed so as to selectively surround a part of the central portion inward. The semiconductor device described in 1.

この構成によれば、中央部の全周が周縁部で取り囲まれている場合に比べて、第1および/または第2ダイオードを小型にすることができる。その結果、第1および/または第2ダイオードのレイアウトの自由度を高めることができる。
(項9)前記第1堆積層および/または前記第2堆積層は、ドープトポリシリコンからなる、項6〜8のいずれか一項に記載の半導体装置。
According to this configuration, the first and / or the second diode can be made smaller than the case where the entire circumference of the central portion is surrounded by the peripheral portion. As a result, the degree of freedom in the layout of the first and / or the second diode can be increased.
(Item 9) The semiconductor device according to any one of Items 6 to 8, wherein the first deposition layer and / or the second deposition layer is made of doped polysilicon.

ドープトポリシリコンであれば、既存の技術で加工(パターニング等)し易いので、第1および/または第2ダイオードを効率よく作製することができる。
(項10)前記ゲート配線は、前記第1堆積層の中央部および前記第2堆積層の周縁部に接続され、前記半導体装置は、前記第1堆積層の周縁部と前記第1抵抗部とを接続する第1コンタクト配線と、前記第2堆積層の中央部と前記第2抵抗部とを接続する第2コンタクト配線とを含む、項6〜9のいずれか一項に記載の半導体装置。
(項11)前記第1抵抗部および前記第2抵抗部は、前記第1堆積層および前記第2堆積層と同じ堆積層を用いて形成されている、項6〜10のいずれか一項に記載の半導体装置。
Doped polysilicon is easy to process (patterning, etc.) with existing technology, so that the first and / or second diode can be efficiently manufactured.
(Item 10) The gate wiring is connected to the central portion of the first deposited layer and the peripheral portion of the second deposited layer, and the semiconductor device includes the peripheral portion of the first deposited layer and the first resistance portion. Item 6. The semiconductor device according to any one of Items 6 to 9, further comprising a first contact wiring for connecting the above and a second contact wiring for connecting the central portion of the second deposition layer and the second resistance portion.
(Item 11) The first resistance portion and the second resistance portion are formed by using the same sedimentary layer as the first sedimentary layer and the second sedimentary layer, according to any one of Items 6 to 10. The semiconductor device described.

この構成によれば、各ダイオードおよび各抵抗部を同時に形成できるので、製造効率を向上させることができる。
(項12)前記ゲート配線は、主線部と、前記主線部から分岐した第1分岐部および第2分岐部とを含み、前記第1分岐部および前記第2分岐部は、それぞれ、前記第1ダイオードおよび前記第2ダイオードに接続されている、項1〜11のいずれか一項に記載の半導体装置
(項13)前記半導体層の裏面に配置され、前記メインIGBTと前記センスIGBTとの間で共通のコレクタ電極を含む、項1〜12のいずれか一項に記載の半導体装置。
According to this configuration, each diode and each resistance portion can be formed at the same time, so that the manufacturing efficiency can be improved.
(Item 12) The gate wiring includes a main line portion and a first branch portion and a second branch portion branched from the main line portion, and the first branch portion and the second branch portion are the first, respectively. Item 2. The semiconductor device according to any one of Items 1 to 11, which is connected to the diode and the second diode (Item 13), which is arranged on the back surface of the semiconductor layer and between the main IGBT and the sense IGBT. Item 6. The semiconductor device according to any one of Items 1 to 12, which includes a common collector electrode.

1 半導体装置
2 半導体基板
3 p型コレクタ領域
4 n型バッファ領域
5 n型ドリフト領域
6 メインエミッタ電極
7 ゲート配線
8 センスエミッタ電極
10 コレクタ電極
12 外周配線部
15 オン側フィンガー
16 オフ側フィンガー
21 ドライバIC
25 センスセル領域
26 メインセル領域
27 センス側トレンチ
28 メイン側トレンチ
29 オン側コンタクト部
30 オフ側コンタクト部
31 センスセル
32 メインセル
33 オン側ダイオード
34 オフ側ダイオード
35 p型ベース領域
36 ゲート絶縁膜
37 センス側ゲート電極
38 メイン側ゲート電極
39 オン側抵抗配線
40 オフ側抵抗配線
41 (オン側)p型部
42 (オン側)n型部
43 (オフ側)p型部
44 (オフ側)n型部
46 n型エミッタ領域
47 n型エミッタ領域
50 層間絶縁膜
60 オン側コンタクト配線
61 オフ側コンタクト配線
1 Semiconductor device 2 Semiconductor substrate 3 p + type collector area 4 n-type buffer area 5 n - type drift area 6 Main emitter electrode 7 Gate wiring 8 Sense emitter electrode 10 Collector electrode 12 Outer peripheral wiring part 15 On-side finger 16 Off-side finger 21 Driver IC
25 Sense cell area 26 Main cell area 27 Sense side trench 28 Main side trench 29 On side contact part 30 Off side contact part 31 Sense cell 32 Main cell 33 On side diode 34 Off side diode 35 p-type base area 36 Gate insulating film 37 Sense side Gate electrode 38 Main side gate electrode 39 On side resistance wiring 40 Off side resistance wiring 41 (On side) p type part 42 (On side) n type part 43 (Off side) p type part 44 (Off side) n type part 46 n + type emitter area 47 n + type emitter area 50 interlayer insulating film 60 on-side contact wiring 61 off-side contact wiring

Claims (13)

互いに並列に接続されたメインIGBTセルおよびセンスIGBTセルを備える半導体層と、
前記センスIGBTセルのゲート配線部を利用して互いに異なる経路で形成され、前記メインIGBTセルのゲート配線部に合流する第1経路および第2経路と、
前記第1経路に設けられた第1抵抗値を有する第1抵抗部と、
前記第1経路において、前記第1抵抗部に対して前記センスIGBTセルの反対側に形成された第1ダイオードと、
前記第2経路に設けられ、前記第1抵抗値よりも高い第2抵抗値を有する第2抵抗部と、
前記第2経路において、前記第2抵抗部に対して前記センスIGBTセルの反対側に形成され、かつ前記第1ダイオードとは逆向きに設けられた第2ダイオードとを含む、半導体装置。
A semiconductor layer including a main IGBT cell and a sense IGBT cell connected in parallel with each other,
The first and second paths, which are formed by different routes using the gate wiring portion of the sense IGBT cell and join the gate wiring portion of the main IGBT cell ,
A first resistance portion having a first resistance value provided in the first path and
In the first path, the first diode formed on the opposite side of the sense IGBT cell with respect to the first resistance portion, and
A second resistance portion provided in the second path and having a second resistance value higher than the first resistance value,
In the second path, a semiconductor device including a second diode formed on the opposite side of the sense IGBT cell with respect to the second resistance portion and provided in the direction opposite to the first diode.
前記センスIGBTセルのゲート配線部は、前記センスIGBTセルを各セル単位に分割する所定の配線パターンで形成されたゲート電極を含み、
前記第1抵抗部および前記第2抵抗部は、それぞれ、前記ゲート電極の周縁部に配置されている、請求項1に記載の半導体装置。
The gate wiring portion of the sense IGBT cell includes a gate electrode formed by a predetermined wiring pattern that divides the sense IGBT cell into cell units.
The semiconductor device according to claim 1, wherein the first resistance portion and the second resistance portion are respectively arranged on the peripheral edge portion of the gate electrode.
前記ゲート電極は、ストライプパターンを含み、
前記第1抵抗部および前記第2抵抗部は、それぞれ、前記ストライプパターンのゲート電極の一端部およびその反対側の他端部に配置されている、請求項2に記載の半導体装置。
The gate electrode includes a stripe pattern.
The semiconductor device according to claim 2, wherein the first resistance portion and the second resistance portion are respectively arranged at one end of the gate electrode of the stripe pattern and the other end on the opposite side thereof.
前記第1抵抗部は、前記第2抵抗部に比べて短い配線長を有している、請求項1〜3のいずれか一項に記載の半導体装置。 The semiconductor device according to any one of claims 1 to 3, wherein the first resistance portion has a wiring length shorter than that of the second resistance portion. 前記第1抵抗部は、前記第2抵抗部に比べて広い配線幅を有している、請求項1〜4のいずれか一項に記載の半導体装置。 The semiconductor device according to any one of claims 1 to 4, wherein the first resistance portion has a wider wiring width than the second resistance portion. 前記第1ダイオードは、前記半導体層上に配置され、第1導電型の中央部および当該中央部を取り囲む第2導電型の周縁部を有する第1堆積層からなり、
前記第2ダイオードは、前記半導体層上に配置され、第1導電型の中央部および当該中央部を取り囲む第2導電型の周縁部を有する第2堆積層からなる、請求項1〜5のいずれか一項に記載の半導体装置。
The first diode is arranged on the semiconductor layer and is composed of a first deposition layer having a central portion of the first conductive type and a peripheral portion of the second conductive type surrounding the central portion.
Any of claims 1 to 5, wherein the second diode is arranged on the semiconductor layer and is composed of a second deposition layer having a central portion of the first conductive type and a peripheral portion of the second conductive type surrounding the central portion. The semiconductor device according to one item.
前記第1堆積層の周縁部および/または前記第2堆積層の周縁部は、それぞれ、内方の前記中央部の全周を取り囲むように形成されている、請求項6に記載の半導体装置。 The semiconductor device according to claim 6, wherein the peripheral edge portion of the first deposited layer and / or the peripheral edge portion of the second deposited layer are each formed so as to surround the entire circumference of the central portion inward. 前記第1堆積層の周縁部および/または前記第2堆積層の周縁部は、それぞれ、内方の前記中央部の一部を選択的に取り囲むように形成されている、請求項6に記載の半導体装置。 The sixth aspect of the present invention, wherein the peripheral edge portion of the first sedimentary layer and / or the peripheral edge portion of the second sedimentary layer are each formed so as to selectively surround a part of the central portion inward. Semiconductor device. 前記第1堆積層および/または前記第2堆積層は、ドープトポリシリコンからなる、請求項6〜8のいずれか一項に記載の半導体装置。 The semiconductor device according to any one of claims 6 to 8, wherein the first deposited layer and / or the second deposited layer is made of doped polysilicon. 前記第1堆積層の中央部および前記第2堆積層の周縁部に接続されたゲート配線を含み、
前記半導体装置は、前記第1堆積層の周縁部と前記第1抵抗部とを接続する第1コンタクト配線と、前記第2堆積層の中央部と前記第2抵抗部とを接続する第2コンタクト配線とを含む、請求項6〜9のいずれか一項に記載の半導体装置。
Includes gate wiring connected to the central portion of the first sedimentary layer and the peripheral edge of the second sedimentary layer.
The semiconductor device includes a first contact wiring that connects the peripheral edge portion of the first deposited layer and the first resistance portion, and a second contact that connects the central portion of the second deposited layer and the second resistance portion. The semiconductor device according to any one of claims 6 to 9, which includes wiring.
前記第1抵抗部および前記第2抵抗部は、前記第1堆積層および前記第2堆積層と同じ堆積層を用いて形成されている、請求項6〜10のいずれか一項に記載の半導体装置。 The semiconductor according to any one of claims 6 to 10, wherein the first resistance portion and the second resistance portion are formed by using the same deposit layer as the first deposit layer and the second deposit layer. apparatus. 前記第1抵抗部および前記第2抵抗部に電気的に接続されたゲート配線を含み、
前記ゲート配線は、主線部と、前記主線部から分岐した第1分岐部および第2分岐部とを含み、
前記第1分岐部および前記第2分岐部は、それぞれ、前記第1ダイオードおよび前記第2ダイオードに接続されている、請求項1〜9のいずれか一項に記載の半導体装置。
Includes gate wiring electrically connected to the first resistor and the second resistor.
The gate wiring includes a main line portion and a first branch portion and a second branch portion branched from the main line portion.
The semiconductor device according to any one of claims 1 to 9, wherein the first branch portion and the second branch portion are connected to the first diode and the second diode, respectively.
前記半導体層上に配置され、前記メインIGBTセルに電気的に接続された第1電極と、
前記半導体層上に配置され、前記センスIGBTセルに電気的に接続されたセンス第1電極と、
前記半導体層の裏面に配置され、前記メインIGBTセルと前記センスIGBTセルとの間で共通の第2電極とを含む、請求項1〜12のいずれか一項に記載の半導体装置。
A first electrode arranged on the semiconductor layer and electrically connected to the main IGBT cell,
A sense first electrode arranged on the semiconductor layer and electrically connected to the sense IGBT cell,
The semiconductor device according to any one of claims 1 to 12, which is arranged on the back surface of the semiconductor layer and includes a second electrode common between the main IGBT cell and the sense IGBT cell .
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