JP6772328B2 - Semiconductor device - Google Patents
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Description
本発明は、センスIGBTを備える半導体装置に関する。 The present invention relates to a semiconductor device including a sense IGBT.
メインIGBTの電流(主電流)が過大になっていないかを監視するセンスIGBTを備える半導体装置が、下記特許文献1〜3に開示されている。
バイポーラ素子であるIGBTは、MOSFETとは異なり、電流監視パターンをマスク比(センス電流比)で規格化することが難しい。
また、メインIGBTおよびセンスIGBTのレイアウトによっては、メインIGBTのためのアクティブ領域の外周からホール電流がセンスIGBTに流れ込む場合がある。その場合、メインIGBTのエミッタとのスイッチング位相のずれ等によって、センスIGBTに過電流が流れることがある。センスIGBTは、電流監視の役割として、所定の過電流が流れるとシステムを停止させるため、この一時的な過電流が誤動作の原因になる。そのため、従来は、誤動作を回避するため、フィルター回路の導入や過電流検出値を高くする等のマージン設計が必要であり、その結果、センスIGBTの感度が低下するという問題があった。
Unlike MOSFETs, IGBTs, which are bipolar elements, have difficulty in standardizing the current monitoring pattern with a mask ratio (sense current ratio).
Further, depending on the layout of the main IGBT and the sense IGBT, the hall current may flow into the sense IGBT from the outer periphery of the active region for the main IGBT. In that case, an overcurrent may flow in the sense IGBT due to a shift in the switching phase with the emitter of the main IGBT. The sense IGBT, as a role of current monitoring, stops the system when a predetermined overcurrent flows, and this temporary overcurrent causes a malfunction. Therefore, conventionally, in order to avoid malfunction, it is necessary to design a margin such as introducing a filter circuit or increasing the overcurrent detection value, and as a result, there is a problem that the sensitivity of the sense IGBT is lowered.
本発明の目的は、ターンオン時に、本来検出すべき過電流とは異なる過電流がセンスIGBTに流れることを抑制できると共に、ターンオフ時に、スイッチング動作をゆるやかにできる半導体装置を提供することである。 An object of the present invention is to provide a semiconductor device capable of suppressing the flow of an overcurrent different from the overcurrent that should be originally detected to the sense IGBT at the time of turn-on and gradual switching operation at the time of turn-off.
本発明の半導体装置は、互いに並列に接続されたメインIGBTセルおよびセンスIGBTセルを備える半導体層と、第1経路および前記第1経路とは異なる第2経路を利用することによって前記メインIGBTセルのゲート配線部と前記センスIGBTセルのゲート配線部とに接続された第1抵抗部および第2抵抗部であって、第1抵抗値を有する前記第1抵抗部、および前記第1抵抗値よりも高い第2抵抗値を有する前記第2抵抗部と、前記第1経路に含まれた第1ダイオードと、前記第2経路に含まれ、かつ前記第1ダイオードとは逆向きに設けられた第2ダイオードとを含む。 The semiconductor device of the present invention uses a semiconductor layer including a main IGBT cell and a sense IGBT cell connected in parallel with each other, and a first path and a second path different from the first path to obtain the main IGBT cell. The first resistance portion and the second resistance portion connected to the gate wiring portion and the gate wiring portion of the sense IGBT cell, which are larger than the first resistance portion having the first resistance value and the first resistance value. The second resistance portion having a high second resistance value, the first diode included in the first path, and the second diode included in the second path and provided in the opposite direction to the first diode. Including with a diode.
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。なお、添付図面では、明瞭化のため、構成要素間の寸法比率を図ごとに変えて記載していることがある。
図1は、本発明の一実施形態に係る半導体装置1の模式的な斜視図である。図2は、図1の半導体装置1の模式的な平面図である。図2では、明瞭化のため、ゲート配線7にハッチングを付してある。
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the attached drawings, for the sake of clarity, the dimensional ratio between the components may be changed for each figure.
FIG. 1 is a schematic perspective view of a
半導体装置1は、トレンチゲート型IGBTとしての基本形態を有している。半導体装置1は、本発明の半導体層の一例としての半導体基板2を備えている。半導体基板2は、その裏面から表面へ向かって順に、p+型コレクタ領域3、n型バッファ領域4およびn−型ドリフト領域5が積層された構造を有している。
半導体基板2の上には、メインエミッタ電極6、ゲート配線7およびセンスエミッタ電極8を含む電極膜9が形成されている。半導体基板2の裏面には、ほぼ全面に、コレクタ電極10が形成されている。半導体基板2は、たとえば、平面視矩形に形成されており、それに応じて半導体装置1は平面視において矩形形状を有している。
The
An
電極膜9は、半導体基板2の表面のほぼ全域にわたる矩形領域に形成されている。
ゲート配線7は、半導体装置1の一角部に形成されたパッド部11と、半導体装置1の表面の外周部の全周に亘って形成された本発明の主線部の一例としての外周配線部12と、外周配線部12から半導体装置1の表面の内方領域に向かって延びた複数本(この実施形態では4本)のメインゲートフィンガー部13と、同じく外周配線部12から半導体装置1の表面の内方領域に向かって延びた複数本(この実施形態では2本)のセンスゲートフィンガー部14を含む。
The
The
半導体装置1の表面は、一対の短辺およびそれらを結合する一対の長辺を有する長方形形状を有しており、それに応じて、外周配線部12は長方形環状に形成されている。
メインゲートフィンガー部13は、外周配線部12の一対の長辺部分から各2本ずつ間隔を空けて互いに平行に延びるように形成されている。
センスゲートフィンガー部14は、外周配線部12の一角部を構成する長辺部分および短辺部分から1本ずつ、その内方に所定のパッド領域23が区画されるように形成されている。センスゲートフィンガー部14の一方および他方は、それぞれ、本発明の第1分岐部および第2分岐部の一例としてのオン側フィンガー15およびオフ側フィンガー16である。オン側フィンガー15およびオフ側フィンガー16は、互いの先端部間にパッド領域23の一部を開放させる開放部22が形成されるように対向している。
The surface of the
The main
The sense
センスエミッタ電極8は、センスゲートフィンガー部14および外周配線部12の前記角部で囲まれた半導体基板2の一角部(パッド領域23)に配置され、メインエミッタ電極6は、当該角部の外側で外周配線部12に囲まれた半導体基板2のほぼ全域を覆う領域に配置されている。メインエミッタ電極6、ゲート配線7およびセンスエミッタ電極8は、互いに絶縁された状態で形成されている。これらの電極6〜8の各間には、それらを絶縁する分離領域51が形成されている。
The
メインエミッタ電極6、ゲート配線7およびセンスエミッタ電極8ならびにそれらから露出する半導体基板2の表面を覆うようにパッシベーション膜(図示せず)が形成されている。このパッシベーション膜には、図1および図2において二点鎖線で示すように、ゲートパッド開口17、メインエミッタパッド開口18およびセンスエミッタパッド開口19が形成されている。
A passivation film (not shown) is formed so as to cover the surfaces of the
ゲートパッド開口17は、パッド部11の一部を露出させるように形成されている。メインエミッタパッド開口18は、メインエミッタ電極6の表面の一部を露出させるように形成されている。センスエミッタパッド開口19は、センスエミッタ電極8の一部を露出させるように形成されている。この実施形態では、複数(たとえば4個)のメインエミッタパッド開口18が、半導体装置1の矩形表面の一長辺に沿って配列されている。
The
半導体装置1は、これらのパッド開口17〜19に接続されたボンディングワイヤ20によって、IGBTの動作を制御するドライバIC21(ゲートドライバ)に接続される。
図3は、図2の破線IIで囲まれた部分の拡大図である。図4A〜4Cは、センスセル領域25およびメインセル領域26のセルパターンを示す模式図である。
The
FIG. 3 is an enlarged view of the portion surrounded by the broken line II in FIG. 4A to 4C are schematic views showing cell patterns of the
前述のように、半導体基板2上には、開放部22で一部が開放されたパッド領域23が形成されており、センスエミッタ電極8はパッド領域23に配置されている。センスエミッタ電極8は、パッド領域23から開放部22に突出する突出部24を有している。突出部24は、オン側フィンガー15の先端部とオフ側フィンガー16の先端部とによって挟まれている。一方、メインエミッタ電極6は、パッド領域23の外側に配置されている。
As described above, the
そして、半導体基板2の表面領域は、センスエミッタ電極8の下方にセンスセル領域25が区画され、メインエミッタ電極6の下方にメインセル領域26が区画されている。
図4Aおよび4Bに示すように、センスセル領域25およびメインセル領域26には、共に複数本のセンス側トレンチ27およびメイン側トレンチ28が等間隔で配列されている。そして、各センス側トレンチ27およびメイン側トレンチ28の両端が、外周配線部12、メインゲートフィンガー部13またはセンスゲートフィンガー部14にそれぞれ電気的に接続されている。センス側トレンチ27およびメイン側トレンチ28によって、センスセル領域25およびメインセル領域26は、それぞれ、ストライプ状のセンスセル31(センスIGBTセル)およびメインセル32(メインIGBTセル)に区画されている。
In the surface region of the
As shown in FIGS. 4A and 4B, a plurality of sense-
また、センス側トレンチ27は、この実施形態では、開放部22の下方から、オン側フィンガー15およびオフ側フィンガー16に向かって引き出されたオン側コンタクト部29およびオフ側コンタクト部30を含んでいる。すなわち、ゲート配線7は、図3に示すように、オン側フィンガー15およびオフ側フィンガー16という外周配線部12から分岐した互いに異なる経路を介して、それぞれ後述する抵抗配線39,40を介して、オン側コンタクト部29およびオフ側コンタクト部30にコンタクトされている。
Further, in this embodiment, the sense-
なお、センス側トレンチ27は、図4Cに示すように、行列状のセンスセル31を区画するように格子状に形成されていてもよい。この場合、オン側コンタクト部29およびオフ側コンタクト部30は、それぞれ、格子状パターンの周縁部に配置されていればよい。この格子状のゲートトレンチのパターンは、むろん、メインセル領域26のメイン側トレンチ28に適用することもできる(図示せず)。
As shown in FIG. 4C, the sense-
図3に示すように、オン側コンタクト部29とオン側フィンガー15との間には、本発明の第1ダイオードの一例としてのオン側ダイオード33が介在されている。一方、オフ側コンタクト部30とオフ側フィンガー16との間には、本発明の第2ダイオードの一例としてのオフ側ダイオード34が介在されている。
次に、図5〜図9A,9B,9Cを参照して、半導体装置1の構成をより詳細に説明する。
As shown in FIG. 3, an on-
Next, the configuration of the
図5は、図3の切断線V−Vで半導体装置1を切断したときに表れる断面図である。図6Aおよび6Bは、それぞれ、図3の切断線VIA−VIAおよびVIB−VIBで半導体装置1を切断したときに表れる断面図である。図7Aおよび7Bは、それぞれ、図3の切断線VIIA−VIIAおよび切断線VIIB−VIIBで半導体装置1を切断したときに表れる断面図である。図8A〜8Cは、オン側ダイオード33の構成を説明するための模式図である。図9A〜9Cは、オフ側ダイオード34の構成を説明するための模式図である。
FIG. 5 is a cross-sectional view that appears when the
半導体基板2は、たとえば、50μm〜200μmの厚さのn−型シリコン基板であってよい。半導体基板2は、前述のように、p+型コレクタ領域3、n型バッファ領域4およびn−型ドリフト領域5が積層された構造を有している。
p+型コレクタ領域3のp型ドーパントとしては、たとえば、B(ホウ素)、Al(アルミニウム)等を使用できる(以下、p型不純物領域において同じ)。一方、n型バッファ領域4およびn−型ドリフト領域5のn型ドーパントとしては、たとえば、N(窒素)、P(リン)、As(ひ素)等を使用できる(以下、n型不純物領域において同じ)。
The
The p-type dopant of the p + -
また、p+型コレクタ領域3のドーパント濃度は、たとえば、1×1015cm−3〜2×1019cm−3である。一方、n型バッファ領域4のドーパント濃度は、たとえば、1×1015cm−3〜5×1017cm−3であり、n−型ドリフト領域5のドーパント濃度は、たとえば、1×1013cm−3〜5×1014cm−3である。
n−型ドリフト領域5の表面部には、p型ベース領域35が形成されている。p型ベース領域35は、センスセル領域25およびメインセル領域26に跨るように、半導体基板2のほぼ全域に亘って形成されている。p型ベース領域35のドーパント濃度は、たとえば、1×1016cm−3〜1×1018cm−3である。また、p型ベース領域35の表面からの深さは、たとえば、1.0μm〜3.0μmである。
The dopant concentration in the p +
A p-
そして、センス側トレンチ27およびメイン側トレンチ28は、半導体基板2の表面からp型ベース領域35の底部を超えて延びるように形成されている。これにより、隣り合うセンス側トレンチ27およびメイン側トレンチ間のp型ベース領域35は、それぞれストライプ状に分割されている。この分割されたストライプ状の半導体領域(Si結晶領域)が、それぞれ、センスIGBTのアクティブ領域およびメインIGBTのアクティブ領域として定義される。
The sense-
図5に示すように、隣り合うセンス側トレンチ27の間隔P1(センス側トレンチ27の中心間の距離)は、たとえば、1.5μm〜7.0μmである。また、センス側トレンチ27の幅W1は、たとえば、0.5μm〜1.5μmである。また、隣り合うメイン側トレンチ28の間隔P2(メイン側トレンチ28の中心間の距離)およびメイン側トレンチ28の幅W2は、それぞれ、センス側トレンチ27の間隔P1およびセンス側トレンチ27の幅W1と同じである。
As shown in FIG. 5, the distance P 1 (distance between the centers of the sense-side trenches 27) adjacent to each other is, for example, 1.5 μm to 7.0 μm. The width W 1 of the
センス側トレンチ27およびメイン側トレンチ28の内面ならびに半導体基板2の表面には、ゲート絶縁膜36が一体的に形成されている。ゲート絶縁膜36は、たとえばSiO2からなる。また、ゲート絶縁膜36の厚さは、たとえば、1100Å〜1300Å(この実施形態では、1200Å)である。
そして、ゲート絶縁膜36を介して各トレンチ27,28には、たとえばポリシリコン等からなる電極材料が埋め込まれている。これにより、センス側トレンチ27にセンス側ゲート電極37が形成され、メイン側トレンチ28にメイン側ゲート電極38が形成されている。各電極(抵抗部)37,38は、この実施形態では、それぞれ、各トレンチ27,28の開口端まで埋め込まれている。
A
An electrode material made of, for example, polysilicon is embedded in each of the
各センスセル31およびメインセル32においてp型ベース領域35の表面部には、それぞれ、n+型エミッタ領域46,47が形成されている。n+型エミッタ領域46,47の深さは、たとえば、0.2μm〜0.6μmである。また、n+型エミッタ領域46,47のドーパント濃度は、1×1019cm−3〜5×1020cm−3である。
また、各センスセル31およびメインセル32においてp型ベース領域35の表面部には、それぞれ、p+型ベースコンタクト領域48,49が形成されている。p+型ベースコンタクト領域48,49は、半導体基板2の表面からn+型エミッタ領域46,47の底部を超えて延びるように形成されている。p+型ベースコンタクト領域48,49の深さは、たとえば、0.2μm〜0.8μmである。また、p+型ベースコンタクト領域48,49のドーパント濃度は、たとえば、5×1018cm−3〜1×1020cm−3である。
In each
Further, in each
図6A,6Bおよび図7A,7Bに示すように、半導体基板2の表面領域においてゲート絶縁膜36上には、オン側ダイオード33、オフ側ダイオード34、オン側抵抗配線39およびオフ側抵抗配線40を含む配線膜63が形成されている。配線膜63は、ドープトポリシリコンの堆積層(第1堆積層および第2堆積層)からなり、半導体基板2との間はゲート絶縁膜36によって絶縁されている。ドープトポリシリコンであれば、既存の技術で加工(パターニング等)し易いので、オン側ダイオード33、オフ側ダイオード34、オン側抵抗配線39およびオフ側抵抗配線40を効率よく作製することができる。
As shown in FIGS. 6A and 6B and 7A and 7B, the on-
オン側ダイオード33は、図7Aに示すように、オン側コンタクト部29の近傍に当該トレンチ27の終端部から離れて配置され、オン側ダイオード33とオン側コンタクト部29との間にオン側抵抗配線39が配置されている。一方、オフ側ダイオード34は、図7Bに示すように、オフ側コンタクト部30の近傍に当該トレンチ27の終端部から離れて配置され、オフ側ダイオード34とオフ側コンタクト部30との間にオフ側抵抗配線40が配置されている。
As shown in FIG. 7A, the on-
オン側ダイオード33は、図8A,8Bに示すように、たとえば円形の本発明の中央部の一例としてのp型部41と、当該p型部41の全周を取り囲む四角環状の本発明の周縁部の一例としてのn型部42とを含み、p型部41の外周に沿ってpn接合が形成されている。
同様に、オフ側ダイオード34は、図9A,9Bに示すように、たとえば円形の本発明の中央部の一例としてのp型部43と、当該p型部43の全周を取り囲む四角環状の本発明の周縁部の一例としてのn型部44とを含み、p型部43の外周に沿ってpn接合が形成されている。
As shown in FIGS. 8A and 8B, the on-
Similarly, as shown in FIGS. 9A and 9B, the off-
このように、オン側ダイオード33およびオフ側ダイオード34の各中央部(p型部41,43)の全周に亘ってpn接合が形成されているので、オン側ダイオード33およびオフ側ダイオード34からのリーク電流の発生を抑制することができる。
なお、p型部41,43は円形である必要はなく、たとえば、三角形状や四角形状等であってもよい。また、n型部42,44は四角環状である必要はなく、たとえば、円環状であってもよい。
In this way, since the pn junction is formed over the entire circumference of each central portion (p-
The p-shaped
さらに、p型部41,43は、全周がn型部42,44に取り囲まれていなくてもよい。たとえば、図8Cおよび図9Cに示すように、四角形状のp型部41,43の三辺を取り囲むアーチ状のn型部42,44が形成され、p型部41,43の残りの一辺が露出していてもよい。この構成であれば、p型部41,43の全周が取り込まれている場合に比べて、破線45で囲まれた領域分、オン側ダイオード33およびオフ側ダイオード34を小型にすることができる。その結果、オン側ダイオード33およびオフ側ダイオード34のレイアウトの自由度を高めることができ、半導体装置1の微細化を図ることもできる。
Further, the entire circumference of the p-
オン側抵抗配線39は、図8A〜8Cに示すように、オン側コンタクト部29とオン側ダイオード33との間を直線状に延びており、長さLon(たとえば、10μm〜50μm)および幅Won(たとえば、10μm〜100μm)を有している。また、図7Aに示すように、オン側抵抗配線39は、オン側コンタクト部29内のセンス側ゲート電極37にオーバラップするように配置され、センス側ゲート電極37に接続されている。
As shown in FIGS. 8A to 8C, the on-
同様に、オフ側抵抗配線40は、図9A〜9Cに示すように、オフ側コンタクト部30とオフ側ダイオード34との間を直線状に延びており、長さLoff(たとえば、10μm〜50μm)および幅Woff(たとえば、10μm〜100μm)を有している。また、図7Bに示すように、オフ側抵抗配線40は、オフ側コンタクト部30内のセンス側ゲート電極37にオーバラップするように配置され、センス側ゲート電極37に接続されている。
Similarly, as shown in FIGS. 9A to 9C, the off-
この実施形態において、オン側抵抗配線39の幅Wonとオフ側抵抗配線40のWoffは、互いに同じである。一方、長さに関しては、オン側抵抗配線39の長さLonは、オフ側抵抗配線40の長さLoffよりも短くなっている。つまり、オン側抵抗配線39とオフ側抵抗配線40とを比較すると、図7A,7Bに示すように、相対的に短い長さLonのオン側抵抗配線39の抵抗値Rg1(第1抵抗値)方が、長さLonよりも長い長さLoffのオフ側抵抗配線40の抵抗値Rg2(第2抵抗値)よりも小さくなる。この実施形態では、オン側抵抗配線39の抵抗値Rg1が、たとえば、1Ω〜50Ωである。一方、オフ側抵抗配線40の抵抗値Rg2は、400Ω〜600Ωである。なお、抵抗値Rg1は、センス側ゲート電極37の抵抗値Rgsおよびメイン側ゲート電極38の抵抗値Rgmと同じであることが好ましい。
In this embodiment, the width W on of the on-
半導体基板2の表面領域のほぼ全域を覆うように層間絶縁膜50が形成されている。層間絶縁膜50は、たとえばSiO2からなる。また、層間絶縁膜50の厚さは、たとえば、3000Å〜8000Å(この実施形態では、6000Å)である。層間絶縁膜50には、各種コンタクトホール52〜59が形成されている。
メインエミッタ電極6、ゲート配線7およびセンスエミッタ電極8は、層間絶縁膜50上に形成されている。図5に示すように、メインエミッタ電極6およびセンスエミッタ電極8は、それぞれ、コンタクトホール53,52を介して、n+型エミッタ領域47,46およびp+型ベースコンタクト領域49,48に接続されている。
The
The
図7A,7Bに示すように、コンタクトホール56から露出するオン側ダイオード33のp型部41には、オン側フィンガー15の先端部が接続されている。一方、コンタクトホール57から露出するn型部42は、コンタクトホール54を介してオン側抵抗配線39に接続された本発明の第1コンタクト配線の一例としてのオン側コンタクト配線60に接続されている。
As shown in FIGS. 7A and 7B, the tip of the on-
コンタクトホール59から露出するオフ側ダイオード34のn型部44には、オフ側フィンガー16の先端部が接続されている。一方、コンタクトホール58から露出するp型部43は、コンタクトホール55を介してオフ側抵抗配線40に接続された本発明の第2コンタクト配線の一例としてのオフ側コンタクト配線61に接続されている。なお、オン側コンタクト配線60およびオフ側コンタクト配線61は、この実施形態では、前述の電極膜9として構成されている。
The tip of the off-
このように、オン側ダイオード33は、アノード側(p側)がゲート配線7に接続され、オフ側ダイオード34は、カソード側(n側)がゲート配線7に接続されている。つまり、オン側ダイオード33は正のゲート電圧に対して順方向(負のゲート電圧に対して逆方向)に接続され、オフ側ダイオード34は正のゲート電圧に対して逆方向(負のゲート電圧に対して順方向)に接続されている。これにより、ゲート電極37,38に印加される電圧の極性(正負)に応じて、オン側ダイオード33を通る経路もしくはオフ側ダイオード34を通る経路のどちらを通ってセンスゲート電圧を印加するかを選択的に指定することができる。
As described above, the anode side (p side) of the on-
オン側フィンガー15(オフ側フィンガー16)の先端部およびオン側コンタクト配線60(オフ側コンタクト配線61)の形状を、より詳細に説明する。
まず、図8Aに示すように、オン側フィンガー15の先端部は、中央のp型部41の外周に沿って形成され、この実施形態では、円形に形成されている。コンタクトホール56も同様に円形に形成されている。
The shapes of the tip of the on-side finger 15 (off-side finger 16) and the on-side contact wiring 60 (off-side contact wiring 61) will be described in more detail.
First, as shown in FIG. 8A, the tip of the on-
オン側コンタクト配線60は、そのオン側フィンガー15の先端部を取り囲む環状に形成され、オン側フィンガー15の先端部の周囲に沿って形成されたコンタクトホール57を介して、n型部42に接続されている。オン側コンタクト配線60の一部に分離領域62が形成されている。オン側フィンガー15は、この分離領域62を介して、オン側ダイオード33の中央部にあるp型部41にアクセス可能となっている。
The on-
一方、オフ側フィンガー16の先端部およびオフ側コンタクト配線61の形状は、オン側フィンガー15の先端部およびオン側コンタクト配線60の形状を180°回転させた形状に一致する。具体的には、図9Aに示すように、オフ側コンタクト配線61の端部は、中央のp型部43の外周に沿って形成され、この実施形態では、円形に形成されている。コンタクトホール58も同様に円形に形成されている。
On the other hand, the shapes of the tip of the off-
オフ側フィンガー16の先端部は、そのオフ側コンタクト配線61の端部を取り囲む環状に形成され、オフ側コンタクト配線61の端部の周囲に沿って形成されたコンタクトホール59を介して、n型部44に接続されている。オフ側フィンガー16の一部に分離領域64が形成されている。オフ側コンタクト配線61は、この分離領域64を介して、オフ側ダイオード34の中央部にあるp型部43にアクセス可能となっている。
The tip of the off-
メインエミッタ電極6、ゲート配線7、センスエミッタ電極8、オン側コンタクト配線60およびオフ側コンタクト配線61を含む電極膜9は、たとえばAl−Si−Cu系合金からなる。また、半導体基板2と電極膜9との間には、たとえばTi/TiN/Ti積層構造を有するバリア膜(図示せず)が介在されていてもよい。
半導体基板2の裏面に形成されたコレクタ電極10は、裏面から順に積層されたAlSi/Ti/Ni/Au積層構造を有している。このコレクタ電極10は、図5に示すように、センスセル31とメインセル32との間の共通の電極となっている。
The
The
以上説明した半導体装置1の等価回路は、図10に示される。この等価回路において、センスセル31には、メインセル32に流れる主電流の1/2000程度(絶対値)のセンス電流を流すことができる。
そして、半導体装置1によれば、正のゲート電圧に対して、オン側ダイオード33が順方向に接続され、オフ側ダイオード34が逆方向に接続されている。これにより、ゲート電極37,38に印加される電圧の極性(正負)に応じて、オン側フィンガー15を利用するオン側ダイオード33経路、もしくはオフ側フィンガー16を利用するオフ側ダイオード34経路のどちらを通ってセンスゲート電圧を印加するかを選択的に指定することができる。
The equivalent circuit of the
Then, according to the
メインセル32をターンオンするときにオン側ダイオード33経路が導通するので、ターンオン時には、オフ側抵抗配線40に比べて短い配線長Lonを有するオン側抵抗配線39を通ってセンスゲート電圧が印加される。したがって、オン側抵抗配線39の抵抗値Rg1を、メイン側ゲート電極38の抵抗値Rgmとほぼ同じにすることができる。そのため、センスセル31がターンオンするタイミングを、メインセル32がターンオンするタイミングにほぼ同期させることができる。その結果、両者の位相ずれ(位相差)を小さくできるので、意図しない過電流がセンスセル31に流れることを抑制することができる。よって、ターンオン時の電流ノイズを低減することができる。
Since the on-
一方、メインセル32のターンオフ時には、オフ側ダイオード34経路が導通し、オン側抵抗配線39に比べて長い配線長Loffを有する高抵抗なオフ側抵抗配線40を通ってセンスゲート電圧が印加される。これにより、ホール電流がメインセル領域26を超えてセンスセル31に流れることを抑制することができる。そのため、ターンオフ時の電流ノイズを低減でき、メインセル32をゆるやかにターンオフ(ソフトターンオフ)することができる。
On the other hand, at the time of turn-off of the
上記したターンオンおよびターンオフ時の電流ノイズの低減効果は、図11によって証明することができる。図11は、センスセル31のゲート抵抗と、センスセル31に流れるピークセンス電流との関係を示すグラフである。
図11に示すように、メインセル32のターンオン(turn-on)時には、センスセル31のゲート抵抗が小さいほど、ピークセンス電流(つまり、電流ノイズのピーク値)が小さいことが分かる。一方、メインセル32のターンオフ(turn-off)時には、センスセル31のゲート抵抗が大きいほど、ピークセンス電流が小さいことが分かる。
The above-mentioned effect of reducing current noise during turn-on and turn-off can be proved by FIG. FIG. 11 is a graph showing the relationship between the gate resistance of the
As shown in FIG. 11, when the
したがって、この実施形態のように、ターンオン時に低抵抗値Rg1を有するオン側抵抗配線39をゲート抵抗として利用すると共に、ターンオフ時には、高抵抗値Rg2を有するオフ側抵抗配線40をゲート抵抗として利用することによって、ターンオンおよびターンオフ時のどちらにおいても、電流ノイズを低減することができる。
これらの結果、センスセル31が誤動作することを回避するために、半導体装置1にフィルター回路を導入したり、ドライバIC21(図1参照)において過電流検出値を高くしたりする等のマージン設計をする必要がなくなる。これにより、ドライバIC21の検出感度を向上できるので、本発明の半導体装置1を備えたシステムの性能を向上させることができる。
Therefore, as in this embodiment, the on-
As a result, in order to avoid malfunction of the
図12は、半導体装置1の製造工程のフロー図である。半導体装置1の製造工程を、図12および図5〜図7A,7B,7Cを参照して説明する。
半導体装置1を製造するには、まず、半導体基板2(n−型ドリフト領域5)が選択的にエッチングされることによって、センス側トレンチ27およびメイン側トレンチ28が同時に形成される(S1)。
FIG. 12 is a flow chart of the manufacturing process of the
In order to manufacture the
次に、半導体基板2が熱酸化されることによって、トレンチ27,28の内面を含む表面全域にゲート絶縁膜36が形成される(S2)。
次に、たとえばLPCVD(Low Pressure Chemical Vapor Deposition)法によって、ポリシリコンが半導体基板2上に堆積される(S3)。ポリシリコンの堆積は、トレンチ27,28を完全に埋め戻し、半導体基板2がポリシリコン覆われるまで続けられる。
Next, the
Next, for example, polysilicon is deposited on the
次に、当該ポリシリコンがエッチバックされることによって、ポリシリコンの不要部分が除去される。これにより、トレンチ27,28それぞれに埋め込まれたセンス側ゲート電極37およびメイン側ゲート電極38が同時に形成される(S4)。その後、必要に応じて熱酸化することによって、ゲート電極37,38(埋め込みポリシリコン)の上面に熱酸化膜を形成してもよい。
Next, the polysilicon is etched back to remove unnecessary portions of the polysilicon. As a result, the sense
次に、たとえばLPCVD(Low Pressure Chemical Vapor Deposition)法によって、ポリシリコンが半導体基板2上に堆積される(S5)。その後、当該ポリシリコンに、p型ドーパントおよびn型ドーパントが、それぞれ選択的にイオン注入(インプラ)される。
次に、インプラ後のポリシリコンが選択的にエッチングされることによって、オン側ダイオード33、オフ側ダイオード34、オン側抵抗配線39およびオフ側抵抗配線40が同時に形成される(S6)。
Next, for example, polysilicon is deposited on the
Next, the on-
次に、n−型の半導体基板2の表面に対してp型ドーパントがイオン注入(インプラ)され、その後、半導体基板2がアニール処理される。これにより、p型ドーパントがドライブイン拡散してp型ベース領域35が形成される(S7)。
次に、半導体基板2の表面に対してn型ドーパントがイオン注入(インプラ)され、その後、半導体基板2がアニール処理される。これにより、n型ドーパントがドライブイン拡散してn+型エミッタ領域46,47が形成される(S8)。
Next, the p-type dopant is ion-implanted (implanted) on the surface of the n -
Next, an n-type dopant is ion-implanted (implanted) on the surface of the
次に、半導体基板2の表面に対してp型ドーパントがイオン注入(インプラ)され、その後、半導体基板2がアニール処理される。これにより、p型ドーパントがドライブイン拡散してp+型ベースコンタクト領域48,49が形成される(S9)。
次に、たとえばCVD法によって、半導体基板2上に層間絶縁膜50が形成される(S10)。
Next, the p-type dopant is ion-implanted (implanted) on the surface of the
Next, for example, an
次に、半導体基板2上に、たとえばスパッタ法によって、電極膜9の材料が堆積される。そして、当該電極膜材料をパターニングすることによって、メインエミッタ電極6、ゲート配線7、センスエミッタ電極8、オン側コンタクト配線60およびオフ側コンタクト配線61が同時に形成される(S11)。
次に、必要に応じて半導体基板2を裏面からの研削によって薄化させた後、半導体基板2の裏面に対して選択的にn型およびp型ドーパントがイオン注入(インプラ)され、その後、半導体基板2がアニール処理(この実施形態では、レーザアニール)される。これにより、n型およびp型ドーパントがドライブイン拡散してn型バッファ領域4およびp+型コレクタ領域3が形成される(S12)。
Next, the material of the
Next, if necessary, the
その後、たとえばスパッタ法によって、半導体基板2の裏面に電極材料を堆積させることによって、コレクタ電極10が形成される。
以上のような工程を経て、図1〜図7A,7B,7Cに示す半導体装置1が得られる。なお、上記の製造工程は、半導体装置1の製造工程の一部を表したに過ぎず、半導体装置1の製造工程は、上で説明しなかった工程を含んでいてもよい。
After that, the
Through the above steps, the
次に、半導体装置1の使用態様について説明する。
<半導体パッケージ>
図13は、半導体装置1が組み込まれた半導体パッケージ71の模式的な平面図である。図14は、図13の半導体パッケージ71の実装構造を示す断面図である。
半導体パッケージ71は、半導体装置1と、電極72〜74と、のワイヤ75〜77と、樹脂パッケージ78とを含む。図13において、樹脂パッケージ78は、2点鎖線で示されている。半導体パッケージ71は、実装基板79に実装されている。図14に示すように、半導体パッケージ71は、半導体装置1の種類により、電気回路におけるスイッチング機能、整流機能、増幅機能などを果たす電子部品として用いられる。
Next, a usage mode of the
<Semiconductor package>
FIG. 13 is a schematic plan view of the
The
電極72は、ダイボンディングパッド80と、リード81とを含む。ダイボンディングパッド80およびリード81は、たとえば、銅などの導電材料よりなる。
ダイボンディングパッド80は、半導体装置1を搭載するためのものである。ダイボンディングパッド80は、平板状である。ダイボンディングパッド80は、配置面801と、裏面802とを有する。配置面801は方向z1を向く。裏面802は、方向z2を向く。配置面801には、半導体装置1が配置されている。ダイボンディングパッド80には半導体装置1にて発生した熱が伝わる。ダイボンディングパッド80には、配置面801から裏面802にわたって貫通する孔82が形成されている。図13に示すように、孔82は、xy平面視において、ダイボンディングパッド80の方向x2側の端部からx1方向に凹む形状であってもよい。
The
The
リード81は、ダイボンディングパッド80から線状に延びる形状である。リード81は挿入実装用のものである。図14に示すように、リード81が孔83に挿入される。これにより、半導体パッケージ71が実装基板79に実装される。リード81を実装基板79に固定するために、孔83にはハンダ84が充填されている。図13に示すように、リード81は、連結部811と、端子部812とを有している。連結部811と端子部812とは、一体成型されていてもよい。
The
連結部811は、ダイボンディングパッド80につながる。連結部811は、ダイボンディングパッド80から、配置面801と交差する方向に延びる形状である。端子部812は、連結部811につながる。端子部812は、連結部811から方向x1に向かって延びる。端子部812は、樹脂パッケージ78から突出する部位を有する。
電極73は、ワイヤボンディングパッド85と、リード86とを含む。電極73は、xy平面視において、ダイボンディングパッド80の方向x1側、且つ、リード81の方向y1側、に位置する。
The connecting
The
ワイヤボンディングパッド85およびリード86は、一体成型されていてもよい。ワイヤボンディングパッド85およびリード86は、たとえば銅などの導電性材料よりなる。ワイヤボンディングパッド85は、ダイボンディングパッド80より小さい略矩形の平板状である。リード86は、ワイヤボンディングパッド85とつながる。リード86は、ワイヤボンディングパッド85から方向x1に向かって線状に延びる形状である。リード86は、リード81に並列されている。リード86は、樹脂パッケージ78から突出する部位を有する。リード86は挿入実装用のものである。図14に示すように、リード86は孔83に挿入される。これにより、半導体パッケージ71が実装基板79に実装される。リード86を実装基板79に固定するために、孔83にハンダ84が充填されている。
The
電極74は、ワイヤボンディングパッド87と、リード88とを含む。電極74は、xy平面視において、ダイボンディングパッド80の方向x1側、且つ、リード81の方向y2側、に位置する。
ワイヤボンディングパッド87およびリード88は、一体成型されていてもよい。ワイヤボンディングパッド87およびリード88は、たとえば銅などの導電性材料よりなる。ワイヤボンディングパッド87は、ダイボンディングパッド80より小さい略矩形の平板状である。リード88は、ワイヤボンディングパッド87とつながる。リード88は、ワイヤボンディングパッド87から方向x1に向かって線状に延びる形状である。リード88を実装基板79に固定するために、孔83にハンダ84が充填されている。リード88は、リード81に並列されている。リード88とリード86との間に、リード81が位置する。リード88は、樹脂パッケージ78から突出する部位を有する。リード88は挿入実装用のものである。図14に示すように、リード88が孔83に挿入される。これにより、半導体パッケージ71が実装基板79に実装される。
The
The
主に図14を参照して、樹脂パッケージ78は、半導体装置1、および電極72〜74を覆っている。樹脂パッケージ78は、たとえば、黒色のエポキシ樹脂よりなる。図68に示すように、樹脂パッケージ78は、第1面781と、第2面782とを有する。
第1面781は、平坦面783とテーパ面784とを有する。図14に示すように、平坦面783は、半導体パッケージ71を実装基板79に実装するための実装面である。平坦面783からは、ダイボンディングパッド80の裏面802が露出している。平坦面783は、裏面802と面一となっていてもよいし、裏面802と面一でなくてもよい。テーパ面784は、平坦面783につながる。テーパ面784は、方向z1に向かうにつれ、xy平面における外側に向かう形状である。
Primarily with reference to FIG. 14, the
The
第2面782は、複数の平坦面785と、複数のテーパ面786とを有する。各テーパ面786は、複数の平坦面785のいずれかにつながる。各テーパ面786は、方向z2に向かうにつれ、xy平面における外側に向かう形状である。各テーパ面786は、テーパ面784とつながる。
樹脂パッケージ78には、複数の平坦面785の一つから凹むピン跡787が形成されている。また、樹脂パッケージ78には、ネジ穴788が形成されている。ネジ穴788には、半導体パッケージ71を放熱板89に固定するためのネジ90が挿通される。
The
The
ワイヤ75〜77は、たとえば、アルミニウムなどの金属よりなる。ワイヤ75は、半導体装置1のゲート配線7とワイヤボンディングパッド85とに接合されている。これにより、ゲート配線7とワイヤボンディングパッド85とが導通している。ワイヤ76は、半導体装置1のメインエミッタ電極6とワイヤボンディングパッド87とに接合されている。これにより、メインエミッタ電極6とワイヤボンディングパッド87とが導通している。ワイヤ77は、半導体装置1のセンスエミッタ電極8とワイヤボンディングパッド87とに接合されている。これにより、センスエミッタ電極8とワイヤボンディングパッド87とが導通している。
<半導体モジュール>
図15は、半導体装置1が組み込まれた半導体モジュール91の模式的な平面図である。図16は、図15の半導体モジュール91の樹脂製ベース部92を省略した図である。図17は、図15の半導体モジュール91によって構成されたインバータ回路101を示す図である。
The
<Semiconductor module>
FIG. 15 is a schematic plan view of the
半導体モジュール91は、主に、樹脂製のベース部92と、金属製の電極板93,94(94u,94v,94w),95とを含む。
ベース部92は、平面視長方形のケース状に形成され、上方が開口している。電極板93〜95は、たとえば、Cu(銅)、Al(アルミニウム)またはこれらの合金からなっていてもよい。
The
The
半導体モジュール91は、ベース部92上の電極板93〜95をモールドすることによって構成されている。半導体モジュール91は、たとえば、放熱シートを介してヒートシンクに固定(たとえば、ネジ止め)されていてもよい。
電極板94u、94v、94wは、それぞれの低段部96が互いの間に隙間を設けて横方向に並べられ、この並んだ電極板94の各低段部96の端縁と対向して電極板93が配置されている。
The
In the
電極板95は、電極板94u、94v、94wの並び方向に延びる連通部97と該連通部97から所定間隔で設けられた延設部98(98a、98b、98c、98d)を有していてもよい。連通部97は、電極板93の上記電極板94の各低段部96と対向する端縁にそって、電極板93の上に所定の間隙をおいて重なっている。そして、各延設部98は、金属電極板94u、94v、94wの各側辺に重なっている。これにより、延設部98bは、電極板94uと94v間の隙間にそって両者に跨る幅で延び、延設部98cは、電極板94vと94w間の隙間にそって両者に跨る幅で延びている。
The
電極板94は、それぞれその低段部96の電極板93と対向する端縁の幅方向中央部から延びる細幅の高段部99を備えている。高段部99は、上方へオフセットして電極板95の連通部97を乗り越え、それから電極板93の上を所定の間隙をもって電極板95と同じ高さ(同層)で延び、その先端が外部接続部100としてベース部92から側方へ突出して露出している。
Each of the electrode plates 94 includes a narrow
電極板93は、電極板95の連通部97が重なっている領域を同じく連通部65とし、電極板94の高段部99が重なっている主部66にスリット67を有している。スリット幅は細く、電極板94の高段部99はスリット67を跨る幅で延びている。
電極板93の連通部65と電極板95の連通部97とは、それぞれ一端側(ここでは延設部98d側)で互いの間隙を保持したまま上方へ垂直に折り曲げられてベース部92から上へ延び、その後、外部接続部68,69として互いに逆方向、かつ連通部65,97と平行に折り曲げられている。
In the
The
インバータ回路101における1相分(たとえばu相)について説明すると、ベース部92の底面にある電極板93の主部66上には、電極板94(94u)の高段部99を挟み、該高段部99にそった両側に半導体装置(IGBT)1pとFWD70pの組が1組ずつ、合計2組が導電性接合材である半田により接合されている。
同様に、ベース部92の底面にある電極板94の低段部96上にも、電極板95の連通部97と延設部98(98a、98b)でコ字形に囲まれた領域において、各延設部にそって半導体装置(IGBT)1nとFWD70nの組が1組ずつ半田により接合されている。
Explaining one phase component (for example, u phase) in the
Similarly, on the
さらに、電極板94u近傍における上記コ字形に囲まれた領域の開口側には、半導体装置1nとFWD70nの組に対応させて、ゲート端子102nおよびセンスエミッタ端子103nがベース部92にモールドされている。電極板93近傍における連通部65と反対側には、半導体装置1pとFWD70pの組に対応させて、ゲート端子102pおよびセンスエミッタ端子103pがベース部92にモールドされている。
Further, on the opening side of the region surrounded by the U-shape in the vicinity of the
半導体装置1は、半田接合面をコレクタとし、電極板93上の半導体装置1pは上面のメインエミッタ電極6が電極板94uの高段部99に複数本の金属ワイヤW1によって接続されている。また、半導体装置1の上面のゲート配線7は、ゲート端子102pと金属ワイヤW3によって接続されている。また、半導体装置1の上面のセンスエミッタ電極8は、センスエミッタ端子103pと金属ワイヤW4によって接続されている。
In the
FWD70は、半田接合面をカソードとし、上面のアノード電極が高段部99に複数本の金属ワイヤW2によって接続されている。
金属電極板94u上の半導体装置1nは、上面のメインエミッタ電極6が電極板95の延設部98(98a,98b)に複数本の金属ワイヤW1によって接続され、ゲート配線7はゲート端子102nと金属ワイヤW3によって接続され、センスエミッタ電極8はセンスエミッタ端子103nと金属ワイヤW4によって接続されている。また、FWD70nは、上面のアノード電極が延設部98に複数本の金属ワイヤW2によって接続されている。
In the FWD 70, the solder joint surface is used as a cathode, and the anode electrodes on the upper surface are connected to the high-
In the
他の相についても同様であり、これにより、図17に示されるインバータ回路101が形成される。なお、図17では、センスエミッタの回路構成を省略して示している。
電極板93の外部接続部68が回路入力のP端子になり、電極板95の外部接続部69がN端子、電極板94(94u、94v、94w)の各外部接続部100が出力端子U、V、Wとなる。これらの入出力端子はさらにインバータ装置における図示しないバスバーあるいは強電ケーブルに接続される。また、ゲート端子102p、102nおよびセンスエミッタ端子103p,103nは、たとえば、半導体モジュール91のベース部92の上に取り付けられる駆動信号制御基板の駆動信号出力端子(図示せず)に接続される。
The same applies to the other phases, whereby the
The
ベース部92の角部、高段部99間の中間位置、および延設部98の先端近傍には、ネジ孔104が設けられ、半導体モジュール91をヒートシンク(図示せず)に固定するためのネジ105が貫通可能となっている。電極板93および電極板94の低段部96には、ネジ孔104との間に所定の間隙をもつように切り欠き106,107が形成され、ネジ孔104の内壁をモールド樹脂として、ネジ105と絶縁するようになっている。
Screw holes 104 are provided at the corners of the
また、半導体モジュール91の中央部においては、電極板94の高段部99、電極板95、93の連通部97、65の重なり部分にネジ貫通穴108が設けられ、周辺部と同じくネジ105が貫通可能となっている。このネジ貫通穴108まわりにおいても、高段部99および連通部65、97には、それぞれネジ貫通穴108より大径の穴が形成されて、ネジ貫通穴108の内壁をモールド樹脂として、ネジ105と絶縁するようになっている。
Further, in the central portion of the
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、半導体装置1の各半導体部分の導電型を反転した構成が採用されてもよい。つまり、半導体装置1において、p型の部分がn型であり、n型の部分がp型であってもよい。
また、前述の実施形態では、オン側抵抗配線39の抵抗値Rg1とオフ側抵抗配線40の抵抗値Rg2との差を、抵抗配線39,40の長さLon、Loffによって規定したが、たとえば、オン側抵抗配線39の幅Wonをオフ側抵抗配線40のWoffよりも広くすることによって、Rg1<Rg2の関係を規定してもよい。
Although the embodiments of the present invention have been described above, the present invention can also be implemented in other embodiments.
For example, a configuration in which the conductive type of each semiconductor portion of the
Further, in the above-described embodiment, the difference between the resistance value R g1 of the on-
また、前述の実施形態では、半導体装置1が備えるIGBTの構成のみを図示したが、本発明の半導体装置は、IGBT以外の素子(たとえば、MOSFET、ダイオード等)をIGBTの形成領域とは異なる領域に備えていてもよい。
また、前述の実施形態では、トレンチゲート構造を有するIGBTの形態のみを示したが、本発明はプレーナゲート構造を有するIGBTに適用することもできる。この場合、半導体基板2上に形成されるゲート電極のパターンを工夫することによって、相対的に幅の広いオン側抵抗電極(配線)、およびオン側抵抗電極よりも相対的に幅の狭いオフ側抵抗電極(配線)を設ければよい。
Further, in the above-described embodiment, only the configuration of the IGBT included in the
Further, in the above-described embodiment, only the form of the IGBT having a trench gate structure is shown, but the present invention can also be applied to an IGBT having a planar gate structure. In this case, by devising the pattern of the gate electrode formed on the
本発明の半導体装置は、たとえば、電気自動車(ハイブリッド車を含む)、電車、産業用ロボット等の動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュール(たとえば、図15および図16の半導体モジュール91等)に組み込むことができる。また、太陽電池、風力発電機その他の発電装置(特に自家発電装置)が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
The semiconductor device of the present invention is, for example, a power module used in an inverter circuit constituting a drive circuit for driving an electric motor used as a power source for an electric vehicle (including a hybrid vehicle), a train, an industrial robot, or the like. (For example, the
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
なお、前述の実施形態の内容から、特許請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。
(項1)互いに並列に接続されたメインIGBTセルおよびセンスIGBTセルを備える半導体層と、前記センスIGBTセルのゲート配線部を利用して形成された第1抵抗値を有する第1抵抗部、および前記第1抵抗値よりも高い第2抵抗値を有する第2抵抗部と、前記第1抵抗部および前記第2抵抗部に、互いに異なる経路で電気的に接続されたゲート配線と、前記ゲート配線と前記第1抵抗部との間に設けられた第1ダイオードと、前記ゲート配線と前記第2抵抗部との間に前記第1ダイオードとは逆向きに設けられた第2ダイオードと、前記半導体層上に配置され、前記メインIGBTセルのエミッタに電気的に接続されたエミッタ電極と、前記半導体層上に配置され、前記センスIGBTセルのエミッタに電気的に接続されたセンスエミッタ電極とを含む、半導体装置。
In addition, various design changes can be made within the scope of the matters described in the claims.
In addition to the inventions described in the claims, the following features can be extracted from the contents of the above-described embodiment.
(Item 1) A semiconductor layer including a main IGBT cell and a sense IGBT cell connected in parallel to each other, a first resistance portion having a first resistance value formed by using a gate wiring portion of the sense IGBT cell, and a first resistance portion. A second resistance portion having a second resistance value higher than the first resistance value, a gate wiring electrically connected to the first resistance portion and the second resistance portion by different paths, and the gate wiring. A first diode provided between the first resistor portion and the first resistor portion, a second diode provided between the gate wiring and the second resistance portion in the direction opposite to the first diode, and the semiconductor. It includes an emitter electrode arranged on the layer and electrically connected to the emitter of the main IGBT cell, and a sense emitter electrode arranged on the semiconductor layer and electrically connected to the emitter of the sense IGBT cell. , Semiconductor device.
この構成によれば、第1ダイオードおよび第2ダイオードが、互いに逆向きに各抵抗部に電気的に接続されている。これにより、ゲート配線部に印加される電圧の極性(正負)に応じて、第1ダイオード経路もしくは第2ダイオード経路のどちらを通ってセンスゲート電圧を印加するかを選択的に指定することができる。
メインIGBTをターンオンするときに第1ダイオード経路が導通するようにしておけば、ターンオン時には、相対的に低抵抗な第1抵抗部(第1ゲート抵抗)を通ってセンスゲート電圧が印加される。したがって、第1抵抗値Rg1を、メインIGBTのゲート抵抗Rgmと同程度に設計しておくことで、センスIGBTがターンオンするタイミングを、メインIGBTがターンオンするタイミングに近づけることができる。その結果、両者の位相ずれ(位相差)を小さくできるので、意図しない過電流がセンスIGBTに流れることを抑制することができる。よって、ターンオン時の電流ノイズを低減することができる。
According to this configuration, the first diode and the second diode are electrically connected to each resistance portion in opposite directions to each other. Thereby, it is possible to selectively specify whether to apply the sense gate voltage through the first diode path or the second diode path according to the polarity (positive or negative) of the voltage applied to the gate wiring portion. ..
If the first diode path is made conductive when the main IGBT is turned on, the sense gate voltage is applied through the relatively low resistance first resistance portion (first gate resistor) at the time of turn-on. Therefore, by designing the first resistance value R g1 to be approximately the same as the gate resistance R gm of the main IGBT, the timing at which the sense IGBT turns on can be brought closer to the timing at which the main IGBT turns on. As a result, the phase shift (phase difference) between the two can be reduced, so that an unintended overcurrent can be suppressed from flowing into the sense IGBT. Therefore, the current noise at the time of turn-on can be reduced.
一方、メインIGBTのターンオフ時には、第2ダイオード経路が導通し、相対的に高抵抗な第2抵抗部(第2ゲート抵抗)を通ってセンスゲート電圧が印加される。これにより、ホール電流がセンスIGBTに流れることを抑制することができる。そのため、ターンオフ時の電流ノイズを低減でき、メインIGBTをゆるやかにターンオフ(ソフトターンオフ)することができる。 On the other hand, at the time of turn-off of the main IGBT, the second diode path is conducted, and the sense gate voltage is applied through the second resistance portion (second gate resistance) having a relatively high resistance. As a result, it is possible to suppress the Hall current from flowing into the sense IGBT. Therefore, the current noise at the time of turn-off can be reduced, and the main IGBT can be gently turned off (soft turn-off).
これらの結果、誤動作の回避のためのフィルター回路の導入や過電流検出値を高くする等のマージン設計を不要にすることができる。これにより、ゲートドライバの検出感度を向上できるので、本発明の半導体装置を備えたシステムの性能を向上させることができる。
(項2)前記センスIGBTセルのゲート配線部は、前記センスIGBTセルを各セル単位に分割する所定の配線パターンで形成されたゲート電極を含み、前記第1抵抗部および前記第2抵抗部は、それぞれ、前記ゲート電極の周縁部に配置されている、項1に記載の半導体装置。
(項3)前記ゲート電極は、ストライプパターンを含み、前記第1抵抗部および前記第2抵抗部は、それぞれ、前記ストライプパターンのゲート電極の一端部およびその反対側の他端部に配置されている、項2に記載の半導体装置。
(項4)前記第1抵抗部は、前記第2抵抗部に比べて短い配線長を有している、項1〜3のいずれか一項に記載の半導体装置。
(項5)前記第1抵抗部は、前記第2抵抗部に比べて広い配線幅を有している、項1〜4のいずれか一項に記載の半導体装置。
As a result, it is possible to eliminate the need for margin design such as introduction of a filter circuit for avoiding malfunction and increase of overcurrent detection value. As a result, the detection sensitivity of the gate driver can be improved, so that the performance of the system provided with the semiconductor device of the present invention can be improved.
(Item 2) The gate wiring portion of the sense IGBT cell includes a gate electrode formed by a predetermined wiring pattern that divides the sense IGBT cell into cell units, and the first resistance portion and the second
(Item 3) The gate electrode includes a stripe pattern, and the first resistance portion and the second resistance portion are arranged at one end of the gate electrode of the stripe pattern and the other end on the opposite side, respectively.
(Item 4) The semiconductor device according to any one of
この構成によれば、第1抵抗部および第2抵抗部それぞれの配線長や配線幅を調節することによって、両者の間に簡単に抵抗値の差を設けることができる。
(項6)前記第1ダイオードは、前記半導体層上に配置され、第1導電型の中央部および当該中央部を取り囲む第2導電型の周縁部を有する第1堆積層からなり、前記第2ダイオードは、前記半導体層上に配置され、第1導電型の中央部および当該中央部を取り囲む第2導電型の周縁部を有する第2堆積層からなる、項1〜5のいずれか一項に記載の半導体装置。
According to this configuration, the difference in resistance value can be easily provided between the first resistance portion and the second resistance portion by adjusting the wiring length and the wiring width of each.
(Item 6) The first diode is arranged on the semiconductor layer, and is composed of a first deposition layer having a central portion of the first conductive type and a peripheral portion of the second conductive type surrounding the central portion.
この構成によれば、半導体材料の堆積およびパターニングによって、第1ダイオードおよび第2ダイオードを簡単に作製することができる。
(項7)前記第1堆積層の周縁部および/または前記第2堆積層の周縁部は、それぞれ、内方の前記中央部の全周を取り囲むように形成されている、項6に記載の半導体装置。
この構成によれば、第1堆積層および/または第2堆積層の各中央部の全周に亘ってpn接合を形成できるので、リーク電流の発生を抑制することができる。
(項8)前記第1堆積層の周縁部および/または前記第2堆積層の周縁部は、それぞれ、内方の前記中央部の一部を選択的に取り囲むように形成されている、項6に記載の半導体装置。
According to this configuration, the first diode and the second diode can be easily manufactured by depositing and patterning the semiconductor material.
(Item 7) The
According to this configuration, a pn junction can be formed over the entire circumference of each central portion of the first sedimentary layer and / or the second sedimentary layer, so that the generation of leakage current can be suppressed.
(Item 8) The peripheral edge of the first sedimentary layer and / or the peripheral edge of the second sedimentary layer are each formed so as to selectively surround a part of the central portion inward. The semiconductor device described in 1.
この構成によれば、中央部の全周が周縁部で取り囲まれている場合に比べて、第1および/または第2ダイオードを小型にすることができる。その結果、第1および/または第2ダイオードのレイアウトの自由度を高めることができる。
(項9)前記第1堆積層および/または前記第2堆積層は、ドープトポリシリコンからなる、項6〜8のいずれか一項に記載の半導体装置。
According to this configuration, the first and / or the second diode can be made smaller than the case where the entire circumference of the central portion is surrounded by the peripheral portion. As a result, the degree of freedom in the layout of the first and / or the second diode can be increased.
(Item 9) The semiconductor device according to any one of
ドープトポリシリコンであれば、既存の技術で加工(パターニング等)し易いので、第1および/または第2ダイオードを効率よく作製することができる。
(項10)前記ゲート配線は、前記第1堆積層の中央部および前記第2堆積層の周縁部に接続され、前記半導体装置は、前記第1堆積層の周縁部と前記第1抵抗部とを接続する第1コンタクト配線と、前記第2堆積層の中央部と前記第2抵抗部とを接続する第2コンタクト配線とを含む、項6〜9のいずれか一項に記載の半導体装置。
(項11)前記第1抵抗部および前記第2抵抗部は、前記第1堆積層および前記第2堆積層と同じ堆積層を用いて形成されている、項6〜10のいずれか一項に記載の半導体装置。
Doped polysilicon is easy to process (patterning, etc.) with existing technology, so that the first and / or second diode can be efficiently manufactured.
(Item 10) The gate wiring is connected to the central portion of the first deposited layer and the peripheral portion of the second deposited layer, and the semiconductor device includes the peripheral portion of the first deposited layer and the first resistance portion.
(Item 11) The first resistance portion and the second resistance portion are formed by using the same sedimentary layer as the first sedimentary layer and the second sedimentary layer, according to any one of
この構成によれば、各ダイオードおよび各抵抗部を同時に形成できるので、製造効率を向上させることができる。
(項12)前記ゲート配線は、主線部と、前記主線部から分岐した第1分岐部および第2分岐部とを含み、前記第1分岐部および前記第2分岐部は、それぞれ、前記第1ダイオードおよび前記第2ダイオードに接続されている、項1〜11のいずれか一項に記載の半導体装置
(項13)前記半導体層の裏面に配置され、前記メインIGBTと前記センスIGBTとの間で共通のコレクタ電極を含む、項1〜12のいずれか一項に記載の半導体装置。
According to this configuration, each diode and each resistance portion can be formed at the same time, so that the manufacturing efficiency can be improved.
(Item 12) The gate wiring includes a main line portion and a first branch portion and a second branch portion branched from the main line portion, and the first branch portion and the second branch portion are the first, respectively.
1 半導体装置
2 半導体基板
3 p+型コレクタ領域
4 n型バッファ領域
5 n−型ドリフト領域
6 メインエミッタ電極
7 ゲート配線
8 センスエミッタ電極
10 コレクタ電極
12 外周配線部
15 オン側フィンガー
16 オフ側フィンガー
21 ドライバIC
25 センスセル領域
26 メインセル領域
27 センス側トレンチ
28 メイン側トレンチ
29 オン側コンタクト部
30 オフ側コンタクト部
31 センスセル
32 メインセル
33 オン側ダイオード
34 オフ側ダイオード
35 p型ベース領域
36 ゲート絶縁膜
37 センス側ゲート電極
38 メイン側ゲート電極
39 オン側抵抗配線
40 オフ側抵抗配線
41 (オン側)p型部
42 (オン側)n型部
43 (オフ側)p型部
44 (オフ側)n型部
46 n+型エミッタ領域
47 n+型エミッタ領域
50 層間絶縁膜
60 オン側コンタクト配線
61 オフ側コンタクト配線
25
Claims (13)
前記センスIGBTセルのゲート配線部を利用して互いに異なる経路で形成され、前記メインIGBTセルのゲート配線部に合流する第1経路および第2経路と、
前記第1経路に設けられた第1抵抗値を有する第1抵抗部と、
前記第1経路において、前記第1抵抗部に対して前記センスIGBTセルの反対側に形成された第1ダイオードと、
前記第2経路に設けられ、前記第1抵抗値よりも高い第2抵抗値を有する第2抵抗部と、
前記第2経路において、前記第2抵抗部に対して前記センスIGBTセルの反対側に形成され、かつ前記第1ダイオードとは逆向きに設けられた第2ダイオードとを含む、半導体装置。 A semiconductor layer including a main IGBT cell and a sense IGBT cell connected in parallel with each other,
The first and second paths, which are formed by different routes using the gate wiring portion of the sense IGBT cell and join the gate wiring portion of the main IGBT cell ,
A first resistance portion having a first resistance value provided in the first path and
In the first path, the first diode formed on the opposite side of the sense IGBT cell with respect to the first resistance portion, and
A second resistance portion provided in the second path and having a second resistance value higher than the first resistance value,
In the second path, a semiconductor device including a second diode formed on the opposite side of the sense IGBT cell with respect to the second resistance portion and provided in the direction opposite to the first diode.
前記第1抵抗部および前記第2抵抗部は、それぞれ、前記ゲート電極の周縁部に配置されている、請求項1に記載の半導体装置。 The gate wiring portion of the sense IGBT cell includes a gate electrode formed by a predetermined wiring pattern that divides the sense IGBT cell into cell units.
The semiconductor device according to claim 1, wherein the first resistance portion and the second resistance portion are respectively arranged on the peripheral edge portion of the gate electrode.
前記第1抵抗部および前記第2抵抗部は、それぞれ、前記ストライプパターンのゲート電極の一端部およびその反対側の他端部に配置されている、請求項2に記載の半導体装置。 The gate electrode includes a stripe pattern.
The semiconductor device according to claim 2, wherein the first resistance portion and the second resistance portion are respectively arranged at one end of the gate electrode of the stripe pattern and the other end on the opposite side thereof.
前記第2ダイオードは、前記半導体層上に配置され、第1導電型の中央部および当該中央部を取り囲む第2導電型の周縁部を有する第2堆積層からなる、請求項1〜5のいずれか一項に記載の半導体装置。 The first diode is arranged on the semiconductor layer and is composed of a first deposition layer having a central portion of the first conductive type and a peripheral portion of the second conductive type surrounding the central portion.
Any of claims 1 to 5, wherein the second diode is arranged on the semiconductor layer and is composed of a second deposition layer having a central portion of the first conductive type and a peripheral portion of the second conductive type surrounding the central portion. The semiconductor device according to one item.
前記半導体装置は、前記第1堆積層の周縁部と前記第1抵抗部とを接続する第1コンタクト配線と、前記第2堆積層の中央部と前記第2抵抗部とを接続する第2コンタクト配線とを含む、請求項6〜9のいずれか一項に記載の半導体装置。 Includes gate wiring connected to the central portion of the first sedimentary layer and the peripheral edge of the second sedimentary layer.
The semiconductor device includes a first contact wiring that connects the peripheral edge portion of the first deposited layer and the first resistance portion, and a second contact that connects the central portion of the second deposited layer and the second resistance portion. The semiconductor device according to any one of claims 6 to 9, which includes wiring.
前記ゲート配線は、主線部と、前記主線部から分岐した第1分岐部および第2分岐部とを含み、
前記第1分岐部および前記第2分岐部は、それぞれ、前記第1ダイオードおよび前記第2ダイオードに接続されている、請求項1〜9のいずれか一項に記載の半導体装置。 Includes gate wiring electrically connected to the first resistor and the second resistor.
The gate wiring includes a main line portion and a first branch portion and a second branch portion branched from the main line portion.
The semiconductor device according to any one of claims 1 to 9, wherein the first branch portion and the second branch portion are connected to the first diode and the second diode, respectively.
前記半導体層上に配置され、前記センスIGBTセルに電気的に接続されたセンス第1電極と、
前記半導体層の裏面に配置され、前記メインIGBTセルと前記センスIGBTセルとの間で共通の第2電極とを含む、請求項1〜12のいずれか一項に記載の半導体装置。 A first electrode arranged on the semiconductor layer and electrically connected to the main IGBT cell,
A sense first electrode arranged on the semiconductor layer and electrically connected to the sense IGBT cell,
The semiconductor device according to any one of claims 1 to 12, which is arranged on the back surface of the semiconductor layer and includes a second electrode common between the main IGBT cell and the sense IGBT cell .
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014098921 | 2014-05-12 | ||
JP2014098921 | 2014-05-12 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015096808A Division JP6510310B2 (en) | 2014-05-12 | 2015-05-11 | Semiconductor device |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020165404A Division JP2021007165A (en) | 2014-05-12 | 2020-09-30 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019149558A JP2019149558A (en) | 2019-09-05 |
JP6772328B2 true JP6772328B2 (en) | 2020-10-21 |
Family
ID=67849501
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019071604A Active JP6772328B2 (en) | 2014-05-12 | 2019-04-03 | Semiconductor device |
JP2020165404A Pending JP2021007165A (en) | 2014-05-12 | 2020-09-30 | Semiconductor device |
JP2022192346A Active JP7463483B2 (en) | 2014-05-12 | 2022-11-30 | Semiconductor Device |
Family Applications After (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020165404A Pending JP2021007165A (en) | 2014-05-12 | 2020-09-30 | Semiconductor device |
JP2022192346A Active JP7463483B2 (en) | 2014-05-12 | 2022-11-30 | Semiconductor Device |
Country Status (1)
Country | Link |
---|---|
JP (3) | JP6772328B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2023199840A1 (en) | 2022-04-11 | 2023-10-19 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6221278A (en) * | 1985-07-19 | 1987-01-29 | Sanyo Electric Co Ltd | Zener diode |
JPS6482708A (en) * | 1987-09-24 | 1989-03-28 | Mitsubishi Electric Corp | Mos-fet driving circuit |
JPH03235368A (en) * | 1990-02-10 | 1991-10-21 | Toshiba Corp | Semiconductor device |
JP3067448B2 (en) * | 1992-03-18 | 2000-07-17 | 富士電機株式会社 | Semiconductor device |
JPH07146722A (en) * | 1993-10-01 | 1995-06-06 | Fuji Electric Co Ltd | Overcurrent protective device for transistor |
JP3361874B2 (en) * | 1994-02-28 | 2003-01-07 | 三菱電機株式会社 | Field effect type semiconductor device |
JPH09172359A (en) * | 1995-12-19 | 1997-06-30 | Toshiba Corp | Gate circuit for voltage driven semiconductor switching element |
JP4846106B2 (en) * | 2001-02-16 | 2011-12-28 | 三菱電機株式会社 | Field effect semiconductor device and method for manufacturing the same |
JP4620889B2 (en) * | 2001-03-22 | 2011-01-26 | 三菱電機株式会社 | Power semiconductor device |
JP5511124B2 (en) * | 2006-09-28 | 2014-06-04 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | Insulated gate semiconductor device |
JP4573843B2 (en) * | 2007-01-18 | 2010-11-04 | 株式会社豊田中央研究所 | Power semiconductor element drive circuit |
JP5050628B2 (en) * | 2007-04-26 | 2012-10-17 | ミツミ電機株式会社 | Semiconductor device |
JP2010153636A (en) * | 2008-12-25 | 2010-07-08 | Sanyo Electric Co Ltd | Insulated gate semiconductor device |
JP2010177454A (en) * | 2009-01-29 | 2010-08-12 | Sanyo Electric Co Ltd | Insulated gate semiconductor device |
JP5439968B2 (en) * | 2009-06-18 | 2014-03-12 | 富士電機株式会社 | Semiconductor device |
JP5369300B2 (en) * | 2009-09-16 | 2013-12-18 | 三菱電機株式会社 | Semiconductor device and manufacturing method thereof |
-
2019
- 2019-04-03 JP JP2019071604A patent/JP6772328B2/en active Active
-
2020
- 2020-09-30 JP JP2020165404A patent/JP2021007165A/en active Pending
-
2022
- 2022-11-30 JP JP2022192346A patent/JP7463483B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP7463483B2 (en) | 2024-04-08 |
JP2019149558A (en) | 2019-09-05 |
JP2021007165A (en) | 2021-01-21 |
JP2023027148A (en) | 2023-03-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190412 |
|
A977 | Report on retrieval |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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