JP6768615B2 - 半導体装置、及び電圧制御発振器 - Google Patents

Description

本実施形態は、半導体装置、電圧制御発振器、ローパスフィルタ、及びバンドパスフィルタに関する。

容量素子を含む半導体装置は、容量素子に電荷が充放電されることで、所定の動作を実現することができる。このとき、半導体装置を安定的に動作させることが望まれる。

国際公開第２００８／１１４４５５号 特開２００７−３３６５５２号公報 特開２００９−２５３４０１号公報

一つの実施形態は、安定的に動作できる半導体装置を提供することを目的とする。

一つの実施形態によれば、第１のスイッチと第１の容量素子と第２の容量素子と第１の整流回路と第２の整流回路と第３の整流回路と第４の整流回路とを有する半導体装置が提供される。第１のスイッチは、第１のノード及び第２のノードの間に電気的に挿入されている。第１の容量素子は、第１の信号ノード及び第１のノードの間に電気的に挿入されている。第２の容量素子は、第２の信号ノード及び第２のノードの間に電気的に挿入されている。第１の整流回路は、第１のノードに第１の極性で電気的に接続されている。第２の整流回路は、第１のノードに第２の極性で電気的に接続されている。第２の極性は、第１の極性の逆の極性である。第３の整流回路は、第２のノードに第１の極性で電気的に接続されている。第４の整流回路は、第２のノードに第２の極性で電気的に接続されている。第１のスイッチは、第１の制御ノードに電気的に接続された制御端子を有する。第１の整流回路は、第１のノードと第２の制御ノードとの間に電気的に挿入される。第２の整流回路は、第１のノードと第２の制御ノードとの間に電気的に挿入される。第３の整流回路は、第２のノードと第２の制御ノードとの間に電気的に挿入される。第４の整流回路は、第２のノードと第２の制御ノードとの間に電気的に挿入されている。第１のスイッチの制御端子は、第１の制御ノードを介して第１の制御信号を受ける。第１の整流回路、第２の整流回路、第３の整流回路、及び第４の整流回路は、第２の制御ノードを介して、第１の制御信号が論理的に反転された第２の制御信号を受ける。

図１は、実施形態に係る半導体装置が適用された電圧制御発振器の構成を示す回路図である。 図２は、実施形態に係る半導体装置が適用された電圧制御発振器の動作を示す図である。 図３は、実施形態に係る半導体装置の構成を示す回路図である。 図４は、実施形態に係る半導体装置のスイッチオン時の動作を示す図である。 図５は、実施形態に係る半導体装置のスイッチオフ時の動作を示す図である。 図６は、実施形態におけるスイッチオフ時のバイアス回路の動作を示す図である。 図７は、実施形態の変形例に係る半導体装置の構成を示す回路図である。 図８は、実施形態の他の変形例に係る半導体装置が適用されたローパスフィルタの構成を示す回路図である。 図９は、実施形態の他の変形例に係る半導体装置が適用されたバンドパスフィルタの構成を示す回路図である。

以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

（実施形態）
実施形態にかかる半導体装置１について説明する。半導体装置１は、容量素子を含み、容量素子に電荷が充放電されることで、所望の容量値を発生させ、所定の動作を実現することができる。例えば、複数の半導体装置１−０〜１−ｎは、インダクタ２に接続されることで、インダクタ２と容量素子とによるＬＣ共振動作を実現できる。さらに、複数の半導体装置１−０〜１−ｎとインダクタ２とが接続されたＬＣ共振回路を所定の回路と接続することで、電圧制御発振器１００を構成できる。

例えば、電圧制御発振器１００は、図１に示すように、複数の半導体装置１−０〜１−ｎ、インダクタ２、及び微調容量部３、負性抵抗部４、バイアス電流供給部５を有する。図１は、半導体装置１−０〜１−ｎが適用された電圧制御発振器１００の構成を示す回路図である。

電圧制御発振器１００は、例えばＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期）回路に適用され、ＰＬＬ回路で生成された制御電圧に応じた発振周波数で発振動作を行うように構成され得る。例えば、図１に示すインダクタ２と各半導体装置１−０〜１−ｎとは、電圧制御発振器１００の発振周波数を粗調整する粗調用のＬＣ共振回路を構成する。インダクタ２と微調容量部３とは、電圧制御発振器１００の発振周波数を微調整する微調用のＬＣ共振回路を構成する。これにより、図２に示すように、電圧制御発振器１００の発振周波数を目標周波数ｆ_ｔに調整することができる。図２は、電圧制御発振器１００の動作を示す図である。

例えば、インダクタ２のインダクタンス値をＬとし、電圧制御発振器１００の発振動作に寄与する合成容量値をＣ_{ｔｏｔａｌ}とすると、電圧制御発振器１００の発振周波数Ｆは、次の数式１で示される。
Ｆ＝１／｛２π√（Ｌ×Ｃ_{ｔｏｔａｌ}）｝・・・数式１

このとき、粗調用のＬＣ共振回路における容量値をＣ_{ｃｏａｒｓｅ}とし、微調用のＬＣ共振回路における容量値をＣ_ｆｉｎｅとし、インダクタ２および負性抵抗部４の寄生容量をＣ_{ｐａｒａｓｉｔｉｃ}とすると、電圧制御発振器１００の発振動作に寄与する合成容量値Ｃ_{ｔｏｔａｌ}は次の数式２で表される。
Ｃ_{ｔｏｔａｌ}＝Ｃ_{ｃｏａｒｓｅ}＋Ｃ_ｆｉｎｅ＋Ｃ_{ｐａｒａｓｉｔｉｃ}・・・数式２

粗調用のＬＣ共振回路は、インダクタ２と複数の半導体装置１−０〜１−ｎとが並列接続され、複数の半導体装置１−０〜１−ｎのうちアクティブ状態にする半導体装置１の数を可変させることで、粗調用のＬＣ共振回路における容量値Ｃ_{ｃｏａｒｓｅ}が調整される。容量値Ｃ_{ｃｏａｒｓｅ}の調整による発振周波数Ｆの粗調整は、図２に示すように、粗調用の制御信号（粗調信号）ＶＧ［０：ｎ］を変更することで行われ得る。すなわち、ｎを任意の０以上の整数とすると、図１に示すように、（ｎ＋１）個の粗調信号（第１の制御信号）ＶＧ［０：ｎ］は、（ｎ＋１）個の半導体装置１−０〜１−ｎに対応している。（ｎ＋１）個の制御信号ＶＧ［０：ｎ］におけるアクティブレベルにする制御信号の個数を可変させると、複数の半導体装置１−０〜１−ｎのうちアクティブ状態にする半導体装置１の数を可変させることができる。例えば、複数の半導体装置１−０〜１−ｎのうちのｋ番目の半導体装置１−ｋについて、その容量値をＣ（ｋ）とし、半導体装置１−ｋがアクティブ状態である時に１となりノンアクティブ状態である時に０となる関数ｆ（ｋ）を定義すると、粗調用のＬＣ共振回路における容量値Ｃ_{ｃｏａｒｓｅ}は次の数式３で表される。
Ｃ_{ｃｏａｒｓｅ}＝ｆ（０）Ｃ（０）＋ｆ（１）Ｃ（１）＋・・・＋ｆ（ｎ）Ｃ（ｎ）・・・数式３

微調用のＬＣ共振回路は、インダクタ２と微調容量部３とを接続し、微調容量部３に可変容量素子３ａ，３ｂを含ませ、可変容量素子３ａ，３ｂの容量値を可変させることで、微調用のＬＣ共振回路における容量値Ｃ_ｆｉｎｅが調整される。容量値Ｃ_ｆｉｎｅの調整による発振周波数Ｆの微調整は、図２に示すように、微調用の制御電圧（微調電圧）Ｖ_ｆｉｎｅを変更することで行われ得る。すなわち、図１に示すように、可変容量素子３ａ，３ｂの一方の電極の共通の接続端に微調電圧Ｖ_ｆｉｎｅが供給されるように構成し、微調電圧Ｖ_ｆｉｎｅの値を可変させると、微調容量部３に含まれる可変容量素子３ａ，３ｂの容量値を可変させることができる。

なお、負性抵抗部４におけるクロスカップル接続されたＮＭＯＳトランジスタ４１，４２は負性抵抗として動作する。粗調用のＬＣ共振回路及び微調用のＬＣ共振回路のロスを、クロスカップル接続されたＮＭＯＳトランジスタ４１，４２が補い、ＬＣ共振回路の共振周波数によって定まる周波数で電圧制御発振器１００が発振する。また、図１では、制御信号ＶＧ［０：ｎ］をインバータＩＮＶで論理反転させて制御信号ＶＧＸ［０：ｎ］が生成される。

また、バイアス電流供給部５は、バイアストランジスタ５１を有し、ＬＣ共振回路による共振動作が維持されるようなバイアス電流を供給する。

電圧制御発振器１００では、各半導体装置１−０〜１−ｎが、スイッチＳＷを有し、スイッチＳＷをオン・オフさせることでアクティブ状態・ノンアクティブ状態を切り替え可能に構成されている。すなわち、数式３で示すように半導体装置１−０〜１−ｎのうちスイッチＳＷをオンさせアクティブ状態にする半導体装置１の数を可変させることで粗調用の容量値Ｃ_{ｃｏａｒｓｅ}を調整するので、半導体装置１の個数（ｎ＋１個）を増やすことで容易に周波数帯域を拡大できる。

このとき、電圧制御発振器１００の発振動作を安定させるためには、粗調用のＬＣ共振回路のＬＣ共振動作を安定させることが望まれる。すなわち、所望の容量値を発生させるように、半導体装置１を安定的に動作させることが望まれる。スイッチＳＷがＭＯＳトランジスタで構成される場合、各半導体装置１は、スイッチＳＷがオンの時はゲート・ソース間電圧Ｖｇｓを大きく、スイッチＳＷがオフのときはドレインおよびソースの寄生容量を低減するために、ゲートとソースおよびドレインに反転信号をバイアスするように構成される。

それに対して、抵抗によるバイアス手法が考えられる。すなわち、制御ノードとソースおよびドレインとの間に抵抗素子を電気的に挿入して制御ノードにバイアスを印加する。この場合、ＬＣ共振回路に比べて高いインピーダンス（例えば、数ｋΩ）が必要であり、抵抗素子の抵抗値を高くしなければならず、抵抗素子のレイアウト面積が大きくなりやすい。また、電圧制御発振器１００では半導体装置１−０〜１−ｎが複数並べられたレイアウトとなるため、各半導体装置１における抵抗素子のレイアウト面積が大きいと、電圧制御発振器１００のレイアウト面積が大幅に増大する可能性がある。また、各半導体装置１における抵抗素子に接続される配線が長くなるので、配線のＲ／Ｌ／Ｃ寄生成分が大きくなりやすい。

そこで、本実施形態では、制御ノードとスイッチＳＷの両端との高インピーダンス接続を抵抗素子に代えて整流回路で行うことで、半導体装置１の安定動作を維持しながらレイアウト面積の低減を図る。

具体的には、各半導体装置１−０〜１−ｎは、図３に示すように構成される。図３は、半導体装置１の構成を示す図である。すなわち、各半導体装置１−０〜１−ｎが等価な構成を有するので、半導体装置１−０〜１−ｎのいずれかを半導体装置１とし、ＶＧ［０］〜ＶＧ［ｎ］のいずれかをＶＧとし、ＶＧＸ［０］〜ＶＧＸ［ｎ］のいずれかをＶＧＸとして図３に示している。

半導体装置１は、信号ノードＳＮ１及び信号ノードＳＮ２の間に電気的に挿入されている。半導体装置１が電圧制御発振器１００（図１参照）に適用される場合、インダクタ２の一端が信号ノードＳＮ１に電気的に接続され、インダクタ２の他端が信号ノードＳＮ２に電気的に接続されている。

半導体装置１は、スイッチ（第１のスイッチ）ＳＷ、容量素子（第１の容量素子）Ｃ１、容量素子（第２の容量素子）Ｃ２、整流回路（第１の整流回路）１１、整流回路（第２の整流回路）１２、整流回路（第３の整流回路）１３、及び整流回路（第４の整流回路）１４を有する。

スイッチＳＷは、ノードＮ１及びノードＮ２の間に電気的に挿入されている。スイッチＳＷは、一端ＳＷａがノードＮ１を経由して容量素子Ｃ１に電気的に接続され、他端ＳＷｂがノードＮ２を経由して容量素子Ｃ２に電気的に接続され、制御端子ＳＷｃが制御ノード（第１の制御ノード）ＣＮ１に電気的に接続されている。スイッチＳＷの制御端子ＳＷｃは、制御ノードＣＮ１を介して制御信号ＶＧを受ける。

スイッチＳＷは、例えば、ＮＭＯＳトランジスタＮＭ０を有する。ＮＭＯＳトランジスタＮＭ０は、ソースがスイッチＳＷの一端ＳＷａを構成し、ドレインがスイッチＳＷの他端ＳＷｂを構成し、ゲートがスイッチＳＷの制御端子ＳＷｃを構成する。ＮＭＯＳトランジスタＮＭ０は、ソースがノードＮ１を経由して容量素子Ｃ１に電気的に接続され、ドレインがノードＮ２を経由して容量素子Ｃ２に電気的に接続され、ゲートが制御ノードＣＮ１に電気的に接続されている。ＮＭＯＳトランジスタＮＭ０のゲートは、制御ノードＣＮ１を介して制御信号ＶＧを受ける。

容量素子Ｃ１は、信号ノードＳＮ１及びスイッチＳＷの一端ＳＷａの間に電気的に挿入されている。容量素子Ｃ１は、一端Ｃ１ａが信号ノードＳＮ１に電気的に接続され、他端Ｃ１ｂがノードＮ１を介してスイッチＳＷの一端ＳＷａに電気的に接続されている。

容量素子Ｃ２は、信号ノードＳＮ２及びスイッチＳＷの他端ＳＷｂの間に電気的に挿入されている。容量素子Ｃ２は、一端Ｃ２ａが信号ノードＳＮ２に電気的に接続され、他端Ｃ２ｂがノードＮ２を介してスイッチＳＷの他端ＳＷｂに電気的に接続されている。

整流回路１１は、ノード（第１のノード）Ｎ１に電気的に接続されている。ノードＮ１は、容量素子（第１の容量素子）Ｃ１及びスイッチＳＷの一端ＳＷａの間のノードである。整流回路１１は、制御ノードＣＮ２とノードＮ１との間に電気的に挿入されている。整流回路１１は、制御ノード（第２の制御ノード）ＣＮ２からノードＮ１へ整流する極性（第１の極性）でノードＮ１に接続されている。

整流回路１１は、例えば、ＮＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）ＮＭ１を有する。ＮＭＯＳトランジスタＮＭ１は、ダイオード接続されている。ＮＭＯＳトランジスタＮＭ１は、ゲート及びドレインが互いに電気的に接続されるとともに制御ノードＣＮ２に電気的に接続されている。ＮＭＯＳトランジスタＮＭ１は、ソースがノードＮ１に電気的に接続されている。

整流回路１２は、ノードＮ１に電気的に接続されている。整流回路１２は、制御ノードＣＮ２とノードＮ１との間に電気的に挿入されている。整流回路１２は、ノードＮ１から制御ノードＣＮ２へ整流する極性（第２の極性）でノードＮ１に接続されている。

整流回路１２は、例えば、ＰＭＯＳトランジスタ（第１のＰＭＯＳトランジスタ）ＰＭ１を有する。ＰＭＯＳトランジスタＰＭ１は、ダイオード接続されている。ＰＭＯＳトランジスタＰＭ１は、ゲート及びドレインが互いに電気的に接続されるとともに制御ノードＣＮ２に電気的に接続されている。ＰＭＯＳトランジスタＰＭ１は、ソースがノードＮ１に電気的に接続されている。

整流回路１１及び整流回路１２は、スイッチＳＷのオン・オフに応じて相補的にスイッチＳＷの一端ＳＷａ側にバイアス電圧を印加するバイアス回路１５を構成していると見なすことができる。

整流回路１３は、ノード（第２のノード）Ｎ２に電気的に接続されている。ノードＮ２は、容量素子（第２の容量素子）Ｃ２及びスイッチＳＷの他端ＳＷｂの間のノードである。整流回路１３は、制御ノードＣＮ２とノードＮ２との間に電気的に挿入されている。整流回路１３は、制御ノードＣＮ２からノードＮ２へ整流する極性（第１の極性）でノードＮ２に接続されている。

整流回路１３は、例えば、ＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）ＮＭ２を有する。ＮＭＯＳトランジスタＮＭ２は、ダイオード接続されている。ＮＭＯＳトランジスタＮＭ２は、ゲート及びドレインが互いに電気的に接続されるとともに制御ノードＣＮ２に電気的に接続されている。ＮＭＯＳトランジスタＮＭ２は、ソースがノードＮ２に電気的に接続されている。

整流回路１４は、ノードＮ２に電気的に接続されている。整流回路１４は、制御ノードＣＮ２とノードＮ２との間に電気的に挿入されている。整流回路１４は、ノードＮ２から制御ノードＣＮ２へ整流する極性（第２の極性）でノードＮ２に接続されている。

整流回路１４は、例えば、ＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）ＰＭ２を有する。ＰＭＯＳトランジスタＰＭ２は、ダイオード接続されている。ＰＭＯＳトランジスタＰＭ２は、ゲート及びドレインが互いに電気的に接続されるとともに制御ノードＣＮ２に電気的に接続されている。ＰＭＯＳトランジスタＰＭ２は、ソースがノードＮ２に電気的に接続されている。

整流回路１３及び整流回路１４は、スイッチＳＷのオン・オフに応じて相補的にスイッチＳＷの他端ＳＷｂ側にバイアス電圧を印加するバイアス回路１６を構成していると見なすことができる。

半導体装置１では、制御ノードとスイッチＳＷの両端との高インピーダンス接続を整流回路１１〜１４で行っている。例えば、ダイオード接続されたトランジスタＮＭ１，ＰＭ１，ＮＭ２，ＰＭ２は、抵抗素子と同様の高インピーダンスを抵抗素子より小さい面積で実現できる。これにより、制御ノードとスイッチＳＷの両端との高インピーダンス接続を抵抗バイアスの場合よりも小面積で実現可能である。

次に、スイッチＳＷがオンされた状態における半導体装置１の動作について図４を用いて説明する。図４（ａ）は、半導体装置１のスイッチオン時の動作を示す回路図であり、図４（ｂ）は、半導体装置１のスイッチオン時の動作を示す波形図である。

制御信号（粗調信号）ＶＧがＨレベル（ＶＤＤレベル）になると、スイッチＳＷがオンされ、ノードＮ１及びノードＮ２が電気的に導通される。

また、制御信号ＶＧがインバータＩＮＶ（図１参照）で論理反転されて生成される制御信号ＶＧＸは、Ｌレベル（ＶＳＳレベル）になる。

これに応じて、バイアス回路１５における２つの整流回路１１，１２のうち、整流回路１１のＮＭＯＳトランジスタＮＭ１のゲート電圧がＬレベルとなり図４（ａ）に破線で示すように非活性化されるが、整流回路１２のＰＭＯＳトランジスタＰＭ１のゲート電圧がＬレベルとなり図４（ａ）に実線で示すように活性化される。これにより、図４（ｂ）に示すように、ノードＮ１を低電位（Ｌレベルに対応したレベル、例えば約０Ｖ）にバイアスすることができる。それとともに、整流回路１２（ＰＭＯＳトランジスタＰＭ１）の両端がオン電圧（約０．４Ｖ）以下にされオフ状態に保たれ得る。

同様に、バイアス回路１６における２つの整流回路１３，１４のうち、整流回路１３のＮＭＯＳトランジスタＮＭ２のゲート電圧がＬレベルとなり図４（ａ）に破線で示すように非活性化されるが、整流回路１４のＰＭＯＳトランジスタＰＭ２のゲート電圧がＬレベルとなり図４（ａ）に実線で示すように活性化される。これにより、図４（ｂ）に示すように、ノードＮ２を低電位（Ｌレベルに対応したレベル、例えば約０Ｖ）にバイアスすることができる。それとともに、整流回路１４（ＰＭＯＳトランジスタＰＭ２）の両端がオン電圧（約０．４Ｖ）以下にされオフ状態に保たれ得る。

すなわち、スイッチＳＷ（ＮＭＯＳトランジスタＮＭ０）のソース／ドレインの電位を低くするとともにゲートの電位を高くすることができ、スイッチＳＷのＶｇｓを大きくしてオン抵抗を下げることができる。

また、ダイオード接続されたＰＭＯＳトランジスタＰＭ１，ＰＭ２は、オフ領域にあるので、インピーダンスが高く、ＬＣ共振回路の共振動作に影響を与えにくい。なお、スイッチＳＷがオンされた状態では、ノードＮ１，Ｎ２がＬＣ共振回路に対して仮想接地として作用するので、バイアス回路１５，１６のインピーダンスはＬＣ共振回路の共振動作にほぼ影響しないとみなせる。

次に、スイッチＳＷがオフされた状態における半導体装置１の動作について図５を用いて説明する。図５（ａ）は、半導体装置１のスイッチオフ時の動作を示す回路図であり、図５（ｂ）は、半導体装置１のスイッチオフ時の動作を示す波形図である。

制御信号（粗調信号）ＶＧがＬレベル（ＶＳＳレベル）になると、スイッチＳＷがオフされ、ノードＮ１及びノードＮ２が電気的に遮断される。

また、制御信号ＶＧがインバータＩＮＶ（図１参照）で論理反転されて生成される制御信号ＶＧＸは、Ｈレベル（ＶＤＤレベル）になる。

これに応じて、バイアス回路１５における２つの整流回路１１，１２のうち、整流回路１２のＰＭＯＳトランジスタＰＭ１のゲート電圧がＨレベルとなり図５（ａ）に破線で示すように非活性化されるが、整流回路１１のＮＭＯＳトランジスタＮＭ１のゲート電圧がＨレベルとなり図５（ａ）に実線で示すように活性化される。これにより、図５（ｂ）に示すように、ノードＮ１のＤＣ電圧を高電位（Ｈレベルに対応したレベル、例えば約０．９５Ｖ）にバイアスすることができる。それとともに、ＬＣ共振回路による共振動作の電圧振幅が適切な範囲内であれば、整流回路１１（ＮＭＯＳトランジスタＮＭ１）の両端がオン電圧（約０．４Ｖ）以下にされオフ状態に保たれ得る。

同様に、バイアス回路１６における２つの整流回路１３，１４のうち、整流回路１４のＰＭＯＳトランジスタＰＭ２のゲート電圧がＨレベルとなり図５（ａ）に破線で示すように非活性化されるが、整流回路１３のＮＭＯＳトランジスタＮＭ２のゲート電圧がＨレベルとなり図５（ａ）に実線で示すように活性化される。これにより、図５（ｂ）に示すように、ノードＮ２のＤＣ電圧を高電位（Ｈレベルに対応したレベル、例えば約０．９５Ｖ）にバイアスすることができる。それとともに、ＬＣ共振回路による共振動作の電圧振幅が適切な範囲内であれば、整流回路１３（ＮＭＯＳトランジスタＮＭ２）の両端がオン電圧（約０．４Ｖ）以下にされオフ状態に保たれ得る。

すなわち、スイッチＳＷ（ＮＭＯＳトランジスタＮＭ０）のソース／ドレインの電位を高くするとともにゲートの電位を低くすることができ、スイッチＳＷのＶｂｓおよびＶｂｄを逆バイアスにすることができる。これにより、ＬＣ共振回路による共振動作の電圧振幅がピークでもスイッチＳＷをオフ状態に保つことができ、かつソースおよびドレインのＰＮ接合（“Ｎ＋”型拡散領域と“Ｐ−”型ウェル領域とのＰＮ接合）を逆バイアスにして寄生容量を下げることができる。

また、ＬＣ共振回路による共振動作の電圧振幅が適切な範囲内であれば、ダイオード接続されたＮＭＯＳトランジスタＮＭ１，ＮＭ２は、オフ領域にあるので、インピーダンスが高く、ＬＣ共振回路の共振動作に影響を与えにくい。

次に、スイッチＳＷがオフされた状態におけるバイアス回路１５のインピーダンス解析（シミュレーション）を行った結果について図６を用いて説明する。図６は、スイッチオフ時のバイアス回路１５の動作を示す図である。この状態でノードＮ１に印加する直流電圧Ｖ_ＤＣを変化させて、直流電圧Ｖ_ＤＣの印加側からノードＮ１を見た場合のインピーダンスＺを解析したところ、図６（ｂ）に示す結果が得られた。

図６（ｂ）に示すように、整流回路１１（ダイオード接続されたＮＭＯＳトランジスタＮＭ１）および整流回路１２（ダイオード接続されたＰＭＯＳトランジスタＰＭ１）は、等価的にダイオードとして機能し、オン電圧以下の領域では高インピーダンスとなることが確認された。例えば、Ｈレベル（ＶＤＤレベル）からの電位差が０．４Ｖまでは５０ｋΩ以上、０．５Ｖまでは１０ｋΩ以上のインピーダンスＺを得られることが確認された。

以上のように、本実施形態では、半導体装置１において、制御ノードＣＮ２とスイッチＳＷの両端との高インピーダンス接続が整流回路１１〜１４で構成されている。これにより、半導体装置１の安定動作を維持しながら半導体装置１のレイアウト面積を低減できる。

例えば、あるプロセスに於いて、制御ノードＣＮ２とスイッチＳＷの両端との接続を５０ｋΩのインピーダンスで実現するために、抵抗バイアスの手法では２．４×９μｍ^２必要であるレイアウト面積を、本実施形態の手法を用いることで２．４×１μｍ^２に低減できる。すなわち、本実施形態の手法を適用することにより、発振周波数および位相雑音はほぼ同等で、バイアス回路の面積を約９分の１に低減できる。

なお、図７に示すように、半導体装置１ｐにおける整流回路１１ｐ，１２ｐ，１３ｐ，１４ｐは、それぞれ、ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４を有していてもよい。ダイオードＤ１は、カソードがノードＮ１に電気的に接続され、アノードが制御ノードＣＮ２に電気的に接続されている。ダイオードＤ２は、アノードがノードＮ１に電気的に接続され、カソードが制御ノードＣＮ２に電気的に接続されている。ダイオードＤ３は、カソードがノードＮ２に電気的に接続され、アノードが制御ノードＣＮ２に電気的に接続されている。ダイオードＤ４は、アノードがノードＮ２に電気的に接続され、カソードが制御ノードＣＮ２に電気的に接続されている。このような構成によっても、抵抗バイアスの手法と同等の高インピーダンス接続を抵抗バイアスの手法より小さいレイアウト面積で実現可能である。

あるいは、複数の半導体装置１−０〜１−ｎは、図８に示すように、ローパスフィルタ１００ｉに適用されてもよい。図８は、複数の半導体装置１−０〜１−ｎが適用されたローパスフィルタ１００ｉの構成を示す回路図である。ローパスフィルタ１００ｉは、複数の半導体装置１−０〜１−ｎ、抵抗素子２ｉ、抵抗素子３ｉ、及び容量素子（第３の容量素子）４ｉを有する。

抵抗素子２ｉが電気的に挿入されたライン５ｉと抵抗素子３ｉが電気的に挿入されたライン６ｉとを電気的に接続するライン７ｉ上には、容量素子４ｉが電気的に挿入されている。

ローパスフィルタ１００ｉでは、容量素子４ｉと複数の半導体装置１−０〜１−ｎとが並列接続され、複数の半導体装置１−０〜１−ｎのうちアクティブ状態にする半導体装置の数を可変させることで、そのカットオフ周波数が調整される。すなわち、ｎを任意の２以上の整数とすると、図８に示すように、（ｎ＋１）個の制御信号ＶＧ［０：ｎ］は、（ｎ＋１）個の半導体装置１−０〜１−ｎに対応している。（ｎ＋１）個の制御信号ＶＧ［０：ｎ］におけるアクティブレベルにする制御信号の個数を可変させると、複数の半導体装置１−０〜１−ｎのうちアクティブ状態にする半導体装置１の数を可変させることができる。

例えば、抵抗素子２ｉ，３ｉの抵抗値をＲとし、容量素子４ｉの容量値を１／２×Ｃとする。複数の半導体装置１−０〜１−ｎのうちのｋ番目の半導体装置１−ｋについて、その容量値をＣ（ｋ）とし、半導体装置１−ｋがアクティブ状態である時に１となりノンアクティブ状態である時に０となる関数ｆ（ｋ）を定義すると、ローパスフィルタ１００ｉのカットオフ周波数ｆ_{ｃｕｔｏｆｆ}は次の数式４で表される。
ｆ_{ｃｕｔｏｆｆ}＝１／｛２πＲ（Ｃ＋ｆ（０）Ｃ（０）＋ｆ（１）Ｃ（１）＋・・・＋ｆ（ｎ）Ｃ（ｎ））｝・・・数式４

このように、複数の半導体装置１−０〜１−ｎのうちアクティブ状態にする半導体装置１の数を可変させることで、ローパスフィルタ１００ｉの通過帯域におけるカットオフ周波数ｆ_{ｃｕｔｏｆｆ}を可変させることができる。

あるいは、複数の半導体装置１−０〜１−ｎは、図９に示すように、バンドパスフィルタ１００ｊに適用されてもよい。図９は、複数の半導体装置１−０〜１−ｎが適用されたバンドパスフィルタ１００ｊの構成を示す回路図である。バンドパスフィルタ１００ｊは、複数の半導体装置１−０〜１−ｎ、抵抗素子２ｊ、抵抗素子３ｊ、インダクタンス素子８ｊ、及び容量素子（第３の容量素子）４ｊを有する。

抵抗素子２ｊが電気的に挿入されたライン５ｊと抵抗素子３ｊが電気的に挿入されたライン６ｊとの間にはライン７ｊ及びライン９ｊが並列に接続されている。ライン７ｊ上には、容量素子４ｊが電気的に挿入されている。ライン９ｊ上には、インダクタンス素子８ｊが電気的に挿入されている。

バンドパスフィルタ１００ｊでは、容量素子４ｊとインダクタンス素子８ｊと複数の半導体装置１−０〜１−ｎとが並列接続され、複数の半導体装置１−０〜１−ｎのうちアクティブ状態にする半導体装置１の数を可変させることで、その通過帯域の中心周波数が調整される。すなわち、ｎを任意の２以上の整数とすると、図９に示すように、（ｎ＋１）個の制御信号ＶＧ［０：ｎ］は、（ｎ＋１）個の半導体装置１−０〜１−ｎに対応している。（ｎ＋１）個の制御信号ＶＧ［０：ｎ］におけるアクティブレベルにする制御信号の個数を可変させると、複数の半導体装置１−０〜１−ｎのうちアクティブ状態にする半導体装置１の数を可変させることができる。

例えば、抵抗素子２ｊ，３ｊの抵抗値をＲとし、インダクタンス素子８ｊのインダクタンス値を２Ｌとし、容量素子４ｊの容量値を１／２×Ｃとする。複数の半導体装置１−０〜１−ｎのうちのｋ番目の半導体装置１−ｋについて、その容量値をＣ（ｋ）とし、半導体装置１−ｋがアクティブ状態である時に１となりノンアクティブ状態である時に０となる関数ｆ（ｋ）を定義すると、バンドパスフィルタ１００ｊの通過帯域における中心周波数ｆ_{ｃｅｎｔｅｒ}は次の数式５で表される。
ｆ_{ｃｅｎｔｅｒ}＝１／［２π√｛Ｌ（Ｃ＋ｆ（０）Ｃ（０）＋ｆ（１）Ｃ（１）＋・・・＋ｆ（ｎ）Ｃ（ｎ））｝］・・・数式５

このように、複数の半導体装置１−０〜１−ｎのうちアクティブ状態にする半導体装置１の数を可変させることで、バンドパスフィルタ１００ｊの通過帯域における中心周波数ｆ_{ｃｅｎｔｅｒ}を可変させることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，１−０〜１−ｎ 半導体装置、１１〜１４，１１ｐ〜１４ｐ 整流回路、ＳＷ スイッチ、１００ 電圧制御発振器、１００ｉ ローパスフィルタ、１００ｊ バンドパスフィルタ。

Claims (6)

1. 第１のノード及び第２のノードの間に電気的に挿入された第１のスイッチと、
   第１の信号ノード及び前記第１のノードの間に電気的に挿入された第１の容量素子と、
   第２の信号ノード及び前記第２のノードの間に電気的に挿入された第２の容量素子と、
   前記第１のノードに第１の極性で電気的に接続された第１の整流回路と、
   前記第１のノードに前記第１の極性の逆の第２の極性で電気的に接続された第２の整流回路と、
   前記第２のノードに前記第１の極性で電気的に接続された第３の整流回路と、
   前記第２のノードに前記第２の極性で電気的に接続された第４の整流回路と、
   を備え、
   前記第１のスイッチは、第１の制御ノードに電気的に接続された制御端子を有し、
   前記第１の整流回路は、前記第１のノードと第２の制御ノードとの間に電気的に挿入され、
   前記第２の整流回路は、前記第１のノードと前記第２の制御ノードとの間に電気的に挿入され、
   前記第３の整流回路は、前記第２のノードと前記第２の制御ノードとの間に電気的に挿入され、
   前記第４の整流回路は、前記第２のノードと前記第２の制御ノードとの間に電気的に挿入されており、
   前記第１のスイッチの前記制御端子は、前記第１の制御ノードを介して第１の制御信号を受け、
   前記第１の整流回路、前記第２の整流回路、前記第３の整流回路、及び前記第４の整流回路は、前記第２の制御ノードを介して、前記第１の制御信号が論理的に反転された第２の制御信号を受ける
   半導体装置。
2. 前記第１の整流回路は、
   ゲート及びドレインが互いに電気的に接続され、ソースが前記第１のノードに電気的に接続された第１のＮＭＯＳトランジスタを含み、
   前記第２の整流回路は、
   ゲート及びドレインが互いに電気的に接続され、ソースが前記第１のノードに電気的に接続された第１のＰＭＯＳトランジスタを含み、
   前記第３の整流回路は、
   ゲート及びドレインが互いに電気的に接続され、ソースが前記第２のノードに電気的に接続された第２のＮＭＯＳトランジスタを含み、
   前記第４の整流回路は、
   ゲート及びドレインが互いに電気的に接続され、ソースが前記第２のノードに電気的に接続された第２のＰＭＯＳトランジスタを含む
   請求項１に記載の半導体装置。
3. 前記第１の整流回路は、
   ゲート及びドレインが互いに電気的に接続されるとともに前記第２の制御ノードに電気的に接続され、ソースが前記第１のノードに電気的に接続された前記第１のＮＭＯＳトランジスタを含み、
   前記第２の整流回路は、
   ゲート及びドレインが互いに電気的に接続されるとともに前記第２の制御ノードに電気的に接続され、ソースが前記第１のノードに電気的に接続された前記第１のＰＭＯＳトランジスタを含み、
   前記第３の整流回路は、
   ゲート及びドレインが互いに電気的に接続されるとともに前記第２の制御ノードに電気的に接続され、ソースが前記第２のノードに電気的に接続された前記第２のＮＭＯＳトランジスタを含み、
   前記第４の整流回路は、
   ゲート及びドレインが互いに電気的に接続されるとともに前記第２の制御ノードに電気的に接続され、ソースが前記第２のノードに電気的に接続された前記第２のＰＭＯＳトランジスタを含む
   請求項２に記載の半導体装置。
4. 前記第１の整流回路は、カソードが前記第１のノードに電気的に接続された第１のダイオードを含み、
   前記第２の整流回路は、アノードが前記第１のノードに電気的に接続された第２のダイオードを含み、
   前記第３の整流回路は、カソードが前記第２のノードに電気的に接続された第３のダイオードを含み、
   前記第４の整流回路は、アノードが前記第２のノードに電気的に接続された第４のダイオードを含む
   請求項１に記載の半導体装置。
5. 前記第１の整流回路は、
   アノードが第２の制御ノードに電気的に接続され、カソードが前記第１のノードに電気的に接続された前記第１のダイオードを含み、
   前記第２の整流回路は、
   カソードが前記第２の制御ノードに電気的に接続され、アノードが前記第１のノードに電気的に接続された前記第２のダイオードを含み、
   前記第３の整流回路は、
   アノードが前記第２の制御ノードに電気的に接続され、カソードが前記第２のノードに電気的に接続された前記第３のダイオードを含み、
   前記第４の整流回路は、
   カソードが前記第２の制御ノードに電気的に接続され、アノードが前記第２のノードに電気的に接続された前記第４のダイオードを含む
   請求項４に記載の半導体装置。
6. 請求項１から５のいずれか１項にそれぞれ記載の複数の半導体装置と、
   一端が前記複数の半導体装置のそれぞれの第１の信号ノードに電気的に接続され、他端が前記複数の半導体装置のそれぞれの第２の信号ノードに電気的に接続されたインダクタ素子と、
   を備えた電圧制御発振器。

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