JP6763086B2

JP6763086B2 - 赤外線センサシステムにおけるフレームレートを改善するための方法および装置

Info

Publication number: JP6763086B2
Application number: JP2019523565A
Authority: JP
Inventors: エバンス、ピーター・ジェイ．
Original assignee: ビーエイイー・システムズ・インフォメーション・アンド・エレクトロニック・システムズ・インテグレイション・インコーポレーテッド
Priority date: 2016-11-03
Filing date: 2017-10-31
Publication date: 2020-09-30
Anticipated expiration: 2037-10-31
Also published as: EP3535966A4; US20180124332A1; JP2019534645A; US10291865B2; WO2018085248A1; CA3042522A1; IL266378A; EP3535966A1

Description

関連出願の相互参照
本出願は、参照によりその全体が本明細書に組み込まれている、２０１６年１１月３日に出願した米国特許出願第１５／３４２，１９２号の利益を主張するものである。

[0001]本開示は、一般には、赤外線センサシステムに関し、詳細には、赤外線センサシステムにおけるフレームレートを改善するための方法および装置に関する。

[0002]視野内の物体によって放出される、赤外線放射などの放射を検出するために、様々なタイプのセンサシステムが使用され得る。それらの物体からの放射放出は、次いでそれらの物体の特性および動きに関する情報を得るために分析される。

[0003]具体的には、視野の一部分からの放射は、検出器要素のアレイにわたって走査され、検出器要素の出力信号はサンプリングされ、処理される。全視野が処理され得るレートは、フレームレートと呼ばれる。走査型センサシステムにおける空間的サンプルレートは、検出器信号サンプルレートおよびセンサ走査速度によって制御され得る。所望の視野の急速なカバレージを提供するために、非常に高い速度で検出器要素アレイにわたって画像を走査することが必要である。しかし、これは各個々の検出器要素上の画像の滞留時間を減少させ、それによって、ノイズレベルを超える検出可能な出力信号を提供するように各検出器要素によって積分され得る、エネルギーの量を減少させる。さらに、所望の時間分解能を得るために、比較的高いサンプリングレートが必要である。

[0004]サンプリングレートの低減は、センサシステムの走査速度を遅くすることによってもたらされ得る。しかし、センサシステムは通常、視野を監視し、目標を検出し、および目標が移動したかどうかを決定するために視野内の同じ位置に戻ることが、望ましい場合に使用される。また高いフレームレートを提供すること、すなわち、目標の特性に関する有益な情報を得るために、目標によって放出される放射の強度における変動または変調を検出するようにもとの視野の部分に急速に戻ることが望ましい。走査型センサの走査速度が、より長い積分時間およびより遅いサンプリングレートを可能にするために減速される場合、システムのフレームレートが減少されることになり、結果としてそれに対応する、密に間隔が置かれた物体をフレームごとに関連付ける、および連続するフレーム上で目標特性を比較することによって目標の変調を測定する能力における低下を生じる。

[0005]本開示は、走査型センサシステムにおけるフレームレートを改善するための方法および装置を提供する。

[0006]本発明の好ましい実施形態によれば、走査センサシステムは、検知要素アレイと、複数のアナログ−デジタル変換器（ＡＤＣ）とを含む。検知要素アレイは、行および列構成に配列された画素のグループを含む。各読み取りサイクルの間、行ｘの奇数列内の各画素は、奇数列画素に関連付けられたＡＤＣのうちの対応する１つに選択的に接続され、行ｘ＋（Ｎ／２）＋１の偶数列内の各画素は、偶数列画素に関連付けられたＡＤＣのうちの対応する１つに選択的に接続され、ｘは整数であり、Ｎは検知要素アレイ内の行の総数である。

[0007]本明細書で述べられる特徴および利点は、すべてを包含するものではなく、特に、図面、明細書、および特許請求の範囲に鑑みて、多くのさらなる特徴および利点が当業者には明らかとなるであろう。さらに、明細書で用いられる専門用語は、主として読み易さおよび教育的目的のために選択されており、本発明の主題の範囲を限定するものではないことが留意されるべきである。

[0008]本発明自体、ならびにその使用モード、さらなる目的、およびその利点は、添付の図面と併せ読めば、例示的実施形態の以下の詳しい説明を参照することによって最も良く理解されるであろう。

[0009]一実施形態による走査センサシステムのブロック図。 [0010]図１からの走査センサシステム内の画素とアナログ−デジタル変換器との間の接続を示す図。

[0011]次に図面、具体的には図１を参照すると、一実施形態による走査センサシステムのブロック図が示される。示されるように、走査センサシステム１０は、検知要素アレイ１１と、マルチプレクサ１２と、アナログ−デジタル変換器（ＡＤＣ）モジュール１７と、デジタル信号プロセッサ１８と、ディスプレイ１９とを含む。検知要素アレイ１１は、所望の視野をカバーするように垂直および／または水平方向に走査するために利用される。検知要素アレイ１１は、検知および検出機能を提供するために複数の画素（または検知要素）を含み得る。検知要素アレイ１１は、検知要素アレイ１１の出力をサンプリングするためにマルチプレクサ１２に接続される。ＡＤＣモジュール１５は、受け取られた信号を処理して、できるだけ高い信号対雑音比を提供するように、複数のサンプルホールド回路およびＡＤＣを含む。処理された信号は、次いで分析のためにデジタル信号プロセッサ１８に送られ、ディスプレイ１９上で見られ得る。

[0012]次に図２を参照すると、検知要素アレイ１１内の画素と、ＡＤＣモジュール１５内のＡＤＣとの間の接続が示される。示されるように、検知要素アレイ１１は、Ｎ行×Ｍ列構成に配置された複数の画素を含む。検知要素アレイ１１の列内の各画素は、スイッチを通じて列バスおよびＡＤＣモジュール１５内のＡＤＣ（図１からの）に選択的に接続される。例えば、列１において、画素１，１、画素２，１、・・・、画素Ｎ，１のそれぞれは、対応するスイッチを通じて列バス１およびＡＤＣ１に選択的に接続され得る；列２において、画素１，２、画素２，２、・・・、画素Ｎ，２のそれぞれは、対応するスイッチを通じて列バス２およびＡＤＣ２に選択的に接続され得る；列３において、画素１，３、画素２，３、・・・、画素Ｎ，３のそれぞれは、対応するスイッチを通じて列バス３およびＡＤＣ３に選択的に接続され得る；および画素１，Ｍ、画素２，Ｍ、・・・、画素Ｎ，Ｍのそれぞれは、対応するスイッチを通じて列バスＭおよびＡＤＣＭに選択的に接続され得る。ＡＤＣ１からＡＤＣＭはすべて、デジタル信号プロセッサ１８（図１からの）に繋がる、デジタルバス２１に接続される。

[0013]各読み取りサイクル（走査サイクルの後に生じる）の間、各列内のスイッチのうちの１つは、関連付けられた画素が、列に対応するＡＤＣに電気的に接続されることを可能にするように閉じられるようになる。結果として、すべての列からの選ばれた画素内のデータは、デジタルバス２１を通じてＡＤＣ１からＡＤＣＭまで同時に読み出され得る。

[0014]通常、各行は各読み取りサイクルの間に読み取られる。具体的には、行が読み取られているとき、読み取られている行内のすべてのスイッチは、読み取られている行内のすべての画素が、それに従ってＡＤＣ１からＡＤＣＭに接続されることを可能にするように閉じられるようになり、他の行内のすべてのスイッチは開路のままとなる。読み取りサイクルの数は、行の数と一致し、読み取りサイクルは各行を通して順次的に移動する。例えば、読み取りサイクル１の間、行１内のすべてのスイッチは、行１内のすべての画素が、それに従ってＡＤＣ１からＡＤＣＭに接続されることを可能にするように閉じられるようになり、次いで読み取りサイクル２の間、行２内のすべてのスイッチは、行２内のすべての画素が、それに従ってＡＤＣ１からＡＤＣＭに接続されることを可能にするように閉じられるようになる。読み取りサイクル１から読み取りサイクルＮは、全体の検知要素アレイ１１を読み取るために、それぞれ、行１から行Ｎを読み取ることに対応する。

[0015]本実施形態において、検知要素アレイは２つのセクションに概念的に分割され得る。例えば、Ｎ行×Ｍ列を有する検知要素アレイ１１は、１からＮ／２行×Ｍ列の第１のセクションと、（Ｎ／２）＋１からＮ行×Ｍ列の第２のセクションとに概念的に分割され得る。データは、各読み取りサイクルの間、両方のセクション内の画素から並行して読み出される。従って、各読み取りサイクルに対して、行ｘの奇数列内のスイッチ、および行ｘ＋（Ｎ／２）＋１の偶数列内のスイッチが閉じられるようになる。

[0016]例えば、読み取りサイクル１の間、行１内の奇数列（すなわち列１、３、５、・・・）内のスイッチは、行１内の奇数列画素が奇数列内のＡＤＣに接続されることを可能にするように閉じられるようになり、および行（Ｎ／２）＋１内の偶数列（すなわち列２、４、６、・・・）内のスイッチは、行（Ｎ／２）＋１内の偶数列画素が偶数列内のＡＤＣに接続されることを可能にするように閉じられるようになる。読み取りサイクル２の間、行２内の奇数列内のスイッチは、行２内の奇数列画素が奇数列内のＡＤＣに接続されることを可能にするように閉じられるようになり、および行（Ｎ／２）＋２内の偶数列内のスイッチは、行（Ｎ／２）＋２内の偶数列画素が偶数列内のＡＤＣに接続されることを可能にするように閉じられるようになる。読み取りサイクルＮの間、行Ｎ／２内の奇数列内のスイッチは、行Ｎ内の奇数列画素が奇数列内のＡＤＣに接続されることを可能にするように閉じられるようになり、および行Ｎ／２内の偶数列内のスイッチは、行Ｎ／２内の偶数列画素が偶数列内のＡＤＣに接続されることを可能にするように閉じられるようになる。読み取りサイクルは、次いで上述のステップを繰り返すように読み取りサイクル１に戻る。

[0017]本実施形態の場合、Ｎは偶数の整数となるべきであり、データの表示は走査速度の２倍で生じることができる。例えば、検知要素アレイ１１の走査速度が、６０Ｈｚの通常のレートである場合、データの表示は１２０Ｈｚで生じることができる。データフレームの表示は、通常の走査速度の半分が完了した後に、開始することができる。その時点で、表示フレームは、行１から行Ｎ／２までからの奇数列ＡＤＣデータと、行（Ｎ／２）＋１から行Ｎまでからの偶数列ＡＤＣデータとを含むようになる。次に表示されるフレームは、行１から行Ｎ／２までからの偶数列ＡＤＣデータと、行（Ｎ／２）＋１から行Ｎまでからの奇数列ＡＤＣデータとを含むようになる。データフレームは、時間が進むのに従って上述の振動する形で表示される。

[0018]代替的実施形態として、Ｎ行×Ｍ列を有する検知要素アレイ１１は、１からＮ／３行×Ｍ列の第１のセクションと、（Ｎ／３）＋１から２Ｎ／３行×Ｍ列の第２のセクションと、（２Ｎ／３）＋１からＮ行×Ｍ列の第３のセクションとに概念的に分割され得る。データは、各読み取りサイクルの間、３つのセクション内の画素から並行して読み出される。従って、各読み取りサイクルに対して、行ｘのｓ列内のスイッチ、行ｘ＋（Ｎ／３）＋１のｓ＋１列内のスイッチ、および行ｘ＋（２Ｎ／３）＋１のｓ＋２列内のスイッチが閉じられるようになる。

[0019]例えば、読み取りサイクル１の間、行１内の列１、４、７、・・・内のスイッチは、行１内のそれらの列内の画素が、それらの列内のＡＤＣに接続されることを可能にするように閉じられるようになり、行（Ｎ／３）＋１内の列２、５、８、・・・内のスイッチは、行（Ｎ／３）＋１内のそれらの列内の画素が、それらの列内のＡＤＣに接続されることを可能にするように閉じられるようになり、および行（２Ｎ／３）＋１内の列３、６、９、・・・内のスイッチは、行（２Ｎ／３）＋１内のそれらの列内の画素が、それらの列内のＡＤＣに接続されることを可能にするように閉じられるようになる。読み取りサイクル２の間、行２内の列２、５、８、・・・内のスイッチは、行２内のそれらの列内の画素が、それらの列内のＡＤＣに接続されることを可能にするように閉じられるようになり、行（Ｎ／３）＋２内の列３、６、９、・・・内のスイッチは、行（Ｎ／３）＋２内のそれらの列内の画素が、それらの列内のＡＤＣに接続されることを可能にするように閉じられるようになり、および行（２Ｎ／３）＋２内の列４、７、１０、・・・内のスイッチは、行（２Ｎ／３）＋２内のそれらの列内の画素が、それらの列内のＡＤＣに接続されることを可能にするように閉じられるようになる。読み取りサイクルＮの間、行１内の列３ｘ−２内のスイッチは、行１内のそれらの列内の画素が、それらの列内のＡＤＣに接続されることを可能にするように閉じられるようになり、行（Ｎ／３）＋１内の列３ｘ−１内のスイッチは、行（Ｎ／３）＋１内のそれらの列内の画素が、それらの列内のＡＤＣに接続されることを可能にするように閉じられるようになり、および行（２Ｎ／３）＋１内の列３ｘ内のスイッチは、行（２Ｎ／３）＋１内のそれらの列内の画素が、それらの列内のＡＤＣに接続されることを可能にするように閉じられるようになり、ここでｘは整数である。代替的実施形態の場合、Ｎは３で割り切れる整数となるべきであり、データの表示は走査速度の３倍で生じることができる。

[0020]以下は、なぜ上述のステップが正しく動作するかの説明である。簡単にするためにフレームおよびラインブランキング間隔を無視して、６４０×４８０アレイの通常の６０Ｈｚ走査を考えると、行は、おおよそ３４μｓの期間、列バスに接続され、すなわち下記となる。

言い換えれば、行１の画素が時間ｔ＝０において列バスに接続される場合、行２の画素はｔ＝Ｔ_rowにおいて接続され、行３の画素はｔ＝２Ｔ_rowにおいて接続され、および行ｘの画素はｔ＝（ｘ−１）Ｔ_rowにおいて接続される。

[0021]高速走査モードにおいて、奇数列は、上述のようにシーンをサンプルし続ける。しかし、偶数列に対しては、同時に行Ｎ＋１がシーンをサンプリングするようになる。

[0022]通常の走査方法の場合、データの表示は時間において一定のオフセットを有する。言い換えれば、シーンがｔ＝ｔ_sampleにおいてサンプリングされる場合、ｔ_display＝ｔ_sample＋ｔ_offsetとなり、ここでｔ_offsetは定数である。

[0023]本実施形態の走査方法の場合、オフセットは一定ではない。行１および行２４１は同時にサンプリングされるので、それらはシーンを同じ時点で見ている。本質的に、シーンの要素は、ばらばらの順序で表示されている。空間的に離れたシーンの２つの同時のサンプルの結果は、デジタル的に記憶され、次いであたかも２倍の速度で正常の順序で走査されたかのように表示される。

[0024]すべての意図された目的に対して、ばらばらの順序で表示されているシーンの要素を見ることが過度に神経過敏となることはなく、なぜならシステム内の画素要素の時定数は１２ｍｓ程度であり、これはシーン変化に応答するためのそれの能力は、再順序付けされた表示誤差より約３倍遅いことを意味するからである。また、多くのシーンの大部分はかなり静的であり、再順序付け誤差を気付かないほどにする。言い換えれば、時間ｔにおけるシーンが、時間ｔ＝ｔ＋ｔ₁におけるシーンと非常に良く似ている場合、再順序付けはシーンに影響を及ぼさない。さらに、４ｍｓの再順序付け誤差は、人の目によって生理学的に知覚可能にはなり得ない。

[0025]高速で移動する物体を探す目標検知追尾装置には、減少された列解像度が問題とならない限り、この技法は有益であると見なされる。平均として、本実施形態の走査技法は、通常の走査技法より早く物体を捕捉する。物体が検知要素アレイの第２のセクション内、例えば行４００付近に現れる場合、行分離型走査はそれを５ｍｓで捕捉するようになり、一方、通常の走査はおおよそ１２ｍｓまでそれを捕捉しない。目標検知追尾装置はまた、例えばデータがレーザポインティングデバイスへの入力として用いられたならば、情報を人に表示する必要がないという恩恵を受け得る。

[0026]述べられたように、本発明は、走査センサシステムにおけるフレームレートを改善するための方法および装置を提供する。

[0027]適切な設計を通して、読み出し回路は、通常の動作モードと、本明細書で述べられる動作モードの両方をサポートすることができ、それによって、状況に応じてモードを切り換えるユーザに対して走査センサシステムの有用性を向上する。

[0028]本発明は、好ましい実施形態を参照して具体的に示され述べられてきたが、当業者には、本発明の精神および範囲から逸脱せずに、形態および詳細において様々な変更がなされ得ることが理解されるであろう。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
〔１〕
走査センサシステムであって、
行および列構成に配列された複数の画素を有する検知要素アレイと、
複数のスイッチと、
複数のアナログ−デジタル変換器（ＡＤＣ）とを備え、ここにおいて、各読み取りサイクルの間、行ｘの奇数列内の各画素は、前記スイッチのうちの１つを通じて前記奇数列内の前記複数のＡＤＣのうちの対応する１つに選択的に接続され、行ｘ＋（Ｎ／２）＋１の偶数列内の各画素は、前記スイッチのうちの１つを通じて前記偶数列内の前記複数のＡＤＣのうちの対応する１つに選択的に接続され、ここにおいて、ｘは整数であり、Ｎは前記検知要素アレイ内の行の総数である、走査センサシステム。
〔２〕
Ｎは偶数の整数である、〔１〕に記載の走査センサシステム。
〔３〕
前記ＡＤＣに結合された複数のサンプルホールド回路をさらに備える、〔１〕に記載の走査センサシステム。
〔４〕
前記ＡＤＣに結合されたプロセッサをさらに備える、〔４〕に記載の走査センサシステム。
〔５〕
前記プロセッサに結合されたディスプレイをさらに備える、〔４〕に記載の走査センサシステム。
〔６〕
走査センサシステムであって、
行および列構成に配列された複数の画素を有する検知要素アレイと、
複数のスイッチと、
複数のアナログ−デジタル変換器（ＡＤＣ）とを備え、ここにおいて、各読み取りサイクルの間、行ｘの列３ｘ−２内の各画素は、前記スイッチのうちの１つを通じて前記列３ｘ−２内の前記複数のＡＤＣのうちの対応する１つに選択的に接続され、行ｘ＋（Ｎ／３）＋１の列３ｘ−１内の各画素は、前記スイッチのうちの１つを通じて前記列３ｘ−１内の前記複数のＡＤＣのうちの対応する１つに選択的に接続され、および行ｘ＋（２Ｎ／３）＋１の列３ｘ内の各画素は、前記スイッチのうちの１つを通じて前記列３ｘ内の前記複数のＡＤＣのうちの対応する１つに選択的に接続され、ここにおいて、ｘは整数であり、Ｎは前記検知要素アレイ内の行の総数である、走査センサシステム。
〔７〕
Ｎは３で割り切れる整数である、〔６〕に記載の走査センサシステム。
〔８〕
前記ＡＤＣに結合された複数のサンプルホールド回路をさらに備える、〔６〕に記載の走査センサシステム。
〔９〕
前記ＡＤＣに結合されたプロセッサをさらに備える、〔８〕に記載の走査センサシステム。
〔１０〕
前記プロセッサに結合されたディスプレイをさらに備える、〔９〕に記載の走査センサシステム。
〔１１〕
走査センサシステムにおけるフレームレートを改善する方法であって、
行および列構成に配列された複数の画素を有する検知要素アレイを提供することと、
複数のアナログ−デジタル変換器（ＡＤＣ）を提供することと、
読み取りサイクルの間、行ｘの奇数列内の各画素を前記奇数列内の前記複数のＡＤＣのうちの対応する１つに選択的に接続し、行ｘ＋（Ｎ／２）＋１の偶数列内の各画素を前記偶数列内の前記複数のＡＤＣのうちの対応する１つに並行して選択的に接続することとを備え、ここにおいて、ｘは整数であり、Ｎは前記検知要素アレイ内の行の総数である、方法。

Claims

走査センサシステムであって、
行および列構成に配列された複数の画素を有する検知要素アレイと、
複数のスイッチと、
複数のアナログ−デジタル変換器（ＡＤＣ）とを備え、ここにおいて、１つの読み取りサイクルの間、行ｘの奇数列内の各画素は、前記スイッチのうちの１つを通じて前記奇数列内の前記複数のＡＤＣのうちの対応する１つに選択的に接続され、行ｘ＋（Ｎ／２）＋１の偶数列内の各画素は、前記スイッチのうちの１つを通じて前記偶数列内の前記複数のＡＤＣのうちの対応する１つに選択的に接続され、ここにおいて、ｘは整数であり、Ｎは前記検知要素アレイ内の行の総数を示す偶数の整数である、走査センサシステム。
前記ＡＤＣに結合された複数のサンプルホールド回路をさらに備える、請求項１に記載の走査センサシステム。
前記ＡＤＣに結合されたプロセッサをさらに備える、請求項２に記載の走査センサシステム。
前記プロセッサに結合されたディスプレイをさらに備える、請求項３に記載の走査センサシステム。
走査センサシステムであって、
行および列構成に配列された複数の画素を有する検知要素アレイと、
複数のスイッチと、
複数のアナログ−デジタル変換器（ＡＤＣ）とを備え、ここにおいて、１つの読み取りサイクルの間、行ｘの列３ｘ−２内の各画素は、前記スイッチのうちの１つを通じて前記列３ｘ−２内の前記複数のＡＤＣのうちの対応する１つに選択的に接続され、行ｘ＋（Ｎ／３）＋１の列３ｘ−１内の各画素は、前記スイッチのうちの１つを通じて前記列３ｘ−１内の前記複数のＡＤＣのうちの対応する１つに選択的に接続され、および行ｘ＋（２Ｎ／３）＋１の列３ｘ内の各画素は、前記スイッチのうちの１つを通じて前記列３ｘ内の前記複数のＡＤＣのうちの対応する１つに選択的に接続され、ここにおいて、ｘは整数であり、Ｎは前記検知要素アレイ内の行の総数を示す３で割り切れる整数である、走査センサシステム。
前記ＡＤＣに結合された複数のサンプルホールド回路をさらに備える、請求項５に記載の走査センサシステム。
前記ＡＤＣに結合されたプロセッサをさらに備える、請求項６に記載の走査センサシステム。
前記プロセッサに結合されたディスプレイをさらに備える、請求項７に記載の走査センサシステム。
走査センサシステムにおけるフレームレートを改善する方法であって、
行および列構成に配列された複数の画素を有する検知要素アレイを提供することと、
複数のアナログ−デジタル変換器（ＡＤＣ）を提供することと、
１つの読み取りサイクルの間、行ｘの奇数列内の各画素を前記奇数列内の前記複数のＡＤＣのうちの対応する１つに選択的に接続し、行ｘ＋（Ｎ／２）＋１の偶数列内の各画素を前記偶数列内の前記複数のＡＤＣのうちの対応する１つに並行して選択的に接続することとを備え、ここにおいて、ｘは整数であり、Ｎは前記検知要素アレイ内の行の総数を示す偶数の整数である、方法。