JP6756875B1 - Oxide semiconductor thin films for displays, thin film transistors for displays and sputtering targets - Google Patents

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Abstract

【課題】本発明は製造コストが比較的低く、薄膜トランジスタを形成した際のキャリア移動度及び光ストレス耐性が高い酸化物半導体薄膜の提供を目的とする。【解決手段】本発明は、金属元素を含む酸化物半導体薄膜であって、上記金属元素がIn、Zn、Fe及び不可避的不純物からなり、In、Zn及びFeの合計原子数に対し、Inの原子数が58atm%以上80atm%以下、Znの原子数が19atm%以上41atm%以下、Feの原子数が0.6atm%以上3atm%以下である。【選択図】図1PROBLEM TO BE SOLVED: To provide an oxide semiconductor thin film having a relatively low manufacturing cost and high carrier mobility and photostress resistance when forming a thin film transistor. The present invention is an oxide semiconductor thin film containing a metal element, wherein the metal element is composed of In, Zn, Fe and unavoidable impurities, and is made of In with respect to the total atomic number of In, Zn and Fe. The number of atoms is 58 atm% or more and 80 atm% or less, the number of Zn atoms is 19 atm% or more and 41 atm% or less, and the number of Fe atoms is 0.6 atm% or more and 3 atm% or less. [Selection diagram] Fig. 1

Description

本発明は、酸化物半導体薄膜、薄膜トランジスタ及びスパッタリングターゲットに関する。 The present invention relates to oxide semiconductor thin films, thin film transistors and sputtering targets.

アモルファス酸化物半導体は、例えばアモルファスシリコン半導体に比べて薄膜トランジスタ(Thin Film Transistor:TFT)を形成した際のキャリア移動度が高い。また、アモルファス酸化物半導体は光学バンドギャップが大きく、可視光の透過性が高い。さらに、アモルファス酸化物半導体の薄膜は、アモルファスシリコン半導体よりも低温で成膜することができる。これらの特徴を活かして、アモルファス酸化物半導体薄膜は、高解像度で高速駆動できる次世代の大型ディスプレイや、低温での成膜が要求される樹脂基板を用いた可撓性ディスプレイへの応用が期待されている。 Amorphous oxide semiconductors have higher carrier mobility when forming thin film transistors (TFTs) than, for example, amorphous silicon semiconductors. In addition, amorphous oxide semiconductors have a large optical bandgap and high visible light transmission. Further, the thin film of the amorphous oxide semiconductor can be formed at a lower temperature than the amorphous silicon semiconductor. Taking advantage of these features, amorphous oxide semiconductor thin films are expected to be applied to next-generation large displays that can be driven at high speed with high resolution and flexible displays that use resin substrates that require film formation at low temperatures. Has been done.

このようなアモルファス酸化物半導体薄膜としては、インジウム、ガリウム、亜鉛及び酸素を含むIn−Ga−Zn−O(IGZO)アモルファス酸化物半導体薄膜や、が公知である(例えば特開2010−219538号公報参照)。アモルファスシリコン半導体を用いた薄膜トランジスタのキャリア移動度が0.5cm/Vs程度であるのに対し、上記公報に記載のIGZOアモルファス酸化物半導体薄膜を用いたTFTは、1cm/Vs以上の移動度を有する。 As such an amorphous oxide semiconductor thin film, an In-Ga-Zn-O (IGZO) amorphous oxide semiconductor thin film containing indium, gallium, zinc and oxygen is known (for example, Japanese Patent Application Laid-Open No. 2010-219538). reference). While the carrier mobility of a thin film transistor using an amorphous silicon semiconductor is about 0.5 cm 2 / Vs, the TFT using the IGZO amorphous oxide semiconductor thin film described in the above publication has a mobility of 1 cm 2 / Vs or more. Has.

さらに移動度の向上したアモルファス酸化物半導体薄膜として、インジウム、ガリウム、亜鉛及びスズを含む酸化物半導体薄膜やインジウム、ガリウム、スズ及び酸素を含む酸化物半導体薄膜が公知である(例えば特開2010−118407号公報、特開2013−249537号公報参照)。例えば上記公報に記載のIn−Ga−Zn−Snアモルファス酸化物半導体薄膜を用いたTFTでは、チャネル長1000μmでそのキャリア移動度が20cm/Vsを超える。しかしながら、チャネル長が短いTFTではキャリア移動度が低下する傾向にあり、高速性が要求される例えば次世代の大型ディスプレイに用いるためには、短チャネル領域でのキャリア移動度が不足するおそれがある。 As an amorphous oxide semiconductor thin film having further improved mobility, an oxide semiconductor thin film containing indium, gallium, zinc and tin and an oxide semiconductor thin film containing indium, gallium, tin and oxygen are known (for example, JP-A-2010-). 118407, Japanese Patent Application Laid-Open No. 2013-249537). For example, in the TFT using the In-Ga-Zn-Sn amorphous oxide semiconductor thin film described in the above publication, the channel length is 1000 μm and the carrier mobility exceeds 20 cm 2 / Vs. However, TFTs with a short channel length tend to have low carrier mobility, and there is a risk that carrier mobility in the short channel region will be insufficient for use in, for example, next-generation large displays that require high speed. ..

また、これらのアモルファス酸化物半導体は、希少元素であるガリウム(Ga)を含むため、比較的製造コストが高い。このため、Gaを含まない酸化物半導体が求められている。 Further, since these amorphous oxide semiconductors contain gallium (Ga) which is a rare element, the production cost is relatively high. Therefore, an oxide semiconductor containing no Ga is required.

さらに、薄膜トランジスタに用いられるアモルファス酸化物半導体薄膜をディスプレイに用いるためには、薄膜トランジスタに対して光の照射を行っても継時的な閾値電圧のシフトが少ない、いわゆる光ストレス耐性が高いことが望まれている。 Further, in order to use the amorphous oxide semiconductor thin film used for the thin film transistor for the display, it is desired that the thin film transistor is highly resistant to light stress, that is, the threshold voltage shift is small over time even if the thin film transistor is irradiated with light. It is rare.

特開2010−219538号公報Japanese Unexamined Patent Publication No. 2010-219538 特開2010−118407号公報Japanese Unexamined Patent Publication No. 2010-118407 特開2013−249537号公報Japanese Unexamined Patent Publication No. 2013-249537

本発明は、上述のような事情に基づいてなされたものであり、製造コストが比較的低く、薄膜トランジスタを形成した際のキャリア移動度及び光ストレス耐性が高い酸化物半導体薄膜、この酸化物半導体薄膜を用いた薄膜トランジスタ、及びこの酸化物半導体薄膜を形成するためのスパッタリングターゲットの提供を目的とする。 The present invention has been made based on the above circumstances, and is an oxide semiconductor thin film having a relatively low manufacturing cost and high carrier mobility and photostress resistance when forming a thin film transistor, this oxide semiconductor thin film. It is an object of the present invention to provide a thin film transistor using a thin film transistor and a sputtering target for forming the oxide semiconductor thin film.

本発明者らは、酸化物半導体薄膜に鉄(Fe)を所定量含めることで、Gaを含まなくとも高いキャリア移動度と、光ストレス耐性とを有する酸化物半導体薄膜が得られることを見出し、本発明を完成させた。 The present inventors have found that by including a predetermined amount of iron (Fe) in the oxide semiconductor thin film, an oxide semiconductor thin film having high carrier mobility and photostress resistance can be obtained even if Ga is not contained. The present invention has been completed.

すなわち、本発明は、金属元素を含む酸化物半導体薄膜であって、上記金属元素がIn、Zn、Fe及び不可避的不純物からなり、In、Zn及びFeの合計原子数に対し、Inの原子数が58atm%以上80atm%以下、Znの原子数が19atm%以上41atm%以下、Feの原子数が0.6atm%以上3atm%以下である。 That is, the present invention is an oxide semiconductor thin film containing a metal element, wherein the metal element is composed of In, Zn, Fe and unavoidable impurities, and the number of atoms of In is relative to the total number of atoms of In, Zn and Fe. Is 58 atm% or more and 80 atm% or less, the number of Zn atoms is 19 atm% or more and 41 atm% or less, and the number of Fe atoms is 0.6 atm% or more and 3 atm% or less.

当該酸化物半導体薄膜は、In及びZnの原子数を上記範囲内とし、Feの原子数を上記下限以上とするので、高い光ストレス耐性を有する。また、当該酸化物半導体薄膜は、Feの原子数を上記上限以下とするので、当該酸化物半導体薄膜を用いて薄膜トランジスタを形成した際のキャリア移動度を高められる。さらに、当該酸化物半導体薄膜は、Gaを含む必要がないので、製造コストを低減できる。 The oxide semiconductor thin film has high photostress resistance because the number of atoms of In and Zn is within the above range and the number of atoms of Fe is at least the above lower limit. Further, since the number of atoms of Fe in the oxide semiconductor thin film is not more than the above upper limit, the carrier mobility when the thin film transistor is formed by using the oxide semiconductor thin film can be increased. Further, since the oxide semiconductor thin film does not need to contain Ga, the manufacturing cost can be reduced.

当該酸化物半導体薄膜は、表示装置に好適に用いられる。 The oxide semiconductor thin film is suitably used for a display device.

本発明は、当該酸化物半導体薄膜を有する薄膜トランジスタを含む。当該薄膜トランジスタは、当該酸化物半導体薄膜を有するので、製造コストが比較的低く、キャリア移動度及び光ストレス耐性が高い。 The present invention includes a thin film transistor having the oxide semiconductor thin film. Since the thin film transistor has the oxide semiconductor thin film, the manufacturing cost is relatively low, and the carrier mobility and photostress resistance are high.

当該薄膜トランジスタの光照射による閾値電圧シフトとしては、5V以下が好ましい。上記閾値電圧シフトを上記下限以下とすることで、薄膜トランジスタの性能安定性を高めることができる。 The threshold voltage shift due to light irradiation of the thin film transistor is preferably 5 V or less. By setting the threshold voltage shift to the lower limit or less, the performance stability of the thin film transistor can be improved.

当該薄膜トランジスタのキャリア移動度としては、32cm/Vs以上が好ましい。上記キャリア移動度を上記下限以上とすることで、高速性が要求される例えば次世代の大型ディスプレイに好適に用いることができる。 The carrier mobility of the thin film transistor is preferably 32 cm 2 / Vs or more. By setting the carrier mobility to the above lower limit or higher, it can be suitably used for, for example, a next-generation large-sized display that requires high speed.

また、別の本発明は、金属元素を含む酸化物半導体薄膜の形成に用いられるスパッタリングターゲットであって、上記金属元素がIn、Zn、Fe及び不可避的不純物からなり、In、Zn及びFeの合計原子数に対し、Inの原子数が58atm%以上80atm%以下、Znの原子数が19atm%以上41atm%以下、Feの原子数が0.6atm%以上3atm%以下である。 Another invention is a sputtering target used for forming an oxide semiconductor thin film containing a metal element, wherein the metal element is composed of In, Zn, Fe and unavoidable impurities, and is the sum of In, Zn and Fe. The number of In atoms is 58 atm% or more and 80 atm% or less, the number of Zn atoms is 19 atm% or more and 41 atm% or less, and the number of Fe atoms is 0.6 atm% or more and 3 atm% or less with respect to the number of atoms.

当該スパッタリングターゲットは原子数が上記範囲内のIn、Zn及びFeを含むので、当該スパッタリングターゲットを用いて酸化物半導体薄膜を成膜することで、製造コストが比較的低く、キャリア移動度及び光ストレス耐性が高い薄膜トランジスタを製造することができる。 Since the sputtering target contains In, Zn and Fe having atoms within the above ranges, the production cost is relatively low, and the carrier mobility and photostress are relatively low by forming an oxide semiconductor thin film using the sputtering target. A thin film transistor having high durability can be manufactured.

ここで、「キャリア移動度」とは、薄膜トランジスタの飽和領域での電界効果移動度を表し、「電界効果移動度」とは、ゲート電圧Vg[V]、閾値電圧Vth[V]、ドレイン電流Id[A]、チャネル長L[m]、チャネル幅W[m]、ゲート絶縁膜の容量Cox[F]とするとき、薄膜トランジスタの電流−電圧特性の飽和領域(Vg>Vd−Vth)において、以下の式(1)に示すμFE[m/Vs]により求められる値を指す。

Figure 0006756875
Here, the “carrier mobility” represents the electric field effect mobility in the saturation region of the thin film transistor, and the “field effect mobility” means the gate voltage Vg [V], the threshold voltage Vth [V], and the drain current Id. When [A], channel length L [m], channel width W [m], and gate insulating film capacitance C ox [F], in the saturation region (Vg> Vd-Vth) of the current-voltage characteristics of the thin film transistor, It refers to the value obtained by μ FE [m 2 / Vs] shown in the following equation (1).
Figure 0006756875

なお、薄膜トランジスタの「閾値電圧」とは、トランジスタのドレイン電流が10−9Aとなるゲート電圧を指す。 The “threshold voltage” of the thin film transistor refers to the gate voltage at which the drain current of the transistor is 10-9 A.

また、「光照射による閾値電圧シフト」とは、基板温度60℃で、薄膜トランジスタのソース−ドレイン間に10V、ゲート−ソース間に−10Vの電圧条件で、薄膜トランジスタに白色LEDを2時間照射した際の照射前後の閾値電圧の差の絶対値を指す。 The "threshold voltage shift by light irradiation" is when the thin film transistor is irradiated with a white LED for 2 hours under the voltage conditions of 10 V between the source and drain of the thin film transistor and -10 V between the gate and source at a substrate temperature of 60 ° C. Refers to the absolute value of the difference in threshold voltage before and after irradiation.

以上説明したように、当該酸化物半導体薄膜を用いた薄膜トランジスタは、製造コストが比較的低く、キャリア移動度及び光ストレス耐性が高い。また、当該スパッタリングターゲットを用いることで、製造コストが比較的低く、キャリア移動度及び光ストレス耐性が高い酸化物半導体薄膜を形成できる。 As described above, the thin film transistor using the oxide semiconductor thin film has a relatively low manufacturing cost, high carrier mobility and high photostress resistance. Further, by using the sputtering target, it is possible to form an oxide semiconductor thin film having a relatively low manufacturing cost and high carrier mobility and photostress resistance.

基板表面に形成された本発明の一実施形態の薄膜トランジスタを示す模式的断面図である。It is a schematic cross-sectional view which shows the thin film transistor of one Embodiment of this invention formed on the substrate surface.

以下、本発明の実施の形態を適宜図面を参照しつつ詳説する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings as appropriate.

[薄膜トランジスタ]
図1に示す当該薄膜トランジスタは、例えば次世代の大型ディスプレイや可撓性ディスプレイ等の表示装置の製造に用いることができる。当該薄膜トランジスタは、基板Xの表面に形成されたボトムゲート型のトランジスタである。当該薄膜トランジスタは、ゲート電極1、ゲート絶縁膜2、酸化物半導体薄膜3、ESL(Etch Stop Layer)保護膜4、ソース及びドレイン電極5、パッシベーション絶縁膜6、並びに導電膜7を有する。
[Thin film transistor]
The thin film transistor shown in FIG. 1 can be used for manufacturing display devices such as next-generation large-scale displays and flexible displays. The thin film transistor is a bottom gate type transistor formed on the surface of the substrate X. The thin film transistor has a gate electrode 1, a gate insulating film 2, an oxide semiconductor thin film 3, an ESL (Etch Stop Layer) protective film 4, a source and drain electrodes 5, a passive insulating film 6, and a conductive film 7.

(基板)
基板Xとしては、特に限定されないが、例えば表示装置に用いられる基板を挙げることができる。このような基板Xとしては、ガラス基板やシリコーン樹脂基板等の透明基板を挙げることができる。上記ガラス基板に用いられるガラスとしては、特に限定されず、例えば無アルカリガラス、高歪点ガラス、ソーダライムガラス等を挙げることができる。また、基板Xとしてステンレス薄膜等の金属基板、ポリエチレンテレフタレート(PET)フィルム等の樹脂基板を用いることもできる。
(substrate)
The substrate X is not particularly limited, and examples thereof include a substrate used for a display device. Examples of such a substrate X include a transparent substrate such as a glass substrate or a silicone resin substrate. The glass used for the glass substrate is not particularly limited, and examples thereof include non-alkali glass, high strain point glass, and soda lime glass. Further, as the substrate X, a metal substrate such as a stainless thin film or a resin substrate such as a polyethylene terephthalate (PET) film can also be used.

基板Xの平均厚さは、加工性の観点から0.3mm以上1.0mm以下が好ましい。また、基板Xの大きさ及び形状は、使用される表示装置等の大きさや形状に応じて適宜決定される。 The average thickness of the substrate X is preferably 0.3 mm or more and 1.0 mm or less from the viewpoint of workability. Further, the size and shape of the substrate X are appropriately determined according to the size and shape of the display device or the like used.

(ゲート電極)
ゲート電極1は、基板Xの表面に形成され、導電性を有する。ゲート電極1を構成する薄膜としては、特に限定されないが、Al合金やAl合金の表面にMo、Cu、Tiなどの薄膜や合金膜を積層したものを用いることができる。
(Gate electrode)
The gate electrode 1 is formed on the surface of the substrate X and has conductivity. The thin film constituting the gate electrode 1 is not particularly limited, but a thin film such as Mo, Cu, Ti, or an alloy film laminated on the surface of an Al alloy or an Al alloy can be used.

ゲート電極1の形状としては、特に限定されないが、チャネル長及びチャネル幅の制御性の観点から、当該薄膜トランジスタのチャネル長方向及びチャネル幅方向を縦横とする平面視方形状が好ましい。ゲート電極1の大きさとしては、当該薄膜トランジスタのチャネル長及びチャネル幅を確保できる大きさであればよい。ここで、薄膜トランジスタのチャネル長方向とは、当該薄膜トランジスタのソース電極5a及びドレイン電極5bの対向方向である。また、当該薄膜トランジスタのチャネル幅方向とは、当該薄膜トランジスタのチャネル長方向に直交し、かつ基板Xの表面に平行な方向である。 The shape of the gate electrode 1 is not particularly limited, but from the viewpoint of controllability of the channel length and the channel width, a plan-viewing shape in which the channel length direction and the channel width direction of the thin film transistor are vertical and horizontal is preferable. The size of the gate electrode 1 may be a size that can secure the channel length and channel width of the thin film transistor. Here, the channel length direction of the thin film transistor is the opposite direction of the source electrode 5a and the drain electrode 5b of the thin film transistor. The channel width direction of the thin film transistor is a direction orthogonal to the channel length direction of the thin film transistor and parallel to the surface of the substrate X.

ゲート電極1の平均厚さの下限としては、50nmが好ましく、170nmがより好ましい。一方、ゲート電極1の平均厚さの上限としては、500nmが好ましく、400nmがより好ましい。ゲート電極1の平均厚さが上記下限未満であると、ゲート電極1の抵抗が大きいため、ゲート電極1での電力消費が増大するおそれや断線が発生し易くなるおそれがある。逆に、ゲート電極1の平均厚さが上記上限を超えると、ゲート電極1の表面側に積層されるゲート絶縁膜2等の平坦化が困難となり、当該薄膜トランジスタの特性が悪化するおそれがある。ここで、「平均厚さ」とは、任意の10点の厚さを測定し、それらから算出される平均値を指す。 The lower limit of the average thickness of the gate electrode 1 is preferably 50 nm, more preferably 170 nm. On the other hand, the upper limit of the average thickness of the gate electrode 1 is preferably 500 nm, more preferably 400 nm. If the average thickness of the gate electrode 1 is less than the above lower limit, the resistance of the gate electrode 1 is large, so that the power consumption of the gate electrode 1 may increase or disconnection may easily occur. On the contrary, if the average thickness of the gate electrode 1 exceeds the above upper limit, it becomes difficult to flatten the gate insulating film 2 and the like laminated on the surface side of the gate electrode 1, and the characteristics of the thin film transistor may deteriorate. Here, the "average thickness" refers to an average value calculated from measuring the thickness of 10 arbitrary points.

なお、ゲート絶縁膜2のカバレッジをよくするため、ゲート電極1の厚さ方向の断面は、基板Xに向かって拡張するテーパー状とするとよい。ゲート電極1をテーパー状とする場合のテーパー角度としては、30°以上40°以下が好ましい。 In order to improve the coverage of the gate insulating film 2, the cross section of the gate electrode 1 in the thickness direction may be tapered so as to expand toward the substrate X. When the gate electrode 1 is tapered, the taper angle is preferably 30 ° or more and 40 ° or less.

(ゲート絶縁膜)
ゲート絶縁膜2は、ゲート電極1を覆うように基板Xの表面側に積層される。ゲート絶縁膜2を構成する薄膜としては、特に限定されないが、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、AlやY等の金属酸化物膜などが挙げられる。また、ゲート絶縁膜2は、これら薄膜の単層構造であってもよく、2種以上の薄膜を積層した多層構造であってもよい。
(Gate insulating film)
The gate insulating film 2 is laminated on the surface side of the substrate X so as to cover the gate electrode 1. The thin film constituting the gate insulating film 2 is not particularly limited, and examples thereof include a silicon oxide film, a silicon nitride film, a silicon oxynitride film, and a metal oxide film such as Al 2 O 3 and Y 2 O 3 . Further, the gate insulating film 2 may have a single-layer structure of these thin films, or may have a multilayer structure in which two or more kinds of thin films are laminated.

ゲート絶縁膜2の形状はゲート電極1が被覆される限り限定されず、例えばゲート絶縁膜2が基板X全面を覆ってもよい。 The shape of the gate insulating film 2 is not limited as long as the gate electrode 1 is covered, and for example, the gate insulating film 2 may cover the entire surface of the substrate X.

ゲート絶縁膜2の平均厚さの下限としては、50nmが好ましく、100nmがより好ましい。また、ゲート絶縁膜2の平均厚さの上限としては、300nmが好ましく、250nmがより好ましい。ゲート絶縁膜2の平均厚さが上記下限未満であると、ゲート絶縁膜2の耐圧が不足し、ゲート電圧の印加によりゲート絶縁膜2がブレークダウンするおそれがある。逆に、ゲート絶縁膜2の平均厚さが上記上限を超えると、ゲート電極1と当該酸化物半導体薄膜3との間に形成されるキャパシタの容量が不足し、ドレイン電流が不十分となるおそれがある。なお、ゲート絶縁膜2が多層構造である場合、「ゲート絶縁膜の平均厚さ」とは、その合計の平均厚さを指す。 The lower limit of the average thickness of the gate insulating film 2 is preferably 50 nm, more preferably 100 nm. The upper limit of the average thickness of the gate insulating film 2 is preferably 300 nm, more preferably 250 nm. If the average thickness of the gate insulating film 2 is less than the above lower limit, the withstand voltage of the gate insulating film 2 is insufficient, and the gate insulating film 2 may break down due to the application of the gate voltage. On the contrary, if the average thickness of the gate insulating film 2 exceeds the above upper limit, the capacity of the capacitor formed between the gate electrode 1 and the oxide semiconductor thin film 3 may be insufficient, and the drain current may be insufficient. There is. When the gate insulating film 2 has a multilayer structure, the "average thickness of the gate insulating film" refers to the total average thickness.

(酸化物半導体薄膜)
当該酸化物半導体薄膜3は、それ自体が本発明の別の実施形態である。当該酸化物半導体薄膜3は、金属元素を含む。当該酸化物半導体薄膜3では、上記金属元素がIn、Zn、Fe及び不可避的不純物からなる。すなわち、当該酸化物半導体薄膜3は、実質的にIn、Zn、Fe以外の金属元素を含まない。
(Oxide semiconductor thin film)
The oxide semiconductor thin film 3 itself is another embodiment of the present invention. The oxide semiconductor thin film 3 contains a metal element. In the oxide semiconductor thin film 3, the metal element is composed of In, Zn, Fe and unavoidable impurities. That is, the oxide semiconductor thin film 3 does not substantially contain metal elements other than In, Zn, and Fe.

In、Zn及びFeの合計原子数に対するInの原子数の下限としては、58atm%であり、60atm%がより好ましく、65atm%がさらに好ましい。一方、上記Inの原子数の上限としては、80atm%であり、75atm%がより好ましく、69atm%がさらに好ましい。上記Inの原子数が上記下限未満であると、当該薄膜トランジスタのキャリア移動度が低下するおそれがある。逆に、上記Inの原子数が上記上限を超えると、当該酸化物半導体薄膜3のリーク電流が増大したり、閾値電圧が負側へシフトしたりするため、当該酸化物半導体薄膜3が導体化するおそれがある。 The lower limit of the number of atoms of In with respect to the total number of atoms of In, Zn and Fe is 58 atm%, more preferably 60 atm%, still more preferably 65 atm%. On the other hand, the upper limit of the number of atoms of In is 80 atm%, more preferably 75 atm%, still more preferably 69 atm%. If the number of atoms of In is less than the lower limit, the carrier mobility of the thin film transistor may decrease. On the contrary, when the number of atoms of In exceeds the above upper limit, the leakage current of the oxide semiconductor thin film 3 increases or the threshold voltage shifts to the negative side, so that the oxide semiconductor thin film 3 becomes a conductor. There is a risk of

In、Zn及びFeの合計原子数に対するZnの原子数の下限としては、19atm%であり、24atm%がより好ましく、30atm%がさらに好ましい。一方、上記Znの原子数の上限としては、41atm%であり、39atm%がより好ましく、34atm%がさらに好ましい。上記Znの原子数が上記下限未満であると、他の金属原子数が相対的に多くなるため、導体化するおそれがある。逆に、上記Znの原子数が上記上限を超えると、キャリア濃度が抑制され、当該薄膜トランジスタのキャリア移動度が低下するおそれがある。 The lower limit of the number of atoms of Zn with respect to the total number of atoms of In, Zn and Fe is 19 atm%, more preferably 24 atm%, still more preferably 30 atm%. On the other hand, the upper limit of the number of atoms of Zn is 41 atm%, more preferably 39 atm%, still more preferably 34 atm%. If the number of atoms of Zn is less than the above lower limit, the number of other metal atoms is relatively large, so that there is a risk of conductor formation. On the contrary, when the number of atoms of Zn exceeds the above upper limit, the carrier concentration may be suppressed and the carrier mobility of the thin film transistor may decrease.

In、Zn及びFeの合計原子数に対するFeの原子数の下限としては、0.6atm%であり、0.8atm%がより好ましく、0.9atm%がさらに好ましい。一方、上記Feの原子数の上限としては、3atm%であり、2atm%がより好ましく、1.5atm%がさらに好ましい。上記Feの原子数が上記下限未満であると、光照射による閾値電圧シフトが大きくなるおそれがある。逆に、上記Feの原子数が上記上限を超えると、キャリア濃度が抑制され、当該薄膜トランジスタのキャリア移動度が低下するおそれがある。 The lower limit of the number of atoms of Fe with respect to the total number of atoms of In, Zn and Fe is 0.6 atm%, more preferably 0.8 atm%, still more preferably 0.9 atm%. On the other hand, the upper limit of the number of atoms of Fe is 3 atm%, more preferably 2 atm%, still more preferably 1.5 atm%. If the number of atoms of Fe is less than the lower limit, the threshold voltage shift due to light irradiation may become large. On the contrary, when the number of atoms of Fe exceeds the above upper limit, the carrier concentration may be suppressed and the carrier mobility of the thin film transistor may decrease.

Feの原子数に対するInの原子数の比(In/Fe)の下限としては、25が好ましく、50がより好ましく、55がさらに好ましい。一方、In/Feの上限としては、100が好ましく、80がより好ましく、60がさらに好ましい。In/Feが上記下限未満であると、キャリア移動度が低下する場合がある。逆に、In/Feが上記上限を超えると、当該薄膜トランジスタのS値(Subthreshold Swing値、後述)が大きくなる場合がある。 As the lower limit of the ratio of the number of atoms of In to the number of atoms of Fe (In / Fe), 25 is preferable, 50 is more preferable, and 55 is further preferable. On the other hand, as the upper limit of In / Fe, 100 is preferable, 80 is more preferable, and 60 is further preferable. If In / Fe is less than the above lower limit, the carrier mobility may decrease. On the contrary, when In / Fe exceeds the above upper limit, the S value (Subthreshold Swing value, which will be described later) of the thin film transistor may increase.

当該酸化物半導体薄膜3の平面視形状としては、特に限定されないが、当該薄膜トランジスタのチャネル長及びチャネル幅の制御性の観点から、ゲート電極1と同様の形状が好ましい。当該酸化物半導体薄膜3の平面視の大きさとしては、当該薄膜トランジスタのチャネル長及びチャネル幅を確保できる大きさであればよい。 The plan-view shape of the oxide semiconductor thin film 3 is not particularly limited, but a shape similar to that of the gate electrode 1 is preferable from the viewpoint of controllability of the channel length and channel width of the thin film transistor. The size of the oxide semiconductor thin film 3 in a plan view may be a size that can secure the channel length and channel width of the thin film transistor.

また、当該酸化物半導体薄膜3の平面視の大きさは、当該酸化物半導体薄膜3をゲート電極1の直上に確実に配設させるため、ゲート電極1の平面視の大きさより小さいことが好ましい。当該酸化物半導体薄膜3とゲート電極1とのチャネル方向及びチャネル幅方向の辺の長さの差の下限としては、2nmが好ましく、4nmがより好ましい。一方、上記辺の長さの差の上限としては、10nmが好ましく、8nmがより好ましい。上記辺の長さの差が上記下限未満であると、パターニングのずれ等により当該酸化物半導体薄膜3の一部がゲート電極1の直上から外れ、その結果当該酸化物半導体薄膜3の平坦性が悪化し、当該薄膜トランジスタの特性が悪化するおそれがある。逆に、上記辺の長さの差が上記上限を超えると、当該薄膜トランジスタが不要に大きくなるおそれがある。 Further, the size of the oxide semiconductor thin film 3 in a plan view is preferably smaller than the size of the gate electrode 1 in a plan view in order to ensure that the oxide semiconductor thin film 3 is arranged directly above the gate electrode 1. The lower limit of the difference in side length between the oxide semiconductor thin film 3 and the gate electrode 1 in the channel direction and the channel width direction is preferably 2 nm, more preferably 4 nm. On the other hand, as the upper limit of the difference in the lengths of the sides, 10 nm is preferable, and 8 nm is more preferable. If the difference in the lengths of the sides is less than the above lower limit, a part of the oxide semiconductor thin film 3 is removed from directly above the gate electrode 1 due to patterning deviation or the like, and as a result, the flatness of the oxide semiconductor thin film 3 becomes It may deteriorate and the characteristics of the thin film transistor may deteriorate. On the contrary, if the difference in the lengths of the sides exceeds the upper limit, the thin film transistor may become unnecessarily large.

当該酸化物半導体薄膜3の平均厚さは、スイッチング素子として用いる場合にドレイン電流をオフ状態とできる条件から決めることができる。具体的には、ゲート電圧を印加することで当該酸化物半導体薄膜3の内部が完全に空乏化されるとよい。このためには、絶縁膜の誘電率をεOX、半導体の誘電率をεAOS、半導体のフェルミ準位をφ[eV]、電子電荷をq[C]とするとき、当該酸化物半導体薄膜3の平均厚さtch[m]は、キャリア濃度N[m−3]に対して、以下に示す式(2)の関係を満たすとよい。下記式(2)と後述するキャリア濃度との関係、及び当該酸化物半導体薄膜3を製造する際の膜厚分布の制御精度の観点から、当該酸化物半導体薄膜3の平均厚さは、例えば20nm以上60nm以下とできる。

Figure 0006756875
The average thickness of the oxide semiconductor thin film 3 can be determined from the conditions under which the drain current can be turned off when used as a switching element. Specifically, it is preferable that the inside of the oxide semiconductor thin film 3 is completely depleted by applying a gate voltage. For this purpose, when the dielectric constant of the insulating film is ε OX , the dielectric constant of the semiconductor is ε AOS , the fermi level of the semiconductor is φ f [eV], and the electron charge is q [C], the oxide semiconductor thin film is used. the average of 3 thickness t ch [m] is the carrier concentration N C [m -3], may satisfy the relationship of formula (2) shown below. The average thickness of the oxide semiconductor thin film 3 is, for example, 20 nm from the viewpoint of the relationship between the following formula (2) and the carrier concentration described later and the control accuracy of the film thickness distribution when the oxide semiconductor thin film 3 is manufactured. It can be 60 nm or less.
Figure 0006756875

なお、ソース及びドレイン電極5のカバレッジをよくするため、当該酸化物半導体薄膜3の厚さ方向の断面は、基板Xに向かって拡張するテーパー状とするとよい。当該酸化物半導体薄膜3をテーパー状とする場合のテーパー角度としては、30°以上40°以下が好ましい。 In order to improve the coverage of the source and drain electrodes 5, the cross section of the oxide semiconductor thin film 3 in the thickness direction may be tapered so as to expand toward the substrate X. When the oxide semiconductor thin film 3 is tapered, the taper angle is preferably 30 ° or more and 40 ° or less.

当該酸化物半導体薄膜3のキャリア濃度の下限としては、1×1012cm−3が好ましく、1×1013cm−3がより好ましく、1×1014cm−3がさらに好ましい。一方、当該酸化物半導体薄膜3のキャリア濃度の上限としては、1×1020cm−3が好ましく、1×1019cm−3がより好ましく、1×1018cm−3がさらに好ましい。当該酸化物半導体薄膜3のキャリア濃度が上記下限未満であると、当該薄膜トランジスタのドレイン電流が不足するおそれがある。逆に、当該酸化物半導体薄膜3のキャリア濃度が上記上限を超えると、当該酸化物半導体薄膜3の内部を完全に空乏化することが困難となるため、閾値電圧がマイナス側にシフトしてしまい、スイッチング素子として機能しないおそれがある。 As the lower limit of the carrier concentration of the oxide semiconductor thin film 3, 1 × 10 12 cm -3 is preferable, 1 × 10 13 cm -3 is more preferable, and 1 × 10 14 cm -3 is further preferable. On the other hand, as the upper limit of the carrier concentration of the oxide semiconductor thin film 3, 1 × 10 20 cm -3 is preferable, 1 × 10 19 cm -3 is more preferable, and 1 × 10 18 cm -3 is further preferable. If the carrier concentration of the oxide semiconductor thin film 3 is less than the above lower limit, the drain current of the thin film transistor may be insufficient. On the contrary, when the carrier concentration of the oxide semiconductor thin film 3 exceeds the above upper limit, it becomes difficult to completely deplete the inside of the oxide semiconductor thin film 3, so that the threshold voltage shifts to the minus side. , May not function as a switching element.

当該酸化物半導体薄膜3のホール移動度の下限としては、32cm/Vsが好ましく、35cm/Vsがより好ましく、38cm/Vsがより好ましい。当該酸化物半導体薄膜3のホール移動度が上記下限未満であると、当該薄膜トランジスタのスイッチング特性が低下するおそれがある。一方、当該酸化物半導体薄膜3のホール移動度の上限は、特に限定されないが、通常当該酸化物半導体薄膜3のホール移動度は100cm/Vs以下である。「ホール移動度」とは、ホール効果測定により得られるキャリア移動度を指す。 As the lower limit of the hole mobility of the oxide semiconductor thin film 3, 32 cm 2 / Vs is preferable, 35 cm 2 / Vs is more preferable, and 38 cm 2 / Vs is more preferable. If the hole mobility of the oxide semiconductor thin film 3 is less than the above lower limit, the switching characteristics of the thin film transistor may deteriorate. On the other hand, the upper limit of the hole mobility of the oxide semiconductor thin film 3 is not particularly limited, but the hole mobility of the oxide semiconductor thin film 3 is usually 100 cm 2 / Vs or less. "Hall mobility" refers to carrier mobility obtained by measuring the Hall effect.

(ESL保護膜)
ESL保護膜4は、ソース及びドレイン電極5をエッチングにより形成する際に当該酸化物半導体薄膜3が損傷を受けて当該薄膜トランジスタの特性が低下することを抑止する保護膜である。ESL保護膜4を構成する薄膜としては、特に限定されないが、シリコン酸化膜が好適に用いられる。
(ESL protective film)
The ESL protective film 4 is a protective film that prevents the oxide semiconductor thin film 3 from being damaged and the characteristics of the thin film transistor from being deteriorated when the source and drain electrodes 5 are formed by etching. The thin film constituting the ESL protective film 4 is not particularly limited, but a silicon oxide film is preferably used.

ESL保護膜4の平均厚さの下限としては、50nmが好ましく、80nmがより好ましい。一方、ESL保護膜4の平均厚さの上限としては、250nmが好ましく、200nmがより好ましい。ESL保護膜4の平均厚さが上記下限未満であると、ESL保護膜4の当該酸化物半導体薄膜3の保護効果が不足するおそれがある。逆に、ESL保護膜4の平均厚さが上記上限を超えると、パッシベーション絶縁膜6の平坦化が困難となるおそれや、ソース及びドレイン電極5からの配線が断線し易くなるおそれがある。 The lower limit of the average thickness of the ESL protective film 4 is preferably 50 nm, more preferably 80 nm. On the other hand, the upper limit of the average thickness of the ESL protective film 4 is preferably 250 nm, more preferably 200 nm. If the average thickness of the ESL protective film 4 is less than the above lower limit, the protective effect of the oxide semiconductor thin film 3 of the ESL protective film 4 may be insufficient. On the contrary, if the average thickness of the ESL protective film 4 exceeds the above upper limit, the passivation insulating film 6 may be difficult to flatten, or the wiring from the source and drain electrodes 5 may be easily broken.

(ソース及びドレイン電極)
ソース及びドレイン電極5は、ゲート絶縁膜2及びESL保護膜4の一部を覆うと共に、当該薄膜トランジスタのチャネルの両端で当該酸化物半導体薄膜3と電気的に接続する。このソース電極5a及びドレイン電極5bの間には、ゲート電極1及びソース電極5a間の電圧並びにソース電極5a及びドレイン電極5b間の電圧に応じて、当該薄膜トランジスタのドレイン電流が流れる。
(Source and drain electrodes)
The source and drain electrodes 5 cover a part of the gate insulating film 2 and the ESL protective film 4, and are electrically connected to the oxide semiconductor thin film 3 at both ends of the channel of the thin film transistor. A drain current of the thin film transistor flows between the source electrode 5a and the drain electrode 5b according to the voltage between the gate electrode 1 and the source electrode 5a and the voltage between the source electrode 5a and the drain electrode 5b.

ソース及びドレイン電極5を構成する薄膜としては、導電性を有する限り特に限定されず、例えばゲート電極1と同様の薄膜を用いることができる。 The thin film constituting the source and drain electrodes 5 is not particularly limited as long as it has conductivity, and for example, a thin film similar to the gate electrode 1 can be used.

ソース及びドレイン電極5の平均厚さの下限としては、100nmが好ましく、150nmがより好ましい。一方、ソース及びドレイン電極5の平均厚さの上限としては、400nmが好ましく、300nmがより好ましい。ソース及びドレイン電極5の平均厚さが上記下限未満であると、ソース及びドレイン電極5の抵抗が大きいため、ソース及びドレイン電極5での電力消費が増大するおそれや断線が発生し易くなるおそれがある。逆に、ソース及びドレイン電極5の平均厚さが上記上限を超えると、パッシベーション絶縁膜6の平坦化が困難となり、導電膜7による配線が困難となるおそれがある。 The lower limit of the average thickness of the source and drain electrodes 5 is preferably 100 nm, more preferably 150 nm. On the other hand, the upper limit of the average thickness of the source and drain electrodes 5 is preferably 400 nm, more preferably 300 nm. If the average thickness of the source and drain electrodes 5 is less than the above lower limit, the resistance of the source and drain electrodes 5 is large, so that the power consumption of the source and drain electrodes 5 may increase or disconnection may easily occur. is there. On the contrary, if the average thickness of the source and drain electrodes 5 exceeds the above upper limit, it may be difficult to flatten the passivation insulating film 6, and wiring by the conductive film 7 may be difficult.

ソース電極5a及びドレイン電極5bの対向距離、すなわち当該薄膜トランジスタのチャネル長の下限としては、5μmが好ましく、10μmがより好ましい。一方、当該薄膜トランジスタのチャネル長の上限としては、50μmが好ましく、30μmがより好ましい。当該薄膜トランジスタのチャネル長が上記下限未満であると、精度の高い加工が必要となり、製造歩留まりが低下するおそれがある。逆に、当該薄膜トランジスタのチャネル長が上記上限を超えると、当該薄膜トランジスタのスイッチング時間が長くなるおそれがある。 The facing distance between the source electrode 5a and the drain electrode 5b, that is, the lower limit of the channel length of the thin film transistor is preferably 5 μm, more preferably 10 μm. On the other hand, the upper limit of the channel length of the thin film transistor is preferably 50 μm, more preferably 30 μm. If the channel length of the thin film transistor is less than the above lower limit, high-precision machining is required, and the manufacturing yield may decrease. On the contrary, if the channel length of the thin film transistor exceeds the above upper limit, the switching time of the thin film transistor may become long.

ソース電極5a及びドレイン電極5bのチャネル幅方向の長さ、すなわち当該薄膜トランジスタのチャネル幅の下限としては、100μmが好ましく、150μmがより好ましい。一方、当該薄膜トランジスタのチャネル幅の上限としては、300μmが好ましく、250μmがより好ましい。当該薄膜トランジスタのチャネル幅が上記下限未満であると、ドレイン電流が不足するおそれがある。逆に、当該薄膜トランジスタのチャネル幅が上記上限を超えると、ドレイン電流が過剰となり、当該薄膜トランジスタの消費電力が不要に増大するおそれがある。 The length of the source electrode 5a and the drain electrode 5b in the channel width direction, that is, the lower limit of the channel width of the thin film transistor is preferably 100 μm, more preferably 150 μm. On the other hand, the upper limit of the channel width of the thin film transistor is preferably 300 μm, more preferably 250 μm. If the channel width of the thin film transistor is less than the above lower limit, the drain current may be insufficient. On the contrary, if the channel width of the thin film transistor exceeds the above upper limit, the drain current may become excessive and the power consumption of the thin film transistor may be unnecessarily increased.

(パッシベーション絶縁膜)
パッシベーション絶縁膜6は、ゲート電極1、ゲート絶縁膜2、当該酸化物半導体薄膜3、ESL保護膜4、ソース電極5a及びドレイン電極5bを覆い、当該薄膜トランジスタの特性が劣化することを防ぐ。パッシベーション絶縁膜6を構成する薄膜としては、特に限定されないが、水素の含有量により比較的シート抵抗の制御が容易であるシリコン窒化膜が好適に用いられる。また、シート抵抗の制御性をさらに高めるためにパッシベーション絶縁膜6は、例えばシリコン酸化膜とシリコン窒化膜との2層構造としてもよい。
(Passivation insulating film)
The passivation insulating film 6 covers the gate electrode 1, the gate insulating film 2, the oxide semiconductor thin film 3, the ESL protective film 4, the source electrode 5a and the drain electrode 5b, and prevents the characteristics of the thin film transistor from deteriorating. The thin film constituting the passivation insulating film 6 is not particularly limited, but a silicon nitride film in which the sheet resistance is relatively easy to control depending on the hydrogen content is preferably used. Further, in order to further enhance the controllability of the sheet resistance, the passivation insulating film 6 may have, for example, a two-layer structure of a silicon oxide film and a silicon nitride film.

パッシベーション絶縁膜6の平均厚さの下限としては、100nmが好ましく、250nmがより好ましい。一方、パッシベーション絶縁膜6の平均厚さの上限としては、500nmが好ましく、300nmがより好ましい。パッシベーション絶縁膜6の平均厚さが上記下限未満であると、当該薄膜トランジスタの特性の劣化防止効果が不足するおそれがある。逆に、パッシベーション絶縁膜6の平均厚さが上記上限を超えると、パッシベーション絶縁膜6が不要に厚くなり、当該薄膜トランジスタの製造コストの上昇や生産効率の低下が発生するおそれがある。なお、パッシベーション絶縁膜6が多層構造である場合、「パッシベーション絶縁膜の平均厚さ」とは、その合計の平均厚さを指す。 The lower limit of the average thickness of the passivation insulating film 6 is preferably 100 nm, more preferably 250 nm. On the other hand, the upper limit of the average thickness of the passivation insulating film 6 is preferably 500 nm, more preferably 300 nm. If the average thickness of the passivation insulating film 6 is less than the above lower limit, the effect of preventing deterioration of the characteristics of the thin film transistor may be insufficient. On the contrary, when the average thickness of the passivation insulating film 6 exceeds the above upper limit, the passivation insulating film 6 becomes unnecessarily thick, which may increase the manufacturing cost of the thin film transistor and reduce the production efficiency. When the passivation insulating film 6 has a multilayer structure, the "average thickness of the passivation insulating film" refers to the total average thickness.

また、パッシベーション絶縁膜6には、ドレイン電極5bと電気的に接続できるようにコンタクトホール8が開けられている。コンタクトホール8の平面視形状及び大きさはドレイン電極5bとの電気的な接続が確保される限り特に限定されないが、例えば平面視で1辺10μm以上30μm以下の方形状とすることができる。 Further, the passivation insulating film 6 is provided with a contact hole 8 so as to be electrically connected to the drain electrode 5b. The shape and size of the contact hole 8 in a plan view are not particularly limited as long as an electrical connection with the drain electrode 5b is secured, but for example, a square shape having a side of 10 μm or more and 30 μm or less in a plan view can be used.

(導電膜)
導電膜7は、パッシベーション絶縁膜6に開けられたコンタクトホール8を介してドレイン電極5bに接続される。この導電膜7により当該薄膜トランジスタからドレイン電流を取得する配線が構成される。
(Conducting film)
The conductive film 7 is connected to the drain electrode 5b via a contact hole 8 formed in the passivation insulating film 6. The conductive film 7 constitutes a wiring for acquiring a drain current from the thin film transistor.

導電膜7としては、特に限定されず、ゲート電極1と同様の薄膜を用いることができる。中でもディスプレイへの応用に好適な透明導電膜が好ましい。このような透明導電膜としてはITO膜、ZnO膜等を挙げることができる。 The conductive film 7 is not particularly limited, and a thin film similar to that of the gate electrode 1 can be used. Of these, a transparent conductive film suitable for application to a display is preferable. Examples of such a transparent conductive film include an ITO film and a ZnO film.

導電膜7がドレイン電極5bと接続する位置としては、ドレイン電極5bがゲート絶縁膜2と接する位置であって、ゲート電極1の直上ではない位置が好ましい。導電膜7をこのような位置でドレイン電極5bと接続することで、導電膜7とドレイン電極5bとの接続部分の平坦性が高まるため、接触抵抗の増大を抑止できる。 The position where the conductive film 7 is connected to the drain electrode 5b is preferably a position where the drain electrode 5b is in contact with the gate insulating film 2 and not directly above the gate electrode 1. By connecting the conductive film 7 to the drain electrode 5b at such a position, the flatness of the connecting portion between the conductive film 7 and the drain electrode 5b is improved, so that an increase in contact resistance can be suppressed.

導電膜7の平均配線幅の下限としては、5μmが好ましく、10μmがより好ましい。一方、導電膜7の平均配線幅の上限としては、50μmが好ましく、30μmがより好ましい。導電膜7の平均配線幅が上記下限未満であると、導電膜7による配線が高抵抗となり、導電膜7による配線での消費電力や電圧降下が増大するおそれがある。逆に、導電膜7の平均配線幅が上記上限を超えると、当該薄膜トランジスタの集積度が低下するおそれがある。ここで、「導電膜の平均配線幅」とは、導電膜7のうちパッシベーション絶縁膜6の表面に配設され、当該薄膜トランジスタからドレイン電流を取得する配線部分の平均幅を意味する。 The lower limit of the average wiring width of the conductive film 7 is preferably 5 μm, more preferably 10 μm. On the other hand, the upper limit of the average wiring width of the conductive film 7 is preferably 50 μm, more preferably 30 μm. If the average wiring width of the conductive film 7 is less than the above lower limit, the wiring by the conductive film 7 becomes high resistance, and the power consumption and the voltage drop in the wiring by the conductive film 7 may increase. On the contrary, if the average wiring width of the conductive film 7 exceeds the above upper limit, the degree of integration of the thin film transistor may decrease. Here, the "average wiring width of the conductive film" means the average width of the wiring portion of the conductive film 7 that is arranged on the surface of the passive insulating film 6 and acquires the drain current from the thin film transistor.

導電膜7の平均厚さの下限としては、50nmが好ましく、80nmがより好ましい。一方、導電膜7の平均厚さの上限としては、200nmが好ましく、150nmがより好ましい。導電膜7の平均厚さが上記下限未満であると、導電膜7による配線が高抵抗となり、導電膜7による配線での消費電力や電圧降下が増大するおそれがある。逆に、導電膜7の平均厚さが上記上限を超えると、導電膜7による配線の平均配線幅に対して導電膜7の平均厚さが大きくなり過ぎるため、配線が傾き易く、配線自身の断線や隣接する配線との短絡が発生し易くなるおそれがある。ここで、「導電膜の平均厚さ」とは、導電膜7のうちパッシベーション絶縁膜6の表面に配設され、当該薄膜トランジスタからドレイン電流を取得する配線部分の平均厚さを意味する。 The lower limit of the average thickness of the conductive film 7 is preferably 50 nm, more preferably 80 nm. On the other hand, the upper limit of the average thickness of the conductive film 7 is preferably 200 nm, more preferably 150 nm. If the average thickness of the conductive film 7 is less than the above lower limit, the wiring by the conductive film 7 becomes high resistance, and the power consumption and the voltage drop in the wiring by the conductive film 7 may increase. On the contrary, when the average thickness of the conductive film 7 exceeds the above upper limit, the average thickness of the conductive film 7 becomes too large with respect to the average wiring width of the wiring by the conductive film 7, so that the wiring tends to tilt and the wiring itself. There is a risk of disconnection or short circuit with adjacent wiring. Here, the "average thickness of the conductive film" means the average thickness of the wiring portion of the conductive film 7 which is arranged on the surface of the passive insulating film 6 and acquires the drain current from the thin film transistor.

(薄膜トランジスタの特性)
当該薄膜トランジスタのキャリア移動度(電子移動度)の下限としては、32cm/Vsが好ましく、35cm/Vsがより好ましく、38cm/Vsがさらに好ましい。当該薄膜トランジスタのキャリア移動度が上記下限未満であると、当該薄膜トランジスタのスイッチング特性が低下するおそれがある。一方、当該薄膜トランジスタのキャリア移動度の上限としては、特に限定されないが、通常当該薄膜トランジスタのキャリア移動度は100cm/Vs以下である。
(Characteristics of thin film transistor)
The lower limit of the carrier mobility of the thin film transistor (electron mobility) is preferably 32cm 2 / Vs, more preferably 35 cm 2 / Vs, more preferably 38cm 2 / Vs. If the carrier mobility of the thin film transistor is less than the above lower limit, the switching characteristics of the thin film transistor may deteriorate. On the other hand, the upper limit of the carrier mobility of the thin film transistor is not particularly limited, but usually the carrier mobility of the thin film transistor is 100 cm 2 / Vs or less.

当該薄膜トランジスタの閾値電圧の下限としては、−1Vが好ましく、0Vがより好ましい。一方、当該薄膜トランジスタの閾値電圧の上限としては、3Vが好ましく、2Vがより好ましい。当該薄膜トランジスタの閾値電圧が上記下限未満であると、ゲート電極1に電圧を印加しないスイッチング素子としてのオフ状態におけるリーク電流が大きくなり、当該薄膜トランジスタの待機電力が大きくなり過ぎるおそれがある。逆に、当該薄膜トランジスタの閾値電圧が上記上限を超えると、ゲート電極1に電圧を印加したスイッチング素子としてのオン状態におけるドレイン電流が不足するおそれがある。 As the lower limit of the threshold voltage of the thin film transistor, -1V is preferable, and 0V is more preferable. On the other hand, as the upper limit of the threshold voltage of the thin film transistor, 3V is preferable, and 2V is more preferable. If the threshold voltage of the thin film transistor is less than the above lower limit, the leakage current in the off state as a switching element in which no voltage is applied to the gate electrode 1 becomes large, and the standby power of the thin film transistor may become too large. On the contrary, when the threshold voltage of the thin film transistor exceeds the above upper limit, the drain current in the ON state as the switching element in which the voltage is applied to the gate electrode 1 may be insufficient.

当該薄膜トランジスタの光照射による閾値電圧シフトの上限としては、5Vが好ましく、3Vがより好ましく、2Vがさらに好ましい。上記閾値電圧シフトが上記上限を超えると、当該薄膜トランジスタを表示装置に用いた場合、当該薄膜トランジスタの性能が安定せず、必要なスイッチング特性が得られないおそれがある。上記閾値電圧シフトの下限としては、0V、すなわち上記閾値電圧シフトが発生しないことが好ましい。 As the upper limit of the threshold voltage shift due to the light irradiation of the thin film transistor, 5V is preferable, 3V is more preferable, and 2V is further preferable. If the threshold voltage shift exceeds the upper limit, the performance of the thin film transistor may not be stable and the required switching characteristics may not be obtained when the thin film transistor is used in the display device. As the lower limit of the threshold voltage shift, it is preferable that 0 V, that is, the threshold voltage shift does not occur.

当該薄膜トランジスタのS値(Subthreshold Swing値)の上限としては、0.7Vが好ましく、0.5Vがより好ましい。当該薄膜トランジスタのS値が上記上限を超える場合、当該薄膜トランジスタのスイッチングに時間を要するおそれがある。一方、当該薄膜トランジスタのS値の下限としては、特に限定されないが、通常当該薄膜トランジスタのS値は0.2V以上である。ここで、薄膜トランジスタの「S値」とは、ドレイン電流を1桁上昇させるのに必要なゲート電圧の変化量の最小値を指す。 The upper limit of the S value (Subthreshold Swing value) of the thin film transistor is preferably 0.7 V, more preferably 0.5 V. If the S value of the thin film transistor exceeds the above upper limit, it may take time to switch the thin film transistor. On the other hand, the lower limit of the S value of the thin film transistor is not particularly limited, but usually the S value of the thin film transistor is 0.2 V or more. Here, the "S value" of the thin film transistor refers to the minimum value of the amount of change in the gate voltage required to increase the drain current by an order of magnitude.

[薄膜トランジスタの製造方法]
当該薄膜トランジスタは、例えばゲート電極成膜工程、ゲート絶縁膜成膜工程、酸化物半導体薄膜成膜工程、ESL保護膜成膜工程、ソース及びドレイン電極成膜工程、パッシベーション絶縁膜成膜工程、導電膜成膜工程及びポストアニール処理工程を備える製造方法により製造することができる。
[Manufacturing method of thin film transistor]
The thin film is, for example, a gate electrode film forming step, a gate insulating film film forming step, an oxide semiconductor thin film film forming process, an ESL protective film forming step, a source and drain electrode forming step, a passion insulating film forming step, and a conductive film. It can be manufactured by a manufacturing method including a film forming step and a post-annealing treatment step.

<ゲート電極成膜工程>
ゲート電極成膜工程では、基板Xの表面にゲート電極1を成膜する。
<Gate electrode film formation process>
In the gate electrode film forming step, the gate electrode 1 is formed on the surface of the substrate X.

具体的には、まず基板Xの表面に公知の方法、例えばスパッタリング法により導電膜を所望の膜厚となるように積層する。スパッタリング法により導電膜を積層する際の条件としては、特に限定されないが、例えば基板温度20℃以上50℃以下、成膜パワー密度3W/cm以上4W/cm以下、圧力0.1Pa以上0.4Pa以下、キャリアガスArの条件とすることができる。 Specifically, first, a conductive film is laminated on the surface of the substrate X by a known method, for example, a sputtering method so as to have a desired film thickness. The conditions for laminating the conductive film by the sputtering method are not particularly limited, but for example, the substrate temperature is 20 ° C. or higher and 50 ° C. or lower, the film forming power density is 3 W / cm 2 or higher and 4 W / cm 2 or lower, and the pressure is 0.1 Pa or higher and 0. The condition of carrier gas Ar can be set to 4. Pa or less.

次に、この導電膜をパターニングすることにより、ゲート電極1を形成する。パターニングの方法としては、特に限定されないが、例えばフォトリソグラフィを行った後に、ウエットエッチングを行う方法を用いることができる。このとき、ゲート絶縁膜2のカバレッジがよくなるように、ゲート電極1の断面を基板Xに向かって拡張するテーパー状にエッチングするとよい。 Next, the gate electrode 1 is formed by patterning this conductive film. The patterning method is not particularly limited, and for example, a method of performing wet etching after performing photolithography can be used. At this time, in order to improve the coverage of the gate insulating film 2, it is preferable to etch the cross section of the gate electrode 1 in a tapered shape extending toward the substrate X.

<ゲート絶縁膜成膜工程>
ゲート絶縁膜成膜工程では、ゲート電極1を覆うように基板Xの表面側にゲート絶縁膜2を成膜する。
<Gate insulating film film formation process>
In the gate insulating film forming step, the gate insulating film 2 is formed on the surface side of the substrate X so as to cover the gate electrode 1.

具体的には、まず基板Xの表面側に公知の方法、例えば各種CVD法により絶縁膜を所望の膜厚となるように積層する。例えばプラズマCVD法によりシリコン酸化膜を積層する場合であれば、基板温度300℃以上400℃以下、成膜パワー密度0.7W/cm以上1.3W/cm以下、圧力100Pa以上300Pa以下の条件とし、原料ガスとしてNOとSiHとの混合ガスを用いて行うことができる。 Specifically, first, an insulating film is laminated on the surface side of the substrate X so as to have a desired film thickness by a known method, for example, various CVD methods. For example, in the case of laminating silicon oxide films by the plasma CVD method, the substrate temperature is 300 ° C. or higher and 400 ° C. or lower, the film formation power density is 0.7 W / cm 2 or higher and 1.3 W / cm 2 or lower, and the pressure is 100 Pa or higher and 300 Pa or lower. a condition can be carried out using a mixed gas of N 2 O and SiH 4 as source gases.

<酸化物半導体薄膜成膜工程>
酸化物半導体薄膜成膜工程では、ゲート絶縁膜2の表面で、かつゲート電極1の直上に当該酸化物半導体薄膜3を成膜する。具体的には、基板Xの表面に酸化物半導体層を積層した後、この酸化物半導体層をパターニングすることにより、当該酸化物半導体薄膜3を形成する。
<Oxide semiconductor thin film film formation process>
In the oxide semiconductor thin film forming step, the oxide semiconductor thin film 3 is formed on the surface of the gate insulating film 2 and directly above the gate electrode 1. Specifically, the oxide semiconductor thin film 3 is formed by laminating an oxide semiconductor layer on the surface of the substrate X and then patterning the oxide semiconductor layer.

(酸化物半導体層の積層)
具体的には、まず例えば公知のスパッタリング装置を用いて、スパッタリング法により基板Xの表面に酸化物半導体層を積層する。スパッタリング法を用いることで、その成分や膜厚の面内均一性に優れた酸化物半導体層を容易に形成することができる。
(Lamination of oxide semiconductor layers)
Specifically, first, for example, using a known sputtering apparatus, an oxide semiconductor layer is laminated on the surface of the substrate X by a sputtering method. By using the sputtering method, it is possible to easily form an oxide semiconductor layer having excellent in-plane uniformity of its components and film thickness.

スパッタリング法に用いるスパッタリングターゲットは、それ自体が本発明の別の実施形態である。すなわち、上記スパッタリングターゲットは、当該酸化物半導体薄膜3の形成に用いられるスパッタリングターゲットであって、上記金属元素がIn、Zn、Fe及び不可避的不純物からなる。当該スパッタリングターゲットとしては、具体的には、In、Zn及びFeを含む酸化物ターゲット(IZFOターゲット)を挙げることができる。 The sputtering target used in the sputtering method is itself another embodiment of the present invention. That is, the sputtering target is a sputtering target used for forming the oxide semiconductor thin film 3, and the metal element is composed of In, Zn, Fe and unavoidable impurities. Specific examples of the sputtering target include an oxide target containing In, Zn and Fe (IZFO target).

当該スパッタリングターゲットのIn、Zn及びFeの合計原子数に対するInの原子数の下限としては、58atm%であり、60atm%がより好ましく、65atm%がさらに好ましい。一方、上記Inの原子数の上限としては、80atm%であり、75atm%がより好ましく、69atm%がさらに好ましい。また、In、Zn及びFeの合計原子数に対するZnの原子数の下限としては、19atm%であり、24atm%がより好ましく、30atm%がさらに好ましい。一方、上記Znの原子数の上限としては、41atm%であり、39atm%がより好ましく、34atm%がさらに好ましい。また、In、Zn及びFeの合計原子数に対するFeの原子数の下限としては、0.6atm%であり、0.8atm%がより好ましく、0.9atm%がさらに好ましい。一方、上記Feの原子数の上限としては、3atm%であり、2atm%がより好ましく、1.5atm%がさらに好ましい。当該スパッタリングターゲットを用いて当該酸化物半導体薄膜3を成膜することで、製造コストが比較的低く、キャリア移動度及び光ストレス耐性が高い当該薄膜トランジスタを製造することができる。 The lower limit of the number of atoms of In with respect to the total number of atoms of In, Zn and Fe of the sputtering target is 58 atm%, more preferably 60 atm%, still more preferably 65 atm%. On the other hand, the upper limit of the number of atoms of In is 80 atm%, more preferably 75 atm%, still more preferably 69 atm%. Further, the lower limit of the number of atoms of Zn with respect to the total number of atoms of In, Zn and Fe is 19 atm%, more preferably 24 atm%, still more preferably 30 atm%. On the other hand, the upper limit of the number of atoms of Zn is 41 atm%, more preferably 39 atm%, still more preferably 34 atm%. Further, the lower limit of the number of atoms of Fe with respect to the total number of atoms of In, Zn and Fe is 0.6 atm%, more preferably 0.8 atm%, still more preferably 0.9 atm%. On the other hand, the upper limit of the number of atoms of Fe is 3 atm%, more preferably 2 atm%, still more preferably 1.5 atm%. By forming the oxide semiconductor thin film 3 using the sputtering target, it is possible to manufacture the thin film transistor having relatively low manufacturing cost and high carrier mobility and photostress resistance.

当該スパッタリングターゲットは、所望の酸化物半導体層と同一組成とすることが好ましい。このように当該スパッタリングターゲットの組成を所望の酸化物半導体層と同一とすることで、形成される酸化物半導体層の組成ずれを抑止できるので、所望の組成を有する酸化物半導体層を得易い。 The sputtering target preferably has the same composition as the desired oxide semiconductor layer. By making the composition of the sputtering target the same as that of the desired oxide semiconductor layer in this way, it is possible to suppress the compositional deviation of the formed oxide semiconductor layer, so that it is easy to obtain the oxide semiconductor layer having the desired composition.

当該スパッタリングターゲットは、例えば粉末焼結法により製造することができる。 The sputtering target can be manufactured by, for example, a powder sintering method.

なお、酸化物半導体層を積層するためのスパッタリングターゲットは、上述のIn、Zn及びFeを含むターゲットに限定されるものではなく、組成の異なる複数のターゲットを用いてもよい。この場合、上記複数のターゲットは全体でIn、Zn及びFeを含むように構成される。また、各ターゲットはIn、Zn及びFeのうち複数の元素を含んでもよい。上記複数のターゲットは、In、Zn及びFeのうち1又は複数の元素を含む酸化物ターゲットとすることもできる。上記複数のターゲットについても、例えば粉末焼結法により製造することができる。上記複数のターゲットを用いる場合、スパッタリング法としては、上記複数のターゲットを同時放電するコスパッタ法(Co−sputter法)を用いることができる。 The sputtering target for laminating the oxide semiconductor layer is not limited to the above-mentioned target containing In, Zn and Fe, and a plurality of targets having different compositions may be used. In this case, the plurality of targets are configured to contain In, Zn and Fe as a whole. Further, each target may contain a plurality of elements among In, Zn and Fe. The plurality of targets may be oxide targets containing one or more elements of In, Zn and Fe. The plurality of targets can also be manufactured by, for example, a powder sintering method. When the plurality of targets are used, as the sputtering method, a co-sputtering method (Co-sputter method) in which the plurality of targets are simultaneously discharged can be used.

スパッタリング法により酸化物半導体層を積層する際の条件としては、特に限定されないが、例えば基板温度20℃以上50℃以下、成膜パワー密度2W/cm以上3W/cm以下、圧力0.1Pa以上0.3Pa以下、キャリアガスArの条件とすることができる。また、酸素源として、雰囲気中に酸素を含有させるとよい。雰囲気中の酸素の含有量としては、3体積%以上5体積%以下とできる。 The conditions for laminating the oxide semiconductor layer by the sputtering method are not particularly limited, but for example, the substrate temperature is 20 ° C. or higher and 50 ° C. or lower, the film formation power density is 2 W / cm 2 or higher and 3 W / cm 2 or lower, and the pressure is 0.1 Pa. The condition of the carrier gas Ar can be set to 0.3 Pa or more and 0.3 Pa or less. Further, as an oxygen source, oxygen may be contained in the atmosphere. The oxygen content in the atmosphere can be 3% by volume or more and 5% by volume or less.

なお、酸化物半導体層の積層する方法は、スパッタリング法に限定されるものではなく、塗布法などの化学的成膜法を用いてもよい。 The method of laminating the oxide semiconductor layer is not limited to the sputtering method, and a chemical film forming method such as a coating method may be used.

(パターニング)
次に、この酸化物半導体層をパターニングすることにより、当該酸化物半導体薄膜3を形成する。酸化物半導体薄層のパターニングの方法としては、特に限定されないが、例えばフォトリソグラフィを行った後に、ウエットエッチングを行う方法を用いることができる。
(Patterning)
Next, the oxide semiconductor thin film 3 is formed by patterning the oxide semiconductor layer. The method for patterning the oxide semiconductor thin layer is not particularly limited, and for example, a method of performing wet etching after performing photolithography can be used.

なお、パターニング後にプレアニール処理を行い当該酸化物半導体薄膜3のトラップ準位の密度を低減してもよい。これにより製造される薄膜トランジスタの光照射による閾値電圧シフトを低減できる。 After patterning, a pre-annealing treatment may be performed to reduce the density of the trap level of the oxide semiconductor thin film 3. As a result, the threshold voltage shift due to light irradiation of the manufactured thin film transistor can be reduced.

プレアニール処理の温度の下限としては、300℃が好ましく、350℃がより好ましい。一方、アニール処理の温度の上限としては、450℃が好ましく、400℃がより好ましい。プレアニール処理の温度が上記下限未満であると、当該薄膜トランジスタの電気的な特性向上効果が不十分となるおそれがある。逆に、プレアニール処理の温度が上記上限を超えると、当該酸化物半導体薄膜3が熱によるダメージを受けるおそれがある。 The lower limit of the temperature of the pre-annealing treatment is preferably 300 ° C., more preferably 350 ° C. On the other hand, as the upper limit of the temperature of the annealing treatment, 450 ° C. is preferable, and 400 ° C. is more preferable. If the temperature of the pre-annealing treatment is less than the above lower limit, the effect of improving the electrical characteristics of the thin film transistor may be insufficient. On the contrary, if the temperature of the pre-annealing treatment exceeds the above upper limit, the oxide semiconductor thin film 3 may be damaged by heat.

アニール処理の圧力及び時間の条件は特に限定されないが、例えば大気圧(0.9気圧以上1.1気圧以下)のN雰囲気中で、10分以上60分以下の時間の条件を用いることができる。 The pressure and time conditions for the annealing treatment are not particularly limited, but for example, the conditions for a time of 10 minutes or more and 60 minutes or less may be used in an N 2 atmosphere at atmospheric pressure (0.9 atm or more and 1.1 atm or less). it can.

<ESL保護膜成膜工程>
ESL保護膜成膜工程では、当該酸化物半導体薄膜3の表面でソース及びドレイン電極5が形成されない部分にESL保護膜4を成膜する。
<ESL protective film film formation process>
In the ESL protective film forming step, the ESL protective film 4 is formed on the surface of the oxide semiconductor thin film 3 where the source and drain electrodes 5 are not formed.

具体的には、まず基板Xの表面側に公知の方法、例えば各種CVD法により絶縁膜を所望の膜厚となるように積層する。例えばプラズマCVD法によりシリコン酸化膜を積層する場合であれば、基板温度100℃以上300℃以下、成膜パワー密度0.2W/cm以上0.5W/cm以下、圧力100Pa以上300Pa以下の条件とし、原料ガスとしてNOとSiHとの混合ガスを用いて行うことができる。 Specifically, first, an insulating film is laminated on the surface side of the substrate X so as to have a desired film thickness by a known method, for example, various CVD methods. For example, in the case of laminating silicon oxide films by the plasma CVD method, the substrate temperature is 100 ° C. or higher and 300 ° C. or lower, the film formation power density is 0.2 W / cm 2 or higher and 0.5 W / cm 2 or lower, and the pressure is 100 Pa or higher and 300 Pa or lower. a condition can be carried out using a mixed gas of N 2 O and SiH 4 as source gases.

<ソース及びドレイン電極成膜工程>
ソース及びドレイン電極成膜工程では、当該薄膜トランジスタのチャネル両端で当該酸化物半導体薄膜3と電気的に接続するソース電極5a及びドレイン電極5bを成膜する。
<Source and drain electrode film formation process>
In the source and drain electrode film forming step, the source electrode 5a and the drain electrode 5b that are electrically connected to the oxide semiconductor thin film 3 are formed at both ends of the channel of the thin film transistor.

具体的には、まず基板Xの表面に公知の方法、例えばスパッタリング法により導電膜を所望の膜厚となるように積層する。スパッタリング法により導電膜を積層する際の条件としては、特に限定されないが、例えば基板温度20℃以上50℃以下、成膜パワー密度3W/cm以上4W/cm以下、圧力0.1Pa以上0.4Pa以下、キャリアガスArの条件とすることができる。 Specifically, first, a conductive film is laminated on the surface of the substrate X by a known method, for example, a sputtering method so as to have a desired film thickness. The conditions for laminating the conductive film by the sputtering method are not particularly limited, but for example, the substrate temperature is 20 ° C. or higher and 50 ° C. or lower, the film forming power density is 3 W / cm 2 or higher and 4 W / cm 2 or lower, and the pressure is 0.1 Pa or higher and 0. The condition of carrier gas Ar can be set to 4. Pa or less.

次に、この導電膜をパターニングすることにより、ソース電極5a及びドレイン電極5bを形成する。パターニングの方法としては、特に限定されないが、例えばフォトリソグラフィを行った後に、ウエットエッチングを行う方法を用いることができる。 Next, the source electrode 5a and the drain electrode 5b are formed by patterning this conductive film. The patterning method is not particularly limited, and for example, a method of performing wet etching after performing photolithography can be used.

<パッシベーション絶縁膜成膜工程>
パッシベーション絶縁膜成膜工程では、当該薄膜トランジスタを覆うパッシベーション絶縁膜6を成膜する。
<Passivation insulating film film formation process>
In the passivation insulating film film forming step, the passivation insulating film 6 covering the thin film transistor is formed.

具体的には、基板Xの表面側に公知の方法、例えば各種CVD法により絶縁膜を所望の膜厚となるように積層する。例えばプラズマCVD法によりシリコン窒化膜を積層する場合の条件としては、基板温度100℃以上200℃以下、成膜パワー密度0.2W/cm以上0.5W/cm以下、圧力100Pa以上300Pa以下の条件とし、原料ガスとしてNHとSiHとの混合ガスを用いて行うことができる。 Specifically, an insulating film is laminated on the surface side of the substrate X so as to have a desired film thickness by a known method, for example, various CVD methods. For example, the conditions for laminating silicon nitride films by the plasma CVD method are a substrate temperature of 100 ° C. or higher and 200 ° C. or lower, a film formation power density of 0.2 W / cm 2 or higher and 0.5 W / cm 2 or lower, and a pressure of 100 Pa or higher and 300 Pa or lower. As a raw material gas, a mixed gas of NH 3 and SiH 4 can be used.

<導電膜成膜工程>
導電膜成膜工程では、コンタクトホール8を介してドレイン電極5bに電気的に接続する導電膜7を成膜する。
<Conducting film film formation process>
In the conductive film forming step, the conductive film 7 that is electrically connected to the drain electrode 5b is formed through the contact hole 8.

具体的には、まず公知の方法、例えばフォトリソグラフィによってドレイン電極5bとのコンタクト部分のパターニングを行った後にドライエッチングを行う方法によってコンタクトホール8を形成する。次に公知の方法、例えばスパッタリング法によりコンタクトホール8を介してドレイン電極5bに電気的に接続する導電膜7を成膜する。スパッタリング法により導電膜7を積層する際の条件としては、特に限定されないが、例えば基板温度20℃以上50℃以下、成膜パワー密度3W/cm以上4W/cm以下、圧力0.1Pa以上0.4Pa以下、キャリアガスArの条件とすることができる。 Specifically, the contact hole 8 is formed by a known method, for example, a method of patterning the contact portion with the drain electrode 5b by photolithography and then performing dry etching. Next, a conductive film 7 that is electrically connected to the drain electrode 5b via the contact hole 8 is formed by a known method, for example, a sputtering method. The conditions for laminating the conductive film 7 by the sputtering method are not particularly limited, but for example, the substrate temperature is 20 ° C. or higher and 50 ° C. or lower, the film forming power density is 3 W / cm 2 or higher and 4 W / cm 2 or lower, and the pressure is 0.1 Pa or higher. The condition of the carrier gas Ar can be 0.4 Pa or less.

<ポストアニール処理工程>
ポストアニール処理工程は、最終の熱処理を行う工程である。この熱処理により当該酸化物半導体薄膜3とゲート絶縁膜2との界面や、当該酸化物半導体薄膜3とESL保護膜4との界面に形成されたトラップ準位の密度を低減できる。これにより当該薄膜トランジスタの光照射による閾値電圧シフトを低減できる。
<Post-annealing process>
The post-annealing process is a process of performing the final heat treatment. By this heat treatment, the density of trap levels formed at the interface between the oxide semiconductor thin film 3 and the gate insulating film 2 and the interface between the oxide semiconductor thin film 3 and the ESL protective film 4 can be reduced. As a result, the threshold voltage shift due to light irradiation of the thin film transistor can be reduced.

ポストアニール処理の温度の下限としては、200℃が好ましく、250℃がより好ましい。一方、ポストアニール処理の温度の上限としては、400℃が好ましく、350℃がより好ましい。ポストアニール処理の温度が上記下限未満であると、当該薄膜トランジスタの電気的な特性向上効果が不十分となるおそれがある。逆に、ポストアニール処理の温度が上記上限を超えると、当該薄膜トランジスタが熱によるダメージを受けるおそれがある。 The lower limit of the temperature of the post-annealing treatment is preferably 200 ° C., more preferably 250 ° C. On the other hand, the upper limit of the temperature of the post-annealing treatment is preferably 400 ° C., more preferably 350 ° C. If the temperature of the post-annealing treatment is less than the above lower limit, the effect of improving the electrical characteristics of the thin film transistor may be insufficient. On the contrary, if the temperature of the post-annealing treatment exceeds the above upper limit, the thin film transistor may be damaged by heat.

ポストアニール処理の圧力及び時間の条件は特に限定されないが、例えば大気圧(0.9気圧以上1.1気圧以下)で、10分以上60分以下の時間の条件を用いることができる。また、ポストアニール処理の雰囲気としては、大気雰囲気下で行ってもよいが、窒素等の不活性ガスの雰囲気下で行うことが好ましい。このように不活性ガスの雰囲気下で行うことで、ポストアニール処理中に雰囲気中に含まれる分子等の当該薄膜トランジスタへの結合による当該薄膜トランジスタの品質のばらつきを抑止できる。 The pressure and time conditions for the post-annealing treatment are not particularly limited, but for example, at atmospheric pressure (0.9 atm or more and 1.1 atm or less), conditions for 10 minutes or more and 60 minutes or less can be used. The atmosphere of the post-annealing treatment may be an atmospheric atmosphere, but it is preferably performed in an atmosphere of an inert gas such as nitrogen. By performing the operation in the atmosphere of an inert gas in this way, it is possible to suppress variations in the quality of the thin film transistor due to binding of molecules and the like contained in the atmosphere to the thin film transistor during the post-annealing treatment.

当該酸化物半導体薄膜3は、In、Zn及びFeの合計原子数に対し、Inの原子数を58atm%以上80atm%以下、Znの原子数を19atm%以上41atm%以下とし、Feの原子数を0.6atm%以上とするので、高い光ストレス耐性を有する。また、当該酸化物半導体薄膜3は、Feの原子数が3atm%以下とするので、当該酸化物半導体薄膜3を用いて薄膜トランジスタを形成した際のキャリア移動度が高い。さらに、当該酸化物半導体薄膜3は、Gaを含む必要がないので、製造コストを低減できる。 In the oxide semiconductor thin film 3, the number of In atoms is 58 atm% or more and 80 atm% or less, the number of Zn atoms is 19 atm% or more and 41 atm% or less, and the number of Fe atoms is set with respect to the total number of atoms of In, Zn and Fe. Since it is 0.6 atm% or more, it has high light stress resistance. Further, since the oxide semiconductor thin film 3 has Fe atoms of 3 atm% or less, the carrier mobility when a thin film transistor is formed using the oxide semiconductor thin film 3 is high. Further, since the oxide semiconductor thin film 3 does not need to contain Ga, the manufacturing cost can be reduced.

従って、当該酸化物半導体薄膜3を用いた当該薄膜トランジスタは、製造コストが比較的低く、キャリア移動度及び光ストレス耐性が高い。 Therefore, the thin film transistor using the oxide semiconductor thin film 3 has a relatively low manufacturing cost, high carrier mobility, and high photostress resistance.

[その他の実施形態]
本発明の酸化物半導体薄膜、薄膜トランジスタ及びスパッタリングターゲットは、上記実施形態に限定されるものではない。
[Other Embodiments]
The oxide semiconductor thin film, the thin film transistor, and the sputtering target of the present invention are not limited to the above embodiments.

上記実施形態では、薄膜トランジスタとしてボトムゲート型のトランジスタの場合を説明したが、トップゲート型のトランジスタであってもよい。 In the above embodiment, the case of the bottom gate type transistor as the thin film transistor has been described, but the top gate type transistor may be used.

上記実施形態では、薄膜トランジスタがESL保護膜を有する場合を説明したが、ESL保護膜は必須の構成要件ではない。例えばマスク蒸着やリフトオフによりソース及びドレイン電極を成膜する場合は、酸化物半導体薄膜がダメージを受け難いため、ESL保護膜を省略することができる。 In the above embodiment, the case where the thin film transistor has an ESL protective film has been described, but the ESL protective film is not an indispensable constituent requirement. For example, when the source and drain electrodes are formed by mask deposition or lift-off, the oxide semiconductor thin film is not easily damaged, so that the ESL protective film can be omitted.

以下、実施例に基づき本発明を詳述するが、この実施例の記載に基づいて本発明が限定的に解釈されるものではない。 Hereinafter, the present invention will be described in detail based on Examples, but the present invention is not limitedly interpreted based on the description of this Example.

[実施例1]
ガラス基板(コーニング社製の「EagleXG」、直径6インチ、厚さ0.7mm)を用意し、まずこのガラス基板の表面にMo薄膜を平均厚さが100nmとなるように成膜した。成膜条件は基板温度25℃(室温)、成膜パワー密度3.8W/cm、圧力0.266Pa、及びキャリアガスArとした。Mo薄膜を成膜後、パターニングによりゲート電極を形成した。
[Example 1]
A glass substrate (“EagleXG” manufactured by Corning Inc., diameter 6 inches, thickness 0.7 mm) was prepared, and a Mo thin film was first formed on the surface of this glass substrate so that the average thickness was 100 nm. The film forming conditions were a substrate temperature of 25 ° C. (room temperature), a film forming power density of 3.8 W / cm 2 , a pressure of 0.266 Pa, and a carrier gas Ar. After forming the Mo thin film, a gate electrode was formed by patterning.

次に、ゲート絶縁膜として、平均厚さ250nmのシリコン酸化膜をCVD法により上記ゲート電極を覆うように成膜した。原料ガスとしては、NOとSiHとの混合ガスを用いた。成膜条件は基板温度320℃、成膜パワー密度0.96W/cm、及び圧力133Paとした。 Next, as a gate insulating film, a silicon oxide film having an average thickness of 250 nm was formed by a CVD method so as to cover the gate electrode. As the raw material gas, a mixed gas of N 2 O and SiH 4. The film forming conditions were a substrate temperature of 320 ° C., a film forming power density of 0.96 W / cm 2 , and a pressure of 133 Pa.

次に、ガラス基板の表面側に酸化物半導体層として、平均厚さ40nmの実質的にIn、Zn、Feのみを金属元素として含む酸化物半導体層をスパッタリング法により形成した。 Next, an oxide semiconductor layer having an average thickness of 40 nm and containing substantially only In, Zn, and Fe as metal elements was formed on the surface side of the glass substrate by a sputtering method.

スパッタリング法には、従来から最適な組成比を調べる手法として確立されている手法を用いた。具体的には、Inと、ZnOと、Feチップを装着したInとの3つのターゲットを上記ガラス基板の周囲の異なる位置に配置し、静止している上記ガラス基板に対してスパッタリングを行うことで、酸化物半導体層を成膜した。このような方法によれば、構成元素の異なる3つのターゲットをガラス基板の周囲の異なる位置に配置しているので、ガラス基板上の位置により各ターゲットからの距離が異なる。スパッタリングターゲットから遠ざかるに従ってそのターゲットから供給される元素が減少するから、例えばZnOターゲットに近くInターゲットから遠い位置ではInに対しZnが多くなり、逆にInターゲットに近くZnOターゲットから遠い位置ではZnに対しInが多くなる。つまり、ガラス基板上の位置によって組成比の異なる酸化物半導体層を得ることができる。 For the sputtering method, a method that has been established as a method for investigating the optimum composition ratio has been used. Specifically, the In 2 O 3, and ZnO, the three targets of In 2 O 3 fitted with a Fe chips arranged at different positions around the glass substrate, to the glass substrate which is stationary The oxide semiconductor layer was formed by sputtering. According to such a method, since three targets having different constituent elements are arranged at different positions around the glass substrate, the distance from each target differs depending on the position on the glass substrate. Since the elements supplied from the target decrease as the distance from the sputtering target increases, for example, at a position close to the ZnO target and far from the In 2 O 3 target, Zn increases with respect to In, and conversely, the Zn O target is close to the In 2 O 3 target. In a position far from the Zn, In increases with respect to Zn. That is, oxide semiconductor layers having different composition ratios can be obtained depending on the position on the glass substrate.

スパッタリング装置(株式会社アルバック製の「CS200」)を用い、成膜条件は基板温度25℃(室温)、成膜パワー密度2.55W/cm、圧力0.133Pa、及びキャリアガスArとした。また、雰囲気の酸素含有量は4体積%とした。 A sputtering apparatus (“CS200” manufactured by ULVAC Co., Ltd.) was used, and the film forming conditions were a substrate temperature of 25 ° C. (room temperature), a film forming power density of 2.55 W / cm 2 , a pressure of 0.133 Pa, and a carrier gas Ar. The oxygen content of the atmosphere was 4% by volume.

得られた酸化物半導体層をフォトリソグラフィ及びウエットエッチングによりパターニングを行い、ガラス基板上の位置により組成の異なる酸化物半導体薄膜を形成した。なお、ウエットエッチャントには、関東化学株式会社製の「ITO−07N」を用いた。 The obtained oxide semiconductor layer was patterned by photolithography and wet etching to form an oxide semiconductor thin film having a different composition depending on the position on the glass substrate. As the wet etchant, "ITO-07N" manufactured by Kanto Chemical Co., Inc. was used.

ここで、この酸化物半導体薄膜の膜質改善のためプレアニール処理を行った。なお、プレアニール処理の条件は、大気雰囲気(大気圧)で350℃の環境下60分間とした。 Here, a pre-annealing treatment was performed to improve the film quality of this oxide semiconductor thin film. The conditions for the pre-annealing treatment were 60 minutes in an atmospheric atmosphere (atmospheric pressure) at 350 ° C.

次に、ガラス基板の表面側にシリコン酸化膜をCVD法により平均厚さが100nmとなるように成膜した。原料ガスとしては、NOとSiHとの混合ガスを用いた。成膜条件は基板温度230℃、成膜パワー密度0.32W/cm、及び圧力133Paとした。シリコン酸化膜を成膜後、パターニングによりESL保護膜を形成した。 Next, a silicon oxide film was formed on the surface side of the glass substrate by a CVD method so that the average thickness was 100 nm. As the raw material gas, a mixed gas of N 2 O and SiH 4. The film forming conditions were a substrate temperature of 230 ° C., a film forming power density of 0.32 W / cm 2 , and a pressure of 133 Pa. After forming a silicon oxide film, an ESL protective film was formed by patterning.

次に、ガラス基板の表面側にMo薄膜を平均厚さが200nmとなるように成膜した。成膜条件は基板温度25℃(室温)、成膜パワー密度3.8W/cm、圧力0.266Pa、及びキャリアガスArとした。Mo薄膜を成膜後、パターニングにより、ソース電極及びドレイン電極を形成した。 Next, a Mo thin film was formed on the surface side of the glass substrate so that the average thickness was 200 nm. The film forming conditions were a substrate temperature of 25 ° C. (room temperature), a film forming power density of 3.8 W / cm 2 , a pressure of 0.266 Pa, and a carrier gas Ar. After forming the Mo thin film, a source electrode and a drain electrode were formed by patterning.

次に、ガラス基板の表面側にシリコン酸化膜(平均厚さ100nm)とシリコン窒化膜(平均厚さ150nm)との2層構造のパッシベーション絶縁膜をCVD法により形成した。原料ガスとしては、シリコン酸化膜の形成にはNOとSiHとの混合ガスを用い、シリコン窒化膜の形成には、NHとSiHとの混合ガスを用いた。成膜条件は基板温度150℃、成膜パワー密度0.32W/cm、及び圧力133Paとした。 Next, a passivation insulating film having a two-layer structure of a silicon oxide film (average thickness 100 nm) and a silicon nitride film (average thickness 150 nm) was formed on the surface side of the glass substrate by the CVD method. As the raw material gas, the formation of the silicon oxide film using a mixed gas of N 2 O and SiH 4, the formation of the silicon nitride film, using a mixed gas of NH 3 and SiH 4. The film forming conditions were a substrate temperature of 150 ° C., a film forming power density of 0.32 W / cm 2 , and a pressure of 133 Pa.

次に、フォトリソグラフィ及びドライエッチングによりコンタクトホールを形成し、ドレイン電極に電気的に接続するためのパッドを設けた。このパッドにプローブを当てることで薄膜トランジスタの電気的な測定が行える。 Next, a contact hole was formed by photolithography and dry etching, and a pad for electrically connecting to the drain electrode was provided. By applying a probe to this pad, the thin film transistor can be electrically measured.

最後に、ポストアニール処理を行った。なお、ポストアニール処理の条件は、大気圧のN雰囲気で250℃の環境下30分間とした。 Finally, a post-annealing treatment was performed. The conditions for the post-annealing treatment were 30 minutes in an environment of 250 ° C. in an N 2 atmosphere at atmospheric pressure.

このようにして実施例1の薄膜トランジスタを得た。なお、この薄膜トランジスタのチャネル長は20μm、チャネル幅は200μmとした。また、実施例1の薄膜トランジスタでの酸化物半導体薄膜の組成は表1に示すとおりであった。 In this way, the thin film transistor of Example 1 was obtained. The channel length of this thin film transistor was 20 μm, and the channel width was 200 μm. The composition of the oxide semiconductor thin film in the thin film transistor of Example 1 is as shown in Table 1.

[実施例2〜4、比較例1〜5]
用いるスパッタリングターゲットのIn、Zn及びFeの合計原子数に対するIn、Zn及びFeの原子数、すなわち形成される酸化物半導体薄膜のIn、Zn及びFeの合計原子数に対するIn、Zn及びFeの原子数を表1のように変化させた以外は、実施例1と同様にして、実施例2〜4及び比較例1〜5の薄膜トランジスタを得た。
[Examples 2 to 4, Comparative Examples 1 to 5]
The number of atoms of In, Zn and Fe with respect to the total number of atoms of In, Zn and Fe of the sputtering target used, that is, the number of atoms of In, Zn and Fe with respect to the total number of atoms of In, Zn and Fe of the oxide semiconductor thin film to be formed. The thin films of Examples 2 to 4 and Comparative Examples 1 to 5 were obtained in the same manner as in Example 1 except that the above was changed as shown in Table 1.

[測定方法]
実施例1〜4及び比較例1〜5の薄膜トランジスタに対して、キャリア移動度、閾値電圧、閾値電圧シフト及びS値の測定を行った。
[Measuring method]
Carrier mobility, threshold voltage, threshold voltage shift, and S value were measured for the thin film transistors of Examples 1 to 4 and Comparative Examples 1 to 5.

これらの測定のうち、キャリア移動度、閾値電圧及びS値の測定は、いずれもトランジスタの薄膜トランジスタの静特性(Id−Vg特性)から算出した。上記静特性の測定は、半導体パラメータアナライザ(Agilent Technology社製の「HP4156C」)を用いて行った。測定条件としては、ソース電圧を0V、ドレイン電圧を10Vに固定し、ゲート電圧を−30Vから30Vまで0.25V刻みで変化させる条件とした。なお、測定は室温(25℃)で行った。以下に測定方法を記す。 Of these measurements, the carrier mobility, threshold voltage, and S value were all calculated from the static characteristics (Id-Vg characteristics) of the thin film transistor of the transistor. The measurement of the static characteristics was performed using a semiconductor parameter analyzer (“HP4156C” manufactured by Agilent Technologies). The measurement conditions were such that the source voltage was fixed at 0 V, the drain voltage was fixed at 10 V, and the gate voltage was changed from -30 V to 30 V in 0.25 V increments. The measurement was performed at room temperature (25 ° C.). The measurement method is described below.

<キャリア移動度>
キャリア移動度は、上記静特性の飽和領域での電界効果移動度μFE[m/Vs]とした。この電界効果移動度μFE[m/Vs]は、ゲート電圧Vg[V]、閾値電圧Vth[V]、ドレイン電流Id[A]、チャネル長L[m]、チャネル幅W[m]、ゲート絶縁膜の容量Cox[F]とするとき、上記静特性の飽和領域(Vg>Vd−Vth)において、以下の式(3)に示すμFE[m/Vs]により算出した。結果を表1に示す。

Figure 0006756875
<Carrier mobility>
The carrier mobility was set to the field effect mobility μ FE [m 2 / Vs] in the saturation region of the static characteristics. The field effect mobility μ FE [m 2 / Vs] includes a gate voltage Vg [V], a threshold voltage Vth [V], a drain current Id [A], a channel length L [m], and a channel width W [m]. When the capacitance of the gate insulating film was Cox [F], it was calculated by μ FE [m 2 / Vs] shown in the following formula (3) in the saturation region (Vg> Vd-Vth) of the static characteristics. The results are shown in Table 1.
Figure 0006756875

<閾値電圧>
閾値電圧は、トランジスタのドレイン電流が10−9Aとなるゲート電圧を上記薄膜トランジスタの静特性から算出した値とした。結果を表1に示す。
<Threshold voltage>
The threshold voltage was a value calculated from the static characteristics of the thin film transistor at the gate voltage at which the drain current of the transistor was 10-9 A. The results are shown in Table 1.

<S値>
S値は、上記静特性からドレイン電流を1桁上昇させるのに必要なゲート電圧の変化量を算出し、その最小値とした。結果を表1に示す。
<S value>
The S value was set as the minimum value obtained by calculating the amount of change in the gate voltage required to increase the drain current by an order of magnitude from the static characteristics. The results are shown in Table 1.

<閾値電圧シフト>
閾値電圧シフトは、基板温度60℃で、薄膜トランジスタのソース電圧を0V、ドレイン電圧を10V、ゲート電圧を−10Vに固定し、薄膜トランジスタに白色LED(PHILIPTS社製の「LXHL−PW01」)を2時間照射し、照射前後の閾値電圧の差の絶対値として算出した。この数値が小さいほど光ストレス耐性が高いと言える。結果を表1に示す。
<Threshold voltage shift>
The threshold voltage shift is performed by fixing the source voltage of the thin film transistor to 0 V, the drain voltage to 10 V, and the gate voltage to -10 V at a substrate temperature of 60 ° C., and using a white LED (“LXHL-PW01” manufactured by PHILIPTS) on the thin film transistor for 2 hours. After irradiation, it was calculated as an absolute value of the difference in threshold voltage before and after irradiation. It can be said that the smaller this value is, the higher the light stress tolerance is. The results are shown in Table 1.

[判定]
上述の測定結果をもとに、以下の判定基準で総合判定を行った。結果を表1に示す。
A:キャリア移動度が32m/Vs以上、かつ閾値電圧シフトが5V以下であり、次世代大型ディスプレイや可撓性ディスプレイに好適である。
B:キャリア移動度が32m/Vs未満、又は閾値電圧シフトが5V超であり、次世代大型ディスプレイや可撓性ディスプレイに用いることができない。
[Judgment]
Based on the above measurement results, a comprehensive judgment was made according to the following judgment criteria. The results are shown in Table 1.
A: The carrier mobility is 32 m 2 / Vs or more and the threshold voltage shift is 5 V or less, which is suitable for next-generation large displays and flexible displays.
B: The carrier mobility is less than 32 m 2 / Vs, or the threshold voltage shift is more than 5 V, and it cannot be used for next-generation large displays and flexible displays.

Figure 0006756875
Figure 0006756875

表1より、実施例1〜4の薄膜トランジスタは、キャリア移動度が高く、閾値電圧シフトが小さい。これに対し、比較例1の薄膜トランジスタは、酸化物半導体薄膜のIn、Zn及びFeの合計原子数に対するInの原子数が少ないため、キャリア移動度が低いと考えられ、スイッチング動作に劣る。また、比較例2、3の薄膜トランジスタは、酸化物半導体薄膜がFeを含まないため、閾値電圧シフトが大きいと考えられ、光ストレス耐性に劣る。比較例4の薄膜トランジスタは、酸化物半導体薄膜のIn、Zn及びFeの合計原子数に対するFeの原子数が少ないため、閾値電圧シフトが大きいと考えられ、光ストレス耐性に劣る。比較例5の薄膜トランジスタは、Feの原子数が多いため、キャリア移動度が低いと考えられ、スイッチング動作に劣る。 From Table 1, the thin film transistors of Examples 1 to 4 have high carrier mobility and a small threshold voltage shift. On the other hand, the thin film transistor of Comparative Example 1 is considered to have low carrier mobility because the number of In atoms is small with respect to the total number of In, Zn and Fe atoms of the oxide semiconductor thin film, and is inferior in switching operation. Further, the thin film transistors of Comparative Examples 2 and 3 are considered to have a large threshold voltage shift because the oxide semiconductor thin film does not contain Fe, and are inferior in photostress tolerance. Since the thin film transistor of Comparative Example 4 has a small number of Fe atoms with respect to the total number of In, Zn, and Fe atoms of the oxide semiconductor thin film, it is considered that the threshold voltage shift is large and the light stress tolerance is inferior. Since the thin film transistor of Comparative Example 5 has a large number of Fe atoms, it is considered that the carrier mobility is low, and the switching operation is inferior.

以上から、酸化物半導体薄膜のIn、Zn及びFeの合計原子数に対し、Inの原子数を58atm%以上80atm%以下、Znの原子数を19atm%以上41atm%以下、Feの原子数を0.6atm%以上3atm%以下とすることで、キャリア移動度及び光ストレス耐性を高められることが分かる。 From the above, the number of atoms of In is 58 atm% or more and 80 atm% or less, the number of atoms of Zn is 19 atm% or more and 41 atm% or less, and the number of atoms of Fe is 0 with respect to the total number of atoms of In, Zn and Fe of the oxide semiconductor thin film. It can be seen that the carrier mobility and photostress tolerance can be enhanced by setting the value to .6 atm% or more and 3 atm% or less.

以上説明したように、当該酸化物半導体薄膜を用いた薄膜トランジスタは、製造コストが比較的低く、キャリア移動度及び光ストレス耐性が高い。従って、当該薄膜トランジスタは、高速性が要求される例えば次世代の大型ディスプレイに好適に用いることができる。また、当該スパッタリングターゲットを用いることで、製造コストが比較的低く、キャリア移動度及び光ストレス耐性が高い酸化物半導体薄膜を形成できる。 As described above, the thin film transistor using the oxide semiconductor thin film has a relatively low manufacturing cost, high carrier mobility and high photostress resistance. Therefore, the thin film transistor can be suitably used for, for example, a next-generation large-scale display that requires high speed. Further, by using the sputtering target, it is possible to form an oxide semiconductor thin film having a relatively low manufacturing cost and high carrier mobility and photostress resistance.

1 ゲート電極
2 ゲート絶縁膜
3 酸化物半導体薄膜
4 ESL保護膜
5 ソース及びドレイン電極
5a ソース電極
5b ドレイン電極
6 パッシベーション絶縁膜
7 導電膜
8 コンタクトホール
X 基板
1 Gate electrode 2 Gate insulating film 3 Oxide semiconductor thin film 4 ESL protective film 5 Source and drain electrodes 5a Source electrode 5b Drain electrode 6 Passion insulating film 7 Conductive film 8 Contact hole X substrate

Claims (5)

金属元素を含むディスプレイ用酸化物半導体薄膜であって、
上記金属元素がIn、Zn、Fe及び不可避的不純物からなり、
In、Zn及びFeの合計原子数に対し、
Inの原子数が58atm%以上80atm%以下、
Znの原子数が19atm%以上41atm%以下、
Feの原子数が0.6atm%以上3atm%以下
であるディスプレイ用酸化物半導体薄膜。
An oxide semiconductor thin film for displays containing metal elements.
The metal elements consist of In, Zn, Fe and unavoidable impurities.
For the total number of atoms of In, Zn and Fe
The number of In atoms is 58 atm% or more and 80 atm% or less,
The number of Zn atoms is 19 atm% or more and 41 atm% or less,
An oxide semiconductor thin film for a display in which the number of atoms of Fe is 0.6 atm% or more and 3 atm% or less.
請求項1に記載のディスプレイ用酸化物半導体薄膜を有するディスプレイ用薄膜トランジスタ。 Display TFT having a display for the oxide semiconductor thin film according to claim 1. 光照射による閾値電圧シフトが5V以下である請求項2に記載のディスプレイ用薄膜トランジスタ。 The thin film transistor for a display according to claim 2 , wherein the threshold voltage shift due to light irradiation is 5 V or less. キャリア移動度が32cm/Vs以上である請求項2又は請求項3に記載のディスプレイ用薄膜トランジスタ。 The thin film transistor for a display according to claim 2 or 3 , wherein the carrier mobility is 32 cm 2 / Vs or more. 金属元素を含むディスプレイ用酸化物半導体薄膜の形成に用いられるスパッタリングターゲットであって、
上記金属元素がIn、Zn、Fe及び不可避的不純物からなり、
In、Zn及びFeの合計原子数に対し、
Inの原子数が58atm%以上80atm%以下、
Znの原子数が19atm%以上41atm%以下、
Feの原子数が0.6atm%以上3atm%以下
であるスパッタリングターゲット。
A sputtering target used for forming oxide semiconductor thin films for displays containing metal elements.
The metal elements consist of In, Zn, Fe and unavoidable impurities.
For the total number of atoms of In, Zn and Fe
The number of In atoms is 58 atm% or more and 80 atm% or less,
The number of Zn atoms is 19 atm% or more and 41 atm% or less,
A sputtering target in which the number of Fe atoms is 0.6 atm% or more and 3 atm% or less.
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