JP6737947B2 - Light emitting device - Google Patents

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肇 木村
棚田 好文
好文 棚田
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Description

本発明は、トランジスタを有する半導体装置の構成に関する。本発明はまた、ガラス、
プラスチック等の絶縁体上に作製される薄膜トランジスタ(以後、TFTと表記する)を有
する半導体装置を含むアクティブマトリクス型発光装置の構成に関する。また、このよう
な発光装置を用いた電子機器に関する。
The present invention relates to the structure of a semiconductor device having a transistor. The present invention also includes glass,
The present invention relates to a structure of an active matrix light emitting device including a semiconductor device having a thin film transistor (hereinafter referred to as a TFT) formed on an insulator such as plastic. In addition, the present invention relates to an electronic device using such a light emitting device.

近年、エレクトロルミネッセンス(Electro Luminescence:EL)素子等を始めとした
発光素子を用いた表示装置の開発が活発化している。発光素子は、自らが発光するために
視認性が高く、液晶表示装置(LCD)等において必要なバックライトを必要としないため
に薄型化に適しているとともに、視野角にほとんど制限が無い。
In recent years, display devices using light emitting elements such as electroluminescence (EL) elements have been actively developed. The light emitting element has high visibility because it emits light by itself, and is suitable for thinning because it does not require a backlight required in a liquid crystal display (LCD) or the like, and has almost no limitation on a viewing angle.

ここで、EL素子とは、電場を加えることで発生するルミネッセンスが得られる発光層
を有する素子を指す。この発光層においては、一重項励起状態から基底状態に戻る際の発
光(蛍光)と、三重項励起状態から基底状態に戻る際の発光(燐光)とがあるが、本発明にお
いて、発光装置とは、上述したいずれの発光形態であっても良い。
Here, the EL element refers to an element having a light emitting layer which can obtain luminescence generated by applying an electric field. In this light-emitting layer, there are light emission (fluorescence) when returning from the singlet excited state to the ground state and light emission (phosphorescence) when returning from the triplet excited state to the ground state. May have any of the above-mentioned light emission forms.

EL素子は、一対の電極(陽極と陰極)間に発光層が挟まれる形で構成され、通常、積層
構造をとっている。代表的には、「陽極/正孔輸送層/発光層/電子輸送層/陰極」とい
う積層構造が挙げられる。また、これ以外にも、陽極と陰極との間に、「正孔注入層/正
孔輸送層/発光層/電子輸送層」または「正孔注入層/正孔輸送層/発光層/電子輸送層
/電子注入層」の順に積層する構造がある。
本発明の発光装置に用いるEL素子の構造としては、上述の構造のいずれを採用していて
も良い。また、発光層に対して蛍光性色素等をドーピングしても良い。
The EL element is configured such that a light emitting layer is sandwiched between a pair of electrodes (anode and cathode), and usually has a laminated structure. Typically, a laminated structure of “anode/hole transport layer/light emitting layer/electron transport layer/cathode” can be mentioned. In addition to this, a “hole injection layer/hole transport layer/light emitting layer/electron transport layer” or “hole injection layer/hole transport layer/light emitting layer/electron transport” is provided between the anode and the cathode. There is a structure in which "layer/electron injection layer" is laminated in this order.
As the structure of the EL element used in the light emitting device of the present invention, any of the structures described above may be adopted. Further, the light emitting layer may be doped with a fluorescent dye or the like.

本明細書においては、EL素子において、陽極と陰極との間に設けられる全ての層を総
称してEL層と呼ぶ。よって、上述の正孔注入層、正孔輸送層、発光層、電子輸送層、電
子注入層は、全てEL素子に含まれ、陽極、EL層、および陰極で構成される発光素子を
EL素子と呼ぶ。
In this specification, in an EL element, all layers provided between an anode and a cathode are collectively referred to as an EL layer. Therefore, the above hole injection layer, hole transport layer, light emitting layer, electron transport layer, and electron injection layer are all included in an EL device, and a light emitting device composed of an anode, an EL layer, and a cathode is referred to as an EL device. Call.

図20に、一般的な発光装置における画素の構成を示す。なお、代表的な発光装置とし
て、EL表示装置を例とする。図20に示した画素は、ソース信号線2001、ゲート信
号線2002、スイッチング用TFT2003、駆動用TFT2004、容量手段200
5、EL素子2006、電流供給線2007、電源線2008を有している。
FIG. 20 shows a pixel configuration in a general light emitting device. An EL display device is taken as an example of a typical light emitting device. The pixel shown in FIG. 20 includes a source signal line 2001, a gate signal line 2002, a switching TFT 2003, a driving TFT 2004, and a capacitor means 200.
5, an EL element 2006, a current supply line 2007, and a power supply line 2008.

各部の接続関係について説明する。ここで、TFTはゲート、ソース、ドレインの3端
子を有するが、ソース、ドレインに関しては、TFTの構造上、明確に区別が出来ない。
よって、素子間の接続について説明する際は、ソース、ドレインのうち一方を第1の電極
、他方を第2の電極と表記する。TFTのON、OFFについて、各端子の電位等(ある
TFTのゲート・ソース間電圧等)について説明が必要な際には、ソース、ドレイン等と
表記する。
The connection relationship of each part will be described. Here, the TFT has three terminals of a gate, a source and a drain, but the source and the drain cannot be clearly distinguished from each other due to the structure of the TFT.
Therefore, when the connection between the elements is described, one of the source and the drain is referred to as a first electrode and the other is referred to as a second electrode. When it is necessary to explain the ON/OFF of the TFT and the potential of each terminal (the gate-source voltage of a certain TFT, etc.), it will be referred to as source, drain, etc.

また、本明細書において、TFTがONしているとは、TFTのゲート・ソース間電圧
がそのしきい値電圧を超え、ソース、ドレイン間が導通している状態をいい、TFTがO
FFしているとは、TFTのゲート・ソース間電圧がそのしきい値電圧を下回り、ソース
、ドレイン間が導通していない(非導通となっている)状態をいう。ただし、TFTにお
いてはオフリーク電流が存在するが、その大きさはオン電流に比べて小さいので、ここで
はオフリーク電流のみが流れる状態もまたOFFしている状態に含むものとする。
Further, in the present specification, the TFT being turned on means a state in which the gate-source voltage of the TFT exceeds its threshold voltage and the source and the drain are electrically connected, and the TFT is O.
The FF state means a state in which the gate-source voltage of the TFT is lower than the threshold voltage thereof and the source and the drain are not conducted (non-conducted). However, although there is an off-leakage current in the TFT, the magnitude thereof is smaller than the on-current. Therefore, the state in which only the off-leakage current flows is also included in the off state here.

スイッチング用TFT2003のゲート電極は、ゲート信号線2002に接続され、第
1の電極はソース信号線2001に接続され、第2の電極は駆動用TFT2004のゲー
ト電極に接続されている。駆動用TFT2004の第1の電極は、電流供給線2007に
接続され、第2の電極はEL素子2006の第1の電極に接続されている。EL素子20
06の第2の電極は、電源線2008に接続されている。電流供給線2007と、電源線
2008とは、互いに電位差を有している。また、駆動用TFT2004のゲート・ソー
ス間電圧を保持するために、駆動用TFT2004のゲート電極と第1の電極との間に容
量手段2005を設けても良い。
The gate electrode of the switching TFT 2003 is connected to the gate signal line 2002, the first electrode is connected to the source signal line 2001, and the second electrode is connected to the gate electrode of the driving TFT 2004. The first electrode of the driving TFT 2004 is connected to the current supply line 2007, and the second electrode thereof is connected to the first electrode of the EL element 2006. EL element 20
The second electrode of 06 is connected to the power supply line 2008. The current supply line 2007 and the power supply line 2008 have a potential difference with each other. Further, in order to hold the gate-source voltage of the driving TFT 2004, a capacitor means 2005 may be provided between the gate electrode of the driving TFT 2004 and the first electrode.

ゲート信号線2002にパルスが入力されてスイッチング用TFT2003がONする
と、ソース信号線2001に出力されてきている映像信号は、駆動用TFT2004のゲ
ート電極へと入力される。入力された映像信号の電位に従って、駆動用TFT2004の
ゲート・ソース間電圧が決定し、駆動用TFT2004のソース・ドレイン間を流れる電
流(以下、ドレイン電流と表記)が決定する。
この電流はEL素子2006に供給されて発光する。
When a pulse is input to the gate signal line 2002 and the switching TFT 2003 is turned on, the video signal output to the source signal line 2001 is input to the gate electrode of the driving TFT 2004. According to the potential of the input video signal, the gate-source voltage of the driving TFT 2004 is determined, and the current flowing between the source and drain of the driving TFT 2004 (hereinafter, referred to as drain current) is determined.
This current is supplied to the EL element 2006 to emit light.

ところで、多結晶シリコン(ポリシリコン 以下P−Si)で形成されたTFTは、非晶
質シリコン(アモルファスシリコン 以下A−Si)で形成されたTFTよりも電界効果移
動度が高く、ON電流が大きいため、発光装置に用いるトランジスタとしてより適してい
る。
By the way, a TFT formed of polycrystalline silicon (polysilicon or less P-Si) has a higher field effect mobility and a larger ON current than a TFT formed of amorphous silicon (amorphous silicon or less A-Si). Therefore, it is more suitable as a transistor used for a light-emitting device.

反面、ポリシリコンで形成されたTFTは、結晶粒界における欠陥に起因して、その電
気的特性にばらつきが生じやすいといった問題点を有している。
On the other hand, the TFT formed of polysilicon has a problem that variations in its electrical characteristics are likely to occur due to defects in crystal grain boundaries.

図20に示した画素において、画素を構成するTFTのしきい値電圧が画素ごとにばら
つくと、同じ映像信号を入力した場合にも、それに応じてTFTのドレイン電流の大きさ
が異なってくるため、EL素子2006の輝度がばらつく。よってアナログ階調の場合、
問題となっていた。
In the pixel shown in FIG. 20, if the threshold voltage of the TFTs forming the pixel varies from pixel to pixel, the magnitude of the drain current of the TFT varies accordingly even when the same video signal is input. , The brightness of the EL element 2006 varies. Therefore, in the case of analog gradation,
It was a problem.

最近、このような問題に鑑みて、TFTのしきい値電圧のばらつきを補正することの出
来るものが提案されている。そのうちの1例としては、図22に示すような構成が挙げら
れる(特許文献1参照)。
Recently, in view of such a problem, a device capable of correcting the variation in the threshold voltage of the TFT has been proposed. As one example among them, there is a configuration as shown in FIG. 22 (see Patent Document 1).

図22に示した画素は、ソース信号線2201、第1〜第3のゲート信号線2202〜
2204、TFT2205〜2208、容量手段2209(C2)、2210(C1)、電流供
給線2212、EL素子2211を有する。
The pixel shown in FIG. 22 includes a source signal line 2201 and first to third gate signal lines 2202 to 2202.
2204, TFTs 2205 to 2208, capacitor means 2209 (C 2 ), 2210 (C 1 ), a current supply line 2212, and an EL element 2211.

TFT2205のゲート電極は、第1のゲート信号線2202に接続され、第1の電極
は、ソース信号線2201に接続され、第2の電極は、容量手段2209の第1の電極に
接続されている。容量手段2209の第2の電極は、容量手段2210の第1の電極に接
続され、容量手段2210の第2の電極は、電流供給線2212に接続されている。TF
T2206のゲート電極は、容量手段2209の第2の電極および容量手段2210の第
1の電極に接続され、第1の電極は、電流供給線2212に接続され、第2の電極は、T
FT2207の第1の電極およびTFT2208の第1の電極に接続されている。TFT
2207のゲート電極は、第2のゲート信号線2203に接続され、第2の電極は、容量
手段2209の第2の電極および容量手段2210の第1の電極に接続されている。TF
T2208のゲート電極は、第3のゲート信号線2204に接続され、第2の電極は、E
L素子2211の第1の電極に接続されている。EL素子2211の第2の電極には、電
源線2213に接続され、電流供給線2212とは互いに電位差を有する。
The gate electrode of the TFT 2205 is connected to the first gate signal line 2202, the first electrode is connected to the source signal line 2201, and the second electrode is connected to the first electrode of the capacitance means 2209. .. The second electrode of the capacitance means 2209 is connected to the first electrode of the capacitance means 2210, and the second electrode of the capacitance means 2210 is connected to the current supply line 2212. TF
The gate electrode of T2206 is connected to the second electrode of the capacitance means 2209 and the first electrode of the capacitance means 2210, the first electrode is connected to the current supply line 2212, and the second electrode is T2206.
It is connected to the first electrode of the FT 2207 and the first electrode of the TFT 2208. TFT
The gate electrode of 2207 is connected to the second gate signal line 2203, and the second electrode is connected to the second electrode of the capacitor means 2209 and the first electrode of the capacitor means 2210. TF
The gate electrode of T2208 is connected to the third gate signal line 2204, and the second electrode is E
It is connected to the first electrode of the L element 2211. The second electrode of the EL element 2211 is connected to the power supply line 2213 and has a potential difference from the current supply line 2212.

図22(B)および図23(A)〜(F)を用いて、動作について説明する。図22(B)は、
ソース信号線2201、第1〜第3のゲート信号線2202〜2204に入力される映像
信号およびパルスのタイミングを示しており、図23に示す各動作にあわせて、I〜VIII
の区間に分割している。また、図22に示した画素の一例では、4つのTFTを用いて構
成され、その極性は全てPチャネル型である。よって、ゲート電極にLレベルが入力され
てONし、Hレベルが入力されてOFFするものとする。また、ソース信号線2201に
入力される映像信号は、ここでは入力される期間のみを示すためパルスで示しているが、
アナログ階調方式の場合は、所定のアナログ電位をとる。
The operation will be described with reference to FIGS. 22B and 23A to 23F. FIG. 22(B) shows
The timings of video signals and pulses input to the source signal line 2201 and the first to third gate signal lines 2202 to 2204 are shown, and I to VIII are shown in accordance with each operation shown in FIG.
It is divided into sections. Further, the example of the pixel shown in FIG. 22 is configured using four TFTs, and all the polarities are P-channel type. Therefore, the L level is input to the gate electrode to turn it on, and the H level is input to turn it off. The video signal input to the source signal line 2201 is shown as a pulse here because only the input period is shown here.
In the case of the analog gradation method, a predetermined analog potential is applied.

まず、第1のゲート信号線2202がLレベルとなり、TFT2205がONする(区
間I)。続いて第2、第3のゲート信号線2203、2204がLレベルとなり、TFT2
207、2208がONする。ここで、図23(A)に示すように、容量手段2209、2
210に電荷が貯まり、容量手段2210が保持する電圧が、TFT2206のしきい値
電圧(Vth)を上回ったところで、TFT2206がONする(区間II)。
First, the first gate signal line 2202 becomes L level, and the TFT 2205 is turned on (section I). Subsequently, the second and third gate signal lines 2203 and 2204 become L level, and the TFT 2
207 and 2208 are turned on. Here, as shown in FIG.
When the electric charge is stored in 210 and the voltage held by the capacitor 2210 exceeds the threshold voltage (V th ) of the TFT 2206, the TFT 2206 is turned on (section II).

続いて、第3のゲート信号線2204がHレベルとなって、TFT2208がOFFす
る。すると、容量手段2209、2210に貯まっていた電荷が再び移動し、容量手段2
210に保持される電圧は、やがてVthに等しくなる。このとき、図23(B)にも示すよ
うに、電流供給線2212、ソース信号線2201の電位はいずれもVDDであるので、容
量手段2209においても、保持されている電圧はVthに等しくなる。よって、やがてT
FT2206はOFFする。
Then, the third gate signal line 2204 becomes H level, and the TFT 2208 is turned off. Then, the charges accumulated in the capacitance means 2209 and 2210 move again, and the capacitance means 2
The voltage held at 210 eventually becomes equal to V th . At this time, as shown in FIG. 23B, since the potentials of the current supply line 2212 and the source signal line 2201 are both V DD , the voltage held in the capacitor means 2209 is equal to V th . Become. Therefore, T
The FT2206 turns off.

前述のように、容量手段2209、2210に保持されている電圧がVthに等しくなっ
たところで、第2のゲート信号線2203がHレベルとなり、TFT2207がOFFす
る(区間IV)。この動作により、図23(C)に示すように、容量手段2209においてVt
hが保持される。
As described above, when the voltage held in the capacitance means 2209 and 2210 becomes equal to V th , the second gate signal line 2203 becomes H level and the TFT 2207 is turned off (section IV). By this operation, as shown in FIG. 23 (C), V t in the capacitor means 2209
h is retained.

このとき、容量手段2210(C1)に保持されている電荷Q1については、式(1)のような
関係が成立する。同時に、容量手段2209(C2)に保持されている電荷Q2においては、
式(2)のような関係が成立する。
At this time, regarding the charge Q 1 held in the capacitance means 2210 (C 1 ), the relation as in the equation (1) is established. At the same time, in the charge Q 2 held in the capacitance means 2209 (C 2 ),
The relationship shown in Expression (2) is established.

Figure 0006737947
Figure 0006737947

Figure 0006737947
Figure 0006737947

続いて、図23(D)に示すように、映像信号の入力が行われる(区間V)。ソース信号線
2201に映像信号が出力されて、その電位はVDDから映像信号の電位VData(ここでは
、TFT2206がPチャネル型であるので、VDD>VDataとする。)となる。このとき
の、TFT2206のゲート電極の電位をVPとし、このノードにおける電荷をQとする
と、容量手段2209、2210とを含めた電荷保存則により、式(3)、(4)のような関
係が成立する。
Then, as shown in FIG. 23(D), a video signal is input (section V). The video signal is output to the source signal line 2201, and the potential thereof is changed from V DD to the potential V Data of the video signal (here, since the TFT 2206 is a P-channel type, V DD >V Data ). At this time, assuming that the potential of the gate electrode of the TFT 2206 is V P and the charge at this node is Q, the relations of the equations (3) and (4) are obtained according to the charge conservation law including the capacitance means 2209 and 2210. Is established.

Figure 0006737947
Figure 0006737947

Figure 0006737947
Figure 0006737947

式(1)〜(4)より、TFT2206のゲート電極の電位VPは、式(5)で表される。 From Expressions (1) to (4), the potential V P of the gate electrode of the TFT 2206 is expressed by Expression (5).

Figure 0006737947
Figure 0006737947

よって、TFT2206のゲート・ソース間電圧VGSは、式(6)で表される。 Therefore, the gate-source voltage V GS of the TFT 2206 is expressed by the equation (6).

Figure 0006737947
Figure 0006737947

式(6)右辺には、Vthの項が含まれる。すなわち、ソース信号線2201より入力され
る映像信号には、その画素におけるTFT2206のしきい値電圧が上乗せされて容量手
段2209、2210によって保持される。
The right side of Expression (6) includes a term of V th . That is, the threshold voltage of the TFT 2206 in the pixel is added to the video signal input from the source signal line 2201 and held by the capacitor means 2209 and 2210.

映像信号の入力が完了すると、第1のゲート信号線2202がHレベルとなって、TF
T2205がOFFする(区間VI)。その後、ソース信号線は所定の電位に戻る(区間VII
)。以上の動作によって、映像信号の画素への書き込み動作が完了する(図23(E))。
When the input of the video signal is completed, the first gate signal line 2202 becomes H level and TF
T2205 is turned off (section VI). After that, the source signal line returns to a predetermined potential (section VII
). By the above operation, the writing operation of the video signal to the pixel is completed (FIG. 23(E)).

続いて、第3のゲート信号線2204がLレベルとなり、TFT2208がONし、E
L素子2211に図23(F)に示すように電流が流れることによってEL素子2211が
発光する。このときEL素子2211に流れる電流の値は、TFT2206のゲート・ソ
ース間電圧に従ったものであり、TFT2206を流れるドレイン電流IDSは、式(7)で
表される。
Then, the third gate signal line 2204 goes to L level, the TFT 2208 turns on, and E
The EL element 2211 emits light when a current flows through the L element 2211 as shown in FIG. At this time, the value of the current flowing through the EL element 2211 is in accordance with the gate-source voltage of the TFT 2206, and the drain current I DS flowing through the TFT 2206 is expressed by equation (7).

Figure 0006737947
Figure 0006737947

式(7)より、TFT2206のドレイン電流IDSには、しきい値電圧Vthの値に依存し
ないことがわかる。よって、TFT2206のしきい値電圧がばらついた場合にも、画素
ごとにその値を補正して映像信号に上乗せすることにより、映像信号の電位VDataに従っ
た電流がEL素子2211に流れることがわかる。
It can be seen from the equation (7) that the drain current I DS of the TFT 2206 does not depend on the value of the threshold voltage V th . Therefore, even when the threshold voltage of the TFT 2206 varies, a current according to the potential V Data of the video signal may flow in the EL element 2211 by correcting the value for each pixel and adding it to the video signal. Recognize.

国際公開番号99−48403号パンフレット(P25、Fig3、Fig4)International publication number 99-48403 pamphlet (P25, Fig3, Fig4)

しかし、前述の構成の場合、容量手段2209、2210の容量値がばらついた場合には
、TFT2206のドレイン電流IDSがばらついてしまうことになる。そこで、本発明に
おいては、容量値のばらつきの影響を受けることのない構成によって、TFTのしきい値
電圧のばらつきを補正することの出来る半導体装置を画素に用いた発光装置を提供するこ
とを目的とする。
However, in the case of the above configuration, when the capacitance values of the capacitance means 2209 and 2210 vary, the drain current I DS of the TFT 2206 also varies. Therefore, it is an object of the present invention to provide a light emitting device using a semiconductor device for a pixel, which is capable of correcting the variation in the threshold voltage of the TFT with a structure that is not affected by the variation in the capacitance value. And

本発明の動作原理を、図29を用いて説明する。図29(A)(B)のような回路を考
える。スイッチ素子2901、2903、2911、2913は、それぞれSignal1、Si
gnal2によって制御される素子であり、TFT等によってON、OFFが出来るもので良
い。ここで、単一方向にのみ電流が流れる素子を、整流性素子と定義する。整流性素子と
しては、ダイオードや、ゲート・ドレイン間を接続(このような接続をダイオード接続と
表記する)したTFTが挙げられる。
The operating principle of the present invention will be described with reference to FIG. Consider a circuit as shown in FIGS. The switch elements 2901, 2903, 2911, and 2913 are Signal 1 and Si, respectively.
It is an element controlled by gnal2 and may be an element that can be turned on and off by a TFT or the like. Here, an element in which a current flows only in a single direction is defined as a rectifying element. Examples of the rectifying element include a diode and a TFT in which a gate and a drain are connected (such a connection is referred to as a diode connection).

図29(A)(B)に示すように、スイッチ素子2901、2911、整流性素子29
02、2912、スイッチ素子2903、2913を接続した回路を考える。
As shown in FIGS. 29A and 29B, switch elements 2901 and 2911 and a rectifying element 29.
Consider a circuit in which 02, 2912 and switch elements 2903, 2913 are connected.

ここで、回路の一端より、ある信号が入力され、回路の他端は、ある一定電位が与えら
れているとする。図29(A)の場合、入力される信号をVX、一定電位をVSS(≦VX
|VthP|:VthPはTFTのしきい値電圧)とし、図29(B)の場合、入力される信号
をVX、一定電位をVDD(≧VX+|VthN|:VthNはTFTのしきい値電圧)とする。
Here, it is assumed that a certain signal is input from one end of the circuit and a certain constant potential is applied to the other end of the circuit. In the case of FIG. 29A, the input signal is V X and the constant potential is V SS (≦V X
|V th P|: V th P is the threshold voltage of the TFT, and in the case of FIG. 29B, the input signal is V X and the constant potential is V DD (≧V X +|V th N| : V th N is the threshold voltage of the TFT).

今、図29(C)においてiで示される期間で、スイッチ素子2903、2913が導
通する。すると、図29(A)において、整流性素子(ここでは整流性素子にダイオード
接続TFTを用いたものとする。)であるTFT2902のドレイン電極およびゲート電
極の電位が低下する。図29(B)においては、TFT2912の第2の電極およびゲー
ト電極の電位が上昇する。整流性素子2902、2912のいずれも、両電極間の電圧が
しきい値電圧の絶対値を上回るため、TFT2902、2912はともにONする。ただ
しこのとき、スイッチ素子2901、2911は共にOFFしており、電流は流れない。
Now, in the period indicated by i in FIG. 29C, the switch elements 2903 and 2913 are turned on. Then, in FIG. 29A, the potentials of the drain electrode and the gate electrode of the TFT 2902 which is a rectifying element (here, a diode-connected TFT is used for the rectifying element) are lowered. In FIG. 29B, the potentials of the second electrode and the gate electrode of the TFT 2912 rise. In both of the rectifying elements 2902 and 2912, the voltage between both electrodes exceeds the absolute value of the threshold voltage, so that both TFTs 2902 and 2912 are turned on. However, at this time, the switch elements 2901 and 2911 are both OFF, and no current flows.

その後、図29(C)においてiiで示される期間で、スイッチ素子2901、2903
、2911、2913が導通する。この期間で、TFT2902、2912のゲート・ソ
ース間電圧はそれぞれ、VSS−VX、VDD−VXとなり、それぞれのTFTのしきい値電圧
の絶対値を上回り、VX→VSSへ、VDD→VXへ電流が流れる。
After that, in the period indicated by ii in FIG.
, 2911, and 2913 conduct. During this period, the gate-source voltages of the TFTs 2902 and 2912 become V SS -V X and V DD -V X , respectively, exceeding the absolute value of the threshold voltage of each TFT, and V X →V SS , A current flows from V DD to V X.

続いて、図29(C)においてiiiで示される期間で、スイッチ素子2901、291
1が導通し、かつスイッチ素子2903、2913が非導通となる。このとき、TFT2
902、2912のソース電位はVXである。今、TFT2902、2912のゲート・
ソース間電圧はそのしきい値電圧の絶対値を上回っており、TFT2902、2912は
ON状態であるため、電流が流れつづける。
これにより、TFT2902のドレイン電位は上昇し、TFT2912のドレイン電位は
下降する。やがて、TFT2902、2912のゲート・ソース間電圧は、そのしきい値
電圧に等しくなり、TFT2902、2912はともにOFFする。このとき、TFT2
902、2912のドレイン電位はそれぞれ、VX−|VthP|、VX+|VthN|となる。つ
まり、TFT2902、2912によって、入力される信号の電位VXに、それぞれのし
きい値電圧を上乗せする動作が行われる。TFT2902、2912のゲート電極の電位
をそれぞれ、VG2902、VG2912とすると、上記の動作において、VG2902、VG2912はそれ
ぞれ、図29(D)に示すような電位をとる。
Subsequently, in the period indicated by iii in FIG. 29C, the switch elements 2901 and 291 are
1 becomes conductive, and the switch elements 2903 and 2913 become non-conductive. At this time, TFT2
The source potentials of 902 and 2912 are V X. Now, the gate of TFT 2902, 2912
The source-to-source voltage exceeds the absolute value of the threshold voltage, and the TFTs 2902 and 2912 are in the ON state, so that the current continues to flow.
As a result, the drain potential of the TFT 2902 rises and the drain potential of the TFT 2912 falls. Eventually, the gate-source voltage of the TFTs 2902 and 2912 becomes equal to its threshold voltage, and the TFTs 2902 and 2912 are both turned off. At this time, TFT2
The drain potentials of 902 and 2912 are V X −|V th P| and V X +|V th N|, respectively. That is, the TFTs 2902 and 2912 perform the operation of adding the respective threshold voltages to the potential V X of the input signal. When the potentials of the gate electrodes of the TFTs 2902 and 2912 are V G2902 and V G2912 , respectively, in the above operation, V G2902 and V G2912 each take the potential as shown in FIG.

本発明においては、ソース信号線より画素に入力される映像信号は、図29(A)(B
)において2902、2912で示したような、ゲート・ドレイン間を接続したTFTを
経て、EL素子に電流を供給するためのTFTのゲート電極に所望の電位が印加される。
ここで、ゲート・ドレイン間を接続したTFTにおいて、そのソース・ドレイン間には、
TFTのしきい値電圧に等しい電位差が生ずる。よって、駆動用TFTのゲート電極には
、映像信号にしきい値電圧分だけオフセットをかけた電位を印加するようにする。
In the present invention, the video signal input to the pixel from the source signal line is as shown in FIG.
), a desired potential is applied to the gate electrode of the TFT for supplying a current to the EL element through the TFT having the gate and the drain connected as indicated by 2902 and 2912.
Here, in the TFT in which the gate and the drain are connected, between the source and the drain,
A potential difference equal to the threshold voltage of the TFT occurs. Therefore, a potential obtained by offsetting the video signal by the threshold voltage is applied to the gate electrode of the driving TFT.

なお、TFT2902、2912は、図29(E)に示すように、それぞれダイオード
2922、2932を用いても良い。
Note that the TFTs 2902 and 2912 may use diodes 2922 and 2932, respectively, as shown in FIG.

また、スイッチ素子2903、2913についても、図29(F)に示すように、ダイ
オード2923、2933を用い、図29(C)における区間iiiの動作で、VDDもしく
はVSSの電位を変化させることによってVG2902、VG2912に同様の振る舞いをさせること
も出来る。
As for the switch elements 2903 and 2913, as shown in FIG. 29F, diodes 2923 and 2933 are used, and the potential of V DD or V SS is changed by the operation in the section iii in FIG. 29C. V G2902 and V G2912 can be made to behave similarly.

ここで用いるダイオードには、通常のPN接合を有するダイオードの他、前述のダイオ
ード接続TFTを用いても良い。
The diode used here may be a diode having a normal PN junction, or the diode-connected TFT described above.

また、スイッチ素子2901、2911は共に省略しても良い。つまり、整流性素子2
902、2912の第1の電極に、信号VXが入力されても良い。
Further, both switch elements 2901 and 2911 may be omitted. That is, the rectifying element 2
The signal V X may be input to the first electrodes of 902 and 2912.

ここでは、発光装置におけるTFTのしきい値電圧のばらつきを補正し、EL素子の輝
度ばらつきを低減することを課題とし、それに対する解決方法として述べているが、本発
明の動作原理は、発光装置におけるTFTのしきい値電圧のばらつきを補正するためだけ
にとどまらず、他の電子回路にももちろん応用が可能である。
Here, the problem is to correct the variation in the threshold voltage of the TFT in the light emitting device and reduce the variation in the brightness of the EL element, and a solution to the problem is described. However, the operating principle of the present invention is the light emitting device. Not only for correcting the variation in the threshold voltage of the TFT in the above, but it can be applied to other electronic circuits.

また、本発明におけるトランジスタとしては、主としてTFTを用いて構成したものを例
として挙げているが、単結晶トランジスタ又は有機物を利用したトランジスタでもよい。
例えば、単結晶トランジスタとしては、SOI技術を用いて形成されたトランジスタとす
ることができる。また、薄膜トランジスタとしては、活性層として多結晶半導体を用いた
ものでも、非晶質半導体を用いたものでもよい。例えば、ポリシリコンを用いたTFTや
、アモルファスシリコンを用いたTFTとすることができる。その他、バイポーラトラン
ジスタや、カーボンナノチューブ等により形成されたトランジスタを用いても良い。
Further, as the transistor in the present invention, the one mainly configured by using the TFT is cited as an example, but a single crystal transistor or a transistor using an organic substance may be used.
For example, the single crystal transistor can be a transistor formed using an SOI technique. The thin film transistor may use a polycrystalline semiconductor or an amorphous semiconductor as the active layer. For example, a TFT using polysilicon or a TFT using amorphous silicon can be used. Alternatively, a bipolar transistor or a transistor formed of carbon nanotube or the like may be used.

本発明の構成を以下に記す。 The structure of the present invention is described below.

本発明の半導体装置は、 スイッチ素子と、整流性素子とを有し、 前記整流性素子の
第1の電極には、第1の信号V1が入力され、第2の電極は、前記スイッチ素子の第1の
電極と電気的に接続され、 前記スイッチ素子の第2の電極には、ある電位Vが与えられ
る半導体装置であって、 前記整流性素子の第2の電極より、前記信号V1から前記整流
性素子のしきい値電圧Vthだけオフセットした信号V2を得ることを特徴としている。
A semiconductor device of the present invention includes a switch element and a rectifying element, a first signal V1 is input to a first electrode of the rectifying element, and a second electrode of the switch element is A semiconductor device electrically connected to a first electrode, wherein a certain potential V is applied to the second electrode of the switch element, wherein the signal V 1 It is characterized in that a signal V 2 offset by the threshold voltage Vth of the rectifying element is obtained.

本発明の半導体装置は、 第1および第2のスイッチ素子と、整流性素子とを有し、
前記第1のスイッチ素子の第1の電極には、第1の信号V1が入力され、第2の電極は、
前記整流性素子の第1の電極と電気的に接続され、 前記整流性素子の第2の電極は、前
記第2のスイッチ素子の第1の電極と電気的に接続され、 前記第2のスイッチ素子の第
2の電極には、ある電位Vが与えられる半導体装置であって、 前記整流性素子の第2の
電極より、前記信号V1から前記整流性素子のしきい値電圧Vthだけオフセットした信
号V2を得ることを特徴としている。
A semiconductor device of the present invention has first and second switch elements and a rectifying element,
The first signal V1 is input to the first electrode of the first switch element, and the second electrode is
Electrically connected to a first electrode of the rectifying element, a second electrode of the rectifying element electrically connected to a first electrode of the second switch element, the second switch A semiconductor device in which a certain potential V is applied to the second electrode of the element, which is offset from the second electrode of the rectifying element by the threshold voltage Vth of the rectifying element from the signal V 1 . It is characterized in that the signal V 2 is obtained.

本発明の半導体装置は、 第1および第2の整流性素子とを有し、 前記第1の整流性
素子の第1の電極には、第1の信号V1が入力され、第2の電極は、前記第2の整流性素
子の第1の電極と電気的に接続され、 前記第2の整流性素子の第2の電極には、ある電
位Vが与えられる半導体装置であって、 前記第1の整流性素子の第2の電極より、前記
信号V1から前記第1の整流性素子のしきい値電圧Vthだけオフセットした信号V2を得
ることを特徴としている。
A semiconductor device of the present invention includes first and second rectifying elements, a first signal V1 is input to a first electrode of the first rectifying element, and a second electrode is A semiconductor device electrically connected to the first electrode of the second rectifying element, wherein a certain potential V is applied to the second electrode of the second rectifying element, than the second electrode of the rectifying element, it is characterized by obtaining a signal V 2 from the signal V 1 is offset by the threshold voltage Vth of the first rectifying element.

本発明の半導体装置は、 前記整流性素子とは、ゲート・ドレイン間を接続したトラン
ジスタを用いてなり、 前記トランジスタの極性がNチャネル型であり、しきい値電圧が
Vthであるとき、 V1+Vth<V、かつV2=V1+Vthを満たし、 前記トラン
ジスタの極性がNチャネル型であり、しきい値電圧がVthであるとき、 V1>V+|V
th|、かつV2=V1−|Vth|を満たすことを特徴としている。
In the semiconductor device of the present invention, the rectifying element includes a transistor having a gate and a drain connected to each other. When the transistor has a N-channel polarity and a threshold voltage is Vth, V 1 + Vth <meet V, and V 2 = V 1 + Vth, the polarity of the transistor is an N-channel type, when the threshold voltage is Vth, V 1> V + | V
th| and V 2 =V 1 −|Vth| are satisfied.

本発明の半導体装置は、 前記整流性素子とは、ダイオードを用いてなり、 前記ダイ
オードのしきい値電圧がVthであるとき、 V1>V+Vth、かつV2=V1−|Vth
|もしくは、 V1<V−|Vth|、かつV2=V1+Vthを満たすことを特徴としている
In the semiconductor device of the present invention, a diode is used as the rectifying element, and when the threshold voltage of the diode is Vth, V 1 >V+Vth, and V 2 =V 1 −|Vth
Alternatively, it is characterized by satisfying V 1 <V−|Vth| and V 2 =V 1 +Vth.

本発明の半導体装置は、 発光素子を備えた画素を有する半導体装置であって、 前記
画素は、 ソース信号線と、第1および第2のゲート信号線と、電流供給線と、第1乃至
第4のトランジスタと、発光素子とを有し、 前記第1のトランジスタのゲート電極は、
前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的
に接続され、第2の電極は、前記第2のトランジスタの第1の電極と電気的に接続され、
前記第2のトランジスタのゲート電極は、前記第2のトランジスタの第2の電極と、前
記第3のトランジスタの第1の電極と、前記第4のトランジスタのゲート電極と電気的に
接続され、 前記第3のトランジスタのゲート電極は、前記第2のゲート信号線と電気的
に接続され、 前記第4のトランジスタの第1の電極は、前記電流供給線と電気的に接続
され、第2の電極は、前記発光素子の第1の電極と電気的に接続されていることを特徴と
している。
A semiconductor device of the present invention is a semiconductor device having a pixel including a light emitting element, wherein the pixel includes a source signal line, first and second gate signal lines, a current supply line, and first to first 4 transistor and a light emitting element, the gate electrode of the first transistor,
The first electrode is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is electrically connected to the first electrode of the second transistor. Connected to the
The gate electrode of the second transistor is electrically connected to the second electrode of the second transistor, the first electrode of the third transistor, and the gate electrode of the fourth transistor, A gate electrode of the third transistor is electrically connected to the second gate signal line, a first electrode of the fourth transistor is electrically connected to the current supply line, and a second electrode Is electrically connected to the first electrode of the light emitting element.

本発明の半導体装置は、 発光素子を備えた画素を有する半導体装置であって、 前記
画素は、 ソース信号線と、ゲート信号線と、電流供給線と、第1乃至第4のトランジス
タと、発光素子とを有し、 前記第1のトランジスタのゲート電極は、前記ゲート信号線
と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極
は、前記第2のトランジスタの第1の電極と電気的に接続され、 前記第2のトランジス
タのゲート電極は、前記第2のトランジスタの第2の電極と、前記第3のトランジスタの
第1の電極と、前記第4のトランジスタのゲート電極と電気的に接続され、 前記第3の
トランジスタのゲート電極は、前記画素より少なくとも1行前に走査される行の画素の有
するゲート信号線と電気的に接続され、 前記第4のトランジスタの第1の電極は、前記
電流供給線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接
続されていることを特徴としている。
A semiconductor device of the present invention is a semiconductor device having a pixel including a light emitting element, wherein the pixel includes a source signal line, a gate signal line, a current supply line, first to fourth transistors, and a light emitting element. An element, the gate electrode of the first transistor is electrically connected to the gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is The gate electrode of the second transistor is electrically connected to the first electrode of the second transistor, and the gate electrode of the second transistor is the second electrode of the second transistor and the first electrode of the third transistor. Electrically connected to a gate electrode of the fourth transistor, and a gate electrode of the third transistor is electrically connected to a gate signal line of a pixel in a row scanned at least one row before the pixel. The first electrode of the fourth transistor is electrically connected to the current supply line, and the second electrode is electrically connected to the first electrode of the light emitting element. I am trying.

本発明の半導体装置は、 発光素子を備えた画素を有する半導体装置であって、 前記
画素は、 ソース信号線と、第1および第2のゲート信号線と、電流供給線と、第1乃至
第4のトランジスタと、発光素子とを有し、 前記第1のトランジスタのゲート電極は、
前記第1のゲート信号線と電気的に接続され、第1の電極は、前記第2のトランジスタの
ゲート電極および第1の電極と電気的に接続され、第2の電極は、前記第3のトランジス
タの第1の電極と、前記第4のトランジスタのゲート電極と電気的に接続され、 前記第
2のトランジスタの第2の電極は、前記ソース信号線と電気的に接続され、 前記第3の
トランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、 前記第4
のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前
記発光素子の第1の電極と電気的に接続されていることを特徴としている。
A semiconductor device of the present invention is a semiconductor device having a pixel including a light emitting element, wherein the pixel includes a source signal line, first and second gate signal lines, a current supply line, and first to first 4 transistor and a light emitting element, the gate electrode of the first transistor,
The first electrode is electrically connected to the first gate signal line, the first electrode is electrically connected to the gate electrode and the first electrode of the second transistor, and the second electrode is the third electrode. The first electrode of the transistor is electrically connected to the gate electrode of the fourth transistor, the second electrode of the second transistor is electrically connected to the source signal line, and the third electrode of the third transistor is electrically connected to the source signal line. A gate electrode of the transistor is electrically connected to the second gate signal line,
The first electrode of the transistor is electrically connected to the current supply line, and the second electrode is electrically connected to the first electrode of the light emitting element.

本発明の半導体装置は、 発光素子が備えられた画素を有する半導体装置であって、
前記画素は、 ソース信号線と、第1および第2のゲート信号線と、電流供給線と、第1
乃至第4のトランジスタと、発光素子とを有し、 前記第1のトランジスタのゲート電極
は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記第2のトランジス
タのゲート電極と、前記第2のトランジスタの第1の電極と、前記第3のトランジスタの
第1の電極と電気的に接続され、第2の電極は、前記第4のトランジスタのゲート電極と
電気的に接続され、 前記第3のトランジスタのゲート電極は、前記第2のゲート信号線
と電気的に接続され、 前記第4のトランジスタの第1の電極は、前記電流供給線と電気
的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続されていること
を特徴としている。
A semiconductor device of the present invention is a semiconductor device having a pixel provided with a light emitting element,
The pixel includes a source signal line, first and second gate signal lines, a current supply line, and a first signal line.
To a fourth transistor and a light emitting element, the gate electrode of the first transistor is electrically connected to the first gate signal line, and the first electrode is the second transistor. A gate electrode, a first electrode of the second transistor, and a first electrode of the third transistor are electrically connected, and a second electrode is electrically connected to a gate electrode of the fourth transistor. A gate electrode of the third transistor is electrically connected to the second gate signal line, and a first electrode of the fourth transistor is electrically connected to the current supply line. The second electrode is electrically connected to the first electrode of the light emitting element.

本発明の半導体装置は、 発光素子が備えられた画素を有する半導体装置であって、
前記画素は、 ソース信号線と、ゲート信号線と、電流供給線と、第1乃至第4のトラン
ジスタと、発光素子とを有し、 前記第1のトランジスタのゲート電極は、前記第1のゲ
ート信号線と電気的に接続され、第1の電極は、前記第2のトランジスタのゲート電極と
、前記第2のトランジスタの第1の電極と、前記第3のトランジスタの第1の電極と電気
的に接続され、第2の電極は、前記第4のトランジスタのゲート電極と電気的に接続され
、 前記第3のトランジスタのゲート電極は、前記画素より少なくとも1行前に走査され
る行の画素の有するゲート信号線と電気的に接続され、 前記第4のトランジスタの第1
の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記発光素子の第1の電
極と電気的に接続されていることを特徴としている。
A semiconductor device of the present invention is a semiconductor device having a pixel provided with a light emitting element,
The pixel includes a source signal line, a gate signal line, a current supply line, first to fourth transistors, and a light emitting element, and a gate electrode of the first transistor is the first gate. The first electrode is electrically connected to the signal line, and the first electrode is electrically connected to the gate electrode of the second transistor, the first electrode of the second transistor, and the first electrode of the third transistor. The second electrode is electrically connected to the gate electrode of the fourth transistor, and the gate electrode of the third transistor is connected to the pixel of the row scanned at least one row before the pixel. Electrically connected to a gate signal line of the first transistor,
The electrode is electrically connected to the current supply line, and the second electrode is electrically connected to the first electrode of the light emitting element.

本発明の半導体装置は、 前記第3のトランジスタの第2の電極は、リセット用電源線
と電気的に接続されていることを特徴としている。
The semiconductor device of the present invention is characterized in that the second electrode of the third transistor is electrically connected to the reset power supply line.

本発明の半導体装置は、 前記第3のトランジスタの第2の電極は、前記画素と異なる
行において走査されるいずれかの画素が有するゲート信号線のうちいずれか1本と電気的
に接続されていることを特徴としている。
In the semiconductor device of the present invention, the second electrode of the third transistor is electrically connected to any one of gate signal lines included in any pixel scanned in a row different from the pixel. It is characterized by being.

本発明の半導体装置は、 発光素子が備えられた画素を有する半導体装置であって、
前記画素は、 ソース信号線と、第1および第2のゲート信号線と、電流供給線と、第1
乃至第4のトランジスタと、発光素子とを有し、 前記第1のトランジスタのゲート電極
は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電
気的に接続され、第2の電極は、前記第2のトランジスタの第1の電極および、前記第3
のトランジスタの第1の電極と電気的に接続され、 前記第2のトランジスタのゲート電
極は、前記第2のトランジスタの第2の電極と、前記第3のトランジスタの第2の電極と
、前記第4のトランジスタのゲート電極と電気的に接続され、 前記第4のトランジスタ
の第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記発光素子の第
1の電極と電気的に接続されていることを特徴としている。
A semiconductor device of the present invention is a semiconductor device having a pixel provided with a light emitting element,
The pixel includes a source signal line, first and second gate signal lines, a current supply line, and a first signal line.
To a fourth transistor and a light emitting element, the gate electrode of the first transistor is electrically connected to the first gate signal line, and the first electrode is electrically connected to the source signal line. And a second electrode connected to the first electrode of the second transistor and a second electrode of the third electrode.
Electrically connected to a first electrode of the second transistor, a gate electrode of the second transistor, a second electrode of the second transistor, a second electrode of the third transistor, and Electrically connected to the gate electrode of the fourth transistor, the first electrode of the fourth transistor is electrically connected to the current supply line, and the second electrode is the first electrode of the light emitting element. It is characterized in that it is electrically connected to.

本発明の半導体装置は、 発光素子が備えられた画素を有する半導体装置であって、
前記画素は、 ソース信号線と、第1および第2のゲート信号線と、電流供給線と、第1
乃至第3のトランジスタと、容量手段と、発光素子とを有し、 前記第1のトランジスタ
のゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソー
ス信号線と電気的に接続され、第2の電極は、前記第2のトランジスタの第1の電極と電
気的に接続され、 前記第2のトランジスタのゲート電極は、前記第2のトランジスタの
第2の電極および、前記第3のトランジスタのゲート電極と電気的に接続され、 前記第
3のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、
前記発光素子の第1の電極と電気的に接続され、 前記容量手段の第1の電極は、前記第
3のトランジスタのゲート電極と電気的に接続され、第2の電極は、前記第2のゲート信
号線と電気的に接続されていることを特徴としている。
A semiconductor device of the present invention is a semiconductor device having a pixel provided with a light emitting element,
The pixel includes a source signal line, first and second gate signal lines, a current supply line, and a first signal line.
To a third transistor, a capacitor, and a light emitting element, the gate electrode of the first transistor is electrically connected to the first gate signal line, and the first electrode is the source. The second electrode is electrically connected to the signal line, the second electrode is electrically connected to the first electrode of the second transistor, and the gate electrode of the second transistor is the second electrode of the second transistor. Is electrically connected to the gate electrode of the third transistor, the first electrode of the third transistor is electrically connected to the current supply line, and the second electrode is
The first electrode of the capacitor is electrically connected to the first electrode of the light emitting element, the first electrode of the capacitor is electrically connected to the gate electrode of the third transistor, and the second electrode of the second electrode is electrically connected to the gate electrode of the third transistor. It is characterized in that it is electrically connected to the gate signal line.

本発明の半導体装置は、 発光素子が備えられた画素を有する半導体装置であって、
前記画素は、 ソース信号線と、第1および第2のゲート信号線と、電流供給線と、第1
乃至第3のトランジスタと、ダイオードと、発光素子とを有し、 前記第1のトランジス
タのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソ
ース信号線と電気的に接続され、第2の電極は、前記第2のトランジスタの第1の電極と
電気的に接続され、 前記第2のトランジスタのゲート電極は、前記第2のトランジスタ
の第2の電極および、前記第3のトランジスタのゲート電極と電気的に接続され、 前記
第3のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は
、前記発光素子の第1の電極と電気的に接続され、 前記ダイオードの第1の電極は、前
記第3のトランジスタのゲート電極と電気的に接続され、第2の電極は、前記第2のゲー
ト信号線と電気的に接続され、 前記第2のゲート信号線の電位を変化させたとき、前記
第1の電極から前記第2の電極、もしくは前記第2の電極から前記第1の電極のいずれか
一方向にのみ電流を生ずることを特徴としている。
A semiconductor device of the present invention is a semiconductor device having a pixel provided with a light emitting element,
The pixel includes a source signal line, first and second gate signal lines, a current supply line, and a first signal line.
To a third transistor, a diode, and a light emitting element, the gate electrode of the first transistor is electrically connected to the first gate signal line, and the first electrode is the source signal. Electrically connected to the line, the second electrode electrically connected to the first electrode of the second transistor, the gate electrode of the second transistor connected to the second electrode of the second transistor. An electrode and a gate electrode of the third transistor are electrically connected, a first electrode of the third transistor is electrically connected to the current supply line, and a second electrode is the light emitting element. Is electrically connected to a first electrode of the diode, a first electrode of the diode is electrically connected to a gate electrode of the third transistor, and a second electrode of the diode is connected to the second gate signal line. When electrically connected and changing the potential of the second gate signal line, either one of the first electrode to the second electrode or the second electrode to the first electrode It is characterized by producing an electric current only in.

本発明の半導体装置は、 発光素子が備えられた画素を有する半導体装置であって、
前記画素は、 ソース信号線と、第1乃至第3のゲート信号線と、電流供給線と、第1乃
至第5のトランジスタと、発光素子とを有し、 前記第1のトランジスタのゲート電極は
、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気
的に接続され、第2の電極は、前記第2のトランジスタの第1の電極と電気的に接続され
、 前記第2のトランジスタのゲート電極は、前記第2のトランジスタの第2の電極と、
前記第3のトランジスタの第1の電極と、前記第4のトランジスタのゲート電極と電気的
に接続され、 前記第3のトランジスタのゲート電極は、前記第2のゲート信号線と電気
的に接続され、 前記第4のトランジスタの第1の電極は、前記電流供給線と電気的に接
続され、第2の電極は、前記発光素子の第1の電極と電気的に接続され、 前記第5のト
ランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第1の電極は
、前記電流供給線と電気的に接続され、第2の電極は、前記第4のトランジスタのゲート
電極と電気的に接続され、 前記第5のトランジスタが導通することによって、前記第4
のトランジスタのゲート・ソース間電圧を0とすることを特徴としている。
A semiconductor device of the present invention is a semiconductor device having a pixel provided with a light emitting element,
The pixel includes a source signal line, first to third gate signal lines, a current supply line, first to fifth transistors, and a light emitting element, and a gate electrode of the first transistor is , A first electrode electrically connected to the first gate signal line, a first electrode electrically connected to the source signal line, and a second electrode electrically connected to the first electrode of the second transistor. Electrically connected, the gate electrode of the second transistor is connected to the second electrode of the second transistor,
The first electrode of the third transistor is electrically connected to the gate electrode of the fourth transistor, and the gate electrode of the third transistor is electrically connected to the second gate signal line. A first electrode of the fourth transistor is electrically connected to the current supply line, a second electrode of the fourth transistor is electrically connected to a first electrode of the light emitting element, the fifth transistor Of the gate electrode is electrically connected to the third gate signal line, the first electrode is electrically connected to the current supply line, and the second electrode is the gate electrode of the fourth transistor. Is electrically connected to the fourth transistor and the fifth transistor is electrically connected,
It is characterized in that the gate-source voltage of the transistor is set to zero.

本発明の半導体装置は、 発光素子が備えられた画素を有する半導体装置であって、
前記画素は、 ソース信号線と、第1および第2のゲート信号線と、電流供給線と、第1
乃至第5のトランジスタと、発光素子とを有し、 前記第1のトランジスタのゲート電極
は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電
気的に接続され、第2の電極は、前記第2のトランジスタの第1の電極と電気的に接続さ
れ、 前記第2のトランジスタのゲート電極は、前記第2のトランジスタの第2の電極と
、前記第3のトランジスタの第1の電極と、前記第4のトランジスタのゲート電極と電気
的に接続され、 前記第3のトランジスタのゲート電極は、前記画素より少なくとも1行
前に走査される行の画素の有する前記第1のゲート信号線と電気的に接続され、 前記第
4のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、
前記発光素子の第1の電極と電気的に接続され、 前記第5のトランジスタのゲート電極
は、前記第2のゲート信号線と電気的に接続され、第1の電極は、前記電流供給線と電気
的に接続され、第2の電極は、前記第4のトランジスタのゲート電極と電気的に接続され
、 前記第5のトランジスタが導通することによって、前記第4のトランジスタのゲート
・ソース間電圧を0とすることを特徴としている。
A semiconductor device of the present invention is a semiconductor device having a pixel provided with a light emitting element,
The pixel includes a source signal line, first and second gate signal lines, a current supply line, and a first signal line.
To a fifth transistor and a light emitting element, the gate electrode of the first transistor is electrically connected to the first gate signal line, and the first electrode is electrically connected to the source signal line. Electrically connected, the second electrode is electrically connected to the first electrode of the second transistor, the gate electrode of the second transistor is connected to the second electrode of the second transistor, The first electrode of the third transistor is electrically connected to the gate electrode of the fourth transistor, and the gate electrode of the third transistor is at least one row before the pixel. The pixel is electrically connected to the first gate signal line, the first electrode of the fourth transistor is electrically connected to the current supply line, and the second electrode is
The fifth electrode is electrically connected to the first electrode of the light emitting element, the gate electrode of the fifth transistor is electrically connected to the second gate signal line, and the first electrode is connected to the current supply line. The second electrode is electrically connected, and the second electrode is electrically connected to the gate electrode of the fourth transistor, and the gate-source voltage of the fourth transistor is changed by conducting the fifth transistor. It is characterized by being set to 0.

本発明の半導体装置は、 発光素子が備えられた画素を有する半導体装置であって、
前記画素は、 ソース信号線と、第1乃至第3のゲート信号線と、電流供給線と、第1乃
至第5のトランジスタと、発光素子とを有し、 前記第1のトランジスタのゲート電極は
、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気
的に接続され、第2の電極は、前記第2のトランジスタの第1の電極と電気的に接続され
、 前記第2のトランジスタのゲート電極は、前記第2のトランジスタの第2の電極と、
前記第3のトランジスタの第1の電極と、前記第4のトランジスタのゲート電極と電気的
に接続され、 前記第3のトランジスタのゲート電極は、前記第2のゲート信号線と電気
的に接続され、 前記第4のトランジスタの第1の電極は、前記電流供給線と電気的に接
続され、第2の電極は、前記第5のトランジスタの第1の電極と電気的に接続され、 前
記第5のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第
2の電極は、前記発光素子の第2の電極と電気的に接続され、 前記第5のトランジスタ
が非導通となることにより、前記電流供給線から前記発光素子に供給される電流を遮断す
ることを特徴としている。
A semiconductor device of the present invention is a semiconductor device having a pixel provided with a light emitting element,
The pixel includes a source signal line, first to third gate signal lines, a current supply line, first to fifth transistors, and a light emitting element, and a gate electrode of the first transistor is , A first electrode electrically connected to the first gate signal line, a first electrode electrically connected to the source signal line, and a second electrode electrically connected to the first electrode of the second transistor. Electrically connected, the gate electrode of the second transistor is connected to the second electrode of the second transistor,
The first electrode of the third transistor is electrically connected to the gate electrode of the fourth transistor, and the gate electrode of the third transistor is electrically connected to the second gate signal line. A first electrode of the fourth transistor is electrically connected to the current supply line, a second electrode is electrically connected to a first electrode of the fifth transistor, and the fifth electrode of the fifth transistor is electrically connected to the current supply line. The gate electrode of the transistor is electrically connected to the third gate signal line, the second electrode is electrically connected to the second electrode of the light emitting element, and the fifth transistor is non-conductive. Therefore, the current supplied from the current supply line to the light emitting element is cut off.

本発明の半導体装置は、 発光素子が備えられた画素を有する半導体装置であって、
前記画素は、 ソース信号線と、第1乃至第3のゲート信号線と、電流供給線と、第1乃
至第5のトランジスタと、発光素子とを有し、 前記第1のトランジスタのゲート電極は
、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気
的に接続され、第2の電極は、前記第2のトランジスタの第1の電極と電気的に接続され
、 前記第2のトランジスタのゲート電極は、前記第2のトランジスタの第2の電極と、
前記第3のトランジスタの第1の電極と、前記第4のトランジスタのゲート電極と電気的
に接続され、 前記第3のトランジスタのゲート電極は、前記画素より少なくとも1行前
に走査される行の画素の有する前記第1のゲート信号線と電気的に接続され、 前記第4
のトランジスタの第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前
記第5のトランジスタの第1の電極と電気的に接続され、 前記第5のトランジスタのゲ
ート電極は、前記第3のゲート信号線と電気的に接続され、第2の電極は、前記発光素子
の第2の電極と電気的に接続され、 前記第5のトランジスタが非導通となることにより
、前記電流供給線から前記発光素子に供給される電流を遮断することを特徴としている。
A semiconductor device of the present invention is a semiconductor device having a pixel provided with a light emitting element,
The pixel includes a source signal line, first to third gate signal lines, a current supply line, first to fifth transistors, and a light emitting element, and a gate electrode of the first transistor is , A first electrode electrically connected to the first gate signal line, a first electrode electrically connected to the source signal line, and a second electrode electrically connected to the first electrode of the second transistor. Electrically connected, the gate electrode of the second transistor is connected to the second electrode of the second transistor,
The first electrode of the third transistor is electrically connected to the gate electrode of the fourth transistor, and the gate electrode of the third transistor is at least one row before the pixel. Electrically connected to the first gate signal line of the pixel,
The first electrode of the transistor is electrically connected to the current supply line, the second electrode is electrically connected to the first electrode of the fifth transistor, and the gate of the fifth transistor is The electrode is electrically connected to the third gate signal line, the second electrode is electrically connected to the second electrode of the light emitting element, and the fifth transistor is non-conductive. The current supplied to the light emitting element from the current supply line is cut off.

本発明の半導体装置は、 前記第3のトランジスタの第2の電極は、リセット用電源線
と電気的に接続されていることを特徴としている。
The semiconductor device of the present invention is characterized in that the second electrode of the third transistor is electrically connected to the reset power supply line.

本発明の半導体装置は、 前記第3のトランジスタの第2の電極は、前記画素を除くい
ずれかの行において走査されるいずれかの画素が有するゲート信号線のうちいずれか1本
と電気的に接続されていることを特徴としている。
In the semiconductor device of the present invention, the second electrode of the third transistor is electrically connected to any one of gate signal lines included in any pixel scanned in any row except the pixel. It is characterized by being connected.

本発明の半導体装置は、 発光素子が備えられた画素を有する半導体装置であって、
前記画素は、 ソース信号と、第1および第2のゲート信号線と、電流供給線と、第1乃
至第5のトランジスタと、発光素子とを有し、 前記第1のトランジスタのゲート電極は
、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気
的に接続され、第2の電極は、前記第2のトランジスタの第1の電極と電気的に接続され
、 前記第2のトランジスタのゲート電極は、前記第2のトランジスタの第2の電極と、
前記第3のトランジスタの第1の電極と、前記第4のトランジスタのゲート電極と電気的
に接続され、 前記第3のトランジスタのゲート電極は、前記画素の1行前に走査される
行の画素の有する前記第1のゲート信号線と電気的に接続され、第2の電極は、前記第2
のゲート信号線と電気的に接続され、 前記第4のトランジスタの第1の電極は、前記電
流供給線と電気的に接続され、第2の電極は、前記第5のトランジスタの第1の電極と電
気的に接続され、 前記第5のトランジスタのゲート電極は、前記第2のゲート信号線と
電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続され、 前
記第5のトランジスタが非導通となることにより、前記電流供給線から前記発光素子に供
給される電流を遮断することを特徴としている。
A semiconductor device of the present invention is a semiconductor device having a pixel provided with a light emitting element,
The pixel includes a source signal, first and second gate signal lines, a current supply line, first to fifth transistors, and a light emitting element, and a gate electrode of the first transistor is The first electrode is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is electrically connected to the first electrode of the second transistor. A gate electrode of the second transistor is connected to a second electrode of the second transistor,
The first electrode of the third transistor is electrically connected to the gate electrode of the fourth transistor, and the gate electrode of the third transistor is a pixel in a row scanned one row before the pixel. Is electrically connected to the first gate signal line of the second electrode, and the second electrode is connected to the second gate signal line.
Of the fourth transistor, the first electrode of the fourth transistor is electrically connected to the current supply line, and the second electrode is the first electrode of the fifth transistor. The gate electrode of the fifth transistor is electrically connected to the second gate signal line, and the second electrode is electrically connected to the first electrode of the light emitting element. When the fifth transistor is turned off, the current supplied from the current supply line to the light emitting element is cut off.

本発明の半導体装置は、 発光素子が備えられた画素を有する半導体装置であって、
前記画素は、 ソース信号と、第1および第2のゲート信号線と、電流供給線と、第1乃
至第5のトランジスタと、発光素子とを有し、 前記第1のトランジスタのゲート電極は
、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気
的に接続され、第2の電極は、前記第2のトランジスタの第1の電極と電気的に接続され
、 前記第2のトランジスタのゲート電極は、前記第2のトランジスタの第2の電極と、
前記第3のトランジスタの第1の電極と、前記第4のトランジスタのゲート電極と電気的
に接続され、 前記第3のトランジスタのゲート電極は、前記画素の1行前に走査される
行の画素の有する前記第1のゲート信号線と電気的に接続され、第2の電極は、前記第1
のゲート信号線と電気的に接続され、 前記第4のトランジスタの第1の電極は、前記電
流供給線と電気的に接続され、第2の電極は、前記第5のトランジスタの第1の電極と電
気的に接続され、 前記第5のトランジスタのゲート電極は、前記第2のゲート信号線と
電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続され、 前
記第5のトランジスタが非導通となることにより、前記電流供給線から前記発光素子に供
給される電流を遮断することを特徴としている。
A semiconductor device of the present invention is a semiconductor device having a pixel provided with a light emitting element,
The pixel includes a source signal, first and second gate signal lines, a current supply line, first to fifth transistors, and a light emitting element, and a gate electrode of the first transistor is The first electrode is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is electrically connected to the first electrode of the second transistor. A gate electrode of the second transistor is connected to a second electrode of the second transistor,
The first electrode of the third transistor is electrically connected to the gate electrode of the fourth transistor, and the gate electrode of the third transistor is a pixel in a row scanned one row before the pixel. Electrically connected to the first gate signal line of the second electrode,
Of the fourth transistor, the first electrode of the fourth transistor is electrically connected to the current supply line, and the second electrode is the first electrode of the fifth transistor. The gate electrode of the fifth transistor is electrically connected to the second gate signal line, and the second electrode is electrically connected to the first electrode of the light emitting element. When the fifth transistor is turned off, the current supplied from the current supply line to the light emitting element is cut off.

本発明の半導体装置は、 前記半導体装置は、保持容量手段を有し、前記保持容量手段
の第1の電極は、前記第1のトランジスタの第2の電極と電気的に接続され、第2の電極
には、一定電位が与えられ、前期第1のトランジスタの第2の電極における電位を保持す
ることを特徴としている。
In the semiconductor device of the present invention, the semiconductor device has a holding capacitor means, a first electrode of the holding capacitor means is electrically connected to a second electrode of the first transistor, and a second electrode It is characterized in that a constant potential is applied to the electrodes and the potential at the second electrodes of the first transistor is held in the previous period.

本発明の半導体装置は、 前記半導体装置は、保持容量手段を有し、前記保持容量手段
の第1の電極は、前記第4のトランジスタのゲート電極と電気的に接続され、第2の電極
には、一定電位が与えられ、前期第4のトランジスタのゲート電極に印加される電位を保
持することを特徴としている。
In the semiconductor device of the present invention, the semiconductor device has a storage capacitor means, a first electrode of the storage capacitor means is electrically connected to a gate electrode of the fourth transistor, and a second electrode is connected to the second electrode. Is characterized in that a constant potential is applied and the potential applied to the gate electrode of the fourth transistor is held.

本発明の半導体装置は、 スイッチ素子と、整流性素子とを有し、 前記整流性素子の
第1の電極には、第1の信号V1が入力され、第2の電極は、前記スイッチ素子の第1の
電極と電気的に接続され、 前記スイッチ素子の第2の電極には、ある電位Vが与えられ
る半導体装置の駆動方法であって、 前記スイッチ素子を導通して、前記整流性素子の第
2の電極の電位をVとする第1のステップと、 前記第1のステップから、前記スイッチ
素子を非導通とし、前記整流性素子の両電極間の電圧を、前記整流性素子のしきい値電圧
Vthに収束させる第2のステップと、 前記しきい値電圧Vthを保持し、前記整流性
素子の第2の電極より、前記信号V1から前記しきい値電圧Vthだけオフセットした信
号V2を得る第3のステップとを有することを特徴としている。
A semiconductor device of the present invention includes a switch element and a rectifying element, a first signal V1 is input to a first electrode of the rectifying element, and a second electrode of the switch element is A method for driving a semiconductor device electrically connected to a first electrode, wherein a certain potential V is applied to a second electrode of the switch element, the switch element being electrically connected to the second element of the rectifying element. From the first step of setting the potential of the second electrode to V, and from the first step, the switch element is made non-conductive, and the voltage between both electrodes of the rectifying element is set to the threshold value of the rectifying element. A second step of converging to a value voltage Vth; and a signal V 2 which holds the threshold voltage Vth and is offset from the signal V 1 by the threshold voltage Vth from the second electrode of the rectifying element. And a third step of obtaining

本発明の半導体装置は、 第1および第2のスイッチ素子と、整流性素子とを有し、
前記第1のスイッチ素子の第1の電極には、第1の信号V1が入力され、第2の電極は、
前記整流性素子の第1の電極と電気的に接続され、 前記整流性素子の第2の電極は、前
記第2のスイッチ素子の第1の電極と電気的に接続され、 前記第2のスイッチ素子の第
2の電極には、ある電位Vが与えられる半導体装置の駆動方法であって、 前記第2のス
イッチ素子を導通して、前記整流性素子の第2の電極の電位をVとする第1のステップと
、 前記第1のステップから、さらに前記第1のスイッチ素子を導通して、前記整流性素
子第1の電極の電位をV1とする第2のステップと、 前記第2のステップから、前記第
2のスイッチを非導通とし、前記整流性素子の両電極間の電圧を、前記整流性素子のしき
い値電圧Vthに収束させる第3のステップと、 前記第3のステップから、さらに第1
のスイッチを非導通とし、前記しきい値電圧Vthを保持し、前記整流性素子の第2の電
極より、前記信号V1から前記しきい値電圧Vthだけオフセットした信号V2を得る第4
のステップとを有することを特徴としている。
A semiconductor device of the present invention has first and second switch elements and a rectifying element,
The first signal V1 is input to the first electrode of the first switch element, and the second electrode is
Electrically connected to a first electrode of the rectifying element, a second electrode of the rectifying element electrically connected to a first electrode of the second switch element, the second switch A method of driving a semiconductor device, wherein a certain potential V is applied to the second electrode of the element, wherein the second switch element is turned on to set the potential of the second electrode of the rectifying element to V. A first step, a second step from the first step, in which the first switch element is further conducted, and the potential of the first electrode of the rectifying element is V 1 ; From the step, the second switch is made non-conducting, and the voltage between both electrodes of the rectifying element is converged to the threshold voltage Vth of the rectifying element; and the third step. , The first
A non-conducting switch, holds the threshold voltage Vth, and obtains a signal V 2 offset from the signal V 1 by the threshold voltage Vth from the second electrode of the rectifying element.
And the steps of.

本発明の半導体装置は、 第1および第2の整流性素子とを有し、 前記第1の整流性
素子の第1の電極には、第1の信号V1が入力され、第2の電極は、前記第2の整流性素
子の第1の電極と電気的に接続され、 前記第2の整流性素子の第2の電極には、ある電
位Vが与えられる半導体装置の駆動方法であって、 前記第1の整流性素子のしきい値電
圧をVthとし、 V1>(V−|Vth|)のとき、前記第2の整流性素子の第2の電極
の電位をV→V0(V0>V)とし、前記第2の整流性素子を流れる電流を遮断する第1の
ステップと、 前記第1の整流性素子の第2の電極より、前記信号V1から前記しきい値
電圧Vthだけオフセットした信号V2を得る第2のステップとを有することを特徴とし
ている。
A semiconductor device of the present invention includes first and second rectifying elements, a first signal V1 is input to a first electrode of the first rectifying element, and a second electrode is A method of driving a semiconductor device, wherein the semiconductor device is electrically connected to a first electrode of the second rectifying element, and a certain potential V is applied to the second electrode of the second rectifying element, When the threshold voltage of the first rectifying element is Vth and V1>(V−|Vth|), the potential of the second electrode of the second rectifying element is V→V 0 (V 0 >V), the first step of interrupting the current flowing through the second rectifying element, and the second electrode of the first rectifying element, from the signal V 1 to the threshold voltage Vth It is characterized by a second step of obtaining a signal V 2 offset.

本発明の半導体装置は、 前記整流性素子とは、ゲート・ドレイン間を接続したトラン
ジスタを用いてなり、 前記トランジスタの極性がNチャネル型であり、しきい値電圧が
Vthであるとき、 V1+|Vth|<V、かつV2=V1+Vthを満たし、 前記トラ
ンジスタの極性がPチャネル型であり、しきい値電圧がVthであるとき、 V1>V+
Vth、かつV2=V1−|Vth|を満たすことを特徴としている。
In the semiconductor device of the present invention, the rectifying element includes a transistor having a gate and a drain connected to each other. When the transistor has a N-channel polarity and a threshold voltage is Vth, V 1 +|Vth|<V and V 2 =V 1 +Vth are satisfied, and when the polarity of the transistor is a P-channel type and the threshold voltage is Vth, V 1 >V+
It is characterized in that Vth and V 2 =V 1 −|Vth| are satisfied.

本発明の半導体装置は、 前記整流性素子とは、ダイオードを用いてなり、 前記ダイ
オードのしきい値電圧がVthであるとき、 V1>V+Vth、かつV2=V1−|Vth
|もしくは、 V1<V−|Vth|、かつV2=V1+Vthを満たすことを特徴としている
In the semiconductor device of the present invention, a diode is used as the rectifying element, and when the threshold voltage of the diode is Vth, V 1 >V+Vth, and V 2 =V 1 −|Vth
Alternatively, it is characterized by satisfying V 1 <V−|Vth| and V 2 =V 1 +Vth.

本発明によると、容量手段の容量値等のばらつきの影響等を受けることなく、正常にT
FTのしきい値電圧のばらつきを補正することが出来る。さらに、図22、23に示した
ように、発光装置に応用する場合、従来例では1水平期間内に行う動作が多かったのに対
して、本発明はより簡単な動作原理に基づいており、動作タイミングも簡単なため、回路
の高速動作が可能となり、特にデジタル階調方式と時間階調方式とを組み合わせた方法に
よって表示を行う際に、よりビット数の高い映像信号を用いて高品質な映像の表示が可能
となる。
According to the present invention, it is possible to normally operate T without being affected by variations in the capacitance value of the capacitance means.
It is possible to correct the variation in the threshold voltage of the FT. Further, as shown in FIGS. 22 and 23, when applied to a light emitting device, many operations are performed within one horizontal period in the conventional example, whereas the present invention is based on a simpler operation principle. Since the operation timing is simple, high-speed operation of the circuit is possible, and particularly when displaying by a method that combines the digital gradation method and the time gradation method, a high-quality video signal with a higher bit number is used. Video can be displayed.

本発明の一実施形態を示す図。The figure which shows one Embodiment of this invention. 図1に示した構成による動作を説明する図。FIG. 3 is a diagram for explaining the operation of the configuration shown in FIG. 1. 本発明の一実施形態およびその動作を説明する図。The figure explaining one Embodiment and its operation|movement of this invention. 本発明の一実施形態およびその動作を説明する図。The figure explaining one Embodiment and its operation|movement of this invention. 本発明の一実施形態およびその動作を説明する図。The figure explaining one Embodiment and its operation|movement of this invention. 本発明の一実施形態およびその動作を説明する図。The figure explaining one Embodiment and its operation|movement of this invention. 本発明の一実施形態およびその動作を説明する図。The figure explaining one Embodiment and its operation|movement of this invention. 本発明の一実施形態を示す図。The figure which shows one Embodiment of this invention. 本発明の一実施形態およびその動作を説明する図。The figure explaining one Embodiment and its operation|movement of this invention. 本発明の一実施形態およびその動作を説明する図。The figure explaining one Embodiment and its operation|movement of this invention. 図9に示した構成による動作のタイミングを示す図。FIG. 10 is a diagram showing the timing of operations performed by the configuration shown in FIG. 9. 図10に示した構成による動作のタイミングを示す図。FIG. 11 is a diagram showing the timing of operations performed by the configuration shown in FIG. 10. 発光装置の作製工程を説明する図。6A to 6C are diagrams illustrating a manufacturing process of a light-emitting device. 発光装置の作製工程を説明する図。6A to 6C are diagrams illustrating a manufacturing process of a light-emitting device. 発光装置の作製工程を説明する図。6A to 6C are diagrams illustrating a manufacturing process of a light-emitting device. 本発明の一実施形態およびその動作を説明する図。The figure explaining one Embodiment and its operation|movement of this invention. 図16に示した構成による動作を説明する図。The figure explaining operation|movement by the structure shown in FIG. 本発明の一実施形態およびその動作を説明する図。The figure explaining one Embodiment and its operation|movement of this invention. 図18に示した構成による動作を説明する図。FIG. 19 is a diagram for explaining the operation of the configuration shown in FIG. 18. 一般的な発光装置の画素の構成を示す図。FIG. 6 illustrates a pixel structure of a general light-emitting device. デジタル階調方式と時間階調方式とを組み合わせた方法による動作を説明する図。FIG. 6 is a diagram illustrating an operation according to a method in which a digital gradation method and a time gradation method are combined. TFTのしきい値電圧の補正を行う画素の構成の一例を示す図。FIG. 3 is a diagram showing an example of a pixel configuration for correcting a threshold voltage of a TFT. 図22に示した構成による動作を説明する図。FIG. 23 is a diagram for explaining the operation of the configuration shown in FIG. 22. アナログ信号方式による発光装置の概要を説明する図。FIG. 6 is a diagram illustrating an outline of a light-emitting device using an analog signal method. 図24にて用いるソース信号線駆動回路およびゲート信号線駆動回路の構成例を示す図。FIG. 25 is a diagram showing a configuration example of a source signal line drive circuit and a gate signal line drive circuit used in FIG. 24. デジタル信号方式による発光装置の概要を説明する図。FIG. 6 is a diagram illustrating an outline of a light-emitting device using a digital signal method. 図26にて用いるソース信号線駆動回路の構成例を示す図。FIG. 27 is a diagram showing a configuration example of a source signal line driver circuit used in FIG. 26. D−FFを用いた一般的なシフトレジスタによるパルス幅調整の例を示す図。The figure which shows the example of pulse width adjustment by the general shift register which used D-FF. 本発明の動作原理を説明する図。The figure explaining the operation principle of this invention. 発光装置の上面図および断面図。3A and 3B are a top view and a cross-sectional view of a light-emitting device. 本発明が適用可能な電子機器の例を示す図。6A and 6B are diagrams illustrating examples of electronic devices to which the present invention can be applied. 本発明の実施形態とは異なる構成例および動作を説明する図。The figure explaining the structural example different from embodiment of this invention, and operation|movement. 本発明の実施形態とは異なる構成例および動作を説明する図。The figure explaining the structural example different from embodiment of this invention, and operation|movement. 本発明の実施形態とは異なる構成例および動作を説明する図。The figure explaining the structural example different from embodiment of this invention, and operation|movement. 本発明の実施形態とは異なる構成例および動作を説明する図。The figure explaining the structural example different from embodiment of this invention, and operation|movement. 本発明の実施形態とは異なる構成例および動作を説明する図。The figure explaining the structural example different from embodiment of this invention, and operation|movement. 本発明の実施形態とは異なる構成例および動作を説明する図。The figure explaining the structural example different from embodiment of this invention, and operation|movement. 本発明の実施形態とは異なる構成例および動作を説明する図。The figure explaining the structural example different from embodiment of this invention, and operation|movement. 本発明の実施形態とは異なる構成例および動作を説明する図。The figure explaining the structural example different from embodiment of this invention, and operation|movement. 本発明の実施形態とは異なる構成例および動作を説明する図。The figure explaining the structural example different from embodiment of this invention, and operation|movement. 本発明のしきい値電圧の補正原理を用いて電流源回路を構成する例を示す図。The figure which shows the example which comprises a current source circuit using the correction principle of the threshold voltage of this invention. 本発明のしきい値電圧の補正原理を用いて電流源回路を構成する例を示す図。The figure which shows the example which comprises a current source circuit using the correction principle of the threshold voltage of this invention. 本発明のしきい値電圧の補正原理を用いて電流源回路を構成する例を示す図。The figure which shows the example which comprises a current source circuit using the correction principle of the threshold voltage of this invention. 本発明のしきい値電圧の補正原理を用いて電流源回路を構成する例を示す図。The figure which shows the example which comprises a current source circuit using the correction principle of the threshold voltage of this invention.

[実施の形態1]
図1(A)に、本発明の第1の実施形態を示す。ソース信号線101、第1、第2のゲー
ト信号線102、103、TFT104〜107、EL素子109、電流供給線110、
リセット用電源線111、電源線112を有する。さらに、映像信号を保持するための容
量手段108を設けても良い。
[Embodiment 1]
FIG. 1A shows a first embodiment of the present invention. Source signal line 101, first and second gate signal lines 102 and 103, TFTs 104 to 107, EL element 109, current supply line 110,
It has a reset power supply line 111 and a power supply line 112. Further, a capacitor means 108 for holding a video signal may be provided.

TFT104のゲート電極は、第1のゲート信号線102に接続され、第1の電極は、
ソース信号線101に接続され、第2の電極は、TFT105の第1の電極に接続されて
いる。TFT105のゲート電極と第2の電極とは互いに接続され、TFT106の第1
の電極および、TFT107のゲート電極に接続されている。TFT106のゲート電極
は、第2のゲート信号線103に接続され、第2の電極は、リセット用電源線111に接
続されている。TFT107の第1の電極は、電流供給線110に接続され、第2の電極
は、EL素子109の第1の電極に接続されている。EL素子109の第2の電極は、電
源線112に接続され、電流供給線110とは互いに電位差を有している。容量手段10
8を設ける場合には、TFT107のゲート電極と、電流供給線110等の定電位を得ら
れる部位との間に設ければ良い。また、TFT104の第2の電極と、電流供給線110
等の定電位との間に設けても良いし、保持容量の値を大きくしたい場合等には、両方に設
けても良い。
The gate electrode of the TFT 104 is connected to the first gate signal line 102, and the first electrode is
The second electrode is connected to the source signal line 101, and the second electrode is connected to the first electrode of the TFT 105. The gate electrode and the second electrode of the TFT 105 are connected to each other, and
Of the TFT and the gate electrode of the TFT 107. The gate electrode of the TFT 106 is connected to the second gate signal line 103, and the second electrode is connected to the reset power supply line 111. The first electrode of the TFT 107 is connected to the current supply line 110, and the second electrode thereof is connected to the first electrode of the EL element 109. The second electrode of the EL element 109 is connected to the power supply line 112 and has a potential difference with the current supply line 110. Capacity means 10
In the case where 8 is provided, it may be provided between the gate electrode of the TFT 107 and a portion such as the current supply line 110 where a constant potential can be obtained. In addition, the second electrode of the TFT 104 and the current supply line 110
And the like, or may be provided on both sides when it is desired to increase the value of the storage capacitor.

図1(B)は、第1、第2のゲート信号線に入力するパルスのタイミングを示している。
図1(B)および図2を用いて、動作について説明する。なお、ここではTFT104、1
06はNチャネル型として構成しているので、ゲート信号線の電位がHレベルのときにT
FTがONし、LレベルのときにTFTがOFFするものとしているが、TFT104、
106は単にスイッチング素子として機能するものであり、その極性は問わない。
FIG. 1B shows the timing of pulses input to the first and second gate signal lines.
The operation will be described with reference to FIGS. Note that here, the TFTs 104, 1
Since 06 is configured as an N-channel type, when the potential of the gate signal line is H level, T
It is assumed that the FT is turned on and the TFT is turned off when it is at the L level.
Reference numeral 106 simply functions as a switching element, and its polarity does not matter.

今、ソース信号線101の電位がVDD、電流供給線の電位がVDD、リセット用電源線の
電位がVReset(<VDD−|Vth|)であるとし、TFT105については、ゲート(G)、ソ
ース(S)、ドレイン(D)を図2(A)のように定義する。まず、第2のゲート信号線103
にパルスが入力されてTFT106がONする。よって、図2(A)に示すように、TFT
105のドレイン電位が低下して、TFT105のゲート・ソース間電圧VGS<0となり
、さらにしきい値電圧Vthの絶対値を上回って、TFT105がONする。同時に、TF
T107のゲート・ソース間電圧もまたしきい値電圧の絶対値を上回るため、ONする。
Now, assuming that the potential of the source signal line 101 is V DD , the potential of the current supply line is V DD , and the potential of the reset power supply line is V Reset (<V DD −|V th |), the TFT 105 has a gate ( G), source (S) and drain (D) are defined as shown in FIG. First, the second gate signal line 103
The pulse is input to the TFT 106 and the TFT 106 is turned on. Therefore, as shown in FIG.
The drain potential of the TFT 105 decreases, the gate-source voltage V GS of the TFT 105 becomes <0, further exceeds the absolute value of the threshold voltage V th , and the TFT 105 is turned on. At the same time, TF
Since the gate-source voltage of T107 also exceeds the absolute value of the threshold voltage, it is turned on.

続いて、TFT106がOFFし、第1のゲート信号線102にパルスが入力されてT
FT104がONする。ここで、ソース信号線には映像信号が出力されてきており、その
電位がVData(VReset<VData<VDD)となっているため、TFT105のソース電位が
Dataへと上昇する。すると、TFT105を経て、TFT107のゲート電極の電位、
すなわちTFT105のゲート電極の電位も上昇する。その電位がVData−|Vth|となっ
たところで、TFT105のゲート・ソース間電圧がそのしきい値電圧に等しくなるので
、TFT105がOFFし、TFT107のゲート電極の電位、すなわちTFT105の
ゲート電極の電位の上昇が停止する(図2(B))。
Subsequently, the TFT 106 is turned off, a pulse is input to the first gate signal line 102, and T
FT104 turns on. Here, since the video signal is being output to the source signal line and the potential thereof is V Data (V Reset <V Data <V DD ), the source potential of the TFT 105 rises to V Data . Then, through the TFT 105, the potential of the gate electrode of the TFT 107,
That is, the potential of the gate electrode of the TFT 105 also rises. When the potential becomes V Data −|V th |, the gate-source voltage of the TFT 105 becomes equal to its threshold voltage, so that the TFT 105 is turned off and the potential of the gate electrode of the TFT 107, that is, the gate electrode of the TFT 105. The rise of the potential of the (3) stops (FIG. 2B).

続いて、TFT104がOFFし、発光期間に移る。今、TFT107のゲート電極に
は、所望の映像信号の電位に、しきい値電圧を上乗せした電位が印加されており、図2(
C)に示すように、それに見合った電流が電流供給線110よりTFT107を経てEL
素子109に流れ、発光する。ところで、実際には、図2(A)の初期化の段階でTFT1
07のゲート電極には、しきい値電圧の絶対値を上回る電位が印加されてONし、最大輝
度で発光しているが、第1、第2のゲート信号線が選択される期間は、実際の発光期間に
比べて十分に短く、いかなる場合にも同様に発光するため、相対的な輝度のばらつきに影
響することはない。
Then, the TFT 104 is turned off and the light emitting period starts. Now, a potential obtained by adding a threshold voltage to the potential of a desired video signal is applied to the gate electrode of the TFT 107, as shown in FIG.
As shown in (C), a current corresponding to the current flows from the current supply line 110 through the TFT 107 to the EL.
It flows to the element 109 and emits light. By the way, in actuality, the TFT 1 is initialized at the initialization stage of FIG.
The gate electrode of 07 is applied with a potential exceeding the absolute value of the threshold voltage and turned on, and emits light with maximum brightness. However, during the period when the first and second gate signal lines are selected, The light emitting period is sufficiently shorter than the light emitting period and the light is emitted in the same manner in any case, so that there is no influence on relative variation in luminance.

以上のような動作によって、画素の制御を行う。このとき、TFT107を流れるドレ
イン電流IDSは、式(8)にて表される。
Pixel control is performed by the above operation. At this time, the drain current I DS flowing TFT107 is expressed by Equation (8).

Figure 0006737947
Figure 0006737947

仮に画面内の画素において、TFTのしきい値電圧のばらつきが生じた場合にも、1つ
の画素を構成するTFT、具体的にはTFT105、107のしきい値電圧が等しければ
、その項は相殺され、IDSはしきい値電圧の項を含まなくなる。つまり、しきい値電圧に
関係なく、IDSを決定することが出来、しきい値電圧のばらつきの影響を排除することが
出来る。
Even if the threshold voltages of the TFTs vary among the pixels in the screen, if the threshold voltages of the TFTs constituting one pixel, specifically, the TFTs 105 and 107, are equal, the term is canceled out. And I DS no longer includes the threshold voltage term. That is, the I DS can be determined regardless of the threshold voltage, and the influence of variations in the threshold voltage can be eliminated.

[実施の形態2]
前述のアナログ階調方式とは異なる駆動方式として、TFTのしきい値電圧等がON電
流に影響しにくい領域を用いて、EL素子を輝度100%、0%の2つの状態のみで駆動
するデジタル階調方式が提案されている。この方式では、白、黒の2階調しか表現出来な
いため、時間階調方式等と組み合わせて多階調化を実現している。
[Embodiment 2]
As a driving method different from the above-mentioned analog gradation method, a digital method for driving an EL element in only two states of 100% and 0% luminance by using a region where the threshold voltage of a TFT is unlikely to affect the ON current A gradation method has been proposed. In this method, only two gradations, white and black, can be expressed, so that multi-gradation is realized by combining with a time gradation method or the like.

デジタル階調方式と時間階調方式とを組み合わせた方法を用いる場合の半導体装置の画
素の構成は、図21(A)に示したようなものがある。スイッチング用TFT2104、駆
動用TFT2105に加え、消去用TFT2106を用いることによって、発光時間の長
さを細かく制御することが可能となっている。
A pixel structure of a semiconductor device in the case of using a method in which a digital gradation method and a time gradation method are combined has a structure as shown in FIG. By using the erasing TFT 2106 in addition to the switching TFT 2104 and the driving TFT 2105, the length of light emission time can be finely controlled.

デジタル階調方式と時間階調方式とを組み合わせた場合、図21(B)に示すように、1
フレーム期間を複数のサブフレーム期間に分割する。各サブフレーム期間は、図21(C)
に示すように、アドレス(書き込み)期間と、サステイン(発光)期間と、消去期間とを有す
る。表示ビット数に応じた数のサブフレーム期間を設け、各サブフレーム期間におけるサ
ステイン(発光)期間の長さを、2(n-1):2(n-2):・・・:2:1とし、各サステイン(
発光)期間でEL素子の発光、もしくは非発光の選択をし、EL素子が発光している合計
期間の長さの差を利用して階調表現を行う。発光している期間が長ければ輝度が高く、短
ければ輝度が低くなる。なお、図21においては4ビット階調の例を示しており、1フレ
ーム期間は4つのサブフレーム期間に分割され、サステイン(発光)期間の組み合わせに
よって、24=16階調を表現出来る。
When the digital gradation method and the time gradation method are combined, as shown in FIG.
The frame period is divided into a plurality of subframe periods. Each subframe period is shown in FIG.
As shown in (3), it has an address (writing) period, a sustain (light emitting) period, and an erasing period. The number of sub-frame periods corresponding to the number of display bits is provided, and the length of the sustain (light emitting) period in each sub-frame period is 2 (n-1) :2 (n-2) :... :2:1. And each sustain (
In the (light emission) period, the EL element is selected to emit light or not to emit light, and gradation expression is performed using the difference in the length of the total period during which the EL element emits light. The longer the period of light emission, the higher the brightness, and the shorter the period, the lower the brightness. Note that FIG. 21 shows an example of 4-bit gray scale, and one frame period is divided into four sub-frame periods, and 2 4 =16 gray scales can be expressed by a combination of sustain (light emission) periods.

時間階調方式を用いて多階調化を図る場合、下位ビットのサステイン(発光)期間の長さ
がより短くなるため、サステイン(発光)期間の終了後、直ちに次のアドレス期間を開始し
ようとすると、異なるサブフレーム期間のアドレス(書き込み)期間が重複する期間が生ず
る。その場合、ある画素に入力される映像信号が、同時に異なる画素にも入力されてしま
うため、正常な表示が出来なくなる。消去期間は、このような問題を解決するために設け
られており、図21(B)に示すように、Ts3の後、およびTs4の後で、異なる2つの
アドレス(書き込み)期間が重複しないように設けられる。よって、サステイン(発光)期間
が十分に長く、異なる2つのアドレス(書き込み)期間の重複が生ずる心配の無いSF1、
SF2においては、消去期間は設けられていない。
When using the time gray scale method to increase the number of gradations, the length of the sustain (light emitting) period of the lower bits becomes shorter.Therefore, try to start the next address period immediately after the sustain (light emitting) period ends. Then, there occurs a period in which address (write) periods of different subframe periods overlap. In that case, a video signal input to a certain pixel is also input to different pixels at the same time, and normal display cannot be performed. The erase period is provided in order to solve such a problem, and as shown in FIG. 21B, two different address (write) periods do not overlap after Ts3 and after Ts4. It is provided in. Therefore, the sustain (light emitting) period is sufficiently long, and there is no fear of overlapping of two different address (writing) periods.
In SF2, no erase period is provided.

図9(A)は、実施の形態1において示した構成の画素に、第3のゲート信号線913、
消去用TFT914を追加し、デジタル階調方式と時間階調方式とを組み合わせた方法を
用いるものである。消去用TFT914のゲート電極は、第3のゲート信号線913に接
続され、第1の電極は、TFT907のゲート電極に接続され、第2の電極は、電流供給
線910に接続されている。また、映像信号を保持するために、容量手段908を設ける
場合には、TFT907のゲート電極と、電流供給線910等の定電位を得られる部位と
の間に設ければ良い。また、TFT904の第2の電極と、電流供給線910等の定電位
との間に設けても良いし、保持容量の値を大きくしたい場合等には、両方に設けても良い
In FIG. 9A, a pixel having the structure described in Embodiment 1 is provided with a third gate signal line 913,
An erasing TFT 914 is added and a method combining a digital gradation method and a time gradation method is used. The gate electrode of the erasing TFT 914 is connected to the third gate signal line 913, the first electrode is connected to the gate electrode of the TFT 907, and the second electrode is connected to the current supply line 910. Further, when the capacitor means 908 is provided to hold the video signal, it may be provided between the gate electrode of the TFT 907 and a portion such as the current supply line 910 where a constant potential can be obtained. Further, it may be provided between the second electrode of the TFT 904 and the constant potential of the current supply line 910 or the like, or both may be provided when the value of the storage capacitance is desired to be large.

初期化および映像信号の入力の動作は、実施の形態1にて示したものと同様である。な
お、初期化および映像信号の入力を行っている期間は、消去用TFT914はOFFして
いる。
The operations of initialization and input of a video signal are similar to those shown in the first embodiment. Note that the erasing TFT 914 is off during the initialization and the input of the video signal.

ここで、サステイン(発光)期間から消去期間における動作について、図9および図11
を用いて説明する。図11(A)は、図21(A)に示したものと同様であり、1フレーム期
間は、図11(B)に示すように、4つのサブフレーム期間を有する。サステイン(発光)
期間が短いサブフレーム期間SF3、SF4においては、それぞれ消去期間Te3、Te
4を有している。ここでは、SF3での動作を例として説明する。
Here, the operation from the sustain (light emission) period to the erase period will be described with reference to FIGS.
Will be explained. FIG. 11A is similar to that shown in FIG. 21A, and one frame period has four subframe periods as shown in FIG. 11B. Sustain (light emission)
In the sub-frame periods SF3 and SF4 having a short period, erase periods Te3 and Te are respectively performed.
Have four. Here, the operation in SF3 will be described as an example.

映像信号の入力が終了した後、図9(B)に示すように、TFT907のゲート・ソース
間電圧に応じた電流がEL素子909に流れて発光する。その後、当該サステイン(発光)
期間の終了するタイミングに達すると、第3のゲート信号線913にパルスが入力されて
消去用TFT914がONし、図9(C)に示すように、TFT907のゲート・ソース
間電圧を0とする。よってTFT907がOFFし、EL素子909への電流が遮断され
、強制的にEL素子909は非発光となる。
After the input of the video signal is completed, as shown in FIG. 9B, a current corresponding to the gate-source voltage of the TFT 907 flows into the EL element 909 to emit light. After that, the sustain (luminous)
When the timing for ending the period is reached, a pulse is input to the third gate signal line 913 and the erasing TFT 914 is turned on, and the gate-source voltage of the TFT 907 is set to 0 as shown in FIG. 9C. .. Therefore, the TFT 907 is turned off, the current to the EL element 909 is cut off, and the EL element 909 is forcibly turned off.

これらの動作をタイミングチャートとして、図11(C)に示した。サステイン(発光
)期間Ts3の後、第3のゲート信号線913にパルスが入力されてEL素子909が非
発光となってから、次に第2のゲート信号線903にパルスが入力されて、初期化が始ま
るまでの期間が消去期間Te3となる。
These operations are shown in FIG. 11C as a timing chart. After the sustain (light emitting) period Ts3, a pulse is input to the third gate signal line 913 and the EL element 909 becomes non-light emitting, and then a pulse is input to the second gate signal line 903 to set the initial state. The period until erasing becomes the erasing period Te3.

本実施形態にて用いている消去用TFT914は、他の実施形態における構成と組み合
わせて用いることも出来る。
The erasing TFT 914 used in this embodiment can also be used in combination with the configuration in other embodiments.

[実施の形態3]
実施の形態2において、消去期間においての動作は、TFT907のゲート・ソース間
電圧を0としてOFFさせることによって、EL素子909への電流の供給を遮断してい
る。この他の方法を用いた例を図10(A)に示す。実施の形態2においては、消去用T
FT914はTFT907のゲート電極と、電流供給線910との間に設けられていたの
に対し、本実施形態においては、消去用TFT914は、TFT907とEL素子909
との間に設けられている。
[Third Embodiment]
In the second embodiment, in the operation during the erase period, the gate-source voltage of the TFT 907 is set to 0 to turn off the TFT 907, thereby cutting off the supply of current to the EL element 909. An example using another method is shown in FIG. In the second embodiment, the erase T
The FT 914 is provided between the gate electrode of the TFT 907 and the current supply line 910, whereas in the present embodiment, the erasing TFT 914 includes the TFT 907 and the EL element 909.
It is provided between and.

初期化および映像信号の入力の動作については、実施の形態1と同様である。
消去用TFT914は、サステイン(発光)期間のみONしている。初期化、映像信号の
入力、および消去期間においてはOFFし、EL素子909への電流を遮断する。
The operations of initialization and input of a video signal are the same as those in the first embodiment.
The erasing TFT 914 is ON only during the sustain (light emitting) period. It is turned off during the initialization, the input of the video signal, and the erase period, and the current to the EL element 909 is cut off.

実施の形態2と動作面で異なる点としては、実施の形態2の場合は、一度消去用TFT
914をONし、TFT907のゲート・ソース間電圧を0とすれは、以後はEL素子9
09が発光しないため、図11に示すように、消去期間の開始するタイミングで、短いパ
ルスを入力すれば良いが、本実施形態においては、消去用TFTは、サステイン期間を通
じてONしている必要があるため、第3のゲート信号線913には、図12に示すように
、サステイン(発光)期間と同じ長さのパルスを入力する。
The difference in operation from the second embodiment is that in the second embodiment, the once-erasing TFT is used.
Turning on 914 and setting the gate-source voltage of the TFT 907 to 0 causes the EL element 9
Since 09 does not emit light, a short pulse may be input at the timing of starting the erasing period as shown in FIG. 11, but in the present embodiment, the erasing TFT needs to be turned on throughout the sustain period. Therefore, as shown in FIG. 12, a pulse having the same length as the sustain (light emitting) period is input to the third gate signal line 913.

このようなパルスを生成するのには、特別な回路は必要とせず、図28(A)
に示すような、クロックドインバータ2802、インバータ2803等からなるD−フリ
ップフロップ回路2801を複数段用いてなるシフトレジスタを用いて、外部より入力す
るスタートパルスの長さを変更することによって、図28(B)に示すように、出力され
るパルスの長さを変更して生成すれば良い。サステイン(発光)期間に合わせるための微
調整は、パルス幅調整回路等を用いて容易に行うことが出来る。
No special circuit is required to generate such a pulse, as shown in FIG.
28, by changing the length of the start pulse input from the outside by using a shift register including a plurality of stages of D-flip-flop circuits 2801 including a clocked inverter 2802 and an inverter 2803 as shown in FIG. As shown in (B), the length of the output pulse may be changed and generated. Fine adjustment for adjusting to the sustain (light emission) period can be easily performed by using a pulse width adjusting circuit or the like.

なお、図9および図10において、消去用TFT914はNチャネル型TFTを用い、
第3のゲート信号線がHレベルのときにONし、LレベルのときにOFFするが、特にそ
の極性は問わない。
9 and 10, an erasing TFT 914 is an N-channel TFT,
It turns on when the third gate signal line is at the H level and turns off when it is at the L level, but the polarity is not particularly limited.

本実施形態にて用いている消去用TFT914は、他の実施形態における構成と組み合
わせて用いることも出来る。
The erasing TFT 914 used in this embodiment can also be used in combination with the configuration in other embodiments.

[実施の形態4]
実施の形態1に示した構成において、1画素を駆動するのに用いる信号線および電源線
は、ソース信号線、第1および第2のゲート信号線、電流供給線、リセット用電源線であ
る。実施の形態2、3においては、さらに第3のゲート信号線を用いて消去用TFTの制
御を行う。図20に示した従来の構成や、図21に示した消去用TFTを有する構成と比
較しても、画素部において配線の占める面積が大きく、開口率が低下するのは明らかであ
る。
[Embodiment 4]
In the structure shown in Embodiment Mode 1, the signal lines and power supply lines used for driving one pixel are a source signal line, first and second gate signal lines, a current supply line, and a reset power supply line. In the second and third embodiments, the erasing TFT is controlled using the third gate signal line. Even when compared with the conventional structure shown in FIG. 20 and the structure having the erasing TFT shown in FIG. 21, it is clear that the area occupied by the wiring in the pixel portion is large and the aperture ratio is reduced.

そこで、本実施形態においては、図16に示すような構成の画素を用いる。図16(A
)に示すように、ソース信号線1601、第1、第2のゲート信号線1603、1604
、TFT1605〜1609、容量手段1610、EL素子1611、電流供給線161
2等を有する。配線数は1画素あたり4本となっている。
Therefore, in the present embodiment, a pixel having a configuration as shown in FIG. 16 is used. Figure 16 (A
), the source signal line 1601, the first and second gate signal lines 1603 and 1604.
, TFT 1605 to 1609, capacitance means 1610, EL element 1611, current supply line 161
It has 2 etc. The number of wires is four per pixel.

図16(A)に示した画素が、i行目の画素であるとして、構成について説明する。T
FT1605のゲート電極は、i行目の第1のゲート信号線1603に接続され、第1の
電極は、ソース信号線1601に接続され、第2の電極は、TFT1606の第1の電極
に接続されている。TFT1606のゲート電極と第2の電極とは互いに接続され、TF
T1607の第1の電極および、TFT1608のゲート電極に接続されている。TFT
1607のゲート電極は、i−1行目のゲート信号線1602に接続され、第2の電極は
、第2のゲート信号線1604に接続されている。TFT1608の第1の電極は、電流
供給線1612に接続され、第2の電極は、TFT1609の第1の電極に接続されてい
る。TFT1609のゲート電極は、i行目の第2のゲート信号線1604に接続され、
第2の電極は、EL素子1611の第1の電極に接続されている。EL素子1611の第
2の電極は、電源線1613に接続され、電流供給線1612とは互いに電位差を有する
。容量手段1610は、TFT1608のゲート電極を含むノードと、電流供給線161
2との間に接続され、サステイン(発光)期間中に、TFT1608のゲート電極に印加
される電位を保持するものである。
The structure is described assuming that the pixel illustrated in FIG. 16A is the pixel in the i-th row. T
The gate electrode of the FT 1605 is connected to the first gate signal line 1603 on the i-th row, the first electrode is connected to the source signal line 1601, and the second electrode is connected to the first electrode of the TFT 1606. ing. The gate electrode and the second electrode of the TFT 1606 are connected to each other, and TF
It is connected to the first electrode of T1607 and the gate electrode of the TFT 1608. TFT
A gate electrode of 1607 is connected to the gate signal line 1602 of the (i-1)th row, and a second electrode thereof is connected to the second gate signal line 1604. A first electrode of the TFT 1608 is connected to the current supply line 1612, and a second electrode of the TFT 1608 is connected to the first electrode of the TFT 1609. The gate electrode of the TFT 1609 is connected to the second gate signal line 1604 in the i-th row,
The second electrode is connected to the first electrode of the EL element 1611. The second electrode of the EL element 1611 is connected to the power supply line 1613 and has a potential difference from the current supply line 1612. The capacitor means 1610 includes a node including the gate electrode of the TFT 1608 and a current supply line 161.
2 is connected to the gate electrode 2 and holds the potential applied to the gate electrode of the TFT 1608 during the sustain (light emission) period.

動作について、図16、図17を用いて説明する。なお、ここでは、TFT1605、
1607、1609はいずれもNチャネル型TFTを用い、ゲート電極にHレベルのパル
スが入力されてONし、Lレベルが入力されてOFFするものとして説明する。ここで、
TFT1609にNチャネル型TFTを用いているのは、TFT1607をONして初期
化を行う際、i行目の第2のゲート信号線がLレベルである必要があり、かつこのときT
FT1609がOFFしている必要があるためである。
The operation will be described with reference to FIGS. 16 and 17. Note that here, the TFT 1605,
It is assumed that both 1607 and 1609 use N-channel TFTs, and an H-level pulse is input to the gate electrode to turn on, and an L-level pulse is input to turn off. here,
The N-channel TFT is used as the TFT 1609 because the second gate signal line in the i-th row needs to be at the L level when the TFT 1607 is turned on and initialization is performed.
This is because the FT 1609 needs to be turned off.

今、ソース信号線1601の電位がVDD、電流供給線の電位がVDD、ゲート信号線がL
レベルにあるときの電位がVReset(<VDD−|Vth|)であるとし、TFT1606につい
ては、ゲート(G)、ソース(S)、ドレイン(D)を図17(A)のように定義する。
Now, the potential of the source signal line 1601 is V DD , the potential of the current supply line is V DD , and the gate signal line is L.
When the potential at the level is V Reset (<V DD −|V th |), the gate (G), source (S), and drain (D) of the TFT 1606 are as shown in FIG. Define.

i−1行目の第1のゲート信号線1602が選択されているとき、すなわちi−1行目
において映像信号の入力が行われているとき、i行目の画素においては、TFT1607
がONする。このとき、i行目の第2のゲート信号線1604はLレベルであるので、図
17(A)に示すように、TFT1608のゲート電極の電位が下がる。これによりTF
T1608のゲート電極の電位が初期化される。
When the first gate signal line 1602 in the i-1th row is selected, that is, when the video signal is input in the i-1th row, the TFT 1607 is provided in the pixel in the i-th row.
Turns on. At this time, the second gate signal line 1604 in the i-th row is at L level, so that the potential of the gate electrode of the TFT 1608 is lowered as shown in FIG. This makes TF
The potential of the gate electrode of T1608 is initialized.

i−1行目において、映像信号の入力が終了すると、i−1行目の第1のゲート信号線
1602はLレベルとなり、TFT1607がOFFする。一方、i行目の第1のゲート
信号線1603が選択されてHレベルとなり、TFT1605がONして、i行目におい
て映像信号が入力される。映像信号の電位がVData(ただしVData+Vth<VDD)である
とき、TFT1606のソース・ドレイン間電圧はVthに等しく、TFT1608のゲー
ト電極の電位は、(VData−Vth
となる。このとき、i+1行目においては、前述と同様に初期化が行われている(図17
(B))。
When the input of the video signal is completed in the i-1th row, the first gate signal line 1602 in the i-1th row becomes the L level, and the TFT 1607 is turned off. On the other hand, the first gate signal line 1603 in the i-th row is selected and becomes H level, the TFT 1605 is turned on, and the video signal is input in the i-th row. When the potential of the video signal is V Data (where V Data +V th <V DD ), the source-drain voltage of the TFT 1606 is equal to V th, and the potential of the gate electrode of the TFT 1608 is (V Data −V th ).
Becomes At this time, in the i+1-th row, initialization is performed in the same manner as described above (FIG. 17).
(B)).

映像信号の入力が終了し、i行目においてはサステイン(発光)期間に移る。
i行目の第2のゲート信号線1604にHレベルのパルスが入力されて、TFT1609
がONし、図17(C)に示すように、EL素子には、TFT1608のゲート・ソース
間電圧に応じた電流が流れて発光する。
After the input of the video signal is completed, the i-th row shifts to the sustain (light emitting) period.
When an H-level pulse is input to the second gate signal line 1604 in the i-th row, the TFT 1609
Is turned on, and as shown in FIG. 17C, a current according to the gate-source voltage of the TFT 1608 flows in the EL element to emit light.

本実施形態の特徴は、ある行の初期化を行うためのTFT1607の制御に、前行のゲ
ート信号線選択パルスを利用する点と、選択されていないゲート信号線が一定電位である
ことを利用し、リセット用の電源線として利用している点にある。このような構成とする
ことによって、信号線の本数を最小限に留めて高開口率を得、かつ実施の形態2と同様の
動作を行う構成が実現する。
The feature of this embodiment is that the control of the TFT 1607 for initializing a certain row uses the gate signal line selection pulse of the previous row and that the gate signal lines not selected have a constant potential. However, it is used as a power line for reset. With such a configuration, a configuration in which the number of signal lines is minimized to obtain a high aperture ratio and an operation similar to that in the second embodiment is performed is realized.

なお、TFT1607の第2の電極は、第2のゲート信号線1604に接続されている
が、TFT1607がONするタイミングにおいてLレベルとなっている信号線であれば
、他の信号線でも良い。また、TFT1607は、i−1行目の第1のゲート信号線によ
って制御されているが、i行目よりも前の行であれば、他の行でも良い。
Although the second electrode of the TFT 1607 is connected to the second gate signal line 1604, another signal line may be used as long as the signal line is at L level at the timing when the TFT 1607 is turned on. Further, the TFT 1607 is controlled by the first gate signal line on the i-1th row, but may be another row as long as it is a row before the i-th row.

[実施の形態5]
実施の形態4においては、TFT1609はNチャネル型としていたが、これは初期化
に用いたTFT1607のソース・ドレインの一端が、i行目の第2のゲート信号線16
04に接続されていたためであったことは前述の通りである。
ところで、画素内では、開口率を高くするため、あるいはTFTの特性にばらつきが生じ
にくくするためには、できるだけ近接配置することが望ましい。そこで、図18(A)に
示すように、TFT1809をPチャネル型とし、TFT1808とより近接して配置で
きる構成とする。
[Fifth Embodiment]
In the fourth embodiment, the TFT 1609 is of N-channel type, but this is because one end of the source/drain of the TFT 1607 used for the initialization is the second gate signal line 16 of the i-th row.
As described above, it was because it was connected to 04.
By the way, in the pixel, it is desirable to arrange them as close to each other as possible in order to increase the aperture ratio or prevent variations in TFT characteristics. Therefore, as shown in FIG. 18A, the TFT 1809 is of a P-channel type and can be arranged closer to the TFT 1808.

このとき、初期化に用いるTFT1807の接続が一部変更される。TFT1807の
ゲート電極は、i−1行目の第1のゲート信号線に接続され、第1の電極は、TFT18
08のゲート電極に接続されている。これは、前述のように、初期化の際にはTFT18
07がONして、TFT1808のゲート電極の電位を下げなければならない。よって、
TFT1807のソース・ドレインの一端の接続先は、その期間ではLレベルとなってい
る必要がある。TFT1809をPチャネル型としたことによって、i行目の画素で初期
化を行っている期間の、i行目の第2のゲート信号線1804の電位はHレベルであるた
めに用いることが出来ない。よってその接続先を、i行目の第1のゲート信号線1802
とした。
At this time, the connection of the TFT 1807 used for initialization is partially changed. The gate electrode of the TFT 1807 is connected to the first gate signal line in the (i-1)th row, and the first electrode is the TFT 18
08 gate electrode. This is because the TFT 18 is initialized at the time of initialization as described above.
07 must be turned on to lower the potential of the gate electrode of the TFT 1808. Therefore,
The connection destination of one end of the source/drain of the TFT 1807 needs to be at the L level during that period. Since the TFT 1809 is a P-channel type, it cannot be used because the potential of the second gate signal line 1804 in the i-th row is at the H level during the period in which the pixel in the i-th row is initialized. .. Therefore, the connection destination is the first gate signal line 1802 of the i-th row.
And

回路の動作については、図19(A)〜(C)に示すが、i行目の第2のゲート信号線
1804のHレベルとLレベルの電位が反転している点を除き、実施の形態4と同様であ
るので、ここでは詳細な説明は省略する。TFT1809は、そのON、OFFによって
EL素子への電流供給経路の導通もしくは非導通の選択を行うためのスイッチング素子と
して用いているため、動作上、その極性は問わない。よって、実施の形態4および本実施
形態に関しては、実際の回路レイアウト等の事情によって、適宜選択すれば良い。
The operation of the circuit is shown in FIGS. 19A to 19C, except that the H-level potential and the L-level potential of the second gate signal line 1804 in the i-th row are inverted. Since it is the same as that of No. 4, detailed description is omitted here. Since the TFT 1809 is used as a switching element for selecting conduction or non-conduction of the current supply path to the EL element by turning it on and off, its polarity does not matter in operation. Therefore, the fourth embodiment and the present embodiment may be appropriately selected depending on the actual circuit layout and other circumstances.

なお、TFT1807の第2の電極は、第2のゲート信号線1803に接続されている
が、TFT1807がONするタイミングにおいてLレベルとなっている信号線であれば
、他の信号線でも良い。また、TFT1807は、i−1行目の第1のゲート信号線によ
って制御されているが、i行目よりも前の行であれば、他の行でも良い。
Note that the second electrode of the TFT 1807 is connected to the second gate signal line 1803, but another signal line may be used as long as it is at the L level at the timing when the TFT 1807 turns on. Further, the TFT 1807 is controlled by the first gate signal line on the i-1th row, but may be another row as long as it is a row before the i-th row.

[実施の形態6]
実施の形態1にて示した構成の接続を一部変更したものを図3(A)に示す。
実施の形態1においては、図1に示したように、ゲート・ドレイン間を接続したTFT1
05は、TFT104の第2の電極と、TFT107のゲート電極との間に設けられてい
たが、本実施形態の構成によると、ゲート・ドレイン間を接続したTFT305は、ソー
ス信号線301と、TFT304の第1の電極との間に設けられている。また、映像信号
を保持するために、容量手段308等を設ける場合には、TFT304の第2の電極と、
電流供給線310等の定電位との間に設ければ良い。
[Sixth Embodiment]
FIG. 3A shows a partially modified connection of the structure shown in Embodiment Mode 1.
In the first embodiment, as shown in FIG. 1, the TFT 1 in which the gate and the drain are connected to each other
05 was provided between the second electrode of the TFT 104 and the gate electrode of the TFT 107, but according to the configuration of this embodiment, the TFT 305 having the gate and the drain connected is the source signal line 301 and the TFT 304. Is provided between the first electrode and the first electrode. Further, in the case where the capacitor means 308 or the like is provided to hold the video signal, the second electrode of the TFT 304,
It may be provided between the current supply line 310 and the constant potential.

図3(B)〜(D)を用いて、動作について説明する。なお、ここではTFT304、
306はNチャネル型として構成しているので、ゲート信号線の電位がHレベルのときに
TFTがONし、LレベルのときにTFTがOFFするものとしているが、TFT304
、306は単にスイッチング素子として機能するものであり、その極性は問わない。
The operation will be described with reference to FIGS. Note that here, the TFT 304,
Since 306 is configured as an N-channel type, the TFT is turned on when the potential of the gate signal line is at the H level and is turned off when the potential of the gate signal line is at the L level.
, 306 simply function as switching elements, and their polarities do not matter.

今、ソース信号線301の電位がVDD、電流供給線の電位がVDD、リセット用電源線の
電位がVReset(<VDD−|Vth|)であるとし、TFT305については、ゲート(G)、ソ
ース(S)、ドレイン(D)を図3(B)のように定義する。
Now, it is assumed that the potential of the source signal line 301 is V DD , the potential of the current supply line is V DD , the potential of the reset power supply line is V Reset (<V DD −|V th |), and the TFT 305 has a gate ( G), source (S) and drain (D) are defined as shown in FIG.

まず、第2のゲート信号線303にパルスが入力されてTFT306がONする。TF
T306がONしている間に、第1のゲート信号線302にパルスが入力されてTFT3
04がONする。すると、図3(B)に示すように、TFT305のドレイン電位が低下し
て、TFT305のゲート・ソース間電圧VGS<0となり、さらにしきい値電圧Vthの絶
対値を上回って、TFT305がONする。
ここで、TFT306は、TFT305がONして前述の動作が行われ、TFT305が
ONした瞬間、速やかにOFFするようにする。TFT305、306が両方ともONし
ている状態が長く続くと、やがてTFT305がONし、ソース信号線301−リセット
用電源線311間に電流パスが生ずるため、TFT307のゲート電極の電位が低くなら
ない場合があるためである。同時に、TFT307のゲート・ソース間電圧もまたしきい
値電圧の絶対値を上回るため、ONする。
First, a pulse is input to the second gate signal line 303 and the TFT 306 is turned on. TF
While T306 is on, a pulse is input to the first gate signal line 302 and the TFT3
04 turns on. Then, as shown in FIG. 3B, the drain potential of the TFT 305 decreases, the gate-source voltage of the TFT 305 becomes V GS <0, and the absolute value of the threshold voltage V th exceeds the absolute value of the TFT 305. Turn on.
Here, the TFT 306 is designed to promptly turn off at the moment when the TFT 305 is turned on and the above-described operation is performed and the TFT 305 is turned on. When the state in which both the TFTs 305 and 306 are ON continues for a long time, the TFT 305 is eventually turned ON and a current path is generated between the source signal line 301 and the reset power supply line 311. Therefore, the potential of the gate electrode of the TFT 307 is not lowered Because there is. At the same time, since the gate-source voltage of the TFT 307 also exceeds the absolute value of the threshold voltage, it is turned on.

続いて、映像信号の入力が行われる。ソース信号線301には映像信号が出力されてき
ており、その電位がVData(VReset<VData<VDD)となっているため、TFT305の
ソース電位がVDataへと上昇する。すると、TFT305、304を経て、TFT307
のゲート電極の電位も上昇する。その電位がVData−|Vth|となったところで、TFT3
05のゲート・ソース間電圧がそのしきい値電圧に等しくなるので、TFT305がOF
Fし、TFT307のゲート電極の電位も停止する(図3(C))。
Then, the video signal is input. Since the video signal is being output to the source signal line 301 and the potential thereof is V Data (V Reset <V Data <V DD ), the source potential of the TFT 305 rises to V Data . Then, the TFT 307 is passed through the TFTs 305 and 304.
The electric potential of the gate electrode also rises. When the potential becomes V Data −|V th |, the TFT 3
Since the gate-source voltage of 05 becomes equal to its threshold voltage, the TFT 305 becomes OF
Then, the potential of the gate electrode of the TFT 307 is stopped (FIG. 3C).

続いて、発光期間に移る。TFT307がONした時点で発光が始まるが、映像信号が
入力された後、TFT307のゲート電位が(VData−Vth)となって初めて、それに応
じた電流が電流供給線310よりTFT307を経てEL素子309に流れ、発光する。
Then, the light emitting period starts. Light emission starts at the time when the TFT 307 is turned on. However, after the video signal is input, the gate potential of the TFT 307 becomes (V Data −V th ), and a corresponding current does not flow from the current supply line 310 through the TFT 307 to EL. It flows to the element 309 and emits light.

[実施の形態7]
実施の形態6にて示した構成の接続を一部変更したものを図4(A)に示す。
実施の形態6においては、図3(A)に示したように、TFT304は、TFT305の
第2の電極と、TFT306の第1の電極との間に設けられていたが、本実施形態の構成
によると、TFT404は、TFT406の第1の電極と、TFT407のゲート電極と
の間に設けられている。また、映像信号を保持するために、容量手段408を設ける場合
には、TFT407のゲート電極と、電流供給線410等の定電位を得られる部位との間
に設ければ良い。また、TFT405の第2の電極と、電流供給線410等の定電位との
間に設けても良いし、保持容量の値を大きくしたい場合等には、両方に設けても良い。
[Embodiment 7]
FIG. 4A shows a partially modified connection of the structure shown in Embodiment Mode 6.
In the sixth embodiment, the TFT 304 is provided between the second electrode of the TFT 305 and the first electrode of the TFT 306, as shown in FIG. According to the above, the TFT 404 is provided between the first electrode of the TFT 406 and the gate electrode of the TFT 407. In the case where the capacitor 408 is provided to hold the video signal, it may be provided between the gate electrode of the TFT 407 and a portion such as the current supply line 410 where a constant potential can be obtained. Further, it may be provided between the second electrode of the TFT 405 and the constant potential of the current supply line 410 or the like, or both may be provided when the value of the storage capacitance is desired to be increased.

図4(B)〜(D)を用いて、動作について説明する。なお、ここではTFT404、
406はNチャネル型として構成しているので、ゲート信号線の電位がHレベルのときに
TFTがONし、LレベルのときにTFTがOFFするものとしているが、TFT404
、406は単にスイッチング素子として機能するものであり、その極性は問わない。
The operation will be described with reference to FIGS. Note that here, the TFT 404,
Since 406 is configured as an N-channel type, the TFT is turned on when the potential of the gate signal line is at the H level and is turned off when the potential of the gate signal line is at the L level.
, 406 merely function as switching elements, and their polarities do not matter.

今、ソース信号線401の電位がVDD、電流供給線の電位がVDD、リセット用電源線の
電位がVReset(<VDD−|Vth|)であるとし、TFT405については、ゲート(G)、ソ
ース(S)、ドレイン(D)を図4(B)のように定義する。
Now, it is assumed that the potential of the source signal line 401 is V DD , the potential of the current supply line is V DD , and the potential of the reset power supply line is V Reset (<V DD −|V th |), and the TFT 405 has a gate ( G), source (S) and drain (D) are defined as shown in FIG.

まず、第1、第2のゲート信号線402、403にパルスが入力されてTFT404、
406がONする。すると、図4(B)に示すように、TFT405のドレイン電位が低
下して、TFT405のゲート・ソース間電圧VGS<0となり、さらにしきい値電圧Vth
の絶対値を上回って、TFT405がONする。これにより、初期化が完了する。なお、
ここではTFT404はOFFしていても構わない。
First, when a pulse is input to the first and second gate signal lines 402 and 403, the TFT 404,
406 turns on. Then, as shown in FIG. 4B, the drain potential of the TFT 405 lowers, the gate-source voltage V GS of the TFT 405 becomes < GS 0, and the threshold voltage V th
TFT 405 is turned on when the absolute value of is exceeded. This completes the initialization. In addition,
Here, the TFT 404 may be turned off.

続いて、映像信号の入力が行われる。第2のゲート信号線403がLレベルとなってT
FT406がOFFし、第1のゲート信号線402がHレベルとなってTFT404がO
Nする。よって、TFT407のゲート・ソース間電圧もまたしきい値電圧の絶対値を上
回ってONする。今、ソース信号線の電位はVDDからVDataとなっており、それに伴って
TFT407のゲート電極に印加される電位は、(VData−Vth)に落ち着く。
Then, the video signal is input. The second gate signal line 403 becomes L level and T
The FT 406 is turned off, the first gate signal line 402 becomes H level, and the TFT 404 becomes O.
N Therefore, the gate-source voltage of the TFT 407 also exceeds the absolute value of the threshold voltage and is turned on. Now, the potential of the source signal line is changed from V DD to V Data, and accordingly, the potential applied to the gate electrode of the TFT 407 settles at (V Data −V th ).

続いて、発光期間に移る。TFT407がONした時点で発光が始まるが、映像信号が
入力された後、TFT407のゲート電位が(VData−Vth)となって初めて、所望の電
流がEL素子409に流れる。同時に、第1のゲート信号線がLレベルとなってTFT4
04がOFFする。
Then, the light emitting period starts. Light emission starts when the TFT 407 is turned on, but a desired current flows to the EL element 409 only after the gate potential of the TFT 407 becomes (V Data −V th ) after the image signal is input. At the same time, the first gate signal line becomes L level and the TFT 4
04 turns off.

[実施の形態8]
実施の形態1〜7においては、映像信号が入力される前の初期化には、あるTFTを用
いて行っている。図5(A)は、TFTの代わりにダイオード507を用いる。ダイオー
ド507の第1の電極は、TFT505のゲート電極および第2の電極に接続され、第2
の電極は、第2のゲート信号線503に接続されている。また、映像信号を保持するため
に、容量手段508を設ける場合には、TFT506のゲート電極と、電流供給線510
等の定電位を得られる部位との間に設ければ良い。また、TFT504の第2の電極と、
電流供給線510等の定電位との間に設けても良いし、保持容量の値を大きくしたい場合
等には、両方に設けても良い。
[Embodiment 8]
In the first to seventh embodiments, a certain TFT is used for initialization before inputting a video signal. In FIG. 5A, a diode 507 is used instead of the TFT. The first electrode of the diode 507 is connected to the gate electrode and the second electrode of the TFT 505, and the second electrode
The electrode of is connected to the second gate signal line 503. Further, in the case where the capacitor means 508 is provided to hold the video signal, the gate electrode of the TFT 506 and the current supply line 510 are provided.
It suffices if it is provided between a portion such as a constant potential can be obtained. In addition, the second electrode of the TFT 504,
It may be provided between the current supply line 510 or the like and a constant potential, or may be provided on both sides when it is desired to increase the value of the storage capacitor.

実施の形態1と異なる点は、初期化の際の動作のみである。ここでは、映像信号の入力
および発光動作についての説明は省略し、図5(B)を用いて、初期化の際の動作につい
て説明する。
The only difference from the first embodiment is the operation at the time of initialization. Here, description of the video signal input and light emission operation is omitted, and the operation at the time of initialization will be described with reference to FIG.

初期状態において、第2のゲート信号線503は、Hレベルにしておく。初期化のタイ
ミングで、第2のゲート信号線503の電位を下げると、ダイオードには順バイアスがか
かり、電位の高い方から低い方、つまり、図5(B)に示すように電流が生じ、TFT5
05、506のゲート電位が低下する。やがてTFT505、506のしきい値電圧Vth
の絶対値を、TFT505、506のゲート・ソース間電圧が上回ると、TFT505が
ONする。その後、映像信号の入力が行われるときには、第2のゲート信号線503は、
再びHレベルに戻しておく。その後、映像信号が入力されるが、ダイオード507には、
常に逆バイアスがかかっている状態であり、電流は生じない。
In the initial state, the second gate signal line 503 is set to H level. When the potential of the second gate signal line 503 is lowered at the timing of initialization, the diode is forward-biased, and current is generated from a higher potential to a lower potential, that is, as shown in FIG. 5B. TFT5
The gate potentials of 05 and 506 decrease. Eventually, the threshold voltage V th of the TFTs 505 and 506 will be
When the gate-source voltage of the TFTs 505 and 506 exceeds the absolute value of, the TFT 505 turns on. After that, when a video signal is input, the second gate signal line 503 is
Return to H level again. After that, the video signal is input, but the diode 507
It is always reverse biased and no current is generated.

以後、実施の形態1と同様にして、EL素子509に所望の電流が流れ、発光する。 After that, similarly to Embodiment 1, a desired current flows through the EL element 509 to emit light.

図5(C)は、ダイオード507に代わって容量手段557を設けた例を示している。
容量手段557の第1の電極は、TFT555のゲート電極および第2の電極と、TFT
556のゲート電極に接続され、第2の電極は、第2のゲート信号線553に接続されて
いる。この場合も、動作は図5(B)と同様であり、初期状態において、第2のゲート信
号線553をHレベルにしておき、初期化のタイミングで、第2のゲート信号線553の
電位を下げる。このとき、TFT554がOFFしているので、容量手段557の第2の
電極は浮遊状態であり、容量手段557の第1の電極の電位が低下すると、容量結合によ
って、第2の電極の電位、すなわちTFT555、556のゲート電極の電位も低下する
。やがてTFT555、556のしきい値電圧Vthの絶対値を、TFT555、556の
ゲート・ソース間電圧が上回ると、TFT555、556がONする。
FIG. 5C shows an example in which a capacitor 557 is provided instead of the diode 507.
The first electrode of the capacitor means 557 is the gate electrode and the second electrode of the TFT 555 and the TFT.
The second electrode is connected to the gate electrode of 556, and the second electrode is connected to the second gate signal line 553. In this case also, the operation is similar to that in FIG. 5B, in the initial state, the second gate signal line 553 is set to the H level and the potential of the second gate signal line 553 is changed at the initialization timing. Lower. At this time, since the TFT 554 is off, the second electrode of the capacitance means 557 is in a floating state, and when the potential of the first electrode of the capacitance means 557 decreases, the potential of the second electrode due to capacitive coupling, That is, the potentials of the gate electrodes of the TFTs 555 and 556 also decrease. When the gate-source voltage of the TFTs 555 and 556 exceeds the absolute value of the threshold voltage V th of the TFTs 555 and 556, the TFTs 555 and 556 are turned on.

その後、TFT554がONして、映像信号の入力が行われる。第2のゲート信号線5
53は、今Lレベルとなっているが、映像信号が入力されている間、すなわちTFT55
4がONしている間にHレベルにしておけば良い。
After that, the TFT 554 is turned on, and the video signal is input. Second gate signal line 5
53 is now at the L level, but while the video signal is being input, that is, the TFT 55.
It should be set to H level while 4 is ON.

以後、実施の形態1と同様にして、EL素子559に所望の電流が流れ、発光する。 After that, similarly to Embodiment Mode 1, a desired current flows through the EL element 559 to emit light.

本実施形態の構成によると、図1(A)においては初期化に用いるゲート信号線と、リ
セット用電源線とを必要としたのに対し、初期化に用いるゲート信号線(図5においては
、第2のゲート信号線503、553)のみで動作が可能である。よって画素部に必要な
配線を1本減らすことが出来、高開口率化に寄与する。
According to the structure of this embodiment, the gate signal line used for initialization and the reset power supply line are required in FIG. 1A, whereas the gate signal line used for initialization (in FIG. 5, Operation is possible only with the second gate signal lines 503 and 553). Therefore, the number of wiring lines required for the pixel portion can be reduced by one, which contributes to the increase in aperture ratio.

[実施の形態9]
実施の形態1にて示した構成の接続を一部変更したものを図6(A)に示す。
実施の形態1においては、図1に示したように、TFT106の第2の電極は、リセット
用電源線111に接続されているのに対し、本実施形態においては、図6(A)に示すよ
うに、i行目の画素においては、i+1行目の第1のゲート信号線に接続されている。各
動作は全て実施の形態1と同様である。i行目の初期化を行うときには、i+1行目はま
だゲート信号線が選択されておらず、Lレベルとなっている。ゲート信号線選択パルスが
入力されていない期間、ゲート信号線が一定電位となることから、図6(B)に示すよう
に、i+1行目のゲート信号線をリセット用電源線として共用する。このようにして、実
施の形態8と同様に、リセット用電源線を省略することが出来る。
[Ninth Embodiment]
FIG. 6A shows a partially modified connection of the structure shown in Embodiment Mode 1.
In the first embodiment, as shown in FIG. 1, the second electrode of the TFT 106 is connected to the reset power supply line 111, whereas in the present embodiment, the second electrode is shown in FIG. As described above, the pixel on the i-th row is connected to the first gate signal line on the i+1-th row. All the operations are the same as those in the first embodiment. When the i-th row is initialized, the gate signal line is not yet selected in the (i+1)th row and is at the L level. Since the gate signal line has a constant potential while the gate signal line selection pulse is not input, the gate signal line in the (i+1)th row is shared as a reset power supply line as illustrated in FIG. 6B. In this way, the reset power supply line can be omitted as in the eighth embodiment.

この場合、共用するゲート信号線は、選択されていない状態でLレベルとなっている必
要がある。よって、当該ゲート信号線に入力されるパルスによって制御されるTFT、す
なわちTFT605は、Nチャネル型とする。
In this case, the shared gate signal line needs to be at the L level in the unselected state. Therefore, the TFT controlled by the pulse input to the gate signal line, that is, the TFT 605 is an N-channel type.

本実施形態の構成は、他の実施形態とも組み合わせることが可能である。例えば、図9
、図10等に示したように、消去用のゲート信号線を追加する場合など、TFT906を
本実施形態に従って接続することで、リセット用電源線911を省略することが可能であ
る。
The configuration of this embodiment can be combined with other embodiments. For example, in FIG.
10, the reset power supply line 911 can be omitted by connecting the TFT 906 according to the present embodiment in the case of adding a gate signal line for erasing.

また、映像信号を保持するために、容量手段609を設ける場合には、TFT608の
ゲート電極と、電流供給線611等の定電位を得られる部位との間に設ければ良い。また
、TFT605の第2の電極と、電流供給線611等の定電位との間に設けても良いし、
保持容量の値を大きくしたい場合等には、両方に設けても良い。
When the capacitor 609 is provided to hold the video signal, it may be provided between the gate electrode of the TFT 608 and a portion such as the current supply line 611 where a constant potential can be obtained. Further, it may be provided between the second electrode of the TFT 605 and a constant potential such as the current supply line 611,
If it is desired to increase the value of the storage capacitor, it may be provided on both sides.

[実施の形態10]
実施の形態9と同様、実施の形態1にて示した構成の接続を一部変更したものを図7(
A)に示す。実施の形態1においては、図1に示したように、TFT106の第2の電極
は、リセット用電源線111に接続されているのに対し、本実施形態においては、TFT
704の第2の電極に接続されている。また、映像信号を保持するために、容量手段70
8を設ける場合には、TFT707のゲート電極と、電流供給線710等の定電位を得ら
れる部位との間に設ければ良い。また、TFT704の第2の電極と、電流供給線710
等の定電位との間に設けても良いし、保持容量の値を大きくしたい場合等には、両方に設
けても良い。
[Embodiment 10]
Similar to the ninth embodiment, a part of the connection of the configuration shown in the first embodiment is changed as shown in FIG.
Shown in A). In the first embodiment, as shown in FIG. 1, the second electrode of the TFT 106 is connected to the reset power supply line 111, whereas in the present embodiment, the second electrode
704 is connected to the second electrode. Also, in order to hold the video signal, the capacitance means 70
8 is provided between the gate electrode of the TFT 707 and a portion such as the current supply line 710 where a constant potential can be obtained. In addition, the second electrode of the TFT 704 and the current supply line 710
And the like, or may be provided on both sides when it is desired to increase the value of the storage capacitor.

図7(B)〜(E)を用いて、動作について説明する。図7(B)〜(D)は初期化〜
発光に至るまでの回路の動作を示すものであり、図7(E)は、第1、第2のゲート信号
線702、703および、ソース信号線701のそれぞれの電位について示したものであ
る。図7(E)中、iと示してある期間が初期化(図7(B))、iiと示してある期間が
映像信号の入力(図7(C))、iiiと示してある期間が発光期間(図7(D))である
The operation will be described with reference to FIGS. 7B to 7D are initialized.
7E illustrates the operation of the circuit until light emission, and FIG. 7E illustrates the potentials of the first and second gate signal lines 702 and 703 and the source signal line 701. In FIG. 7E, a period shown as i is initialized (FIG. 7B), a period shown as ii is input of a video signal (FIG. 7C), and a period shown as iii is It is a light emission period (FIG. 7D).

まず、第1,第2のゲート信号線702、703がHレベルとなり、TFT704、7
06がONする。このとき、ソース信号線701の電位は、図7(E)
に示すようにVResetとしておく。この電位は、映像信号よりもさらにTFT705のし
きい値電圧の分だけ低い電位もしくはそれ以下の電位としておく。すると、図7(B)に
示すように、TFT705、707のゲート電極の電位が低くなり、TFT707のしき
い値電圧の絶対値を上回ったところで、TFT707がONする。TFT705に関して
は、図7(B)から明らかなように、ゲート・ソース間電圧が0となっているため、OF
Fしている。
First, the first and second gate signal lines 702 and 703 become H level, and the TFTs 704 and 7
06 turns on. At this time, the potential of the source signal line 701 is as shown in FIG.
It is set as V Reset as shown in FIG. This potential is lower than the video signal by the threshold voltage of the TFT 705 or lower than that. Then, as shown in FIG. 7B, the potentials of the gate electrodes of the TFTs 705 and 707 are lowered, and when the absolute value of the threshold voltage of the TFT 707 is exceeded, the TFT 707 is turned on. As for the TFT 705, as is clear from FIG. 7B, since the gate-source voltage is 0, OF
F.

続いて、第2のゲート信号線703がLレベルとなってTFT706がOFFし、ソー
ス信号線の電位がVResetからVDataとなって映像信号の入力が開始される。ここで、VR
eset+|Vth|<VDataであるから、TFT705のゲート・ソース間電圧はしきい値電圧
の絶対値を上回り、ONする。よって映像信号は、図7(C)に示されるように、TFT
707のゲート電極に、しきい値電圧が上乗せされて印加される。
Then, the second gate signal line 703 becomes L level, the TFT 706 is turned off, the potential of the source signal line becomes V Reset to V Data, and the input of the video signal is started. Where V R
Since eset +|V th |<V Data , the gate-source voltage of the TFT 705 exceeds the absolute value of the threshold voltage and is turned on. Therefore, the video signal is, as shown in FIG.
A threshold voltage is added and applied to the gate electrode of 707.

続いて、第1のゲート信号線702がLレベルとなってTFT704がOFFし、発光
期間に移る。今、TFT707のゲート電極には、映像信号VDataに、しきい値電圧Vth
が上乗せされて印加されており、それに応じた電流がEL素子709に供給されて発光す
る。
Then, the first gate signal line 702 becomes L level, the TFT 704 is turned off, and the light emitting period starts. At the gate electrode of the TFT 707, the threshold voltage V th is applied to the video signal V Data.
Is added and applied, and a current corresponding thereto is supplied to the EL element 709 to emit light.

また、TFT706の第2の電極は、今、TFT704の第2の電極に接続されている
が、ソース信号線701に接続し、TFT707のゲート電極とソース信号線との間に設
けるようにしても同様のタイミングによって動作が可能である。
Although the second electrode of the TFT 706 is now connected to the second electrode of the TFT 704, it may be connected to the source signal line 701 and provided between the gate electrode of the TFT 707 and the source signal line. It is possible to operate at the same timing.

[実施の形態11]
本発明において、映像信号を保持するために容量手段を用いて良いことは前述のとおり
である。容量手段の配置例としては、実施の形態1などに示したとおり、図8(A)に示
すように、TFT804と電流供給線810等の定電位との間に設け、TFT805のソ
ース電位を保持する形としても良いし、図8(B)のように、TFT807のゲート電極
と、電流供給線810等の定電位との間に設け、TFT807のゲート電極の電位を保持
する形としても良い。なお、容量手段の接続先は、電流供給線に限らず、一定の電位を持
ったノードに接続すれば電位の保持が出来るので、その場所は問わない。
[Embodiment 11]
As described above, in the present invention, the capacitive means may be used to hold the video signal. As an example of the arrangement of the capacitor means, as shown in Embodiment Mode 1 and the like, as shown in FIG. 8A, the capacitor means is provided between the TFT 804 and a constant potential of the current supply line 810 or the like to hold the source potential of the TFT 805. Alternatively, as shown in FIG. 8B, it may be provided between the gate electrode of the TFT 807 and a constant potential of the current supply line 810 or the like to hold the potential of the gate electrode of the TFT 807. Note that the connection destination of the capacitance means is not limited to the current supply line, and the potential can be held by connecting to a node having a constant potential, so that the location is not limited.

以下に、本発明の実施例について記載する。 Examples of the present invention will be described below.

本実施例においては、映像信号にアナログ映像信号を用いて表示を行う発光装置の構成
について説明する。図24(A)に、発光装置の構成例を示す。基板2401上に、複数の
画素がマトリクス状に配置された画素部2402を有し、画素部周辺には、ソース信号線
駆動回路2403および、第1、第2のゲート信号線駆動回路2404、2405を有し
ている。図24(A)においては、2組のゲート信号線駆動回路を用い、図1に示した画素
における第1、第2のゲート信号線をそれぞれ制御するものである。
In this embodiment, a structure of a light emitting device which performs display by using an analog video signal as a video signal will be described. FIG. 24A shows a structural example of a light emitting device. A pixel portion 2402 in which a plurality of pixels are arranged in matrix is provided over a substrate 2401, and a source signal line driver circuit 2403 and first and second gate signal line driver circuits 2404 and 2405 are provided around the pixel portion. have. In FIG. 24A, two sets of gate signal line driver circuits are used to control the first and second gate signal lines in the pixel shown in FIG. 1, respectively.

ソース信号線駆動回路2403、第1、第2のゲート信号線駆動回路2404、240
5に入力される信号は、フレキシブルプリント基板(Flexible Print Circuit:FPC)2
406を介して外部より供給される。
Source signal line driver circuit 2403, first and second gate signal line driver circuits 2404 and 240
The signal input to 5 is a flexible printed circuit (FPC) 2
It is supplied from the outside via 406.

図24(B)に、ソース信号線駆動回路の構成例を示す。これは、映像信号にアナログ映
像信号を用いて表示を行うためのソース信号線駆動回路であり、シフトレジスタ2411
、バッファ2412、サンプリング回路2413を有している。特に図示していないが、
必要に応じてレベルシフタ等を追加しても良い。
FIG. 24B shows a configuration example of the source signal line driver circuit. This is a source signal line driver circuit for displaying by using an analog video signal as a video signal, and a shift register 2411
, A buffer 2412, and a sampling circuit 2413. Although not specifically shown,
You may add a level shifter etc. as needed.

ソース信号線駆動回路の動作について説明する。図25(A)に、より詳細な構成を示し
たので、そちらを参照する。
The operation of the source signal line driver circuit will be described. Since a more detailed structure is shown in FIG. 25A, reference is made there.

シフトレジスタ2501は、フリップフロップ回路(FF)2502等を複数段用いてな
り、クロック信号(S−CLK)、クロック反転信号(S−CLKb)、スタートパルス(S
−SP)が入力される。これらの信号のタイミングに従って、順次サンプリングパルスが
出力される。
The shift register 2501 includes a plurality of flip-flop circuits (FF) 2502 and the like, and includes a clock signal (S-CLK), a clock inversion signal (S-CLKb), and a start pulse (S-CLKb).
-SP) is input. Sampling pulses are sequentially output according to the timing of these signals.

シフトレジスタ2501より出力されたサンプリングパルスは、バッファ2503等を
通って増幅された後、サンプリング回路へと入力される。サンプリング回路2504は、
サンプリングスイッチ(SW)2505を複数段用いてなり、サンプリングパルスが入力さ
れるタイミングに従って、ある列で映像信号のサンプリングを行う。具体的には、サンプ
リングスイッチにサンプリングパルスが入力されると、サンプリングスイッチ2505が
ONし、そのときに映像信号が有する電位が、サンプリングスイッチを介して各々のソー
ス信号線へと出力される。
The sampling pulse output from the shift register 2501 is input to the sampling circuit after being amplified through the buffer 2503 and the like. The sampling circuit 2504 is
The sampling switch (SW) 2505 is used in a plurality of stages, and the video signal is sampled in a certain column in accordance with the timing of inputting the sampling pulse. Specifically, when a sampling pulse is input to the sampling switch, the sampling switch 2505 is turned on, and the potential of the video signal at that time is output to each source signal line through the sampling switch.

続いて、ゲート信号線駆動回路の動作について説明する。図24(C)に示した、第1、
第2のゲート信号線駆動回路2404、2405についての詳細な構成の一例を図25(
B)に示した。第1のゲート信号線駆動回路は、シフトレジスタ回路2511、バッファ
2512を有し、クロック信号(G−CLK1)、クロック反転信号(G−CLKb1)、ス
タートパルス(G−SP1)に従って駆動される。第2のゲート信号線駆動回路2405も
構成は同様で良い。また、図24(A)においては、第1、第2のゲート信号線駆動回路
2404、2405は、画素部2402を挟んで対称配置しているが、一方に並列して配
置しても良い。
Next, the operation of the gate signal line drive circuit will be described. As shown in FIG.
An example of a detailed configuration of the second gate signal line driver circuits 2404 and 2405 is shown in FIG.
It is shown in B). The first gate signal line driver circuit includes a shift register circuit 2511 and a buffer 2512, and is driven according to a clock signal (G-CLK1), a clock inversion signal (G-CLKb1), and a start pulse (G-SP1). The second gate signal line driver circuit 2405 may have the same structure. Further, in FIG. 24A, the first and second gate signal line driver circuits 2404 and 2405 are symmetrically arranged with the pixel portion 2402 interposed therebetween, but they may be arranged in parallel with one side.

シフトレジスタ〜バッファの動作については、ソース信号線駆動回路の場合と同様であ
る。バッファによって増幅された選択パルスは、それぞれのゲート信号線を選択する。第
1のゲート信号線駆動回路によって、第1のゲート信号線G11、G21、・・・、Gm1が順
次選択され、第2のゲート信号線駆動回路によって、第2のゲート信号線G12、G22、・
・・、Gm2が順次選択される。図示していないが、第3のゲート信号線駆動回路について
も第1、第2のゲート信号線駆動回路と同様であり、第3のゲート信号線G13、G23、・
・・、Gm3が順次選択される。選択された行において、実施形態にて説明した手順により
、画素に映像信号が書き込まれて発光する。
The operation of the shift register to the buffer is the same as that of the source signal line drive circuit. The selection pulse amplified by the buffer selects each gate signal line. The first gate signal line driving circuit sequentially selects the first gate signal lines G 11 , G 21 ,..., G m1 , and the second gate signal line driving circuit selects the second gate signal line G. 12 , G 22 ,
.. and G m2 are sequentially selected. Although not shown, the third gate signal line drive circuit is similar to the first and second gate signal line drive circuits, and the third gate signal line G 13 , G 23 ,...
.. and Gm3 are sequentially selected. In the selected row, the video signal is written in the pixel to emit light by the procedure described in the embodiment.

なお、ここではシフトレジスタの一例として、D−フリップフロップを複数段用いてな
るものを図示したが、デコーダ等によって、信号線を選択出来るような構成としていても
良い。
Although an example of the shift register using a plurality of D-flip-flops is shown here, the signal line may be selected by a decoder or the like.

本実施例においては、映像信号にデジタル映像信号を用いて表示を行う発光装置の構成
について説明する。図26(A)に、発光装置の構成例を示す。基板2601上に、複数の
画素がマトリクス状に配置された画素部2602を有し、画素部周辺には、ソース信号線
駆動回路2603および、第1、第2のゲート信号線駆動回路2604、2605を有し
ている。図26(A)においては、2組のゲート信号線駆動回路を用い、図1に示した画素
における第1、第2のゲート信号線をそれぞれ制御するものである。
In this embodiment, the configuration of a light emitting device that performs display by using a digital video signal as a video signal will be described. FIG. 26A shows a structural example of a light emitting device. A pixel portion 2602 in which a plurality of pixels are arranged in matrix is provided over a substrate 2601, and a source signal line driver circuit 2603 and first and second gate signal line driver circuits 2604 and 2605 are provided around the pixel portion. have. In FIG. 26A, two sets of gate signal line driver circuits are used to control the first and second gate signal lines in the pixel shown in FIG. 1, respectively.

ソース信号線駆動回路2603、第1、第2のゲート信号線駆動回路2604、260
5に入力される信号は、フレキシブルプリント基板(Flexible Print Circuit:FPC)2
606を介して外部より供給される。
Source signal line driver circuit 2603, first and second gate signal line driver circuits 2604, 260
The signal input to 5 is a flexible printed circuit (FPC) 2
It is supplied from the outside via 606.

図26(B)に、ソース信号線駆動回路の構成例を示す。これは、映像信号にデジタル映
像信号を用いて表示を行うためのソース信号線駆動回路であり、シフトレジスタ2611
、第1のラッチ回路2612、第2のラッチ回路2613、D/A変換回路2614を有
している。特に図示していないが、必要に応じてレベルシフタ等を追加しても良い。
FIG. 26B shows a configuration example of the source signal line driver circuit. This is a source signal line driver circuit for performing display using a digital video signal as a video signal, and a shift register 2611
, A first latch circuit 2612, a second latch circuit 2613, and a D/A conversion circuit 2614. Although not particularly shown, a level shifter or the like may be added if necessary.

第1、第2のゲート信号線駆動回路2604、2605については、実施例1にて示し
たものと同様で良いので、ここでは図示および説明を省略する。
The first and second gate signal line drive circuits 2604 and 2605 may be the same as those shown in the first embodiment, and therefore, illustration and description thereof are omitted here.

ソース信号線駆動回路の動作について説明する。図27(A)に、より詳細な構成を示し
たので、そちらを参照する。
The operation of the source signal line driver circuit will be described. A more detailed structure is shown in FIG. 27A, which will be referred to.

シフトレジスタ2701は、フリップフロップ回路(FF)2710等を複数段用いてな
り、クロック信号(S−CLK)、クロック反転信号(S−CLKb)、スタートパルス(S
−SP)が入力される。これらの信号のタイミングに従って、順次サンプリングパルスが
出力される。
The shift register 2701 includes a plurality of flip-flop circuits (FF) 2710 and the like, and includes a clock signal (S-CLK), a clock inversion signal (S-CLKb), and a start pulse (S-CLKb).
-SP) is input. Sampling pulses are sequentially output according to the timing of these signals.

シフトレジスタ2701より出力されたサンプリングパルスは、第1のラッチ回路27
02に入力される。第1のラッチ回路2702には、デジタル映像信号が入力されており
、サンプリングパルスが入力されるタイミングに従って、各段でデジタル映像信号を保持
していく。ここでは、デジタル映像信号は3ビット入力されており、各ビットの映像信号
を、それぞれの第1のラッチ回路において保持する。1つのサンプリングパルスによって
、ここでは3つの第1のラッチ回路が並行して動作する。
The sampling pulse output from the shift register 2701 is supplied to the first latch circuit 27.
It is input to 02. A digital video signal is input to the first latch circuit 2702, and each stage holds the digital video signal in accordance with the timing of input of a sampling pulse. Here, the digital video signal is input in 3 bits, and the video signal of each bit is held in each of the first latch circuits. With one sampling pulse, three first latch circuits operate in parallel here.

第1のラッチ回路2702において、最終段までデジタル映像信号の保持が完了すると
、水平帰線期間中に、第2のラッチ回路2703にラッチパルス(Latch Puls
e)が入力され、第1のラッチ回路2702に保持されていたデジタル映像信号は、一斉
に第2のラッチ回路2703に転送される。その後、第2のラッチ回路2703に保持さ
れたデジタル映像信号は、1行分が同時に、D/A変換回路2704へと入力される。
When the holding of the digital video signal is completed up to the final stage in the first latch circuit 2702, a latch pulse (Latch Pulse) is applied to the second latch circuit 2703 during the horizontal retrace period.
e) is input, and the digital video signals held in the first latch circuit 2702 are simultaneously transferred to the second latch circuit 2703. After that, the digital video signals held in the second latch circuit 2703 are input to the D/A conversion circuit 2704 simultaneously for one row.

第2のラッチ回路2703に保持されたデジタル映像信号がD/A変換回路2704に
入力されている間、シフトレジスタ2701においては再びサンプリングパルスが出力さ
れる。以後、この動作を繰り返し、1フレーム分の映像信号の処理を行う。
While the digital video signal held in the second latch circuit 2703 is input to the D/A conversion circuit 2704, the sampling pulse is output again in the shift register 2701. After that, this operation is repeated to process the video signal for one frame.

D/A変換回路2704においては、入力されるデジタル映像信号をデジタル−アナロ
グ変換し、アナログ電圧を有する映像信号としてソース信号線に出力する。
In the D/A conversion circuit 2704, the input digital video signal is subjected to digital-analog conversion and output to the source signal line as a video signal having an analog voltage.

前記の動作が、1水平期間内に、全段にわたって同時に行われる。よって、全てのソー
ス信号線に映像信号が出力される。
The above operation is simultaneously performed in all stages within one horizontal period. Therefore, the video signal is output to all the source signal lines.

なお、実施例1においても述べたとおり、シフトレジスタの代わりにデコーダ等を用い
て、信号線を選択出来るような構成としていても良い。
As described in the first embodiment, a decoder or the like may be used instead of the shift register so that the signal line can be selected.

実施例2においては、デジタル映像信号はD/A変換回路によってデジタル−アナログ
変換を受け、画素に書き込まれるが、本発明の発光装置は、時間階調方式によって階調表
現を行うことも出来る。この場合には、図27(B)に示すように、D/A変換回路を必要
とせず、階調表現は、EL素子の発光時間の長短によって制御されるので、各ビットの映
像信号を並列処理する必要がないため、第1および第2のラッチ回路も1ビット分で良い
。このとき、デジタル映像信号は、各ビットが直列に入力され、順次ラッチ回路に保持さ
れ、画素に書き込まれる。
勿論、必要ビット数分だけのラッチ回路を並列配置していても構わない。
In the second embodiment, the digital video signal is subjected to digital-analog conversion by the D/A conversion circuit and written into the pixel, but the light emitting device of the present invention can also express gradation by the time gradation method. In this case, as shown in FIG. 27(B), the D/A conversion circuit is not required, and the gradation expression is controlled by the length of the light emission time of the EL element. Since it is not necessary to process the data, the first and second latch circuits may be one bit. At this time, each bit of the digital video signal is serially input, sequentially held in the latch circuit, and written in the pixel.
Of course, latch circuits corresponding to the required number of bits may be arranged in parallel.

本明細書ではCMOS回路で構成される駆動回路と、スイッチング用TFT及び駆動用
TFTを有する画素部とが同一基板上に形成された基板を便宜上アクティブマトリクス基
板と呼ぶ。そして本実施例では前記アクティブマトリクス基板の作製工程について図13
、図14を用いて説明する。
In this specification, a substrate in which a driver circuit including a CMOS circuit and a pixel portion having a switching TFT and a driving TFT are formed over the same substrate is referred to as an active matrix substrate for convenience. Then, in this embodiment, a process of manufacturing the active matrix substrate will be described with reference to FIG.
, FIG. 14 will be described.

基板5000は、石英基板、シリコン基板、金属基板又はステンレス基板の表面に絶縁
膜を形成したものを用いる。また本作製工程の処理温度に耐えうる耐熱性を有するプラス
チック基板を用いても良い。本実施例ではバリウムホウケイ酸ガラス、アルミノホウケイ
酸ガラス等のガラスからなる基板5000を用いた。
As the substrate 5000, a quartz substrate, a silicon substrate, a metal substrate, or a stainless substrate on which an insulating film is formed is used. Alternatively, a plastic substrate having heat resistance that can withstand the processing temperature of this manufacturing process may be used. In this example, a substrate 5000 made of glass such as barium borosilicate glass or aluminoborosilicate glass was used.

次いで、基板5000上に酸化珪素膜、窒化珪素膜又は酸化窒化珪素膜などの絶縁膜か
ら成る下地膜5001を形成する。本実施例の下地膜5001は2層構造で形成したが、
前記絶縁膜の単層構造又は前記絶縁膜を2層以上積層させた構造であっても良い。
Next, a base film 5001 formed of an insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film is formed over the substrate 5000. Although the base film 5001 of this embodiment has a two-layer structure,
A single layer structure of the insulating film or a structure in which two or more insulating films are laminated may be used.

本実施例では、下地膜5001の1層目として、プラズマCVD法を用いて、SiH4
、NH3、及びN2Oを反応ガスとして成膜される窒化酸化珪素膜5001aを10〜20
0nm(好ましくは50〜100nm)の厚さに形成する。本実施例では、窒化酸化珪素膜50
01aを50nmの厚さに形成した。次いで下地膜5001の2層目として、プラズマCV
D法を用いて、SiH4及びN2Oを反応ガスとして成膜される酸化窒化珪素膜5001b
を50〜200nm(好ましくは100〜150nm)の厚さに形成する。本実施例では、酸化
窒化珪素膜5001bを100nmの厚さに形成した。
In this embodiment, as the first layer of the base film 5001, SiH 4 is used by the plasma CVD method.
10 to 20 of the silicon oxynitride film 5001a formed by using Al, NH 3 and N 2 O as reaction gases.
It is formed to a thickness of 0 nm (preferably 50 to 100 nm). In this embodiment, the silicon oxynitride film 50 is used.
01a was formed to a thickness of 50 nm. Next, as the second layer of the base film 5001, plasma CV is used.
Silicon oxynitride film 5001b formed by using method D using SiH 4 and N 2 O as reaction gases
To a thickness of 50 to 200 nm (preferably 100 to 150 nm). In this embodiment, the silicon oxynitride film 5001b is formed to a thickness of 100 nm.

続いて、下地膜5001上に半導体層5002〜5005を形成する。半導体層500
2〜5005は公知の手段(スパッタ法、LPCVD法、プラズマCVD法等)により25
〜80nm(好ましくは30〜60nm)の厚さで半導体膜を成膜する。次いで前記半導体膜を
公知の結晶化法(レーザ結晶化法、RTA又はファーネスアニール炉を用いる熱結晶化法
、結晶化を助長する金属元素を用いる熱結晶化法等)を用いて結晶化させる。そして、得
られた結晶質半導体膜を所望の形状にパターニングして半導体層5002〜5005を形
成する。なお前記半導体膜としては、非晶質半導体膜、微結晶半導体膜、結晶質半導体膜
、又は非晶質珪素ゲルマニウム膜などの非晶質構造を有する化合物半導体膜などを用いて
も良い。
Subsequently, semiconductor layers 5002 to 5005 are formed over the base film 5001. Semiconductor layer 500
2 to 5005 is 25 by a known means (sputtering method, LPCVD method, plasma CVD method, etc.)
A semiconductor film is formed with a thickness of -80 nm (preferably 30-60 nm). Next, the semiconductor film is crystallized by a known crystallization method (laser crystallization method, thermal crystallization method using RTA or furnace annealing, thermal crystallization method using a metal element that promotes crystallization, etc.). Then, the obtained crystalline semiconductor film is patterned into a desired shape to form semiconductor layers 5002 to 5005. As the semiconductor film, a compound semiconductor film having an amorphous structure such as an amorphous semiconductor film, a microcrystalline semiconductor film, a crystalline semiconductor film, or an amorphous silicon germanium film may be used.

本実施例では、プラズマCVD法を用いて、膜厚55nmの非晶質珪素膜を成膜した。そ
して、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化(
500℃、1時間)を行った後、熱結晶化(550℃、4時間)を行って結晶質珪素膜を形
成した。その後、フォトリソグラフィ法を用いたパターニング処理によって半導体層50
02〜5005を形成した。
In this embodiment, an amorphous silicon film having a film thickness of 55 nm is formed by using the plasma CVD method. Then, a solution containing nickel is held on the amorphous silicon film, and the amorphous silicon film is dehydrogenated (
After performing 500° C. for 1 hour, thermal crystallization (550° C. for 4 hours) was performed to form a crystalline silicon film. Then, the semiconductor layer 50 is patterned by a photolithography method.
02-5005 was formed.

なおレーザ結晶化法で結晶質半導体膜を作製する場合のレーザは、連続発振またはパル
ス発振の気体レーザ又は固体レーザを用いれば良い。前者の気体レーザとしては、エキシ
マレーザ、YAGレーザ、YVO4レーザ、YLFレーザ、YAlO3レーザ、ガラスレー
ザ、ルビーレーザ、Ti:サファイアレーザ等を用いることができる。また後者の固体レ
ーザとしては、Cr、Nd、Er、Ho、Ce、Co、Ti又はTmがドーピングされた
YAG、YVO4、YLF、YAlO3などの結晶を使ったレーザを用いることができる。
当該レーザの基本波はドーピングする材料によって異なり、1μm前後の基本波を有する
レーザ光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ること
ができる。なお非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振
が可能な固体レーザを用い、基本波の第2高調波〜第4高調波を適用するのが好ましい。
代表的には、Nd:YVO4レーザー(基本波1064nm)の第2高調波(532nm)や第3高
調波(355nm)を適用する。
Note that a gas laser or a solid-state laser of continuous oscillation or pulse oscillation may be used as a laser when the crystalline semiconductor film is formed by a laser crystallization method. As the former gas laser, an excimer laser, a YAG laser, a YVO 4 laser, a YLF laser, a YAlO 3 laser, a glass laser, a ruby laser, a Ti:sapphire laser, or the like can be used. As the latter solid-state laser, a laser using a crystal of YAG, YVO 4 , YLF, YAlO 3 or the like doped with Cr, Nd, Er, Ho, Ce, Co, Ti or Tm can be used.
The fundamental wave of the laser varies depending on the material to be doped, and laser light having a fundamental wave of about 1 μm can be obtained. The harmonic wave with respect to the fundamental wave can be obtained by using a non-linear optical element. In order to obtain crystals with a large grain size when crystallizing the amorphous semiconductor film, it is preferable to use a solid-state laser capable of continuous oscillation and to apply the second to fourth harmonics of the fundamental wave. ..
Typically, the second harmonic (532 nm) or the third harmonic (355 nm) of the Nd:YVO 4 laser (fundamental wave 1064 nm) is applied.

また出力10Wの連続発振のYVO4レーザから射出されたレーザ光は、非線形光学素
子により高調波に変換する。さらに、共振器の中にYVO4結晶と非線形光学素子を入れ
て、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状ま
たは楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は
0.01〜100MW/cm2程度(好ましくは0.1〜10MW/cm2)が必要である。そして、
10〜2000cm/s程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射
する。
Laser light emitted from a continuous oscillation YVO 4 laser with an output of 10 W is converted into a harmonic by a non-linear optical element. Furthermore, there is also a method in which a YVO 4 crystal and a non-linear optical element are put in a resonator to emit a harmonic wave. Then, preferably, a rectangular or elliptical laser beam is formed on the irradiation surface by an optical system, and the object to be processed is irradiated. At this time, the energy density of approximately 0.01 to 100 MW / cm 2 (preferably 0.1 to 10 MW / cm 2) is required. And
Irradiation is performed by moving the semiconductor film relative to the laser light at a speed of about 10 to 2000 cm/s.

また上記のレーザを用いる場合には、レーザ発振器から放射されたレーザビームを光学
系で線状に集光して、半導体膜に照射すると良い。結晶化の条件は適宜設定されるが、エ
キシマレーザを用いる場合はパルス発振周波数300Hzとし、レーザーエネルギー密度を
100〜700mJ/cm2(代表的には200〜300mJ/cm2)とすると良い。またYAGレー
ザを用いる場合には、その第2高調波を用いてパルス発振周波数1〜300Hzとし、レー
ザーエネルギー密度を300〜1000mJ/cm2(代表的には350〜500mJ/cm2)とする
と良い。そして幅100〜1000μm(好ましくは幅400μm)で線状に集光したレーザ
光を基板全面に渡って照射し、このときの線状ビームの重ね合わせ率(オーバーラップ率)
を50〜98%として行っても良い。
In the case of using the above laser, it is preferable that a laser beam emitted from a laser oscillator be linearly condensed by an optical system and irradiated on the semiconductor film. The crystallization conditions are appropriately set. When an excimer laser is used, the pulse oscillation frequency is 300 Hz and the laser energy density is 100 to 700 mJ/cm 2 (typically 200 to 300 mJ/cm 2 ). When a YAG laser is used, its second harmonic is used to set the pulse oscillation frequency to 1 to 300 Hz and the laser energy density to 300 to 1000 mJ/cm 2 (typically 350 to 500 mJ/cm 2 ). .. Then, a laser beam focused linearly with a width of 100 to 1000 μm (preferably a width of 400 μm) is irradiated over the entire surface of the substrate, and the superposition rate (overlap rate) of the linear beams at this time
May be 50 to 98%.

しかしながら本実施例では、結晶化を助長する金属元素を用いて非晶質珪素膜の結晶化
を行ったため、前記金属元素が結晶質珪素膜中に残留している。そのため、前記結晶質珪
素膜上に50〜100nmの非晶質珪素膜を形成し、加熱処理(RTA法やファーネスアニ
ール炉を用いた熱アニール等)を行って、該非晶質珪素膜中に前記金属元素を拡散させ、
前記非晶質珪素膜は加熱処理後にエッチングを行って除去する。その結果、前記結晶質珪
素膜中の金属元素の含有量を低減または除去することができる。
However, in this embodiment, since the amorphous silicon film is crystallized using the metal element that promotes crystallization, the metal element remains in the crystalline silicon film. Therefore, an amorphous silicon film having a thickness of 50 to 100 nm is formed on the crystalline silicon film, and heat treatment (RTA method, thermal annealing using a furnace annealing furnace, or the like) is performed to form the amorphous silicon film in the amorphous silicon film. Diffusing metal elements,
The amorphous silicon film is removed by etching after the heat treatment. As a result, the content of the metal element in the crystalline silicon film can be reduced or removed.

なお半導体層5002〜5005を形成した後、TFTのしきい値電圧を制御するため
に微量な不純物元素(ボロンまたはリン)のドーピングを行ってもよい。
Note that after the semiconductor layers 5002 to 5005 are formed, a slight amount of impurity element (boron or phosphorus) may be doped in order to control the threshold voltage of the TFT.

次いで、半導体層5002〜5005を覆うゲート絶縁膜5006を形成する。ゲート
絶縁膜5006はプラズマCVD法やスパッタ法を用いて、膜厚を40〜150nmとして
珪素を含む絶縁膜で形成する。本実施例では、ゲート絶縁膜5006としてプラズマCV
D法により酸化窒化珪素膜を115nmの厚さに形成した。勿論、ゲート絶縁膜5006は
酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造と
して用いても良い。
Next, a gate insulating film 5006 which covers the semiconductor layers 5002 to 5005 is formed. The gate insulating film 5006 is formed of an insulating film containing silicon with a thickness of 40 to 150 nm by a plasma CVD method or a sputtering method. In this embodiment, plasma CV is used as the gate insulating film 5006.
A silicon oxynitride film was formed to a thickness of 115 nm by the D method. Of course, the gate insulating film 5006 is not limited to the silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure.

なおゲート絶縁膜5006として酸化珪素膜を用いる場合には、プラズマCVD法でT
EOS(Tetraethyl Orthosilicate)とO2とを混合し、反応圧力40Pa、基板温度300
〜400℃とし、高周波(13.56MHz)電力密度0.5〜0.8W/cm2で放電させて形成
しても良い。上記の工程により作製される酸化珪素膜は、その後400〜500℃の熱ア
ニールによって、ゲート絶縁膜5006として良好な特性を得ることができる。
Note that when a silicon oxide film is used as the gate insulating film 5006, T
EOS (Tetraethyl Orthosilicate) and O 2 are mixed, reaction pressure 40 Pa, substrate temperature 300
It may be formed by discharging at a high frequency (13.56 MHz) power density of 0.5 to 0.8 W/cm 2 at a temperature of up to 400° C. The silicon oxide film manufactured through the above steps can be provided with favorable characteristics as the gate insulating film 5006 by subsequent thermal annealing at 400 to 500° C.

次いで、ゲート絶縁膜5006上に膜厚20〜100nmの第1の導電膜5007と、膜
厚100〜400nmの第2の導電膜5008とを積層形成する。本実施例では、膜厚30
nmのTaN膜からなる第1の導電膜5007と、膜厚370nmのW膜からなる第2の導電
膜5008を積層形成した。
Next, a first conductive film 5007 with a thickness of 20 to 100 nm and a second conductive film 5008 with a thickness of 100 to 400 nm are stacked over the gate insulating film 5006. In this embodiment, the film thickness is 30
A first conductive film 5007 made of a TaN film with a thickness of 370 nm and a second conductive film 5008 made of a W film with a thickness of 370 nm were stacked.

本実施例では、第1の導電膜5007であるTaN膜はスパッタ法で形成し、Taのタ
ーゲットを用いて、窒素を含む雰囲気内でスパッタ法で形成した。また第2の導電膜50
08であるW膜は、Wのターゲットを用いたスパッタ法で形成した。その他に6フッ化タ
ングステン(WF6)を用いる熱CVD法で形成することもできる。いずれにしてもゲート
電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20μΩcm以下
にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図ることができる
が、W膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従っ
て、本実施例では、高純度のW(純度99.9999%)のターゲットを用いたスパッタ法
で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成する
ことにより、抵抗率9〜20μΩcmを実現することができた。
In this embodiment, the TaN film which is the first conductive film 5007 is formed by a sputtering method and is formed by a sputtering method in a nitrogen-containing atmosphere using a Ta target. In addition, the second conductive film 50
The W film of No. 08 was formed by the sputtering method using a W target. Alternatively, it can be formed by a thermal CVD method using tungsten hexafluoride (WF 6 ). In any case, it is necessary to reduce the resistance in order to use it as a gate electrode, and it is desirable that the resistivity of the W film is 20 μΩcm or less. Although the resistivity of the W film can be lowered by enlarging the crystal grains, when the W film contains many impurity elements such as oxygen, crystallization is hindered and the resistance is increased. Therefore, in this embodiment, the W film is formed by a sputtering method using a high-purity W (purity 99.9999%) target, and with sufficient consideration so that impurities are not mixed from the gas phase during film formation. By forming it, a resistivity of 9 to 20 μΩcm could be realized.

なお本実施例では、第1の導電膜5007をTaN膜、第2の導電膜5008をW膜と
したが、第1の導電膜5007及び第2の導電膜5008を構成する材料は特に限定され
ない。第1の導電膜5007及び第2の導電膜5008は、Ta、W、Ti、Mo、Al
、Cu、Cr、Ndから選択された元素、または前記元素を主成分とする合金材料若しく
は化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素
膜に代表される半導体膜やAgPdCu合金で形成してもよい。
Although the first conductive film 5007 is a TaN film and the second conductive film 5008 is a W film in this embodiment, the material forming the first conductive film 5007 and the second conductive film 5008 is not particularly limited. .. The first conductive film 5007 and the second conductive film 5008 are formed of Ta, W, Ti, Mo, Al.
, Cu, Cr, Nd, or an alloy material or compound material containing the above element as a main component. Alternatively, a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus or an AgPdCu alloy may be used.

次いで、フォトリソグラフィ法を用いてレジストからなるマスク5009を形成し、電
極及び配線を形成するための第1のエッチング処理を行う。第1のエッチング処理では第
1及び第2のエッチング条件で行う。(図13(B))
Next, a mask 5009 made of a resist is formed by a photolithography method, and first etching treatment for forming electrodes and wirings is performed. The first etching process is performed under the first and second etching conditions. (Fig. 13(B))

本実施例では第1のエッチング条件として、ICP(Inductively Coupled Plasma:誘
導結合型プラズマ)エッチング法を用い、エッチング用ガスにCF4とCl2とO2とを用い
、それぞれのガス流量比を25:25:10sccmとし、1.0Paの圧力でコイル型の電極
に500WのRF(13.56MHz)電力を投入してプラズマを生成してエッチングを行っ
た。基板側(試料ステージ)にも150WのRF(13.56MHz)電力を投入し、実質的に
負の自己バイアス電圧を印加した。
そしてこの第1のエッチング条件によりW膜をエッチングして第1の導電層5007の端
部をテーパー形状とした。
In this embodiment, as the first etching condition, an ICP (Inductively Coupled Plasma) etching method is used, CF 4 , Cl 2 and O 2 are used as etching gases, and the respective gas flow rate ratios are 25. It was set to 25:10 sccm and 500 W of RF (13.56 MHz) power was applied to the coil type electrode at a pressure of 1.0 Pa to generate plasma for etching. RF (13.56 MHz) power of 150 W was also applied to the substrate side (sample stage) to apply a substantially negative self-bias voltage.
Then, the W film was etched under the first etching condition to make the end portion of the first conductive layer 5007 tapered.

続いて、レジストからなるマスク5009を除去せずに第2のエッチング条件に変更し
、エッチング用ガスにCF4とCl2とを用い、それぞれのガス流量比を30:30sccmと
し、1.0Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入して
プラズマを生成して15秒程度のエッチングを行った。基板側(試料ステージ)にも20W
のRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。第2
のエッチング条件では第1の導電層5007及び第2の導電層5008とも同程度にエッ
チングを行った。なお、ゲート絶縁膜5006上に残渣を残すことなくエッチングするた
めには、10〜20%程度の割合でエッチング時間を増加させると良い。
Subsequently, the mask 5009 made of resist was not removed, and the second etching conditions were changed to CF 4 and Cl 2 as etching gases, and the flow rate ratio of each gas was set to 30:30 sccm at 1.0 Pa. RF (13.56 MHz) power of 500 W was applied to the coil-shaped electrode by pressure to generate plasma and etching was performed for about 15 seconds. 20W on the substrate side (sample stage)
RF (13.56 MHz) power was applied and a substantially negative self-bias voltage was applied. Second
Under the above etching conditions, the first conductive layer 5007 and the second conductive layer 5008 were etched to the same degree. Note that in order to perform etching without leaving a residue on the gate insulating film 5006, the etching time may be increased at a rate of approximately 10 to 20%.

上記の第1のエッチング処理では、レジストからなるマスクの形状を適したものとする
ことにより、基板側に印加するバイアス電圧の効果により第1の導電層5007及び第2
の導電層5008の端部がテーパー形状となる。こうして、第1のエッチング処理により
第1の導電層5007と第2の導電層5008から成る第1の形状の導電層5010〜5
014を形成した。ゲート絶縁膜5006においては、第1の形状の導電層5010〜5
014で覆われない領域が20〜50nm程度エッチングされたため、膜厚が薄くなった領
域が形成された。
In the above-described first etching treatment, the shape of the mask made of resist is made suitable, and the first conductive layer 5007 and the second conductive layer 5007 are formed due to the effect of the bias voltage applied to the substrate side.
The end portion of the conductive layer 5008 has a tapered shape. Thus, the first shape conductive layers 5010 to 5 made up of the first conductive layer 5007 and the second conductive layer 5008 are formed by the first etching treatment.
014 was formed. In the gate insulating film 5006, the first shape conductive layers 5010 to 5
Since the region not covered with 014 was etched by about 20 to 50 nm, a region with a reduced film thickness was formed.

次いで、レジストからなるマスク5009を除去せずに第2のエッチング処理を行う。
(図13(C))第2のエッチング処理では、エッチングガスにSF6とCl2とO2を用い、
それぞれのガス流量比を24:12:24(sccm)とし、1.3Paの圧力でコイル側
の電力に700WのRF(13.56MHz)電力を投入してプラズマを生成して25秒程度のエッ
チングを行った。基板側(試料ステージ)にも10WのRF(13.56MHz)電力を投入し、実質
的に負の自己バイアス電圧を印加した。こうして、W膜を選択的にエッチングして、第2
の形状の導電層5015〜5019を形成した。このとき、第1の導電層5015a〜5
019aは、ほとんどエッチングされない。
Next, a second etching process is performed without removing the mask 5009 made of resist.
(FIG. 13C) In the second etching process, SF 6 , Cl 2 and O 2 are used as etching gas,
Each gas flow rate ratio was set to 24:12:24 (sccm), 700 W RF (13.56 MHz) power was applied to the coil side power at a pressure of 1.3 Pa, plasma was generated, and etching was performed for about 25 seconds. went. An RF (13.56 MHz) power of 10 W was also applied to the substrate side (sample stage), and a substantially negative self-bias voltage was applied. In this way, the W film is selectively etched and the second
The conductive layers 5015 to 5019 having the shape of the above are formed. At this time, the first conductive layers 5015a to 515a
019a is hardly etched.

そして、レジストからなるマスク5009を除去せずに第1のドーピング処理を行い、
半導体層5002〜5005にN型を付与する不純物元素を低濃度に添加する。第1のド
ーピング処理はイオンドープ法又はイオン注入法で行えば良い。イオンドープ法の条件は
ドーズ量を1×1013〜5×1014atoms/cm2とし、加速電圧を40〜80keVとして行う
。本実施例ではドーズ量を5.0×1013atoms/cm2とし、加速電圧を50keVとして行っ
た。N型を付与する不純物元素としては、15族に属する元素を用いれば良く、代表的に
はリン(P)又は砒素(As)を用いられるが、本実施例ではリン(P)を用いた。この場合、
第2の形状の導電層5015〜5019がN型を付与する不純物元素に対するマスクとな
って、自己整合的に第1の不純物領域(N--領域)5020〜5023を形成した。そして
第1の不純物領域5020〜5023には1×1018〜1×1020atoms/cm3の濃度範囲
でN型を付与する不純物元素が添加された。
Then, the first doping process is performed without removing the mask 5009 made of resist,
An impurity element imparting N-type is added to the semiconductor layers 5002 to 5005 at a low concentration. The first doping treatment may be performed by an ion doping method or an ion implantation method. The condition of the ion doping method is that the dose amount is 1×10 13 to 5×10 14 atoms/cm 2 and the acceleration voltage is 40 to 80 keV. In this embodiment, the dose amount is set to 5.0×10 13 atoms/cm 2 and the acceleration voltage is set to 50 keV. As the impurity element imparting N-type, an element belonging to Group 15 may be used, and phosphorus (P) or arsenic (As) is typically used. In this embodiment, phosphorus (P) was used. in this case,
The second shape conductive layers 5015 to 5019 serve as masks for the impurity element imparting N-type, and the first impurity regions (N--regions) 5020 to 5023 are formed in a self-aligned manner. Then, an impurity element imparting N-type conductivity was added to the first impurity regions 5020 to 5023 in a concentration range of 1×10 18 to 1×10 20 atoms/cm 3 .

続いてレジストからなるマスク5009を除去した後、新たにレジストからなるマスク
5024を形成して、第1のドーピング処理よりも高い加速電圧で第2のドーピング処理
を行う。イオンドープ法の条件はドーズ量を1×1013〜3×1015atoms/cm2とし、加
速電圧を60〜120keVとして行う。本実施例では、ドーズ量を3.0×1015atoms/c
m2とし、加速電圧を65keVとして行った。第2のドーピング処理は第2の導電層501
5b〜5018bを不純物元素に対するマスクとして用い、第1の導電層5015a〜5
018aのテーパー部の下方の半導体層に不純物元素が添加されるようにドーピングを行
う。
Subsequently, after removing the resist mask 5009, a new resist mask 5024 is formed, and the second doping treatment is performed at an acceleration voltage higher than that of the first doping treatment. The condition of the ion doping method is that the dose amount is 1×10 13 to 3×10 15 atoms/cm 2 and the acceleration voltage is 60 to 120 keV. In this embodiment, the dose amount is 3.0×10 15 atoms/c
m 2 and the acceleration voltage was 65 keV. The second doping process is performed on the second conductive layer 501.
5b to 5018b are used as masks for the impurity elements, and the first conductive layers 5015a to 515a to
Doping is performed so that the impurity element is added to the semiconductor layer below the tapered portion of 018a.

上記の第2のドーピング処理を行った結果、第1の導電層と重なる第2の不純物領域(
N−領域、Lov領域)5026には1×1018〜5×1019atoms/cm3の濃度範囲でN型を付
与する不純物元素を添加された。また第3の不純物領域(N+領域)5025、5028に
は1×1019〜5×1021atoms/cm3の濃度範囲でN型を付与する不純物元素を添加された
。また、第1、第2のドーピング処理を行った後、半導体層5002〜5005において
、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域が形成され
た。本実施例では、不純物元素が全く添加されない領域又は微量の不純物元素が添加され
た領域をチャネル領域5027、5030とよぶ。また前記第1のドーピング処理により
形成された第1の不純物領域(N--領域)5020〜5023のうち、第2のドーピング処
理においてレジスト5024で覆われていた領域が存在するが、本実施例では、引き続き
第1の不純物領域(N--領域、LDD領域)5029とよぶ。
As a result of performing the second doping process described above, a second impurity region ((
(N-region, Lov region) 5026 was doped with an impurity element imparting N-type in a concentration range of 1×10 18 to 5×10 19 atoms/cm 3 . An impurity element imparting N-type conductivity was added to the third impurity regions (N+ regions) 5025 and 5028 in the concentration range of 1×10 19 to 5×10 21 atoms/cm 3 . After the first and second doping treatments, in the semiconductor layers 5002 to 5005, a region to which no impurity element is added or a region to which a trace amount of impurity element is added is formed. In this embodiment, regions to which no impurity element is added or regions to which a trace amount of impurity element is added are referred to as channel regions 5027 and 5030. Further, among the first impurity regions (N--regions) 5020 to 5023 formed by the first doping process, there is a region covered with the resist 5024 in the second doping process. Then, the first impurity region (N--region, LDD region) 5029 is continuously called.

なお本実施例では、第2のドーピング処理のみにより、第2の不純物領域(N−領域)5
026及び第3の不純物領域(N+領域)5025、5028を形成したが、これに限定さ
れない。ドーピング処理を行う条件を適宜変えて、複数回のドーピング処理で形成しても
良い。
In this embodiment, the second impurity region (N− region) 5 is formed only by the second doping process.
Although 026 and the third impurity regions (N+ regions) 5025 and 5028 are formed, the present invention is not limited to this. It may be formed by performing the doping process a plurality of times by appropriately changing the conditions for performing the doping process.

次いで図14(A)に示すように、レジストからなるマスク5024を除去した後、新た
にレジストからなるマスク5031を形成する。その後、第3のドーピング処理を行う。
第3のドーピング処理により、Pチャネル型TFTの活性層となる半導体層に、前記第1
の導電型とは逆の導電型を付与する不純物元素が添加された第4の不純物領域(P+領域)
5032、5034及び第5の不純物領域(P−領域)5033、5035を形成する。
Next, as shown in FIG. 14A, after removing the resist mask 5024, a new resist mask 5031 is formed. After that, a third doping process is performed.
By the third doping process, the first layer is formed on the semiconductor layer to be the active layer of the P-channel TFT.
Fourth impurity region (P+ region) added with an impurity element imparting a conductivity type opposite to that of
5032 and 5034 and fifth impurity regions (P − regions) 5033 and 5035 are formed.

第3のドーピング処理では、第2の導電層5016b、5018bを不純物元素に対す
るマスクとして用いる。こうして、P型を付与する不純物元素を添加し、自己整合的に第
4の不純物領域(P+領域)5032、5034及び第5の不純物領域(P−領域)5033
、5035を形成する。
In the third doping treatment, the second conductive layers 5016b and 5018b are used as masks against the impurity element. Thus, the impurity element imparting P-type conductivity is added, and the fourth impurity regions (P+ regions) 5032 and 5034 and the fifth impurity region (P− region) 5033 are self-aligned.
, 5035 are formed.

本実施例では、第4の不純物領域5032、5034及び第5の不純物領域5033、
5035はジボラン(B26)を用いたイオンドープ法で形成する。イオンドープ法の条件
としては、ドーズ量を1×1016atoms/cm2とし、加速電圧を80keVとした。
In this embodiment, the fourth impurity regions 5032 and 5034 and the fifth impurity region 5033,
5035 is formed by an ion doping method using diborane (B 2 H 6 ). As conditions for the ion doping method, the dose amount was 1×10 16 atoms/cm 2 and the acceleration voltage was 80 keV.

なお、第3のドーピング処理の際には、Nチャネル型TFTを形成する半導体層はレジ
ストからなるマスク5031によって覆われている。
During the third doping process, the semiconductor layer forming the N-channel TFT is covered with the mask 5031 made of resist.

ここで、第1及び2のドーピング処理によって、第4の不純物領域(P+領域)5032
、5034及び第5の不純物領域(P−領域)5033、5035にはそれぞれ異なる濃度
でリンが添加されている。しかし、第4の不純物領域(P+領域)5032、5034及び
第5の不純物領域(P−領域)5033、5035のいずれの領域においても、第3のドー
ピング処理によって、P型を付与する不純物元素の濃度が1×1019〜5×1021atoms/
cm3となるようにドーピング処理される。こうして、第4の不純物領域(P+領域)503
2、5034及び第5の不純物領域(P−領域)5033、5035は、Pチャネル型TF
Tのソース領域およびドレイン領域として問題なく機能する。
Here, a fourth impurity region (P+ region) 5032 is formed by the first and second doping processes.
, 5034 and fifth impurity regions (P − regions) 5033, 5035 are doped with phosphorus at different concentrations. However, in any of the fourth impurity regions (P+ regions) 5032 and 5034 and the fifth impurity regions (P− regions) 5033 and 5035, the impurity element imparting P-type conductivity by the third doping treatment is performed. The concentration is 1×10 19 to 5×10 21 atoms/
Doping treatment is performed so as to be cm 3 . Thus, the fourth impurity region (P+ region) 503
2, 5034 and fifth impurity regions (P − regions) 5033 and 5035 are P-channel TFs.
It functions as a source region and a drain region of T without any problem.

なお本実施例では、第3のドーピング処理のみにより、第4の不純物領域(P+領域)5
032、5034及び第5の不純物領域(P−領域)5033、5035を形成したが、こ
れに限定されない。ドーピング処理を行う条件を適宜変えて、複数回のドーピング処理で
形成しても良い。
In this embodiment, the fourth impurity region (P+ region) 5 is formed only by the third doping process.
032, 5034 and fifth impurity regions (P − regions) 5033, 5035 are formed, but the present invention is not limited to this. It may be formed by performing the doping process a plurality of times by appropriately changing the conditions for performing the doping process.

次いで図14(B)に示すように、レジストからなるマスク5031を除去して第1の層
間絶縁膜5036を形成する。この第1の層間絶縁膜5036としては、プラズマCVD
法またはスパッタ法を用い、厚さを100〜200nmとして珪素を含む絶縁膜で形成する
。本実施例では、プラズマCVD法により膜厚100nmの酸化窒化珪素膜を形成した。勿
論、第1の層間絶縁膜5036は酸化窒化珪素膜に限定されるものでなく、他の珪素を含
む絶縁膜を単層または積層構造として用いても良い。
Next, as shown in FIG. 14B, the mask 5031 made of a resist is removed to form a first interlayer insulating film 5036. Plasma CVD is used as the first interlayer insulating film 5036.
Method or sputtering method to form an insulating film containing silicon with a thickness of 100 to 200 nm. In this embodiment, a 100-nm-thick silicon oxynitride film is formed by a plasma CVD method. Of course, the first interlayer insulating film 5036 is not limited to the silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a laminated structure.

次いで、図14(C)に示すように、加熱処理(熱処理)を行って、半導体層の結晶性の回
復、半導体層に添加された不純物元素の活性化を行う。この加熱処理はファーネスアニー
ル炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が1ppm以下、好ま
しくは0.1ppm以下の窒素雰囲気中で400〜700℃で行えばよく、本実施例では4
10℃、1時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニ
ール法、またはラピッドサーマルアニール法(RTA法)を適用することができる。
Next, as shown in FIG. 14C, heat treatment (heat treatment) is performed to recover the crystallinity of the semiconductor layer and activate the impurity element added to the semiconductor layer. This heat treatment is performed by a thermal annealing method using a furnace annealing furnace. The thermal annealing method may be carried out at 400 to 700° C. in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less.
The activation treatment was performed by heat treatment at 10° C. for 1 hour. In addition to the thermal annealing method, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied.

また、第1の層間絶縁膜5036を形成する前に加熱処理を行っても良い。ただし、第
1の導電層5015a〜5019a及び、第2の導電層5015b〜5019bを構成す
る材料が熱に弱い場合には、本実施例のように配線等を保護するため第1の層間絶縁膜5
036(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後で熱処理を行うこと
が好ましい。
In addition, heat treatment may be performed before forming the first interlayer insulating film 5036. However, when the material forming the first conductive layers 5015a to 5019a and the second conductive layers 5015b to 5019b is weak to heat, the first interlayer insulating film is formed in order to protect the wiring and the like as in this embodiment. 5
It is preferable to perform heat treatment after forming 036 (an insulating film containing silicon as a main component, for example, a silicon nitride film).

上記の様に、第1の層間絶縁膜5036(珪素を主成分とする絶縁膜、例えば窒化珪素
膜)を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行
うことができる。水素化の工程では、第1の層間絶縁膜5036に含まれる水素により半
導体層のダングリングボンドが終端される。
As described above, heat treatment is performed after the first interlayer insulating film 5036 (an insulating film containing silicon as its main component, for example, a silicon nitride film) is formed, so that the semiconductor layer is hydrogenated at the same time as the activation treatment. You can In the hydrogenation step, dangling bonds in the semiconductor layer are terminated by hydrogen contained in the first interlayer insulating film 5036.

なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い
Note that heat treatment for hydrogenation may be performed separately from heat treatment for activation treatment.

ここで、第1の層間絶縁膜5036の存在に関係なく、半導体層を水素化することもで
きる。水素化の他の手段として、プラズマにより励起された水素を用いる手段(プラズマ
水素化)や、3〜100%の水素を含む雰囲気中において、300〜450℃で1〜12
時間の加熱処理を行う手段でも良い。
Here, the semiconductor layer can be hydrogenated regardless of the presence of the first interlayer insulating film 5036. As another means of hydrogenation, a means using hydrogen excited by plasma (plasma hydrogenation) or 1 to 12 at 300 to 450° C. in an atmosphere containing 3 to 100% hydrogen is used.
Means for performing heat treatment for a time may be used.

次いで、第1の層間絶縁膜5036上に、第2の層間絶縁膜5037を形成する。第2
の層間絶縁膜5037としては、無機絶縁膜を用いることができる。例えば、CVD法に
よって形成された酸化珪素膜や、SOG(Spin On Glass)法によって塗布された酸化珪素
膜等を用いることができる。また、第2の層間絶縁膜5037として、有機絶縁膜を用い
ることができる。例えば、ポリイミド、ポリアミド、BCB(ベンゾシクロブテン)、アク
リル等の膜を用いることができる。
また、アクリル膜と酸化窒化珪素膜の積層構造を用いても良い。
Then, a second interlayer insulating film 5037 is formed over the first interlayer insulating film 5036. Second
An inorganic insulating film can be used as the interlayer insulating film 5037. For example, a silicon oxide film formed by the CVD method, a silicon oxide film applied by the SOG (Spin On Glass) method, or the like can be used. An organic insulating film can be used as the second interlayer insulating film 5037. For example, a film of polyimide, polyamide, BCB (benzocyclobutene), acrylic, or the like can be used.
Alternatively, a stacked structure of an acrylic film and a silicon oxynitride film may be used.

本実施例では、膜厚1.6μmのアクリル膜を形成した。第2の層間絶縁膜5037によ
って、基板上5000に形成されたTFTによる凹凸を緩和し、平坦化することができる
。特に、第2の層間絶縁膜5037は平坦化の意味合いが強いので、平坦性に優れた膜が
好ましい。
In this example, an acrylic film having a thickness of 1.6 μm was formed. The second interlayer insulating film 5037 can reduce unevenness due to the TFT formed over the substrate 5000 and flatten it. In particular, since the second interlayer insulating film 5037 has strong implications for planarization, a film having excellent flatness is preferable.

次いで、ドライエッチングまたはウエットエッチングを用い、第2の層間絶縁膜503
7、第1の層間絶縁膜5036、およびゲート絶縁膜5006をエッチングし、第3の不
純物領域5025、5028、第4の不純物領域5032、5034に達するコンタクト
ホールを形成する。
Then, dry etching or wet etching is used to form the second interlayer insulating film 503.
7, the first interlayer insulating film 5036, and the gate insulating film 5006 are etched to form contact holes reaching the third impurity regions 5025 and 5028 and the fourth impurity regions 5032 and 5034.

次いで、透明導電膜からなる画素電極5038を形成する。透明導電膜としては、酸化
インジウムと酸化スズの化合物(Indium Tin Oxide:ITO)、酸化インジウムと酸化亜鉛
の化合物、酸化亜鉛、酸化スズ、酸化インジウム等を用いることができる。また、前記透
明導電膜にガリウムを添加したものを用いてもよい。
画素電極がEL素子の陽極に相当する。
Next, a pixel electrode 5038 made of a transparent conductive film is formed. As the transparent conductive film, a compound of indium oxide and tin oxide (Indium Tin Oxide: ITO), a compound of indium oxide and zinc oxide, zinc oxide, tin oxide, indium oxide, or the like can be used. Moreover, you may use what added gallium to the said transparent conductive film.
The pixel electrode corresponds to the anode of the EL element.

本実施例では、ITOを110nm厚さで成膜、その後パターニングし、画素電極503
8形成した。
In this embodiment, ITO is deposited to a thickness of 110 nm and then patterned to form a pixel electrode 503.
8 formed.

次いで、各不純物領域とそれぞれ電気的に接続される配線5039〜5045を形成す
る。なお本実施例では、配線5039〜5045は、膜厚100nmのTi膜と、膜厚35
0nmのAl膜と、膜厚100nmのTi膜との積層膜をスパッタ法で連続形成し、所望の形
状にパターニングして形成する。
Next, wirings 5039 to 5045 electrically connected to the respective impurity regions are formed. In this embodiment, the wirings 5039 to 5045 are formed of a Ti film having a film thickness of 100 nm and a film thickness of 35 nm.
A laminated film of a 0 nm Al film and a 100 nm thick Ti film is continuously formed by a sputtering method and patterned into a desired shape.

もちろん、三層構造に限らず、単層構造でもよいし、二層構造でもよいし、四層以上の
積層構造にしてもよい。また配線の材料としては、AlとTiに限らず、他の導電膜を用
いても良い。例えば、TaN膜上にAlやCuを形成し、さらにTi膜を形成した積層膜
をパターニングして配線を形成してもよい。
Of course, the structure is not limited to the three-layer structure, and may be a single-layer structure, a two-layer structure, or a laminated structure of four or more layers. The material of the wiring is not limited to Al and Ti, and other conductive films may be used. For example, the wiring may be formed by forming Al or Cu on the TaN film and then patterning the laminated film on which the Ti film is formed.

こうして、画素部のNチャネル型TFTのソース領域またはドレイン領域の一方は、配
線5042によってソース信号線(5019aと5019bの積層)と電気的に接続され、
もう一方は、配線5043によって画素部のPチャネル型TFTのゲート電極と電気的に
接続される。また、画素部のPチャネル型TFTのソース領域またはドレイン領域の一方
は、配線5044によって38と電気的に接続されている。ここで、画素電極5038上
の一部と、配線5044の一部を重ねて形成することによって、配線5044と画素電極
5038の電気的接続をとっている。
Thus, one of the source region and the drain region of the N-channel TFT in the pixel portion is electrically connected to the source signal line (a stack of 5019a and 5019b) by the wiring 5042,
The other is electrically connected to the gate electrode of the P-channel TFT in the pixel portion by the wiring 5043. In addition, one of a source region and a drain region of the P-channel TFT in the pixel portion is electrically connected to 38 by a wiring 5044. Here, the wiring 5044 and the pixel electrode 5038 are electrically connected by overlapping part of the pixel electrode 5038 and part of the wiring 5044.

以上の工程により図14(D)に示すように、Nチャネル型TFTとPチャネル型TFT
からなるCMOS回路を有する駆動回路部と、スイッチング用TFT、駆動用TFTとを
有する画素部を同一基板上に形成することができる。
Through the above steps, as shown in FIG. 14D, an N-channel TFT and a P-channel TFT
It is possible to form a drive circuit portion having a CMOS circuit composed of, and a pixel portion having a switching TFT and a driving TFT on the same substrate.

駆動回路部のNチャネル型TFTは、ゲート電極の一部を構成する第1の導電層501
5aと重なる低濃度不純物領域5026(Lov領域)、ソース領域またはドレイン領域とし
て機能する高濃度不純物領域5025とを有している。このNチャネル型TFTと配線5
040で接続されCMOS回路を形成するPチャネル型TFTは、ゲート電極の一部を構
成する第1の導電層5016aと重なる低濃度不純物領域5033(Lov領域)、ソース領
域またはドレイン領域として機能する高濃度不純物領域5032とを有している。
The N-channel TFT in the driver circuit portion has a first conductive layer 501 which forms a part of a gate electrode.
It has a low-concentration impurity region 5026 (Lov region) overlapping with 5a and a high-concentration impurity region 5025 functioning as a source region or a drain region. This N-channel TFT and wiring 5
The P-channel TFT which is connected by 040 and forms a CMOS circuit has a low-concentration impurity region 5033 (Lov region) which overlaps with the first conductive layer 5016a which forms part of the gate electrode and a high-concentration region which functions as a source region or a drain region. And a concentration impurity region 5032.

画素部において、Nチャネル型のスイッチング用TFTは、ゲート電極の外側に形成さ
れる低濃度不純物領域5029(Loff領域)、ソース領域またはドレイン領域として機能
する高濃度不純物領域5028とを有している。また画素部において、Pチャネル型の駆
動用TFTは、ゲート電極の一部を構成する第1の導電層5018aと重なる低濃度不純
物領域5035(Lov領域)、ソース領域またはドレイン領域として機能する高濃度不純物
領域5034とを有している。
In the pixel portion, the N-channel switching TFT has a low-concentration impurity region 5029 (Loff region) formed outside the gate electrode and a high-concentration impurity region 5028 which functions as a source region or a drain region. .. In the pixel portion, the P-channel driving TFT has a low-concentration impurity region 5035 (Lov region) overlapping with the first conductive layer 5018a which forms part of the gate electrode and a high-concentration impurity region which functions as a source or drain region. And an impurity region 5034.

次いで、第3の層間絶縁膜5046を形成する。第3の層間絶縁膜としては、無機絶縁
膜や有機絶縁膜を用いることができる。無機絶縁膜としては、CVD法によって形成され
た酸化珪素膜や、SOG(Spin On Glass)法によって塗布された酸化珪素膜、あるいは、
スパッタ法によって形成された窒化酸化珪素膜等を用いることができる。また、有機絶縁
膜としては、アクリル樹脂膜等を用いることができる。
Then, a third interlayer insulating film 5046 is formed. An inorganic insulating film or an organic insulating film can be used as the third interlayer insulating film. As the inorganic insulating film, a silicon oxide film formed by a CVD method, a silicon oxide film applied by an SOG (Spin On Glass) method, or
A silicon nitride oxide film or the like formed by a sputtering method can be used. An acrylic resin film or the like can be used as the organic insulating film.

第2の層間絶縁膜5037と第3の層間絶縁膜5046の組み合わせの例を以下に挙げ
る。
An example of a combination of the second interlayer insulating film 5037 and the third interlayer insulating film 5046 is given below.

第2の層間絶縁膜5037として、アクリルとスパッタ法によって形成された窒化酸化
珪素膜の積層膜を用い、第3の層間絶縁膜5046として、スパッタ法によって形成され
た窒化酸化珪素膜を用いる組み合わせがある。また、第2の層間絶縁膜5037として、
SOG法によって形成した酸化珪素膜を用い、第3の層間絶縁膜5046としてもSOG
法によって形成した酸化珪素膜を用いる組み合わせがある。また、第2の層間絶縁膜50
37として、SOG法によって形成した酸化珪素膜とプラズマCVD法によって形成した
酸化珪素膜の積層膜を用い、第3の層間絶縁膜5046としてプラズマCVD法によって
形成した酸化珪素膜を用いる組み合わせがある。また、第2の層間絶縁膜5037として
、アクリルを用い、第3の層間絶縁膜5046としてもアクリルを用いる組み合わせがあ
る。また、第2の層間絶縁膜5037として、アクリルとプラズマCVD法によって形成
した酸化珪素膜の積層膜を用い、第3の層間絶縁膜5046としてプラズマCVD法によ
って形成した酸化珪素膜を用いる組み合わせがある。また、第2の層間絶縁膜5037と
して、プラズマCVD法によって形成した酸化珪素膜を用い、第3の層間絶縁膜5046
としてアクリルを用いる組み合わせがある。
A combination of using a stacked film of acrylic and a silicon nitride oxide film formed by a sputtering method as the second interlayer insulating film 5037 and using a silicon nitride oxide film formed by a sputtering method as the third interlayer insulating film 5046 is obtained. is there. Further, as the second interlayer insulating film 5037,
A silicon oxide film formed by the SOG method is used, and the SOG is also used as the third interlayer insulating film 5046.
There is a combination using a silicon oxide film formed by the method. In addition, the second interlayer insulating film 50
There is a combination of using a stacked film of a silicon oxide film formed by the SOG method and a silicon oxide film formed by the plasma CVD method as 37 and using a silicon oxide film formed by the plasma CVD method as the third interlayer insulating film 5046. There is a combination in which acrylic is used as the second interlayer insulating film 5037 and acrylic is also used as the third interlayer insulating film 5046. Further, there is a combination in which a stacked film of acryl and a silicon oxide film formed by a plasma CVD method is used as the second interlayer insulating film 5037 and a silicon oxide film formed by a plasma CVD method is used as the third interlayer insulating film 5046. .. A silicon oxide film formed by a plasma CVD method is used as the second interlayer insulating film 5037, and a third interlayer insulating film 5046 is used.
There is a combination using acrylic as.

第3の層間絶縁膜5046の画素電極5038に対応する位置に開口部を形成する。第
3の層間絶縁膜は、バンクとして機能する。開口部を形成する際、ウエットエッチング法
を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分にな
だらかでないと段差に起因するEL層の劣化が顕著な問題となってしまうため、注意が必
要である。
An opening is formed in the third interlayer insulating film 5046 at a position corresponding to the pixel electrode 5038. The third interlayer insulating film functions as a bank. By using a wet etching method when forming the opening, it is possible to easily form a tapered side wall. If the side wall of the opening is not gentle enough, the deterioration of the EL layer due to the step difference becomes a significant problem, so caution is required.

第3の層間絶縁膜中に、カーボン粒子や金属粒子を添加し、抵抗率を下げ、静電気の発
生を抑制してもよい。この際、抵抗率は、1×106〜1×1012Ωm(好ましくは、1×
108〜1×1010Ωm)となるように、カーボン粒子や金属粒子の添加量を調節すればよ
い。
Carbon particles or metal particles may be added to the third interlayer insulating film to lower the resistivity and suppress the generation of static electricity. At this time, the resistivity is 1×10 6 to 1×10 12 Ωm (preferably 1×).
The addition amount of carbon particles or metal particles may be adjusted so as to be 10 8 to 1×10 10 Ωm).

次いで、第3の層間絶縁膜5046の開口部において露出している画素電極5038上
に、EL層5047を形成する。
Next, an EL layer 5047 is formed over the pixel electrode 5038 exposed in the opening of the third interlayer insulating film 5046.

EL層5047としては、公知の有機発光材料や無機発光材料を用いることができる。 As the EL layer 5047, a known organic light emitting material or inorganic light emitting material can be used.

有機発光材料としては、低分子系有機発光材料、高分子系有機発光材料、中分子系有機
材料を自由に用いることができる。なお、本明細書中においては、中分子系有機発光材料
とは、昇華性を有さず、かつ、分子数が20以下または連鎖する分子の長さが10μm以
下の有機発光材料を示すものとする。
As the organic light emitting material, a low molecular weight organic light emitting material, a high molecular weight organic light emitting material, or a medium molecular weight organic light emitting material can be freely used. In the present specification, the medium-molecular organic light-emitting material refers to an organic light-emitting material having no sublimability and having a number of molecules of 20 or less or a chained molecule length of 10 μm or less. To do.

EL層5047は通常、積層構造である。代表的には、「正孔輸送層/発光層/電子輸
送層」という積層構造が挙げられる。また他にも、陽極上に正孔注入層/正孔輸送層/発
光層/電子輸送層、または正孔注入層/正孔輸送層/発光層/電子輸送層/電子注入層の
順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。
The EL layer 5047 usually has a stacked-layer structure. Typically, a laminated structure of "hole transport layer/light emitting layer/electron transport layer" can be mentioned. In addition, a hole injection layer/hole transport layer/light emitting layer/electron transport layer or a hole injection layer/hole transport layer/light emitting layer/electron transport layer/electron injection layer are laminated in this order on the anode. The structure is fine. The light emitting layer may be doped with a fluorescent dye or the like.

本実施例では蒸着法により低分子系有機発光材料を用いてEL層5047を形成してい
る。具体的には、正孔注入層として20nm厚の銅フタロシアニン(CuPc)膜を設け、そ
の上に発光層として70nm厚のトリス−8−キノリノラトアルミニウム錯体(Alq3)膜
を設けた積層構造としている。Alq3にキナクリドン、ペリレンもしくはDCM1とい
った蛍光色素を添加することで発光色を制御することができる。
In this embodiment, the EL layer 5047 is formed using a low molecular weight organic light emitting material by an evaporation method. Specifically, a laminated structure in which a 20-nm-thick copper phthalocyanine (CuPc) film is provided as a hole injection layer, and a 70-nm-thick tris-8-quinolinolato aluminum complex (Alq 3 ) film is provided as a light-emitting layer thereon. I am trying. The emission color can be controlled by adding a fluorescent dye such as quinacridone, perylene or DCM1 to Alq 3 .

なお、図14(D)では一画素しか図示していないが、複数の色、例えば、R(赤)、G(
緑)、B(青)の各色に対応したEL層5047を作り分ける構成とすることができる。
Although only one pixel is shown in FIG. 14D, a plurality of colors such as R (red) and G(
The EL layer 5047 corresponding to each color of green) and B (blue) can be separately formed.

また、高分子系有機発光材料を用いる例として、正孔注入層として20nmのポリチオフ
ェン(PEDOT)膜をスピン塗布法により設け、その上に発光層として100nm程度のパ
ラフェニレンビニレン(PPV)膜を設けた積層構造によってEL層5047を構成しても
良い。なお、PPVのπ共役系高分子を用いると、赤色から青色まで発光波長を選択でき
る。また、電子輸送層や電子注入層として炭化珪素等の無機材料を用いることも可能であ
る。
In addition, as an example of using a polymer organic light emitting material, a 20 nm polythiophene (PEDOT) film is provided by a spin coating method as a hole injecting layer, and a paraphenylene vinylene (PPV) film having a thickness of about 100 nm is provided thereon as a light emitting layer. The EL layer 5047 may have a stacked-layer structure. Note that the emission wavelength can be selected from red to blue by using a PPV π-conjugated polymer. It is also possible to use an inorganic material such as silicon carbide for the electron transport layer and the electron injection layer.

なお、EL層5047は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層
等が、明確に区別された積層構造を有するものに限定されない。つまり、EL層5047
は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混
合した層を有する構造であってもよい。
Note that the EL layer 5047 is not limited to a layer in which a hole injecting layer, a hole transporting layer, a light-emitting layer, an electron transporting layer, an electron injecting layer, or the like has a clearly distinguished layered structure. That is, the EL layer 5047
May have a structure having a layer in which materials constituting the hole injection layer, the hole transport layer, the light emitting layer, the electron transport layer, the electron injection layer and the like are mixed.

例えば、電子輸送層を構成する材料(以下、電子輸送材料と表記する)と、発光層を構成
する材料(以下、発光材料と表記する)とによって構成される混合層を、電子輸送層と発光
層との間に有する構造のEL層5047であってもよい。
For example, a mixed layer composed of a material forming an electron transport layer (hereinafter referred to as an electron transport material) and a material forming a light emitting layer (hereinafter referred to as a light emitting material) is used as an electron transport layer and a light emitting layer. The EL layer 5047 having a structure between the layer and the layer may be used.

次に、EL層5047の上には導電膜からなる画素電極5048が設けられる。本実施
例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。
勿論、公知のMgAg膜(マグネシウムと銀との合金膜)を用いても良い。画素電極504
8がEL素子の陰極に相当する。陰極材料としては、周期表の1族もしくは2族に属する
元素からなる導電膜もしくはそれらの元素を添加した導電膜を自由に用いることができる
Next, a pixel electrode 5048 formed of a conductive film is provided over the EL layer 5047. In this embodiment, an alloy film of aluminum and lithium is used as the conductive film.
Of course, a known MgAg film (alloy film of magnesium and silver) may be used. Pixel electrode 504
8 corresponds to the cathode of the EL element. As the cathode material, a conductive film made of an element belonging to Group 1 or 2 of the periodic table or a conductive film to which those elements are added can be freely used.

画素電極5048まで形成された時点でEL素子が完成する。なお、EL素子とは、画
素電極(陽極)5038、EL層5047及び画素電極(陰極)5048で形成された素子を
指す。
The EL element is completed when the pixel electrode 5048 is formed. Note that an EL element refers to an element including a pixel electrode (anode) 5038, an EL layer 5047, and a pixel electrode (cathode) 5048.

EL素子を完全に覆うようにしてパッシベーション膜5049を設けることは有効であ
る。パッシベーション膜5049としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜
を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いることができる
It is effective to provide the passivation film 5049 so as to completely cover the EL element. The passivation film 5049 is formed of an insulating film including a carbon film, a silicon nitride film, or a silicon nitride oxide film, and the insulating film can be used as a single layer or a stacked layer in which they are combined.

カバレッジの良い膜をパッシベーション膜5049として用いることが好ましく、炭素
膜、特にDLC(ダイヤモンドライクカーボン)膜を用いることは有効である。DLC膜は
室温から100℃以下の温度範囲で成膜可能であるため、耐熱性の低いEL層5047の
上方にも容易に成膜することができる。また、DLC膜は酸素に対するブロッキング効果
が高く、EL層5047の酸化を抑制することが可能である。そのため、EL層5047
が酸化するといった問題を防止できる。
It is preferable to use a film having good coverage as the passivation film 5049, and it is effective to use a carbon film, particularly a DLC (diamond-like carbon) film. Since the DLC film can be formed in a temperature range of room temperature to 100° C. or lower, it can be easily formed over the EL layer 5047 having low heat resistance. In addition, the DLC film has a high oxygen blocking effect and can suppress oxidation of the EL layer 5047. Therefore, the EL layer 5047
It is possible to prevent the problem that the metal is oxidized.

なお、第3の層間絶縁膜5046を形成した後、パッシベーション膜5049を形成す
るまでの工程をマルチチャンバー方式(またはインライン方式)の成膜装置を用いて、大気
解放せずに連続的に処理することは有効である。
Note that the steps from the formation of the third interlayer insulating film 5046 to the formation of the passivation film 5049 are continuously processed using a multi-chamber system (or in-line system) film formation apparatus without being exposed to the atmosphere. That is valid.

なお、実際には図14(D)の状態まで完成したら、さらに外気に曝されないように、気
密性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィル
ム等)や透光性のシーリング材でパッケージング(封入)することが好ましい。その際、シ
ーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料(例えば酸化バリウム)を配
置したりするとEL素子の信頼性が向上する。
In addition, when the state shown in FIG. 14(D) is actually completed, a protective film (laminate film, UV curable resin film, etc.) having high airtightness and less outgassing and a translucent material are provided so as not to be further exposed to the outside air. It is preferable to perform packaging (encapsulation) with a sealing material. At that time, the reliability of the EL element is improved by making the inside of the sealing material an inert atmosphere or disposing a hygroscopic material (for example, barium oxide) inside.

また、パッケージング等の処理により気密性を高めたら、基板5000上に形成された
素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ(フレキ
シブルプリントサーキット:FPC)を取り付けて製品として完成する。
Further, if the airtightness is improved by a process such as packaging, a connector (flexible printed circuit: FPC) for connecting a terminal routed from an element or a circuit formed on the substrate 5000 and an external signal terminal is attached. Completed as a product.

また、本実施例で示す工程に従えば、発光装置の作製に必要なフォトマスクの数を抑え
ることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与
することが出来る。
Further, according to the steps shown in this embodiment, the number of photomasks required for manufacturing a light emitting device can be suppressed. As a result, the process can be shortened, and the manufacturing cost can be reduced and the yield can be improved.

本実施例では、実施例4に示した構成とは異なる構成のアクティブマトリクス基板の作
製工程について図15を用いて説明する。
In this embodiment, a manufacturing process of an active matrix substrate having a structure different from that shown in Embodiment 4 will be described with reference to FIGS.

なお、図15(A)までの工程は、実施例4において、図13(A)〜(D)、図14(A)に
示した工程と同様である。ただし、画素部を構成する駆動用TFTは、ゲート電極の外側
に形成される低濃度不純物領域(Loff領域)を有する、Nチャネル型のTFTである点が
異なる。この駆動用TFTにおいては、実施例4に示したように、レジストによるマスク
を用いて、ゲート電極の外側に低濃度不純物領域(Loff領域)を形成すれば良い。
The process up to FIG. 15A is the same as the process shown in FIGS. 13A to 13D and 14A in the fourth embodiment. However, the difference is that the driving TFT which constitutes the pixel portion is an N-channel type TFT having a low concentration impurity region (Loff region) formed outside the gate electrode. In this driving TFT, as shown in the fourth embodiment, a low-concentration impurity region (Loff region) may be formed outside the gate electrode by using a resist mask.

図13及び図14と同じ部分は同じ符号を用いて示し、説明は省略する。 The same parts as those in FIGS. 13 and 14 are denoted by the same reference numerals, and the description thereof will be omitted.

図15(A)に示すように、第1の層間絶縁膜5101を形成する。この第1の層間絶縁
膜5101としては、プラズマCVD法またはスパッタ法を用い、厚さを100〜200
nmとして珪素を含む絶縁膜で形成する。本実施例では、プラズマCVD法により膜厚10
0nmの酸化窒化珪素膜を形成した。勿論、第1の層間絶縁膜5101は酸化窒化珪素膜に
限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い
As shown in FIG. 15A, a first interlayer insulating film 5101 is formed. As the first interlayer insulating film 5101, a plasma CVD method or a sputtering method is used, and the thickness is 100 to 200.
It is formed of an insulating film containing silicon as nm. In this embodiment, the film thickness is 10 by the plasma CVD method.
A 0 nm silicon oxynitride film was formed. Of course, the first interlayer insulating film 5101 is not limited to the silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a laminated structure.

次いで、図15(B)に示すように、加熱処理(熱処理)を行って、半導体層の結晶性の回
復、半導体層に添加された不純物元素の活性化を行う。この加熱処理はファーネスアニー
ル炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が1ppm以下、好ま
しくは0.1ppm以下の窒素雰囲気中で400〜700℃で行えばよく、本実施例では4
10℃、1時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニ
ール法、またはラピッドサーマルアニール法(RTA法)を適用することができる。
Next, as shown in FIG. 15B, heat treatment (heat treatment) is performed to recover the crystallinity of the semiconductor layer and activate the impurity element added to the semiconductor layer. This heat treatment is performed by a thermal annealing method using a furnace annealing furnace. The thermal annealing method may be carried out at 400 to 700° C. in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less.
The activation treatment was performed by heat treatment at 10° C. for 1 hour. In addition to the thermal annealing method, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied.

また、第1の層間絶縁膜5101を形成する前に加熱処理を行っても良い。ただし、第
1の導電層5015a〜5019a及び、第2の導電層5015b〜5019bが熱に弱
い場合には、本実施例のように配線等を保護するため第1の層間絶縁膜5101(珪素を
主成分とする絶縁膜、例えば窒化珪素膜)を形成した後で熱処理を行うことが好ましい。
Further, heat treatment may be performed before forming the first interlayer insulating film 5101. However, in the case where the first conductive layers 5015a to 5019a and the second conductive layers 5015b to 5019b are weak to heat, the first interlayer insulating film 5101 (silicon It is preferable to perform heat treatment after forming an insulating film having a main component, such as a silicon nitride film.

上記の様に、第1の層間絶縁膜5101(珪素を主成分とする絶縁膜、例えば窒化珪素
膜)を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行
うことができる。水素化の工程では、第1の層間絶縁膜5101に含まれる水素により半
導体層のダングリングボンドが終端される。
As described above, by performing heat treatment after forming the first interlayer insulating film 5101 (insulating film containing silicon as its main component, for example, a silicon nitride film), hydrogenation of the semiconductor layer is performed at the same time as the activation treatment. You can In the hydrogenation step, hydrogen contained in the first interlayer insulating film 5101 terminates the dangling bond in the semiconductor layer.

なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い
Note that heat treatment for hydrogenation may be performed separately from heat treatment for activation treatment.

ここで、第1の層間絶縁膜5101の存在に関係なく、半導体層を水素化することもで
きる。水素化の他の手段として、プラズマにより励起された水素を用いる手段(プラズマ
水素化)や、3〜100%の水素を含む雰囲気中において、300〜450℃で1〜12
時間の加熱処理を行う手段でも良い。
Here, the semiconductor layer can be hydrogenated regardless of the presence of the first interlayer insulating film 5101. As another means of hydrogenation, a means using hydrogen excited by plasma (plasma hydrogenation) or 1 to 12 at 300 to 450° C. in an atmosphere containing 3 to 100% hydrogen is used.
Means for performing heat treatment for a time may be used.

以上の工程により、Nチャネル型TFTとPチャネル型TFTからなるCMOS回路を
有する駆動回路部と、スイッチング用TFT、駆動用TFTとを有する画素部を同一基板
上に形成することができる。
Through the above steps, a pixel portion including a driver circuit portion including a CMOS circuit including an N-channel TFT and a P-channel TFT, a switching TFT, and a driver TFT can be formed over the same substrate.

次いで、第1の層間絶縁膜5101上に、第2の層間絶縁膜5102を形成する。第2
の層間絶縁膜5102としては、無機絶縁膜を用いることができる。例えば、CVD法に
よって形成された酸化珪素膜や、SOG(Spin On Glass)法によって塗布された酸化珪素
膜等を用いることができる。また、第2の層間絶縁膜5102として、有機絶縁膜を用い
ることができる。例えば、ポリイミド、ポリアミド、BCB(ベンゾシクロブテン)、アク
リル等の膜を用いることができる。
また、アクリル膜と酸化珪素膜の積層構造を用いても良いし、アクリル膜とスパッタ法で
形成した窒化酸化珪素膜の積層構造を用いても良い。
Then, a second interlayer insulating film 5102 is formed over the first interlayer insulating film 5101. Second
An inorganic insulating film can be used as the interlayer insulating film 5102. For example, a silicon oxide film formed by the CVD method, a silicon oxide film applied by the SOG (Spin On Glass) method, or the like can be used. An organic insulating film can be used as the second interlayer insulating film 5102. For example, a film of polyimide, polyamide, BCB (benzocyclobutene), acrylic, or the like can be used.
Further, a stacked structure of an acrylic film and a silicon oxide film may be used, or a stacked structure of an acrylic film and a silicon nitride oxide film formed by a sputtering method may be used.

次いで、ドライエッチングまたはウエットエッチングを用い、第1の層間絶縁膜510
1、第2の層間絶縁膜5102及びゲート絶縁膜5006をエッチングし、駆動回路部及
び画素部を構成する各TFTの不純物領域(第3の不純物領域(N+領域)及び第4の不純
物領域(P+領域))に達するコンタクトホールを形成する。
Then, using dry etching or wet etching, the first interlayer insulating film 510 is formed.
By etching the first and second interlayer insulating films 5102 and the gate insulating film 5006, the impurity regions (third impurity region (N+ region) and fourth impurity region (P+) of the TFTs forming the driving circuit portion and the pixel portion are etched. Contact hole) is formed.

次いで、各不純物領域とそれぞれ電気的に接続される配線5103〜5109を形成す
る。なお本実施例では、配線5103〜5109は、膜厚100nmのTi膜と、膜厚35
0nmのAl膜と、膜厚100nmのTi膜との積層膜をスパッタ法で連続形成し、所望の形
状にパターニングして形成する。
Next, wirings 5103 to 5109 electrically connected to the respective impurity regions are formed. In this embodiment, the wirings 5103 to 5109 are made of a Ti film having a thickness of 100 nm and a thickness of 35
A laminated film of a 0 nm Al film and a 100 nm thick Ti film is continuously formed by a sputtering method and patterned into a desired shape.

もちろん、三層構造に限らず、単層構造でもよいし、二層構造でもよいし、四層以上の
積層構造にしてもよい。また配線の材料としては、AlとTiに限らず、他の導電膜を用
いても良い。例えば、TaN膜上にAlやCuを形成し、さらにTi膜を形成した積層膜
をパターニングして配線を形成してもよい。
Of course, the structure is not limited to the three-layer structure, and may be a single-layer structure, a two-layer structure, or a laminated structure of four or more layers. The material of the wiring is not limited to Al and Ti, and other conductive films may be used. For example, the wiring may be formed by forming Al or Cu on the TaN film and then patterning the laminated film on which the Ti film is formed.

画素部のスイッチング用TFTのソース領域またはドレイン領域の一方は、配線510
6によってソース配線(5019aと5019bの積層)と電気的に接続され、もう一方は
、配線5107によって画素部の駆動用TFTのゲート電極と電気的に接続される。
One of the source region and the drain region of the switching TFT in the pixel portion is provided with the wiring 510.
6 electrically connects to the source wiring (a stack of 5019a and 5019b), and the other one electrically connects to the gate electrode of the driving TFT in the pixel portion by the wiring 5107.

次いで図15(C)に示すように、第3の層間絶縁膜5110を形成する。第3の層間絶
縁膜5110としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜とし
ては、CVD法によって形成された酸化珪素膜や、SOG(Spin On Glass)法によって塗
布された酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂
膜等を用いることができる。また、アクリル膜とスパッタ法で形成した窒化酸化珪素膜の
積層構造を用いても良い。
Next, as shown in FIG. 15C, a third interlayer insulating film 5110 is formed. An inorganic insulating film or an organic insulating film can be used as the third interlayer insulating film 5110. As the inorganic insulating film, a silicon oxide film formed by the CVD method, a silicon oxide film applied by the SOG (Spin On Glass) method, or the like can be used. An acrylic resin film or the like can be used as the organic insulating film. Alternatively, a stacked structure of an acrylic film and a silicon nitride oxide film formed by a sputtering method may be used.

第3の層間絶縁膜5110によって、基板上5000に形成されたTFTによる凹凸を
緩和し、平坦化することができる。特に、第3の層間絶縁膜5110は平坦化の意味合い
が強いので、平坦性に優れた膜が好ましい。
The third interlayer insulating film 5110 can reduce unevenness due to the TFT formed over the substrate 5000 and flatten it. In particular, since the third interlayer insulating film 5110 has strong implications for flattening, a film having excellent flatness is preferable.

次いで、ドライエッチングまたはウエットエッチングを用い、第3の層間絶縁膜511
0に、配線5108に達するコンタクトホールを形成する。
Then, dry etching or wet etching is used to form the third interlayer insulating film 511.
At 0, a contact hole reaching the wiring 5108 is formed.

次いで、導電膜をパターニングして画素電極5111を形成する。本実施例の場合、導
電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のMgAg膜(マグ
ネシウムと銀との合金膜)を用いても良い。画素電極5111がEL素子の陰極に相当す
る。陰極材料としては、周期表の1族もしくは2族に属する元素からなる導電膜もしくは
それらの元素を添加した導電膜を自由に用いることができる。
Next, the conductive film is patterned to form the pixel electrode 5111. In this embodiment, an alloy film of aluminum and lithium is used as the conductive film. Of course, a known MgAg film (alloy film of magnesium and silver) may be used. The pixel electrode 5111 corresponds to the cathode of the EL element. As the cathode material, a conductive film made of an element belonging to Group 1 or 2 of the periodic table or a conductive film to which those elements are added can be freely used.

画素電極5111は、第3の層間絶縁膜5110に形成されたコンタクトホールによっ
て、配線5108と電気的な接続がとられる。こうして、画素電極5111は、駆動用T
FTのソース領域またはドレイン領域の一方と、電気的に接続される。
The pixel electrode 5111 is electrically connected to the wiring 5108 through a contact hole formed in the third interlayer insulating film 5110. In this way, the pixel electrode 5111 is
It is electrically connected to one of a source region and a drain region of the FT.

次いで図15(D)に示すように、各画素間のEL層を塗り分けるために、土手5112
を形成する。土手5112としては、無機絶縁膜や有機絶縁膜を用いて形成する。無機絶
縁膜としては、スパッタ法によって形成された窒化酸化珪素膜、CVD法によって形成さ
れた酸化珪素膜、あるいは、SOG法によって塗布された酸化珪素膜等を用いることがで
きる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。
Next, as shown in FIG. 15D, a bank 5112 is formed in order to paint the EL layer between each pixel separately.
To form. The bank 5112 is formed using an inorganic insulating film or an organic insulating film. As the inorganic insulating film, a silicon nitride oxide film formed by a sputtering method, a silicon oxide film formed by a CVD method, a silicon oxide film applied by an SOG method, or the like can be used. An acrylic resin film or the like can be used as the organic insulating film.

ここで、土手5112を形成する際、ウエットエッチング法を用いることで容易にテー
パー形状の側壁とすることが出来る。土手5112の側壁が十分になだらかでないと段差
に起因するEL層の劣化が顕著な問題となってしまうため、注意が必要である。
Here, when forming the bank 5112, a tapered side wall can be easily formed by using a wet etching method. If the side wall of the bank 5112 is not sufficiently gentle, the deterioration of the EL layer due to the step difference becomes a significant problem, so caution is required.

なお、画素電極5111と配線5108を電気的に接続する際に、第3の層間絶縁膜5
110に形成したコンタクトホールの部分にも、土手5112を形成する。こうして、コ
ンタクトホール部分の凹凸による、画素電極の凹凸を土手5112によって埋めることに
より、段差に起因するEL層の劣化を防いでいる。
Note that when the pixel electrode 5111 and the wiring 5108 are electrically connected, the third interlayer insulating film 5
A bank 5112 is also formed in the contact hole portion formed in 110. Thus, the unevenness of the pixel electrode due to the unevenness of the contact hole portion is filled with the bank 5112, so that the deterioration of the EL layer due to the step is prevented.

第3の層間絶縁膜5110と土手5112の組み合わせの例を以下に挙げる。 An example of a combination of the third interlayer insulating film 5110 and the bank 5112 will be given below.

第3の層間絶縁膜5110として、アクリルとスパッタ法によって形成された窒化酸化
珪素膜の積層膜を用い、土手5112として、スパッタ法によって形成された窒化酸化珪
素膜を用いる組み合わせがある。また、第3の層間絶縁膜5110として、SOG法によ
って形成した酸化珪素膜を用い、土手5112としてもSOG法によって形成した酸化珪
素膜を用いる組み合わせがある。また第3の層間絶縁膜5110として、SOG法によっ
て形成した酸化珪素膜とプラズマCVD法によって形成した酸化珪素膜の積層膜を用い、
土手5112としてプラズマCVD法によって形成した酸化珪素膜を用いる組み合わせが
ある。また、第3の層間絶縁膜5110として、アクリルを用い、土手5112としても
アクリルを用いる組み合わせがある。また、第3の層間絶縁膜5110として、アクリル
とプラズマCVD法によって形成した酸化珪素膜の積層膜を用い、土手5112としてプ
ラズマCVD法によって形成した酸化珪素膜を用いる組み合わせがある。また、第3の層
間絶縁膜5110として、プラズマCVD法によって形成した酸化珪素膜を用い、土手5
112としてアクリルを用いる組み合わせがある。
There is a combination in which a stacked film of acrylic and a silicon nitride oxide film formed by a sputtering method is used as the third interlayer insulating film 5110 and a silicon nitride oxide film formed by a sputtering method is used as the bank 5112. Further, there is a combination in which a silicon oxide film formed by the SOG method is used as the third interlayer insulating film 5110 and a silicon oxide film formed by the SOG method is used as the bank 5112. As the third interlayer insulating film 5110, a laminated film of a silicon oxide film formed by the SOG method and a silicon oxide film formed by the plasma CVD method is used,
There is a combination of using a silicon oxide film formed by a plasma CVD method as the bank 5112. In addition, there is a combination in which acrylic is used as the third interlayer insulating film 5110 and acrylic is used as the bank 5112. Further, there is a combination in which a stacked film of acrylic and a silicon oxide film formed by a plasma CVD method is used as the third interlayer insulating film 5110, and a silicon oxide film formed by a plasma CVD method is used as the bank 5112. Further, as the third interlayer insulating film 5110, a silicon oxide film formed by a plasma CVD method is used, and the bank 5
There is a combination using acrylic as 112.

土手5112中に、カーボン粒子や金属粒子を添加し、抵抗率を下げ、静電気の発生を
抑制してもよい。この際、抵抗率は、1×106〜1×1012Ωm(好ましくは、1×108
〜1×1010Ωm)となるように、カーボン粒子や金属粒子の添加量を調節すればよい。
Carbon particles or metal particles may be added to the bank 5112 to reduce the resistivity and suppress the generation of static electricity. At this time, the resistivity is 1×10 6 to 1×10 12 Ωm (preferably 1×10 8 ).
The addition amount of carbon particles or metal particles may be adjusted so as to be 1×10 10 Ωm).

次いで、土手5112に囲まれた、露出している画素電極5111上に、EL層511
3を形成する。
Then, the EL layer 511 is formed on the exposed pixel electrode 5111 surrounded by the bank 5112.
3 is formed.

EL層5113としては、公知の有機発光材料や無機発光材料を用いることができる。 As the EL layer 5113, a known organic light emitting material or inorganic light emitting material can be used.

有機発光材料としては、低分子系有機発光材料、高分子系有機発光材料、中分子系有機
材料を自由に用いることができる。なお、本明細書中においては、中分子系有機発光材料
とは、昇華性を有さず、かつ、分子数が20以下または連鎖する分子の長さが10μm以
下の有機発光材料を示すものとする。
As the organic light emitting material, a low molecular weight organic light emitting material, a high molecular weight organic light emitting material, or a medium molecular weight organic light emitting material can be freely used. In the present specification, the medium-molecular organic light-emitting material refers to an organic light-emitting material having no sublimability and having a number of molecules of 20 or less or a chained molecule length of 10 μm or less. To do.

EL層5113は通常、積層構造である。代表的には、「正孔輸送層/発光層/電子輸
送層」という積層構造が挙げられる。また他にも、陰極上に電子輸送層/発光層/正孔輸
送層/正孔注入層、または電子注入層/電子輸送層/発光層/正孔輸送層/正孔注入層の
順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。
The EL layer 5113 usually has a stacked-layer structure. Typically, a laminated structure of "hole transport layer/light emitting layer/electron transport layer" can be mentioned. In addition, an electron transport layer/a light emitting layer/a hole transport layer/a hole injection layer or an electron injection layer/an electron transport layer/a light emitting layer/a hole transport layer/a hole injection layer are laminated in this order on the cathode. The structure is fine. The light emitting layer may be doped with a fluorescent dye or the like.

本実施例では蒸着法により低分子系有機発光材料を用いてEL層5113を形成してい
る。具体的には、発光層として70nm厚のトリス−8−キノリノラトアルミニウム錯体(
Alq3)膜を設け、その上に、正孔注入層として20nm厚の銅フタロシアニン(CuPc)
膜を設けた積層構造としている。Alq3にキナクリドン、ペリレンもしくはDCM1と
いった蛍光色素を添加することで発光色を制御することができる。
In this embodiment, the EL layer 5113 is formed using a low molecular weight organic light emitting material by an evaporation method. Specifically, as a light emitting layer, a 70 nm thick tris-8-quinolinolato aluminum complex (
Alq 3 ) film is provided, and a 20 nm-thick copper phthalocyanine (CuPc) film is formed on the Alq 3 ) film as a hole injection layer.
It has a laminated structure provided with a film. The emission color can be controlled by adding a fluorescent dye such as quinacridone, perylene or DCM1 to Alq 3 .

なお、図15(D)では一画素しか図示していないが、複数の色、例えば、R(赤)、G(
緑)、B(青)の各色に対応したEL層5113を作り分ける構成とすることができる。
Although only one pixel is shown in FIG. 15D, a plurality of colors such as R (red) and G(
The EL layer 5113 corresponding to each color of green and B (blue) can be separately formed.

また、高分子系有機発光材料を用いる例として、正孔注入層として20nmのポリチオフ
ェン(PEDOT)膜をスピン塗布法により設け、その上に、発光層として100nm程度の
パラフェニレンビニレン(PPV)膜を設けた積層構造によってEL層5113を構成して
も良い。なお、PPVのπ共役系高分子を用いると、赤色から青色まで発光波長を選択で
きる。また、電子輸送層や電子注入層として炭化珪素等の無機材料を用いることも可能で
ある。
In addition, as an example of using a polymer organic light emitting material, a 20 nm polythiophene (PEDOT) film is provided as a hole injection layer by a spin coating method, and a paraphenylene vinylene (PPV) film having a light emitting layer of about 100 nm is formed thereon. The EL layer 5113 may be formed using the stacked structure provided. Note that the emission wavelength can be selected from red to blue by using a PPV π-conjugated polymer. It is also possible to use an inorganic material such as silicon carbide for the electron transport layer and the electron injection layer.

なお、EL層5113は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層
等が、明確に区別された積層構造を有するものに限定されない。つまり、EL層5113
は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混
合した層を有する構造であってもよい。
Note that the EL layer 5113 is not limited to a layer in which a hole injecting layer, a hole transporting layer, a light-emitting layer, an electron transporting layer, an electron injecting layer, or the like has a clearly distinguished layered structure. That is, the EL layer 5113
May have a structure having a layer in which materials constituting the hole injection layer, the hole transport layer, the light emitting layer, the electron transport layer, the electron injection layer and the like are mixed.

例えば、電子輸送層を構成する材料(以下、電子輸送材料と表記する)と、発光層を構成
する材料(以下、発光材料と表記する)とによって構成される混合層を、電子輸送層と発光
層との間に有する構造のEL層5113であってもよい。
For example, a mixed layer composed of a material forming an electron transport layer (hereinafter referred to as an electron transport material) and a material forming a light emitting layer (hereinafter referred to as a light emitting material) is used as an electron transport layer and a light emitting layer. The EL layer 5113 having a structure between the layer and the layers may be used.

次に、EL層5113の上には、透明導電膜からなる画素電極5114を形成する。透
明導電膜としては、酸化インジウムと酸化スズの化合物(ITO)、酸化インジウムと酸化
亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム等を用いることができる。また、前
記透明導電膜にガリウムを添加したものを用いてもよい。画素電極5114がEL素子の
陽極に相当する。
Next, a pixel electrode 5114 made of a transparent conductive film is formed over the EL layer 5113. As the transparent conductive film, a compound of indium oxide and tin oxide (ITO), a compound of indium oxide and zinc oxide, zinc oxide, tin oxide, indium oxide, or the like can be used. Moreover, you may use what added gallium to the said transparent conductive film. The pixel electrode 5114 corresponds to the anode of the EL element.

画素電極5114まで形成された時点でEL素子が完成する。なお、EL素子とは、画
素電極(陰極)5111、EL層5113及び画素電極(陽極)5114で形成されたダイオ
ードを指す。
The EL element is completed when the pixel electrode 5114 is formed. Note that an EL element refers to a diode including a pixel electrode (cathode) 5111, an EL layer 5113, and a pixel electrode (anode) 5114.

本実施例では、画素電極5114が透明導電膜によって形成されているため、EL素子
が発した光は、基板5000とは逆側に向かって放射される。また、第3の層間絶縁膜5
110によって、配線5106〜5109が形成された層とは別の層に、画素電極511
1を形成している。そのため、実施例4に示した構成と比較して、開口率を上げることが
できる。
In this embodiment, since the pixel electrode 5114 is formed of the transparent conductive film, the light emitted by the EL element is emitted toward the side opposite to the substrate 5000. In addition, the third interlayer insulating film 5
110, the pixel electrode 511 is formed on a layer different from the layer in which the wirings 5106 to 5109 are formed.
1 is formed. Therefore, the aperture ratio can be increased as compared with the configuration shown in the fourth embodiment.

EL素子を完全に覆うようにして保護膜(パッシベーション膜)5115を設けることは
有効である。保護膜5115としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含
む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いることができる。
It is effective to provide a protective film (passivation film) 5115 so as to completely cover the EL element. The protective film 5115 is formed of an insulating film including a carbon film, a silicon nitride film, or a silicon nitride oxide film, and the insulating films can be used as a single layer or a stacked layer in which they are combined.

なお本実施例のように、EL素子が発した光が画素電極5114側から放射される場合
、保護膜5115としては、光を透過する膜を用いる必要がある。
When light emitted from the EL element is emitted from the pixel electrode 5114 side as in this embodiment, it is necessary to use a light-transmitting film as the protective film 5115.

なお、土手5112を形成した後、保護膜5115を形成するまでの工程をマルチチャ
ンバー方式(またはインライン方式)の成膜装置を用いて、大気解放せずに連続的に処理す
ることは有効である。
Note that it is effective to perform the steps from the formation of the bank 5112 to the formation of the protective film 5115 continuously using a multi-chamber system (or in-line system) film formation apparatus without exposing to the atmosphere. ..

なお、実際には図15(D)の状態まで完成したら、さらに外気に曝されないように、気
密性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィル
ム等)等のシーリング材でパッケージング(封入)することが好ましい。その際、シーリン
グ材の内部を不活性雰囲気にしたり、内部に吸湿性材料(例えば酸化バリウム)を配置した
りするとEL素子の信頼性が向上する。
In addition, when the state of FIG. 15(D) is actually completed, a sealing material such as a protective film (laminate film, ultraviolet curing resin film, etc.) having high airtightness and less outgassing is provided so as not to be further exposed to the outside air. It is preferably packaged. At that time, the reliability of the EL element is improved by making the inside of the sealing material an inert atmosphere or disposing a hygroscopic material (for example, barium oxide) inside.

また、パッケージング等の処理により気密性を高めたら、基板5000上に形成された
素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ(フレキ
シブルプリントサーキット:FPC)を取り付けて製品として完成する。
Further, if the airtightness is improved by a process such as packaging, a connector (flexible printed circuit: FPC) for connecting a terminal routed from an element or a circuit formed on the substrate 5000 and an external signal terminal is attached. Completed as a product.

本実施例では、本発明を用いて発光装置を作製した例について、図30を用いて説明す
る。
In this example, an example of manufacturing a light emitting device using the present invention will be described with reference to FIGS.

図30は、TFTが形成された素子基板をシーリング材によって封止することによって
形成された発光装置の上面図であり、図30(B)は、図30(A)のA−A’における断面
図、図30(C)は図30(A)のB−B’における断面図である。
FIG. 30 is a top view of a light emitting device formed by sealing an element substrate on which a TFT is formed with a sealing material, and FIG. 30B is a cross section taken along line AA′ of FIG. FIG. 30(C) is a cross-sectional view taken along the line BB′ of FIG. 30(A).

基板4001上に設けられた画素部4002と、ソース信号線駆動回路4003と、第
1及び第2のゲート信号線駆動回路4004a、4004bとを囲むようにして、シール
材4009が設けられている。また画素部4002と、ソース信号線駆動回路4003と
、第1及び第2のゲート信号線駆動回路4004a、4004bとの上にシーリング材4
008が設けられている。よって画素部4002と、ソース信号線駆動回路4003と、
第1及び第2のゲート信号線駆動回路4004a、4004bとは、基板4001とシー
ル材4009とシーリング材4008とによって、充填材4210で密封されている。
A sealant 4009 is provided so as to surround the pixel portion 4002 provided over the substrate 4001, the source signal line driver circuit 4003, and the first and second gate signal line driver circuits 4004a and 4004b. In addition, the sealing material 4 is provided over the pixel portion 4002, the source signal line driver circuit 4003, and the first and second gate signal line driver circuits 4004a and 4004b.
008 is provided. Therefore, the pixel portion 4002, the source signal line driver circuit 4003,
The first and second gate signal line driver circuits 4004a and 4004b are sealed with a filling material 4210 by a substrate 4001, a sealing material 4009, and a sealing material 4008.

また基板4001上に設けられた画素部4002と、ソース信号線駆動回路4003と
、第1及び第2のゲート信号線駆動回路4004a、4004bとは、複数のTFTを有
している。図30(B)では代表的に、下地膜4010上に形成された、ソース信号線駆動
回路4003に含まれるTFT(但し、ここではNチャネル型TFTとPチャネル型TF
Tを図示する)4201及び画素部4002に含まれるTFT4202を図示した。
The pixel portion 4002 provided over the substrate 4001, the source signal line driver circuit 4003, and the first and second gate signal line driver circuits 4004a and 4004b each include a plurality of TFTs. In FIG. 30B, the TFTs included in the source signal line driver circuit 4003 formed on the base film 4010 (here, an N-channel TFT and a P-channel TF are typically shown).
420 is shown) and a TFT 4202 included in the pixel portion 4002 is shown.

TFT4201及び4202上には層間絶縁膜(平坦化膜)4301が形成され、その上
にTFT4202のドレインと電気的に接続する画素電極(陽極)4203が形成される。
画素電極4203としては仕事関数の大きい透明導電膜が用いられる。透明導電膜として
は、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化
亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガ
リウムを添加したものを用いても良い。
An interlayer insulating film (planarizing film) 4301 is formed on the TFTs 4201 and 4202, and a pixel electrode (anode) 4203 electrically connected to the drain of the TFT 4202 is formed thereon.
A transparent conductive film having a high work function is used as the pixel electrode 4203. As the transparent conductive film, a compound of indium oxide and tin oxide, a compound of indium oxide and zinc oxide, zinc oxide, tin oxide or indium oxide can be used. Moreover, you may use what added gallium to the said transparent conductive film.

そして、画素電極4203の上には絶縁膜4302が形成され、絶縁膜4302は画素
電極4203の上に開口部が形成されている。この開口部において、画素電極4203の
上には有機発光層4204が形成される。有機発光層4204は公知の有機発光材料また
は無機発光材料を用いることができる。また、有機発光材料には低分子系(モノマー系)材
料と高分子系(ポリマー系)材料があるがどちらを用いても良い。
Then, an insulating film 4302 is formed over the pixel electrode 4203, and the insulating film 4302 has an opening over the pixel electrode 4203. In this opening, the organic light emitting layer 4204 is formed on the pixel electrode 4203. As the organic light emitting layer 4204, a known organic light emitting material or inorganic light emitting material can be used. Further, the organic light emitting material includes a low molecular weight (monomer type) material and a high molecular weight (polymer type) material, and either one may be used.

有機発光層4204の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。
また、有機発光層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入
層を自由に組み合わせて積層構造または単層構造とすれば良い。
As a method for forming the organic light emitting layer 4204, a known vapor deposition technique or coating technique may be used.
The structure of the organic light emitting layer may be a laminated structure or a single layer structure by freely combining the hole injection layer, the hole transport layer, the light emitting layer, the electron transport layer or the electron injection layer.

有機発光層4204の上には遮光性を有する導電膜(代表的にはアルミニウム、銅もし
くは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜)からなる陰極420
5が形成される。また、陰極4205と有機発光層4204の界面に存在する水分や酸素
は極力排除しておくことが望ましい。従って、有機発光層4204を窒素または希ガス雰
囲気で形成し、酸素や水分に触れさせないまま陰極4205を形成するといった工夫が必
要である。本実施例ではマルチチャンバー方式(クラスターツール方式)の成膜装置を用い
ることで上述のような成膜を可能とする。そして陰極4205は所定の電圧が与えられて
いる。
A cathode 420 formed of a conductive film having a light-shielding property (typically, a conductive film containing aluminum, copper, or silver as a main component or a stacked film of these and another conductive film) over the organic light-emitting layer 4204.
5 is formed. Further, it is desirable to remove water and oxygen existing at the interface between the cathode 4205 and the organic light emitting layer 4204 as much as possible. Therefore, it is necessary to devise the organic light emitting layer 4204 in a nitrogen or rare gas atmosphere and form the cathode 4205 without exposing it to oxygen or moisture. In this embodiment, the above-described film formation is possible by using a multi-chamber type (cluster tool type) film forming apparatus. A predetermined voltage is applied to the cathode 4205.

以上のようにして、画素電極(陽極)4203、有機発光層4204及び陰極4205か
らなる発光素子4303が形成される。そして発光素子4303を覆うように、絶縁膜4
302上に保護膜4209が形成されている。保護膜4209は、発光素子4303に酸
素や水分等が入り込むのを防ぐのに効果的である。
As described above, the light emitting element 4303 including the pixel electrode (anode) 4203, the organic light emitting layer 4204 and the cathode 4205 is formed. Then, the insulating film 4 is formed so as to cover the light emitting element 4303.
A protective film 4209 is formed on 302. The protective film 4209 is effective in preventing oxygen, moisture, and the like from entering the light-emitting element 4303.

4005aは電源線に接続された引き回し配線であり、TFT4202の第1の電極に
接続されている。引き回し配線4005aはシール材4009と基板4001との間を通
り、異方導電性フィルム4300を介してFPC4006が有するFPC用配線4301
に電気的に接続される。
Reference numeral 4005a is a lead wiring connected to the power supply line, and is connected to the first electrode of the TFT 4202. The lead wiring 4005a passes between the sealant 4009 and the substrate 4001, and the FPC wiring 4301 included in the FPC 4006 via the anisotropic conductive film 4300.
Electrically connected to.

シーリング材4008としては、ガラス材、金属材(代表的にはステンレス材)、セラミ
ックス材、プラスチック材(プラスチックフィルムも含む)を用いることができる。プラス
チック材としては、FRP(Fiberglass‐Reinforced‐Plastics)板、PVF(ポリビニル
フルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂
フィルムを用いることができる。また、アルミニウムホイルをPVFフィルムやマイラー
フィルムで挟んだ構造のシートを用いることもできる。
As the sealing material 4008, a glass material, a metal material (typically a stainless material), a ceramic material, or a plastic material (including a plastic film) can be used. As the plastic material, a FRP (Fiberglass-Reinforced-Plastics) plate, a PVF (polyvinyl fluoride) film, a Mylar film, a polyester film or an acrylic resin film can be used. Alternatively, a sheet having a structure in which an aluminum foil is sandwiched between PVF films or mylar films can be used.

但し、発光素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でな
ければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまた
はアクリルフィルムのような透明物質を用いる。
However, when the emission direction of light from the light emitting element is toward the cover material side, the cover material must be transparent. In that case, a transparent material such as a glass plate, a plastic plate, a polyester film or an acrylic film is used.

また、充填材4210としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化
樹脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル、
ポリイミド、エポキシ樹脂、シリコン樹脂、PVB(ポリビニルブチラル)またはEVA(
エチレンビニルアセテート)を用いることができる。
本実施例では充填材として窒素を用いた。
Further, as the filler 4210, an ultraviolet curable resin or a thermosetting resin can be used in addition to an inert gas such as nitrogen or argon, and PVC (polyvinyl chloride), acrylic,
Polyimide, epoxy resin, silicone resin, PVB (polyvinyl butyral) or EVA (
Ethylene vinyl acetate) can be used.
In this example, nitrogen was used as the filler.

また充填材4210を吸湿性物質(好ましくは酸化バリウム)もしくは酸素を吸着しうる
物質にさらしておくために、シーリング材4008の基板4001側の面に凹部4007
を設けて吸湿性物質または酸素を吸着しうる物質4207を配置する。そして、吸湿性物
質または酸素を吸着しうる物質4207が飛び散らないように、凹部カバー材4208に
よって吸湿性物質または酸素を吸着しうる物質4207は凹部4007に保持されている
。なお凹部カバー材4208は目の細かいメッシュ状になっており、空気や水分は通し、
吸湿性物質または酸素を吸着しうる物質4207は通さない構成になっている。吸湿性物
質または酸素を吸着しうる物質4207を設けることで、発光素子4303の劣化を抑制
できる。
Further, in order to expose the filler 4210 to a hygroscopic substance (preferably barium oxide) or a substance capable of adsorbing oxygen, a recess 4007 is formed in the surface of the sealing material 4008 on the substrate 4001 side.
Is provided and a hygroscopic substance or a substance 4207 capable of adsorbing oxygen is arranged. Then, the hygroscopic substance or the substance 4207 capable of adsorbing oxygen is held in the concavity 4007 by the recess cover material 4208 so that the hygroscopic substance or substance 4207 capable of adsorbing oxygen does not scatter. The recess cover member 4208 has a fine mesh shape, and allows air and moisture to pass through it.
A hygroscopic substance or a substance 4207 capable of adsorbing oxygen is not passed. By providing the hygroscopic substance or the substance 4207 capable of adsorbing oxygen, deterioration of the light-emitting element 4303 can be suppressed.

図30(C)に示すように、画素電極4203が形成されると同時に、引き回し配線40
05a上に接するように導電性膜4203aが形成される。
As shown in FIG. 30C, the lead-out wiring 40 is formed at the same time when the pixel electrode 4203 is formed.
A conductive film 4203a is formed so as to be in contact with 05a.

また、異方導電性フィルム4300は導電性フィラー4300aを有している。基板4
001とFPC4006とを熱圧着することで、基板4001上の導電性膜4203aと
FPC4006上のFPC用配線4301とが、導電性フィラー4300aによって電気
的に接続される。
Further, the anisotropic conductive film 4300 has a conductive filler 4300a. Board 4
By thermocompression-bonding 001 and the FPC 4006, the conductive film 4203a on the substrate 4001 and the FPC wiring 4301 on the FPC 4006 are electrically connected by the conductive filler 4300a.

本発明において、三重項励起子からの燐光を発光に利用できる有機発光材料を用いるこ
とで、外部発光量子効率を飛躍的に向上させることができる。これにより、発光素子の低
消費電力化、長寿命化、および軽量化が可能になる。
In the present invention, the external light emission quantum efficiency can be dramatically improved by using an organic light emitting material that can utilize phosphorescence from triplet excitons for light emission. As a result, it is possible to reduce the power consumption of the light emitting element, extend the life of the light emitting element, and reduce the weight thereof.

ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
(T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular S
ystems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)
Here, we report the use of triplet excitons to improve the external emission quantum efficiency.
(T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular S
ystems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo, 1991) p.437.)

上記の論文により報告された有機発光材料(クマリン色素)の分子式を以下に示す。 The molecular formula of the organic luminescent material (coumarin dye) reported by the above paper is shown below.

Figure 0006737947
Figure 0006737947

(M.A.Baldo, D.F.O’Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.For
rest, Nature 395 (1998) p.151.)
(MABaldo, DFO'Brien, Y.You, A.Shoustikov, S.Sibley, METhompson, SRFor
rest, Nature 395 (1998) p.151.)

上記の論文により報告された有機発光材料(Pt錯体)の分子式を以下に示す。 The molecular formula of the organic light emitting material (Pt complex) reported by the above paper is shown below.

Figure 0006737947
Figure 0006737947

(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Let
t.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.ts
uji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
(MABaldo, S.Lamansky, PEBurrrows, METhompson, SRForrest, Appl.Phys.Let
t.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.ts
uji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)

上記の論文により報告された有機発光材料(Ir錯体)の分子式を以下に示す。 The molecular formula of the organic light emitting material (Ir complex) reported by the above paper is shown below.

Figure 0006737947
Figure 0006737947

以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子から
の蛍光発光を用いる場合より3〜4倍の高い外部発光量子効率の実現が可能となる。
As described above, if the phosphorescence emission from the triplet excitons can be utilized, it is possible in principle to realize the external emission quantum efficiency that is 3 to 4 times higher than that when the fluorescence emission from the singlet excitons is used.

本明細書でこれまでに示してきた構成では、駆動用TFTにはPチャネル型TFTを用
いていたが、本発明は駆動用TFTにNチャネル型TFTを用いた場合の構成にも適用が
可能である。図32(A)に構成を示す。
Although the P-channel type TFT is used as the driving TFT in the configurations shown so far in the present specification, the present invention can be applied to the configuration in which the N-channel type TFT is used as the driving TFT. Is. The structure is shown in FIG.

駆動用TFT3209はNチャネル型であり、この場合、ソース領域はEL素子32
12の陽極と接続されている側であり、ドレイン領域は、電流供給線3211と接続され
ている側となる。そこで、容量手段3210は、駆動用TFT3209のゲート・ソース
間の電圧を保持出来るようなノードに設ける。よって、容量手段3210は、図32(A
)に示したノードの他、駆動用TFT3209のゲート電極とソース領域との間に設けて
も良い。
The driving TFT 3209 is an N-channel type, and in this case, the source region is the EL element 32.
12 is the side connected to the anode, and the drain region is the side connected to the current supply line 3211. Therefore, the capacitor means 3210 is provided at a node capable of holding the gate-source voltage of the driving TFT 3209. Therefore, the capacitance means 3210 is shown in FIG.
In addition to the node shown in (4), it may be provided between the gate electrode and the source region of the driving TFT 3209.

動作について説明する。まず、図32(B)に示すように、TFT3207をONし、
TFT3206のドレイン領域の電位を高くしておく。続いて、図32(C)に示すよう
に、TFT3205がONし、映像信号の入力が行われる。ここで、TFT3206のソ
ース・ドレイン間電圧が、そのしきい値電圧に等しくなったところで、TFT3206が
OFFし、図32(D)に示すような状態となる。TFT3206のソース領域の電位は
Dataであるので、TFT3206のドレイン領域の電位、すなわち駆動用TFT320
9のゲート電極の電位は、VData+Vthとなる。
The operation will be described. First, as shown in FIG. 32B, the TFT 3207 is turned on,
The potential of the drain region of the TFT 3206 is set high. Subsequently, as shown in FIG. 32C, the TFT 3205 is turned on and a video signal is input. Here, when the source-drain voltage of the TFT 3206 becomes equal to the threshold voltage thereof, the TFT 3206 is turned off, and the state shown in FIG. Since the potential of the source region of the TFT 3206 is V Data , the potential of the drain region of the TFT 3206, that is, the driving TFT 320.
The potential of the gate electrode of 9 becomes V Data +V th .

続いて、TFT3208がOFFすると、電流供給線から駆動用TFT3209を介し
て流れていた電流は、EL素子3212に流れ、発光する。よって、隣接画素において、
駆動用TFT3209のしきい値電圧がばらついたとしても、そのばらつきに関係なく、
TFT3206のソース・ドレイン間電圧、つまりしきい値電圧が映像信号に上乗せされ
るため、駆動用TFT3209のゲート・ソース間電圧は隣接画素ごとにばらつくことが
ない。
Then, when the TFT 3208 is turned off, the current flowing from the current supply line through the driving TFT 3209 flows to the EL element 3212 and emits light. Therefore, in adjacent pixels,
Even if the threshold voltage of the driving TFT 3209 varies, regardless of the variation,
Since the source-drain voltage of the TFT 3206, that is, the threshold voltage is added to the video signal, the gate-source voltage of the driving TFT 3209 does not vary between adjacent pixels.

さらに、図32に示した構成でEL素子3212が発光によって劣化した場合、陽極−
陰極間の電圧が上昇する。これにより、通常であれば駆動用TFT3209のソース領域
の電位が上昇し、結果として発光時のゲート・ソース間電圧が小さくなってしまうという
問題が考えられるが、本実施例で示した構成によると、図32(C)〜(D)における、
映像信号の入力時において、TFT3208がONすることによって、駆動用TFT32
09のソース領域の電位は、電源線3214の電位に固定される。よって前述のように、
容量手段3210が、駆動用TFT3209のゲート・ソース間電圧を保持しており、駆
動用TFT3209のソース領域の電位が変化しても、ゲート・ソース間電圧が小さくな
ることがないため、経時的な輝度低下を抑えることが出来る。
Further, in the structure shown in FIG. 32, when the EL element 3212 is deteriorated by light emission,
The voltage across the cathode rises. As a result, the potential of the source region of the driving TFT 3209 normally rises, and as a result the gate-source voltage at the time of light emission decreases, but according to the configuration shown in this embodiment. 32(C) to (D),
When the video signal is input, the driving TFT 32 is turned on by turning on the TFT 3208.
The potential of the source region of 09 is fixed to the potential of the power supply line 3214. So, as mentioned above,
The capacitor means 3210 holds the gate-source voltage of the driving TFT 3209, and even if the potential of the source region of the driving TFT 3209 changes, the gate-source voltage does not become small. It is possible to suppress a decrease in brightness.

なお、本実施例において、ダイオード接続されたTFT3206と、駆動用TFT32
09はNチャネル型としている。他のTFTは、ON・OFFのみの制御を行うスイッチ
素子として用いているので、その極性は問わない。
In this embodiment, the diode-connected TFT 3206 and the driving TFT 32 are
09 is an N-channel type. The other TFTs are used as switch elements that perform only ON/OFF control, and therefore their polarities are not limited.

また、駆動用TFTがPチャネル型である場合と同様、配線を共有としても良い。例え
ば、TFT3207を制御しているゲート信号線3203は、前段のゲート信号線と共有
しても良い。また、電源線3214についても、図32(C)
(D)に示した動作を行っている期間中、一定電位であれば良く、選択されている当行を
除くいずれかのゲート信号線と共有が可能である。また、電源線3213、3214は共
通としても良い。
Further, as in the case where the driving TFT is a P-channel type, the wiring may be shared. For example, the gate signal line 3203 controlling the TFT 3207 may be shared with the gate signal line in the previous stage. In addition, as for the power supply line 3214, FIG.
It is sufficient that the potential is constant during the operation shown in (D), and it can be shared with any of the selected gate signal lines except for the selected row. Further, the power supply lines 3213 and 3214 may be common.

また、消去期間を設ける場合にも、駆動用TFTがPチャネル型の場合と同様、TFT
を追加するなどして、任意の期間でEL素子3212への電流供給を遮断する手段を設け
ても良い。
Further, even when the erasing period is provided, as in the case where the driving TFT is a P-channel type,
May be added to provide a means for interrupting the current supply to the EL element 3212 in an arbitrary period.

本実施例においては、ダイオード接続による電圧効果を利用した、異なる回路構成例に
ついて説明する。
In this embodiment, a different circuit configuration example using the voltage effect due to the diode connection will be described.

図33(A)に、一構成例を示す。本実施例の構成によると、TFT3308は、その
ゲート電極とドレイン領域との間にTFT3309を有し、TFT3309がONしてい
るとき、TFT3308はダイオード接続されたTFTとして振る舞い、TFT3309
がOFFしているとき、EL素子3313への電流供給の制御を行う駆動用TFTとして
振る舞う。
FIG. 33A shows a structural example. According to the structure of this embodiment, the TFT 3308 has the TFT 3309 between its gate electrode and drain region, and when the TFT 3309 is ON, the TFT 3308 behaves as a diode-connected TFT, and the TFT 3309.
When it is OFF, it behaves as a driving TFT that controls the current supply to the EL element 3313.

動作について説明する。まず、図33(B)に示すように、TFT3306がONし、
映像信号VDataが入力される。さらに、TFT3309、3310がONし、TFT33
08はダイオード接続されたTFTとして振る舞う。続いて、TFT3310がOFFす
ると、図33(C)に示すように電荷が移動する。やがて、TFT3308のソース・ド
レイン間電圧、つまりTFT3308のゲート・ソース間電圧がしきい値電圧に等しくな
ったところで、図33(D)に示すようにTFT3308はOFFする。
The operation will be described. First, as shown in FIG. 33B, the TFT 3306 is turned on,
The video signal V Data is input. Further, the TFTs 3309 and 3310 are turned on, and the TFT 33
08 behaves as a diode-connected TFT. Subsequently, when the TFT 3310 is turned off, charges move as shown in FIG. Eventually, when the source-drain voltage of the TFT 3308, that is, the gate-source voltage of the TFT 3308 becomes equal to the threshold voltage, the TFT 3308 is turned off as shown in FIG.

続いて、TFT3307、TFT3310がONする。TFT3307がONすること
によって、TFT3308のソース領域の電位は、VDataからVDDへと上昇する。よって
、TFT3308のゲート・ソース間電圧がしきい値電圧を上回ってONし、図33(E
)に示すように、EL素子3313に電流が流れて発光する。
Then, the TFT 3307 and the TFT 3310 are turned on. When the TFT 3307 is turned on, the potential of the source region of the TFT 3308 rises from V Data to V DD . Therefore, the gate-source voltage of the TFT 3308 exceeds the threshold voltage to turn on, and
), a current flows through the EL element 3313 to emit light.

以上のような行程により、隣接画素間でTFT3308のしきい値電圧がばらついても
、あらかじめ駆動用TFT3308のゲート・ソース間にしきい値電圧分の電位差を作っ
ておくことが出来るため、駆動用TFT3308のゲート・ソース間電圧は隣接画素ごと
にばらつくことがない。さらに、これまでの実施例においては、ダイオード接続されたT
FTのしきい値電圧を、映像信号に上乗せすることによって、別の駆動用TFTのゲート
電極に入力するといった手法でしきい値電圧のばらつきの補正を行ってきた。ただし、こ
の手法によると、ダイオード接続されたTFTと、駆動用TFTのしきい値電圧がばらつ
いてしまった場合、満足な補正が行えない。これに対し、図33(A)に示した本実施例
の構成によると、ダイオード接続によってしきい値電圧を取得するTFTと、駆動用TF
Tとは同一のTFTを用いている。よって、近接したTFTにおいてしきい値電圧のばら
つきが生じたとしても、自らのしきい値電圧をそのまま補正に用いるので、しきい値電圧
の補正がいかなる場合でも正常に行われる。
Through the above process, even if the threshold voltage of the TFT 3308 varies between the adjacent pixels, a potential difference corresponding to the threshold voltage can be created in advance between the gate and the source of the driving TFT 3308. The gate-source voltage does not vary between adjacent pixels. Furthermore, in the above embodiments, the diode-connected T
The threshold voltage variations of the FT have been corrected by adding the threshold voltage of the FT to the video signal and inputting it to the gate electrode of another driving TFT. However, according to this method, when the threshold voltages of the diode-connected TFT and the driving TFT vary, satisfactory correction cannot be performed. On the other hand, according to the configuration of this embodiment shown in FIG. 33A, the TFT for obtaining the threshold voltage by the diode connection and the driving TF.
The same TFT is used as T. Therefore, even if the threshold voltage varies between the adjacent TFTs, the threshold voltage of itself is used for the correction as it is, so that the threshold voltage can be corrected normally in any case.

また、TFT3310はデジタル時間階調方式による駆動方式を適用した際、消去用T
FTとしても用いることが出来る。また、消去用TFTの位置は、任意のタイミングでE
L素子への電流供給を遮断出来る位置であれば、その位置を問わない。
In addition, the TFT 3310 is used for erasing T when the driving method based on the digital time gray scale method is applied.
It can also be used as an FT. In addition, the position of the erasing TFT is E at any timing.
The position does not matter as long as the current supply to the L element can be cut off.

また、図34(A)(B)に示すように、TFTを制御するためのゲート信号線を、複数
のTFTで共有しても良い。例えば、図33(A)において、TFT3306とTFT3
307とは、互いに逆のタイミングでON・OFFが制御されるので、図34(A)に示
すように、一方の極性を他方の極性と逆のものとし、同一のゲート信号線3402によっ
て制御することが出来る。同様に、図33(A)において、TFT3306とTFT33
09とは同一のタイミングでON・OFFが制御されている。よって図34(B)に示す
ように、同一のゲート信号線3452によって制御することが出来る。もちろん、図34
(A)(B)に示した構成を組み合わせて用いても良い。
Further, as shown in FIGS. 34A and 34B, a gate signal line for controlling a TFT may be shared by a plurality of TFTs. For example, in FIG. 33A, the TFT 3306 and the TFT 3
Since ON/OFF is controlled at a timing opposite to that of 307, as shown in FIG. 34A, one polarity is opposite to the other polarity and the same gate signal line 3402 is used for control. You can Similarly, in FIG. 33A, the TFT 3306 and the TFT 33
ON/OFF is controlled at the same timing as 09. Therefore, as shown in FIG. 34B, control can be performed by the same gate signal line 3452. Of course, FIG.
The configurations shown in (A) and (B) may be used in combination.

ここでも、TFT3409、3459は、消去用TFTとしても用いることが出来る。 Here again, the TFTs 3409 and 3459 can also be used as erasing TFTs.

図33(A)に示した構成に、図35(A)に示すように、TFT3511、3512
を追加することによって、しきい値電圧の取得を高速に行うことが出来る。しきい値電圧
の取得を行う期間においては、図35(B)(C)に示すように、TFT3508、35
12の2つを用い、発光時にEL素子3515に電流を供給する期間においては、図35
(E)に示すように、TFT3508のみを用いる。このとき、TFT3512のチャネ
ル長L、チャネル幅Wを、W/Lが大きくなるようにしておくことにより、しきい値電圧
取得をより高速に行うことが出来る。
As shown in FIG. 35A, TFTs 3511 and 3512 are added to the structure shown in FIG.
By adding, the threshold voltage can be acquired at high speed. As shown in FIGS. 35B and 35C, the TFTs 3508 and 3508 are provided in the period in which the threshold voltage is acquired.
In the period in which a current is supplied to the EL element 3515 at the time of light emission using
As shown in (E), only the TFT 3508 is used. At this time, by setting the channel length L and the channel width W of the TFT 3512 so that W/L becomes large, the threshold voltage can be acquired at a higher speed.

この場合も、TFT3510を消去用TFTとしても用いることが可能である。 In this case, the TFT 3510 can also be used as an erasing TFT.

図33〜35に示した構成においては、しきい値電圧の取得の前後、つまり正規の発光
期間でない期間にも、EL素子に電流が流れて発光する場合があった。
この場合、EL素子に流れる電流値は、必ずしも映像信号に正しいしきい値電圧の補正が
加えられたものにしたがっていないため、実輝度と目的輝度との誤差を生ずる原因となる
In the configurations shown in FIGS. 33 to 35, current may flow in the EL element to emit light before and after the acquisition of the threshold voltage, that is, even during a period other than the regular light emission period.
In this case, the value of the current flowing in the EL element does not always follow the correct correction of the threshold voltage of the video signal, which causes an error between the actual luminance and the target luminance.

そこで、図36(A)に示すように、TFT3612を追加する。図36(B)に示す
ように、映像信号の入力時に、TFT3609を流れた電流は、TFT3612を介して
電源線3617へと流れる。EL素子3615への電流経路は、TFT3611によって
遮断されているので、EL素子3615は発光しない。このような構成とすることにより
、不必要な期間にEL素子が発光するのを防ぐことが出来る。
Therefore, a TFT 3612 is added as shown in FIG. As shown in FIG. 36B, when a video signal is input, the current flowing through the TFT 3609 flows to the power supply line 3617 through the TFT 3612. Since the current path to the EL element 3615 is blocked by the TFT 3611, the EL element 3615 does not emit light. With such a structure, the EL element can be prevented from emitting light during an unnecessary period.

この場合も、TFT3611を消去用TFTとしても用いることが可能である。 In this case, the TFT 3611 can also be used as an erasing TFT.

また、他の実施例と同様、電源線3617は他行のゲート信号線と共有しても良い。さ
らに、ゲート信号線3604と3606とは共有が可能である。ただし、TFT3612
がONしているとき、EL素子3615に電流が流れないよう、電源線3616、361
7の電位を調整する必要がある。
Further, similarly to the other embodiments, the power supply line 3617 may be shared with the gate signal line of another row. Further, the gate signal lines 3604 and 3606 can be shared. However, TFT3612
Is turned on, the power lines 3616 and 361 are prevented so that no current flows through the EL element 3615.
It is necessary to adjust the potential of 7.

しきい値電圧の取得をより高速に行うための構成として、さらに図37(A)
に示す構成が挙げられる。特徴としては、駆動用TFTとして、同極性のTFT3708
、3710を直列に接続する。ここでは、Pチャネル型TFTを用いている。また、駆動
用TFT3708のゲート電極とドレイン領域とを接続するTFT3709は、同時に駆
動用TFT3710のゲート電極とソース領域とを接続する構成となっている。
As a structure for obtaining the threshold voltage at a higher speed, FIG.
The configuration shown in FIG. The feature is that a TFT 3708 having the same polarity is used as a driving TFT.
, 3710 are connected in series. Here, a P-channel type TFT is used. Further, the TFT 3709 connecting the gate electrode and the drain region of the driving TFT 3708 simultaneously has the structure in which the gate electrode and the source region of the driving TFT 3710 are connected.

図37(B)(C)に示すように、映像信号の入力からしきい値電圧の取得を行う期間
において、TFT3709がONすることによって、駆動用TFT3708はダイオード
接続されたTFTとして振る舞い、そのソース・ドレイン間にしきい値電圧を取得する。
このとき、TFT3708は、W/Lを大きくすることによってしきい値電圧の取得を高
速に行えるようにする。一方、駆動用TFT3708に直列接続されたTFT3710に
着目すると、TFT3709がONしていることによって、ゲート電極とソース領域とが
接続されている。すなわちこの期間において、TFT3709がONすることによって駆
動用TFT3710のゲート・ソース間電圧は0となり、OFFするので、EL素子37
14には電流が流れず、TFT3711を介して電源線3716に流れる。
As shown in FIGS. 37B and 37C, the driving TFT 3708 behaves as a diode-connected TFT by turning on the TFT 3709 in the period in which the threshold voltage is acquired from the input of the video signal, and its source is -Get the threshold voltage between drains.
At this time, the TFT 3708 can obtain the threshold voltage at high speed by increasing W/L. On the other hand, focusing on the TFT 3710 connected in series to the driving TFT 3708, the gate electrode and the source region are connected by turning on the TFT 3709. That is, during this period, when the TFT 3709 is turned on, the gate-source voltage of the driving TFT 3710 becomes 0 and turned off, so that the EL element 37 is turned off.
The current does not flow in 14, but flows in the power supply line 3716 through the TFT 3711.

続いて、発光期間においては、TFT3709がOFFし、駆動用TFT3710のゲ
ート電極とソース領域との接続が遮断される。よって駆動用TFT3708のしきい値電
圧を保持していた電荷の一部が駆動用TFT3710のゲート電極に移動して、自動的に
TFT3710がONする。このとき、駆動用TFT3708、3710は、そのゲート
電極が接続されているため、マルチゲート型TFTとして動作する。よって、発光時には
、しきい値電圧の取得時よりもLが大きくなる。したがって駆動用TFT3708、37
10を介して流れる電流はより小さくなる。つまり、駆動用TFT3708のW/Lを大
きくしても、ELに流れる電流は小さく出来る。よって図37(E)に示すように、駆動
用TFT3708、3710の両方を介してEL素子3714に電流が流れ、発光する。
よって、図36の場合と同様に、不必要な期間にEL素子が発光するのを防ぐことが出来
る。
Subsequently, in the light emitting period, the TFT 3709 is turned off, and the connection between the gate electrode and the source region of the driving TFT 3710 is cut off. Therefore, a part of the electric charge holding the threshold voltage of the driving TFT 3708 moves to the gate electrode of the driving TFT 3710, and the TFT 3710 is automatically turned on. At this time, the driving TFTs 3708 and 3710 operate as multi-gate TFTs because their gate electrodes are connected. Therefore, at the time of light emission, L becomes larger than that at the time of acquiring the threshold voltage. Therefore, the driving TFTs 3708, 37
The current flowing through 10 will be smaller. That is, even if the W/L of the driving TFT 3708 is increased, the current flowing through the EL can be reduced. Therefore, as shown in FIG. 37E, current flows through the EL element 3714 through both the driving TFTs 3708 and 3710, and light is emitted.
Therefore, as in the case of FIG. 36, it is possible to prevent the EL element from emitting light during an unnecessary period.

なお、消去期間を設ける場合には、TFT3709をONすることによって、駆動用T
FT3710のゲート・ソース間電圧が強制的に0となり、OFFするので、ELの発光
を停止することが出来る。
Note that in the case of providing an erasing period, the driving T is turned on by turning on the TFT 3709.
Since the gate-source voltage of the FT3710 is forcibly set to 0 and turned off, the EL emission can be stopped.

また、他の実施例と同様、電源線3716は他行のゲート信号線と共有しても良い。ま
た、図34(A)(B)に示したように、ゲート信号線を共有しても良い。
Further, similarly to the other embodiments, the power supply line 3716 may be shared with the gate signal line of another row. Further, as shown in FIGS. 34A and 34B, the gate signal line may be shared.

本実施例においては、駆動用TFTにNチャネル型TFTを用いる場合の、実施例8と
異なる構成について説明する。
In this example, a configuration different from that of Example 8 when an N-channel TFT is used as a driving TFT will be described.

図38(A)に構成例を示す。基本的な構成原理は他の実施例と同様であり、駆動用T
FT3810のゲート電極とドレイン電極を接続する位置にTFT3809を設ける。
FIG. 38A shows a structural example. The basic configuration principle is similar to that of the other embodiments, and the driving T
The TFT 3809 is provided at a position where the gate electrode and the drain electrode of the FT3810 are connected.

動作について説明する。図38(B)に示すように、映像信号VDataが入力されて電荷
の移動が生ずる。このとき、TFT3811をOFFしておくことによって、EL素子3
815が発光しないようにしておく。その後、図38(C)に示すように、TFT381
0のしきい値電圧の取得が行われ、やがてTFT3810のソース・ドレイン間電圧が、
そのしきい値電圧に等しくなると、TFT3810はOFFし、図38(D)に示すよう
に、しきい値電圧の取得が完了する。
The operation will be described. As shown in FIG. 38(B), the video signal V Data is input and charges are moved. At this time, by turning off the TFT 3811, the EL element 3
815 does not emit light. After that, as shown in FIG.
The threshold voltage of 0 is acquired, and the source-drain voltage of the TFT 3810 eventually becomes
When it becomes equal to the threshold voltage, the TFT 3810 is turned off, and acquisition of the threshold voltage is completed as shown in FIG.

続いて、TFT3808、3811がONし、図38(E)に示すように電流が流れ、
EL素子3815が発光する。なお、容量手段3813は、発光時にTFT3810のゲ
ート・ソース間電圧を保持する位置に設けられており、EL素子3815の経時的な劣化
によって、EL素子3815の陽極の電位が上昇した場合にも、TFT3810のゲート
・ソース間電圧が小さくならないようにしている。よって、EL素子3815の劣化によ
る輝度低下の抑止に寄与することが出来る。
Subsequently, the TFTs 3808 and 3811 are turned on, and a current flows as shown in FIG.
The EL element 3815 emits light. Note that the capacitor means 3813 is provided at a position for holding the gate-source voltage of the TFT 3810 during light emission, and even when the potential of the anode of the EL element 3815 rises due to deterioration of the EL element 3815 with time. The gate-source voltage of the TFT 3810 is prevented from becoming small. Therefore, it is possible to contribute to suppression of a decrease in luminance due to deterioration of the EL element 3815.

この場合も、TFT3811を消去用TFTとしても用いることが可能である。 In this case, the TFT 3811 can also be used as an erasing TFT.

また、他の実施例と同様、電源線3817は他行のゲート信号線と共有が可能である。
また、図34(A)(B)に示したように、ゲート信号線を共有しても良い。
Further, similarly to the other embodiments, the power supply line 3817 can be shared with the gate signal lines of other rows.
Further, as shown in FIGS. 34A and 34B, the gate signal line may be shared.

図39(A)に、駆動用TFTにNチャネル型TFTを用いて構成した場合の、さらな
る一構成例を示す。駆動用TFTとして、TFT3908、3911が直列に接続され、
TFT3910によって、TFT3911のゲート電極とドレイン領域とを接続している
。同時にTFT3910は、TFT3908のゲート電極とソース領域とを接続している
FIG. 39(A) shows a further configuration example in the case of using an N-channel TFT for the driving TFT. As driving TFTs, TFTs 3908 and 3911 are connected in series,
The TFT 3910 connects the gate electrode and the drain region of the TFT 3911. At the same time, the TFT 3910 connects the gate electrode and the source region of the TFT 3908.

映像信号入力時、図39(B)に示すように電荷の移動が生ずる。このとき、TFT3
910がONすることによって、TFT3911のゲート電極とドレイン領域とが接続さ
れ、TFT3911はダイオード接続されたTFTとして振る舞う。一方、TFT390
8は、同じくTFT3910がONすることによって、ゲート電極とソース領域とが接続
され、すなわちゲート・ソース間電圧が0となるのでOFFし、電流が流れない。
When a video signal is input, charges move as shown in FIG. 39(B). At this time, TFT3
When the switch 910 is turned on, the gate electrode and the drain region of the TFT 3911 are connected, and the TFT 3911 behaves as a diode-connected TFT. On the other hand, TFT390
Similarly, when the TFT 3910 is turned on, the gate electrode 8 is connected to the source region, that is, the voltage between the gate and the source becomes 0, so that 8 is turned off, and no current flows.

続いて、TFT3909がOFFすると、図39(C)に示すように電荷が移動し、T
FT3911のしきい値電圧の取得を行う。TFT3911のソース・ドレイン間電圧が
、そのしきい値電圧に等しくなったところでTFT3911がOFFし、図39(D)に
示すように、しきい値電圧の取得が完了する。
Subsequently, when the TFT 3909 is turned off, the charge moves as shown in FIG.
The threshold voltage of FT3911 is acquired. When the source-drain voltage of the TFT 3911 becomes equal to its threshold voltage, the TFT 3911 turns off, and acquisition of the threshold voltage is completed, as shown in FIG.

続いて、図39(E)に示すように電流がEL素子3916に流れて発光する。なお、
容量手段3914は、発光時にTFT3911のゲート・ソース間電圧を保持する位置に
設けられており、EL素子3916の経時的な劣化によって、EL素子3916の陽極の
電位が上昇した場合にも、TFT3911のゲート・ソース間電圧が小さくならないよう
にしている。よって、EL素子3916の劣化による輝度低下の抑止に寄与することが出
来る。
Subsequently, as shown in FIG. 39E, a current flows through the EL element 3916 to emit light. In addition,
The capacitor 3914 is provided at a position for holding the gate-source voltage of the TFT 3911 at the time of light emission, and even when the potential of the anode of the EL element 3916 rises due to deterioration of the EL element 3916 with time. The gate-source voltage is kept small. Therefore, it is possible to contribute to suppression of a decrease in luminance due to deterioration of the EL element 3916.

ここでも、図37に示した構成と同様、駆動用TFT3908、3911は、そのゲー
ト電極が接続されているので、マルチゲート型TFTとして動作する。
よって、しきい値電圧の取得を高速化するために駆動用TFT3911のW/Lを大きく
しても、EL素子3916に流れる電流は小さく出来る。
Here, similarly to the configuration shown in FIG. 37, the driving TFTs 3908 and 3911 operate as multi-gate TFTs because their gate electrodes are connected.
Therefore, even if the W/L of the driving TFT 3911 is increased in order to speed up the acquisition of the threshold voltage, the current flowing through the EL element 3916 can be reduced.

この場合も、TFT3912、またはTFT3910を消去用TFTとしても用いるこ
とが可能である。TFT3912をOFFすることにより、EL素子3916への電流供
給を遮断することが出来る。また、TFT3910をONすることによって、駆動用TF
T3908のゲート・ソース間電圧が強制的に0となり、OFFするので、ELの発光を
停止することが出来る。
In this case also, the TFT 3912 or the TFT 3910 can be used as an erasing TFT. By turning off the TFT 3912, current supply to the EL element 3916 can be cut off. Also, by turning on the TFT 3910, the driving TF is
Since the gate-source voltage of T3908 is forcibly set to 0 and turned off, EL light emission can be stopped.

駆動用TFTにNチャネル型TFTを用いる構成においても、実施例10に示した手法
が適用出来る。図40(A)に構成例を示す。
The method shown in the tenth embodiment can also be applied to the configuration in which the N-channel TFT is used as the driving TFT. An example of the structure is shown in FIG.

図40(A)に示した構成は、図38(A)に示した構成に、TFT4009、401
0を追加したものである。TFT4010、4012は並列に配置され、しきい値電圧の
取得期間においては、図40(C)に示すように並列接続されたTFT4010、401
2の両方を用い、発光期間においては、TFT4009をOFFして、TFT4012の
みを介してEL素子4017に電流が供給される。ここで、発光期間に電流経路として用
いないTFT4010については、W/Lを大きくしておくことにより、しきい値電圧の
取得がより高速に行われる。
The structure shown in FIG. 40A is similar to the structure shown in FIG.
0 is added. The TFTs 4010 and 4012 are arranged in parallel, and in the acquisition period of the threshold voltage, the TFTs 4010 and 401 that are connected in parallel as shown in FIG.
Both of them are used, and the TFT 4009 is turned off during the light emission period, and the current is supplied to the EL element 4017 through only the TFT 4012. Here, with respect to the TFT 4010 that is not used as a current path during the light emission period, by increasing W/L, the threshold voltage can be acquired faster.

この場合も、TFT4013を消去用TFTとしても用いることが可能である。
本発明におけるトランジスタのしきい値電圧の補正の方法として、補正に用いるトラン
ジスタのゲート・ドレイン間を短絡してダイオード化した状態でソース・ドレイン間に電
流を流し、ソース・ドレイン間の電圧がトランジスタのしきい値電圧に等しくなる現象を
利用しているが、これは本発明で紹介したような画素部への適用のみならず、駆動回路へ
の応用も可能である。
In this case, the TFT 4013 can also be used as an erasing TFT.
As a method of correcting the threshold voltage of the transistor in the present invention, a current is passed between the source and drain in a state where the gate and drain of the transistor used for correction are short-circuited to form a diode, and the voltage between the source and drain is The phenomenon in which the threshold voltage becomes equal to the threshold voltage is used, but this can be applied not only to the pixel portion as introduced in the present invention but also to a driving circuit.

例として、電流を画素などへ出力する駆動回路における、電流源回路を挙げる。電流源
回路は、入力された電圧信号から、所望の電流を出力する回路である。
電流源回路内の電流源トランジスタのゲート電極に電圧信号が入力され、そのゲート・ソ
ース間電圧に応じた電流が、電流源トランジスタを介して出力される。
つまり、電流源トランジスタのしきい値電圧の補正に、本発明のしきい値電圧の補正方法
を用いる。
An example is a current source circuit in a drive circuit that outputs a current to a pixel or the like. The current source circuit is a circuit that outputs a desired current from the input voltage signal.
A voltage signal is input to the gate electrode of the current source transistor in the current source circuit, and a current corresponding to the gate-source voltage is output via the current source transistor.
That is, the threshold voltage correction method of the present invention is used to correct the threshold voltage of the current source transistor.

図41(A)に、電流源回路の利用例を示す。シフトレジスタより順次サンプリングパ
ルスが出力され、該サンプリングパルスはそれぞれの電流源回路9001へと入力され、
該サンプリングパルスが電流源回路9001に入力されたタイミングに従って、映像信号
のサンプリングを行う。この場合、サンプリング動作は点順次で行われる。
FIG. 41A shows an example of using the current source circuit. Sampling pulses are sequentially output from the shift register, and the sampling pulses are input to the respective current source circuits 9001.
The video signal is sampled according to the timing when the sampling pulse is input to the current source circuit 9001. In this case, the sampling operation is performed dot-sequentially.

簡単な動作タイミングを図41(B)に示す。i行目のゲート信号線が選択されている
期間は、シフトレジスタからサンプリングパルスが出力され、映像信号のサンプリングを
行う期間と、帰線期間とに分けられる。この帰線期間において、本発明のしきい値電圧の
補正動作、つまり、各部の電位を初期化したり、トランジスタのしきい値電圧を取得した
りする一連の動作を行う。つまり、しきい値電圧の取得動作は1水平期間ごとに行うこと
が出来る。
A simple operation timing is shown in FIG. The period in which the gate signal line of the i-th row is selected is divided into a period in which a sampling pulse is output from the shift register to sample the video signal and a retrace line period. In this blanking period, the threshold voltage correcting operation of the present invention, that is, the series of operations of initializing the potential of each part and acquiring the threshold voltage of the transistor is performed. That is, the threshold voltage acquisition operation can be performed every horizontal period.

図42(A)に、図41とは異なる構成の電流を画素などへ出力する駆動回路の構成を
示す。図41の場合と異なる点としては、1段のサンプリングパルスによって制御される
電流源回路9001は、9001A、9001Bの2つとなっており、電流源制御信号に
よって、双方の動作が選択される。
FIG. 42A shows a structure of a driver circuit which outputs a current having a structure different from that in FIG. 41 to pixels and the like. The difference from the case of FIG. 41 is that there are two current source circuits 9001 controlled by the sampling pulse of one stage, 9001A and 9001B, and both operations are selected by the current source control signal.

図42(B)に示すように、電流源制御信号は、例えば1水平期間ごとに切り替わるよ
うにする。すると電流源回路9001A、9001Bの動作は、一方が画素などへの電流
出力を行い、他方が映像信号の入力などを行う。これが行ごとに入れ替わり行われる。こ
の場合、サンプリング動作は線順次で行われる。
As shown in FIG. 42(B), the current source control signal is switched, for example, every horizontal period. Then, in the operation of the current source circuits 9001A and 9001B, one performs current output to a pixel or the like and the other performs video signal input or the like. This is done line by line. In this case, the sampling operation is performed line-sequentially.

図43(A)に、さらに異なる構成の駆動回路の構成を示す。図41、図42において
は、映像信号の形式はデジタル・アナログを問わないが、図43(A)
の構成では、デジタル映像信号を入力する。入力されたデジタル映像信号は、サンプリン
グパルスの出力に従って第1のラッチ回路に取りこまれ、一行分の映像信号の取り込みが
終了した後、第2のラッチ回路に転送され、その後、各電流源回路9001A〜9001
Cへと入力される。ここで、電流源回路9001A〜9001Cは、それぞれから出力さ
れる電流値が異なっている。例えば、電流値の比が1:2:4となっている。つまり、並
列にn個の電流源回路を配置し、その電流値の比を1:2:4:・・・2(n-1)とし、各
電流源回路から出力される電流を足し合わせることにより、出力される電流値を線形的に
変化させることが出来る。
FIG. 43A shows a structure of a driver circuit having a different structure. In FIG. 41 and FIG. 42, the format of the video signal may be digital or analog, but FIG.
In the configuration, the digital video signal is input. The input digital video signal is taken in by the first latch circuit in accordance with the output of the sampling pulse, and after the video signal for one row has been taken in, it is transferred to the second latch circuit, and thereafter, each current source circuit. 9001A to 9001
Input to C. Here, the current source circuits 9001A to 9001C have different current values output from them. For example, the current value ratio is 1:2:4. That is, n current source circuits are arranged in parallel, the ratio of the current values is set to 1:2:4:... 2 (n-1) , and the currents output from the current source circuits are added together. This allows the output current value to be changed linearly.

動作タイミングは、図41に示したものとほぼ同様であり、サンプリング動作を行わな
い帰線期間内に、電流源回路9001において、しきい値電圧の補正動作が行われ、続い
てラッチ回路に保持されているデータが転送され、電流源回路9001においてV−I変
換を行い、画素へ電流を出力する。サンプリング動作は、図42に示した構成と同様、線
順次で行われる。
The operation timing is almost the same as that shown in FIG. 41, and the threshold voltage correction operation is performed in the current source circuit 9001 within the blanking period in which the sampling operation is not performed, and then the latch circuit holds it. The current data is transferred, V-I conversion is performed in the current source circuit 9001, and a current is output to the pixel. The sampling operation is performed line-sequentially as in the configuration shown in FIG.

図44(A)に、さらに異なる構成の電流を画素などへ出力する駆動回路の構成を示す
。この構成では、ラッチ回路に取り込まれたデジタル映像信号は、ラッチ信号の入力によ
ってD/A変換回路へと転送され、アナログ映像信号へと変換され、該アナログ映像信号
が各電流源回路9001へと入力されて、電流が出力される。
FIG. 44A shows a structure of a driver circuit which outputs a current having a different structure to a pixel or the like. In this configuration, the digital video signal taken in by the latch circuit is transferred to the D/A conversion circuit by the input of the latch signal and converted into the analog video signal, and the analog video signal is sent to each current source circuit 9001. Input and current is output.

また、このようなD/A変換回路に、例えばガンマ補正用の機能を持たせても良い。 Further, such a D/A conversion circuit may be provided with a function for gamma correction, for example.

図44(B)に示すように、帰線期間内にしきい値電圧の補正、ラッチデータ転送が行
われ、ある行のサンプリング動作が行われている期間に、前行の映像信号のV−I変換、
画素などへの電流の出力が行われる。サンプリング動作は、図42に示した構成と同様、
線順次で行われる。
As shown in FIG. 44B, during the blanking period, the threshold voltage is corrected and the latched data is transferred, and the V-I of the video signal of the preceding row is detected during the sampling operation of a certain row. conversion,
Current is output to pixels and the like. The sampling operation is similar to that of the configuration shown in FIG.
It is done line-sequentially.

以上に示した構成に限らず、電流源回路によってV−I変換を行うような場合には、本
発明のしきい値電圧の補正手段の適用が可能である。また、図42に示したように、複数
の電流源回路を並列に配置し、切り替えて使用するといった構成を、図43、図44等の
構成と組み合わせて使用しても良い。
Not limited to the above-described configuration, the threshold voltage correcting means of the present invention can be applied when the V-I conversion is performed by the current source circuit. Further, as shown in FIG. 42, a configuration in which a plurality of current source circuits are arranged in parallel and switched and used may be used in combination with the configurations in FIGS. 43, 44 and the like.

発光素子を用いた発光装置は自発光型であるため、液晶ディスプレイに比べ、明るい場
所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることがで
きる。
Since a light emitting device using a light emitting element is a self-luminous type, it has better visibility in a bright place and a wider viewing angle than a liquid crystal display. Therefore, it can be used for a display unit of various electronic devices.

本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル
型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置
(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器
、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、
記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記録媒
体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。特に
、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため
、発光装置を用いることが望ましい。それら電子機器の具体例を図31に示す。
As an electronic device using the light emitting device of the present invention, a video camera, a digital camera, a goggle type display (head mount display), a navigation system, a sound reproducing device.
(Car audio, audio component, etc.), notebook personal computer, game machine, personal digital assistant (mobile computer, mobile phone, portable game console or electronic book, etc.),
An image reproducing apparatus provided with a recording medium (specifically, an apparatus provided with a display capable of reproducing a recording medium such as a Digital Versatile Disc (DVD) and displaying the image) can be used. In particular, it is desirable to use a light emitting device for a portable information terminal that often sees a screen from an oblique direction, since a wide viewing angle is important. Specific examples of these electronic devices are shown in FIGS.

図31(A)は発光素子表示装置であり、筐体3001、支持台3002、表示部300
3、スピーカー部3004、ビデオ入力端子3005等を含む。本発明の発光装置は表示
部3003に用いることができる。発光装置は自発光型であるためバックライトが必要な
く、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光素子表示装置は
、パソコン用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる
FIG. 31A illustrates a light-emitting element display device, which includes a housing 3001, a support base 3002, and a display portion 300.
3, a speaker unit 3004, a video input terminal 3005, and the like. The light emitting device of the present invention can be used for the display portion 3003. Since the light-emitting device is a self-luminous type, it does not require a backlight and can be a thinner display portion than a liquid crystal display. The light emitting element display device includes all information display devices for personal computers, TV broadcast reception, advertisement display, and the like.

図31(B)はデジタルスチルカメラであり、本体3101、表示部3102、受像部3
103、操作キー3104、外部接続ポート3105、シャッター3106等を含む。本
発明の発光装置は表示部3102に用いることができる。
FIG. 31B shows a digital still camera including a main body 3101, a display unit 3102, and an image receiving unit 3.
103, an operation key 3104, an external connection port 3105, a shutter 3106 and the like. The light emitting device of the present invention can be used for the display portion 3102.

図31(C)はノート型パーソナルコンピュータであり、本体3201、筐体3202、
表示部3203、キーボード3204、外部接続ポート3205、ポインティングマウス
3206等を含む。本発明の発光装置は表示部3203に用いることができる。
FIG. 31C illustrates a laptop personal computer, which includes a main body 3201, a housing 3202,
A display portion 3203, a keyboard 3204, an external connection port 3205, a pointing mouse 3206, and the like are included. The light emitting device of the present invention can be used for the display portion 3203.

図31(D)はモバイルコンピュータであり、本体3301、表示部3302、スイッチ
3303、操作キー3304、赤外線ポート3305等を含む。本発明の発光装置は表示
部2302に用いることができる。
FIG. 31D illustrates a mobile computer, which includes a main body 3301, a display portion 3302, a switch 3303, operation keys 3304, an infrared port 3305, and the like. The light emitting device of the present invention can be used for the display portion 2302.

図31(E)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)であ
り、本体3401、筐体3402、表示部A3403、表示部B3404、記録媒体(D
VD等)読込部3405、操作キー3406、スピーカー部3407等を含む。表示部A
3403は主として画像情報を表示し、表示部B3404は主として文字情報を表示する
が、本発明の発光装置はこれら表示部A、B3403、3404に用いることができる。
なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
FIG. 31E illustrates a portable image reproducing device (specifically, a DVD reproducing device) including a recording medium, which includes a main body 3401, a housing 3402, a display portion A3403, a display portion B3404, a recording medium (D).
VD, etc.) reading unit 3405, operation keys 3406, speaker unit 3407, and the like. Display A
3403 mainly displays image information, and the display portion B3404 mainly displays textual information, but the light-emitting device of the present invention can be used for these display portions A, B3403, 3404.
Note that the image reproducing device provided with the recording medium includes a home game machine and the like.

図31(F)はゴーグル型ディスプレイ(ヘッドマウントディスプレイ)であり、本体35
01、表示部3502、アーム部3503を含む。本発明の発光装置は表示部3502に
用いることができる。
FIG. 31(F) shows a goggle type display (head mounted display), which includes a main body 35.
01, a display portion 3502, and an arm portion 3503. The light emitting device of the present invention can be used for the display portion 3502.

図31(G)はビデオカメラであり、本体3601、表示部3602、筐体3603、外
部接続ポート3604、リモコン受信部3605、受像部3606、バッテリー3607
、音声入力部3608、操作キー3609、接眼部3610等を含む。本発明の発光装置
は表示部3602に用いることができる。
FIG. 31G illustrates a video camera, which includes a main body 3601, a display portion 3602, a housing 3603, an external connection port 3604, a remote control receiving portion 3605, an image receiving portion 3606, a battery 3607.
, A voice input unit 3608, operation keys 3609, an eyepiece unit 3610, and the like. The light emitting device of the present invention can be used for the display portion 3602.

図31(H)は携帯電話であり、本体3701、筐体3702、表示部3703、音声入
力部3704、音声出力部3705、操作キー3706、外部接続ポート3707、アン
テナ3708等を含む。本発明の発光装置は表示部3703に用いることができる。なお
、表示部3703は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑え
ることができる。
31H illustrates a mobile phone, which includes a main body 3701, a housing 3702, a display portion 3703, a voice input portion 3704, a voice output portion 3705, operation keys 3706, an external connection port 3707, an antenna 3708, and the like. The light emitting device of the present invention can be used for the display portion 3703. Note that the display portion 3703 can suppress current consumption of the mobile phone by displaying white characters on a black background.

なお、将来的に有機発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレ
ンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能と
なる。
If the emission brightness of the organic light emitting material becomes higher in the future, it becomes possible to magnify and project the output light including the image information with a lens or the like and use it for a front type or rear type projector.

また、上記電子機器はインターネットやCATV(ケーブルテレビ)などの電子通信回線
を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増し
てきている。有機発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい
In addition, the above electronic devices often display information distributed through electronic communication lines such as the Internet and CATV (cable television), and in particular, opportunities for displaying moving image information are increasing. Since the response speed of the organic light emitting material is very high, the light emitting device is suitable for displaying moving images.

また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなる
ように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生
装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景
として文字情報を発光部分で形成するように駆動することが望ましい。
Further, since the light emitting device consumes power in the light emitting portion, it is desirable to display information so that the light emitting portion is as small as possible. Therefore, when a light emitting device is used in a display unit mainly for character information such as a mobile phone or a sound reproducing device, it is driven so that the character information is formed in the light emitting portion with the non-light emitting portion as the background. It is desirable to do.

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが
可能である。また、本実施例の電子機器は実施例1〜15に示したいずれの構成の発光装
置を用いても良い。
As described above, the applicable range of the present invention is extremely wide, and the present invention can be applied to electronic devices in all fields. Further, the electronic apparatus of this embodiment may use the light emitting device having any of the configurations shown in Embodiments 1 to 15.

Claims (7)

マトリクス状に配置された複数の画素を有する半導体装置であって、
前記複数の画素の各々は、第1乃至第6のトランジスタ、保持容量、及び発光素子を有し、
前記第6のトランジスタは、ソース及びドレインの一方が前記発光素子と前記保持容量の第1の電極とに接続され、ソース及びドレインの他方が電源線と接続され、
前記第5のトランジスタは、ソース及びドレインの一方が前記発光素子と前記保持容量の第1の電極とに接続され、ソース及びドレインの他方が、前記第4のトランジスタのソース及びドレインの一方と前記第3のトランジスタのソース及びドレインの一方とに接続され、
前記第4のトランジスタのソース及びドレインの他方は、ソース信号線と接続され、
前記第3のトランジスタのソース及びドレインの他方は、前記第2のトランジスタを介して、前記第3のトランジスタのゲートと電気的に接続され、
前記第3のトランジスタのゲートは、前記保持容量の第2の電極と接続され、
前記第1のトランジスタは、ソース及びドレインの一方が前記第3のトランジスタのソース及びドレインの他方と接続され、ソース及びドレインの他方が電流供給線と接続されている、発光装置。
A semiconductor device having a plurality of pixels arranged in a matrix,
Each of the plurality of pixels includes first to sixth transistors, a storage capacitor, and a light emitting element,
One of a source and a drain of the sixth transistor is connected to the light emitting element and the first electrode of the storage capacitor, and the other of the source and the drain is connected to a power line .
One of a source and a drain of the fifth transistor is connected to the light emitting element and the first electrode of the storage capacitor, and the other of the source and the drain is one of the source and the drain of the fourth transistor. Connected to one of the source and drain of the third transistor,
The other of the source and the drain of the fourth transistor is connected to the source signal line ,
The other of the source and the drain of the third transistor is electrically connected to the gate of the third transistor via the second transistor,
A gate of the third transistor is connected to a second electrode of the storage capacitor,
A light emitting device in which one of a source and a drain of the first transistor is connected to the other of the source and the drain of the third transistor, and the other of the source and the drain is connected to a current supply line .
マトリクス状に配置された複数の画素を有する半導体装置であって、
前記複数の画素の各々は、第1乃至第6のトランジスタ、保持容量、及び発光素子を有し、
前記第6のトランジスタは、ソース及びドレインの一方が前記発光素子と前記保持容量の第1の電極とに接続され、ソース及びドレインの他方が電源線と接続され、
前記第5のトランジスタは、ソース及びドレインの一方が前記発光素子と前記保持容量の第1の電極とに接続され、ソース及びドレインの他方が、前記第4のトランジスタのソース及びドレインの一方と前記第3のトランジスタのソース及びドレインの一方とに接続され、
前記第4のトランジスタのソース及びドレインの他方は、ソース信号線と接続され、
前記第3のトランジスタのソース及びドレインの他方は、前記第2のトランジスタのソース及びドレインの一方と接続され、
前記第2のトランジスタのソース及びドレインの他方は、前記第3のトランジスタのゲートと接続され、
前記第3のトランジスタのゲートは、前記保持容量の第2の電極と接続され、
前記第1のトランジスタは、ソース及びドレインの一方が前記第3のトランジスタのソース及びドレインの他方と接続され、ソース及びドレインの他方が電流供給線と接続されている、発光装置。
A semiconductor device having a plurality of pixels arranged in a matrix,
Each of the plurality of pixels includes first to sixth transistors, a storage capacitor, and a light emitting element,
One of a source and a drain of the sixth transistor is connected to the light emitting element and the first electrode of the storage capacitor, and the other of the source and the drain is connected to a power line .
One of a source and a drain of the fifth transistor is connected to the light emitting element and the first electrode of the storage capacitor, and the other of the source and the drain is one of the source and the drain of the fourth transistor. Connected to one of the source and drain of the third transistor,
The other of the source and the drain of the fourth transistor is connected to the source signal line ,
The other of the source and the drain of the third transistor is connected to one of the source and the drain of the second transistor,
The other of the source and the drain of the second transistor is connected to the gate of the third transistor,
A gate of the third transistor is connected to a second electrode of the storage capacitor,
A light emitting device in which one of a source and a drain of the first transistor is connected to the other of the source and the drain of the third transistor, and the other of the source and the drain is connected to a current supply line .
マトリクス状に配置された複数の画素を有する半導体装置であって、
前記複数の画素の各々は、第1乃至第6のトランジスタ、保持容量、及び発光素子を有し、
前記第2のトランジスタは、前記第3のトランジスタのゲートと、前記第3のトランジスタのソース及びドレインの一方との間の導通を制御する機能を有し、
前記第1のトランジスタは、前記第3のトランジスタのソース及びドレインの一方と、電流供給線との間の導通を制御する機能を有し、
前記第4のトランジスタは、前記第3のトランジスタのソース及びドレインの他方と、ソース信号線との間の導通を制御する機能を有し、
前記第5のトランジスタは、前記第3のトランジスタのソース及びドレインの他方と、前記発光素子との間の導通を制御する機能を有し、
前記第3のトランジスタのゲートは、前記保持容量の第1の電極と接続され、
前記保持容量の第2の電極は、前記発光素子と接続され、
前記第6のトランジスタは、前記保持容量の第2の電極と、電源線との間の導通を制御する機能を有する、発光装置。
A semiconductor device having a plurality of pixels arranged in a matrix,
Each of the plurality of pixels includes first to sixth transistors, a storage capacitor, and a light emitting element,
The second transistor has a function of controlling conduction between a gate of the third transistor and one of a source and a drain of the third transistor,
The first transistor has a function of controlling conduction between one of a source and a drain of the third transistor and a current supply line ,
The fourth transistor has a function of controlling conduction between the other of the source and the drain of the third transistor and the source signal line ,
The fifth transistor has a function of controlling conduction between the other of the source and the drain of the third transistor and the light emitting element,
The gate of the third transistor is connected to the first electrode of the storage capacitor,
The second electrode of the storage capacitor is connected to the light emitting element,
The sixth transistor is a light-emitting device having a function of controlling conduction between a second electrode of the storage capacitor and a power supply line .
マトリクス状に配置された複数の画素を有する半導体装置であって、
前記複数の画素は、プラスチック基板上に設けられ、
前記複数の画素の各々は、第1乃至第6のトランジスタ、保持容量、及び発光素子を有し、
前記第6のトランジスタは、ソース及びドレインの一方が前記発光素子と前記保持容量の第1の電極とに接続され、ソース及びドレインの他方が電源線と接続され、
前記第5のトランジスタは、ソース及びドレインの一方が前記発光素子と前記保持容量の第1の電極とに接続され、ソース及びドレインの他方が、前記第4のトランジスタのソース及びドレインの一方と前記第3のトランジスタのソース及びドレインの一方とに接続され、
前記第4のトランジスタのソース及びドレインの他方は、ソース信号線と接続され、
前記第3のトランジスタのソース及びドレインの他方は、前記第2のトランジスタを介して、前記第3のトランジスタのゲートと電気的に接続され、
前記第3のトランジスタのゲートは、前記保持容量の第2の電極と接続され、
前記第1のトランジスタは、ソース及びドレインの一方が前記第3のトランジスタのソース及びドレインの他方と接続され、ソース及びドレインの他方が電流供給線と接続されている、発光装置。
A semiconductor device having a plurality of pixels arranged in a matrix,
The plurality of pixels are provided on a plastic substrate,
Each of the plurality of pixels includes first to sixth transistors, a storage capacitor, and a light emitting element,
One of a source and a drain of the sixth transistor is connected to the light emitting element and the first electrode of the storage capacitor, and the other of the source and the drain is connected to a power line.
One of a source and a drain of the fifth transistor is connected to the light emitting element and the first electrode of the storage capacitor, and the other of the source and the drain is one of the source and the drain of the fourth transistor. Connected to one of the source and drain of the third transistor,
The other of the source and the drain of the fourth transistor is connected to the source signal line,
The other of the source and the drain of the third transistor is electrically connected to the gate of the third transistor via the second transistor,
A gate of the third transistor is connected to a second electrode of the storage capacitor,
A light emitting device in which one of a source and a drain of the first transistor is connected to the other of the source and the drain of the third transistor, and the other of the source and the drain is connected to a current supply line.
マトリクス状に配置された複数の画素を有する半導体装置であって、
前記複数の画素は、プラスチック基板上に設けられ、
前記複数の画素の各々は、第1乃至第6のトランジスタ、保持容量、及び発光素子を有し、
前記第6のトランジスタは、ソース及びドレインの一方が前記発光素子と前記保持容量の第1の電極とに接続され、ソース及びドレインの他方が電源線と接続され、
前記第5のトランジスタは、ソース及びドレインの一方が前記発光素子と前記保持容量の第1の電極とに接続され、ソース及びドレインの他方が、前記第4のトランジスタのソース及びドレインの一方と前記第3のトランジスタのソース及びドレインの一方とに接続され、
前記第4のトランジスタのソース及びドレインの他方は、ソース信号線と接続され、
前記第3のトランジスタのソース及びドレインの他方は、前記第2のトランジスタのソース及びドレインの一方と接続され、
前記第2のトランジスタのソース及びドレインの他方は、前記第3のトランジスタのゲートと接続され、
前記第3のトランジスタのゲートは、前記保持容量の第2の電極と接続され、
前記第1のトランジスタは、ソース及びドレインの一方が前記第3のトランジスタのソース及びドレインの他方と接続され、ソース及びドレインの他方が電流供給線と接続されている、発光装置。
A semiconductor device having a plurality of pixels arranged in a matrix,
The plurality of pixels are provided on a plastic substrate,
Each of the plurality of pixels includes first to sixth transistors, a storage capacitor, and a light emitting element,
One of a source and a drain of the sixth transistor is connected to the light emitting element and the first electrode of the storage capacitor, and the other of the source and the drain is connected to a power line.
One of a source and a drain of the fifth transistor is connected to the light emitting element and the first electrode of the storage capacitor, and the other of the source and the drain is one of the source and the drain of the fourth transistor. Connected to one of the source and drain of the third transistor,
The other of the source and the drain of the fourth transistor is connected to the source signal line,
The other of the source and the drain of the third transistor is connected to one of the source and the drain of the second transistor,
The other of the source and the drain of the second transistor is connected to the gate of the third transistor,
A gate of the third transistor is connected to a second electrode of the storage capacitor,
A light emitting device in which one of a source and a drain of the first transistor is connected to the other of the source and the drain of the third transistor, and the other of the source and the drain is connected to a current supply line.
マトリクス状に配置された複数の画素を有する半導体装置であって、
前記複数の画素は、プラスチック基板上に設けられ、
前記複数の画素の各々は、第1乃至第6のトランジスタ、保持容量、及び発光素子を有し、
前記第2のトランジスタは、前記第3のトランジスタのゲートと、前記第3のトランジスタのソース及びドレインの一方との間の導通を制御する機能を有し、
前記第1のトランジスタは、前記第3のトランジスタのソース及びドレインの一方と、電流供給線との間の導通を制御する機能を有し、
前記第4のトランジスタは、前記第3のトランジスタのソース及びドレインの他方と、ソース信号線との間の導通を制御する機能を有し、
前記第5のトランジスタは、前記第3のトランジスタのソース及びドレインの他方と、前記発光素子との間の導通を制御する機能を有し、
前記第3のトランジスタのゲートは、前記保持容量の第1の電極と接続され、
前記保持容量の第2の電極は、前記発光素子と接続され、
前記第6のトランジスタは、前記保持容量の第2の電極と、電源線との間の導通を制御する機能を有する、発光装置。
A semiconductor device having a plurality of pixels arranged in a matrix,
The plurality of pixels are provided on a plastic substrate,
Each of the plurality of pixels includes first to sixth transistors, a storage capacitor, and a light emitting element,
The second transistor has a function of controlling conduction between a gate of the third transistor and one of a source and a drain of the third transistor,
The first transistor has a function of controlling conduction between one of a source and a drain of the third transistor and a current supply line,
The fourth transistor has a function of controlling conduction between the other of the source and the drain of the third transistor and the source signal line,
The fifth transistor has a function of controlling conduction between the other of the source and the drain of the third transistor and the light emitting element,
A gate of the third transistor is connected to a first electrode of the storage capacitor,
A second electrode of the storage capacitor is connected to the light emitting element,
The sixth transistor is a light-emitting device having a function of controlling conduction between a second electrode of the storage capacitor and a power supply line.
請求項1乃至のいずれか一において、
前記第3のトランジスタは、Nチャネル型トランジスタである、発光装置。
In any one of Claim 1 thru|or 6 ,
The light-emitting device, wherein the third transistor is an N-channel type transistor.
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