JP6720330B2 - 電気光モジュール用のキャリアレイアウト、該キャリアレイアウトを用いた電気光モジュール、および電子ユニットを光デバイスに結合するための相互接続構造 - Google Patents

Description

本発明は、電気信号を出力および／または受信するための電子ユニットを、該電気信号の光信号への変換、光信号の該電気信号への変換、またはその両方を行うための光ユニットに結合するためのキャリアレイアウトおよび相互接続部に関し、より詳細には、ＰＩＮ−ＴＩＡアレイ用のキャリアレイアウトおよび相互接続部に関する。

例えば２５Ｇｂｐｓの伝送ビットレートといった高速データ伝送用途の通信要件をサポートするために、完全に電線ベースである相互接続ソリューションの代替として、光リンクがますます用いられて来ている。これに関連して、Ｅ／Ｏエンジンとも呼ばれる様々な電気光モジュールと、電子ユニットをＥ／Ｏエンジンに備わっている光ユニットに接続するためのそれぞれの相互接続部とが、高速データ転送用途の特定の必要性を満たすために開発されている。

従来の光ユニットでは、光データ信号を送信するための光源、光信号を受信するための光検出器、または光信号の送信機および受信機の結合機能を提供するために両方を備える場合がある。

本発明の文脈では、電気光モジュールは、電気信号を光信号に変換し、光信号を電気信号に変換し、またはその両方を行うように配置されているコンポーネント、すなわち、それぞれがレーザダイオードおよびダイオードといった光源および光検出器を備えるモジュールを参照するものと理解される。電気データ信号を、このデータ信号を含む光信号を発するための光源を駆動するのに適した信号に変換するため、ドライバ回路を必要とする。同様に、システムにおいて、受信された光信号をさらなる伝送に適した電気信号に変換するため、受信機回路を必要とする。そうしたドライバ回路および受信機回路は、この分野において周知であり、それらは典型的には、ドライバチップ（ドライバ回路を備える）、送信機チップ（ドライバ回路を備える）、トランシーバチップ（ドライバ回路と受信機回路とを備える）のいずれかのような、集積回路として提供される。

一般に用いられるレーザダイオードの型は、いわゆる垂直共振器面発光レーザ（ＶＣＳＥＬ）であり、これが、電気信号に応答して光データ信号を発するためのそれぞれのドライバに結合されている。Ｅ／Ｏモジュールにおいて用いられる光検出器は、大抵ｐ型／真性／ｎ型（ＰＩＮ）ダイオードを備えており、これが次にトランスインピーダンスアンプ（ＴＩＡ）に結合されている。

２，４，またはＮチャンネルといった２つ以上の伝送チャンネルをサポートするように、複数の光ファイバと伝送線との接続を可能とするため、光源および／または光検出器のアレイにＥ／Ｏモジュールが大抵提供される。そうしたＥ／Ｏデバイスのうちの１つが図１に示されており、図１は、ドライバ−ＶＣＳＥＬおよびＰＩＮ−ＴＩＡアレイを有する４チャンネルＱＳＦＰ（Ｑｕａｄ Ｓｍａｌｌ Ｆｏｒｍ−ｆａｃｔｏｒ Ｐｌｕｇｇｌａｂｌｅ）Ｅ／Ｏエンジンについての概念的な高周波数モデルを示す。ドライバアレイのそれぞれの端子への各々のＶＣＳＥＬの結合と同様に、ＴＩＡアレイのそれぞれの入力／出力端子との各々のＰＩＮダイオードの結合は、慣習的にマイクロストリップ線の形態において実装される。電気光モジュールについての寸法縮小の常にある要求のため、ドライバとＴＩＡアレイとを互いに近接して設置する必要があり、増加した送信機（Ｔｘ）−受信機（Ｒｘ）クロストークを生じる。さらに、リード容量と干渉に対する感度とを低減するため、ＴＩＡは性能を向上させるように大抵ＰＩＮダイオードに隣接して設置され、それによって、データ伝送におけるより速いスピードと、より低いノイズとを提供する。ＰＩＮ−ＴＩＡモジュールのそうした小型設計によって、Ｒｘ−Ｒｘクロストークの増加を生じる。

一般に、信号線同士の間の電磁的結合に起因して、信号線において輸送される信号が別の信号線上に不要な歪みを生み出すときに、クロストークが生じ、それによってシグナルインテグリティに影響を与える。信号線が互いに近接して設置される、および／または高周波数信号を輸送する状況においては、クロストーク効果は特に重要である。

したがって、シグナルインテグリティは、例えば２５Ｇｂｐｓといった高データレートにおいて動作するデータ通信システムにおける大きな関心事であり、Ｅ／Ｏモジュールに対する小型の設計の要求によって課せられる信号線の高密度な分配に関連するクロストーク効果に起因する。

図１は、最先端の技術水準に従うＥ／Ｏモジュール１００を示す。示される例において、Ｅ／Ｏモジュール１００は、４チャンネルをサポートするＱＳＦＰ Ｅ／Ｏモジュールである。また、このＱＳＦＰ Ｅ／Ｏモジュールは、誘電性の非導電性層１１４上に配置されているグランドプレーン層１１２を有するキャリア基板１１０と、マザーボード（図１に示されていない）から受信される電気信号などの入力電気信号に応答して光信号を出力するためのそれぞれのＶＣＳＥＬを駆動するためにＶＣＳＥＬアレイ１３０に結合されているドライバアレイ１２０と、例えば光ファイバ（図１に示されていない）から受信される入力光信号を、次にそれぞれのＴＩＡアレイ１５０のそれぞれのトランスインピーダンスアンプＴＩＡに供給される電気信号に変換するためのＰＩＮアレイ１４０と、を備える。４チャンネルをサポートするために、ＶＣＳＥＬアレイ１３０は４つのＶＣＳＥＬ（図１に示されない）を含み、各々のＶＣＳＥＬは、信号線１３２およびグランド線１３４によって、ドライバアレイ１３０におけるそれぞれのドライバのそれぞれの端子１２２および１２４に結合されている。信号線１３２およびグランド線１３４は、マイクロストリップ型の相互接続部として実装される。ＰＩＮアレイ１４０は、ＴＩＡアレイ１５０におけるそれぞれのトランスインピーダンスアンプＴＩＡに結合されている４つのＰＩＮダイオード１４０ａ−１４０ｄを含む。各々のＰＩＮダイオード１４０ａ−１４０ｄのアノード端子およびカソード端子は、ＰＩＮ−ＴＩＡチャンネルを提供するマイクロストリップ相互接続部１４２および１４４によって、ＴＩＡアレイ１５０におけるそれぞれのＴＩＡの入力端子１５２および出力端子１５４に結合されている。

示される配置において、ＶＣＳＥＬアレイ１２０、ドライバアレイ１３０、およびＴＩＡアレイ１５０は、グランドプレーン層１１２によって囲まれており、一方でＰＩＮアレイ１４０は、キャリア基板１１０の共通グランドからＰＩＮダイオード１４０ａ−１４０ｄを絶縁するようにグランドプレーン層１１２の開口部１６０に配置されている。しかしながら、ＶＣＳＥＬアレイ１３０のＶＣＳＥＬに結合されている信号線１３２とＰＩＮアレイ１４０のＰＩＮダイオード１４０ａ−１４０ｄに結合されている信号線１４２とは、シングルエンド型の信号線であるので、共通グランドプレーン１１２を通じて１つまたは複数の信号線（アグレッサ線）から別の信号線（ビクティム線）への信号電力の転送が生じ、それによってビクティム線における信号品質を低下させる場合がある。特に、ドライバアレイ１２０に対してより近接して設置されるＰＩＮ−ＴＩＡチャンネルが、ドライバ−ＶＣＳＥＬチャンネルから生じるクロストークによって影響を受ける。グランドプレーン層１１２に接続されている１つまたは複数の導電ストリップライン１６２および１６４は、特許文献１においてより詳細に記載されているように、ＰＩＮ−ＴＩＡチャンネル１４２および１４４におけるクロストークをより効果的に低減するために、開口部１６０を横断して提供されてよい。ドライバ−ＶＣＳＥＬアレイ配置によって提供される送信機（Ｔｘ）部とＰＩＮ−ＴＩＡアレイ配置によって提供される受信機部（Ｒｘ）とを有する図１に示されるＥ／Ｏモジュール１００の小型の配置のため、ＰＩＮ−ＴＩＡマイクロストリップ相互接続部の使用は、アグレッサ／ビクティム比についての平均光電力が８ｄＢに達するとき、Ｔｘ−ＲｘおよびＲｘ−Ｒｘクロストーク効果に起因して、２５Ｇｂｐｓビットレートにて生じている約０．１−０．１５ＵＩのジッタ、および１０^−１２のビットエラーレート（ＢＥＲ）に至る場合がある。

特許文献２において、ＶＣＳＥＬ−ドライバアレイの相互接続部同士の間のクロストークを以前に論じ、また対処している。しかしながら、依然として、ＰＩＮ−ＴＩＡアレイにおけるマイクロストリップ型の従来の相互接続部の使用に関するクロストーク効果に特に対処する解決策の必要性がある。

欧州特許出願公開第２７７５８０６号明細書 欧州特許出願公開第２７４４０５４号明細書

最先端の技術水準に従う４チャンネルＱＳＦＰ Ｅ／Ｏエンジンについての概念的な高周波数モデルの概略図。 光デバイスのアレイとその光デバイス上に配置されている電子ユニットのアレイとを有するキャリアレイアウトの一部分の概略的な上面図。各々の光デバイスは、本発明に従うグランド網構造を有するコプレーナ導波路相互接続部を通じて、それぞれの電子ユニットに電気的に結合されている。 下部のグランド網構造を示すために図２からコプレーナ導波路相互接続部分が取り除かれている、図２に示されるキャリアレイアウトの一部分の概略図。 図３に示される部分Ａの、コプレーナ導波路相互接続部と下部のグランド網構造の２つの導電アイランドとを概略的に示す図。 ＰＩＮ−ＴＩＡマイクロストリップ相互接続部を用いるとき（破線）とグランド網構造を有するコプレーナ導波路相互接続部を用いるとき（実線）との、図１の配置について得られる最近接のＴＩＡ入力へのドライバ出力からの最も強いシングルエンド型クロストークに対応する、主要ｓパラメータ結合係数対周波数の２つの曲線を示す図。 ＰＩＮ−ＴＩＡ相互接続部がマイクロストリップ型の相互接続部であって、全てのＴｘ−ＴｘおよびＲｘ−Ｒｘアグレッサチャンネルが作動している図１に示される配置のドライバ−ＶＣＳＥＬアレイ（Ｔｘ）およびＰＩＮ−ＴＩＡアレイ（Ｒｘ）のうちのＰＩＮ−ＴＩＡチャンネルについての２５Ｇｂｐｓアイダイアグラム。 ＰＩＮ−ＴＩＡ相互接続部が、図２に示されるグランド網構造を有するコプレーナ導波路によって置き換えられ、また全てのＴｘ−ＴｘおよびＲｘ−Ｒｘアグレッサチャンネルが作動している図１と同様の、配置のドライバ−ＶＣＳＥＬアレイ（Ｔｘ）およびＰＩＮ−ＴＩＡアレイ（Ｒｘ）のＰＩＮ−ＴＩＡチャンネルについての２５Ｇｂｐｓアイダイアグラム。

同様の参照が同様の要素を参照する添付の図面に示されるように、さらなる特徴および利点が、本発明の様々な実施形態の、以下のより詳細な記載から明らかとなる。
本発明は、先行技術の欠点および不便に鑑みてなされたものであり、その目的は、小型の設計の要求を満たしながら、シグナルインテグリティにおいてクロストークによって生じる効果を低減または少なくとも最小化することを可能とする、光電子モジュール、特にＰＩＮ−ＴＩＡアレイと、対応する光電子モジュールと、相互接続構造と、を提供すること、およびそれらのためのキャリアレイアウトである。

この目的は、添付されている独立請求項の発明の対象によって解決される。本発明の有利な実施形態は、添付されている従属請求項の発明の対象である。
本発明に従って、電気光モジュール用のキャリアレイアウトが提供され、そのキャリアレイアウトは、グランドプレーン層を備える基板とその基板上に配設されているコプレーナ導波路伝送線とを備え、そのコプレーナ導波路伝送線は、一対のコプレーナ導体と、その一対のコプレーナ導体の間に配設されている中央導体と、を備え、その一対のコプレーナ導体は、グランドプレーン層から絶縁されている１つ以上の導電アイランドによって互いに電気的に接続されている。

さらなる発展では、中央導体は、光ユニットから基板上に配置されている電子ユニットまで、電子ユニットから光ユニットまで、またはその両方に電気信号を伝送するための伝送パスを提供するように構成されており、一対のコプレーナ導体は、光ユニットと電子ユニットとの間に電流リターンパスを提供するように構成されている。

さらなる発展では、１つ以上の導電アイランドが、グランドプレーン層のそれぞれのキャビティに配設されている。
さらなる発展では、キャビティの開口の寸法は、そのキャビティの自己共振周波数が、コプレーナ導波路相互接続部によって伝送される信号の基本周波数に関する閾値周波数より大きいように決定されている。

さらなる発展では、その閾値周波数は４０ＧＨｚである。
さらなる発展に従って、基板は、複数の導電アイランドを配置するために、コプレーナ導波路伝送線の直線方向に沿った複数のキャビティを備え、それらの複数のキャビティは、グランドブリッジ部によって分離されている。

さらなる発展に従って、１つ以上の導電アイランドは、それぞれの前記導電アイランドの外周に沿ってグランドプレーン層にスロットを形成することによってそのグランドプレーン層から形成されている。

さらなる発展に従って、コプレーナ導波路伝送線は、中央導体と一対のコプレーナ導体とが配置されている誘電体層をさらに備え、その誘電体層は、コプレーナ導体を１つ以上の導電アイランドに電気的に結合するために複数のビアを備える。

さらなる発展に従って、中央導体と、一対のコプレーナ導体は、一定の間隙によって分離されている複数の導電ストリップとして提供されている。
さらなる発展に従って、中央導体の幅、およびその中央導体とグランドプレーン層との間の距離は、コプレーナ導波路伝送線に結合される電子ユニットのインピーダンスにほぼ整合するインピーダンスを得るように選択されている。

さらなる発展に従って、キャリアレイアウトは光デバイスと基板上に配置されている電子ユニットとをさらに備え、コプレーナ導波路伝送線は、光デバイスを電子ユニットに結合するように構成されている。

さらなる発展に従って、光デバイスはＰＩＮダイオードであり、中央導体と、一対のコプレーナ導体のうちの１つとは、そのＰＩＮダイオードにバイアスをかけるためにＰＩＮダイオードのそれぞれの端子に結合されており、一対のコプレーナ導体は、グランド電位に接続されていない。

さらなる発展に従って、電子ユニットはトランスインピーダンスアンプである。
本発明はまた、上記のキャリアレイアウトを備える電気光モジュールを提供する。
本発明はまた、グランドプレーン層を有する基板上に配設されている光デバイスに電子ユニットを結合するための相互接続構造を提供し、その相互接続構造は、一対のコプレーナ導体と、その一対のコプレーナ導体の間に配設されている中央導体と、を備え、一対のコプレーナ導体における導体は、グランドプレーン層から絶縁されている１つ以上の導電アイランドによって互いに電気的に接続されている。

本発明のいくつかの実施形態を示すように、添付の図面が明細書の中に組み込まれ、明細書の一部をなす。これらの図面は、記載とともに本発明の本質を説明する役目をする。図面は、本発明がなされる方法、また使用される方法の、好適および代替の例を示す目的のために過ぎず、示され記載される実施形態のみに本発明を限定すると解釈されるものではない。さらに、実施形態のいくつかの態様が、個々に、または本発明に従う様々な組合せ、解決策において形成されてよい。下記の実施形態は、したがって、単独またはそれらの任意の組み合わせのいずれかにおいて考慮され得る。

ここで、本発明について、より十分に、本発明の例示の実施形態が示されている図面を参照して記載される。本発明は、しかしながら、多くの様々な形態で具体化され、本明細書において説明される実施形態に限定されると解釈されるものではない。むしろ、これらの実施形態は、本開示が無欠であり完全であるように、また本発明の範囲を当業者に十分に伝えるように提供される。

図２は、電気光モジュールについてのキャリアレイアウト２００の一部分の上面図を概略的に示す。キャリアレイアウト２００は基板２１０を備え、基板２１０上には、ＰＩＮダイオードアレイ２２０などの光デバイスのアレイ、およびＴＩＡアレイ２３０などの電子ユニットのアレイが配置されている。図示するため、ＰＩＮアレイ２２０の２つのＰＩＮダイオード２２２および２２４のみが図２に示される。しかしながら、ＰＩＮアレイ２２０は、１つまたは３つ以上の伝送チャンネルをサポートするために、各々のＰＩＮダイオードがＴＩＡアレイ２２０のそれぞれのＴＩＡユニットに結合されている、１つのみのＰＩＮダイオードまたは３つ以上のＰＩＮダイオードを備えてよい。

基板２１０は、誘電体の非導電性層２１４上に堆積しているグランドプレーン層２１２を備える。図１と同様に、ＴＩＡアレイ２３０はグランドプレーン層２１２によって囲まれているが、一方でＰＩＮダイオード２２２，２２４は、ＰＩＮダイオード２２２，２２４をキャリア共通グランドから絶縁する、グランドプレーン層２１２の開口部２４０の内側に固定されている。

マイクロストリップ型のＰＩＮ−ＴＩＡ相互接続部の使用に関するクロストーク効果を避けるか、最小限にするため、各々のＰＩＮダイオード２２２および２２４は、図２から図４を参照して以下に記載されるように、それぞれのコプレーナ導波路（ＣＰＷ）相互接続部２５０および２６０によってそれぞれのＴＩＡに電気的に結合されている。

ＣＰＷ相互接続部２５０は、一対のコプレーナ導体２５２および２５４と、該一対のコプレーナ導体２５２，２５４の間に配設され、狭い間隙によってそれらのコプレーナ導体から分離している中央導体２５６と、を備える。中央導体２５６と一対のコプレーナ導体２５２，２５４との両方は、図４に示されるように、共通の誘電体層２５８上に敷設されてよい。ＣＰＷの実効誘電率、特性インピーダンスおよび減衰は、ＣＰＷ相互接続部２５０の下部の誘電体層の厚みおよび誘電率だけでなく、中央ストリップの寸法によって、すなわち中央ストリップの幅である隣接するグランドプレーンに対する分離間隙によって、本質的に決定される。グランド導体２５２，２５４の幅が、中央ストリップ２５６の幅よりも大きく、かつグランドプレーン導体のように振る舞う一対のコプレーナ導体２５２，２５４に対して十分である限り、ＣＰＷ相互接続部２５０の隣接するグランド導体２５２，２５４の寸法は、ＣＰＷの特性に顕著な影響を及ぼさない。

従来の接地コプレーナ導波路（ＧＣＰＷ）構成では、コプレーナ導波路の一対のコプレーナ導体は共通グランドに電気的に接続されている。この構成では、中央ストリップは電気信号を伝送するための信号線を提供し、一方で一対のコプレーナ導体はグランド線を提供する。

しかしながら、従来の接地構成における一対のコプレーナ導体は、電流リターンパスに低インピーダンスを提供し、したがって、マイクロストリップ型の相互接続部におけるものよりも低い、ＰＩＮ−ＴＩＡアレイレイアウトにおけるクロストークのレベルを生じるものの、グランドに接続されているＣＰＷは、ＰＩＮアレイ２２０のＰＩＮダイオードをＴＩＡアレイ２３０に結合するなど、光デバイスをそれぞれの電子ユニットに直接結合することには適していない。これは、ダイオードカソードがアノード電位よりも低いが０ではない電位になるようにＰＩＮダイオードがバイアスされる必要があるという理由のためである。

グランドプレーン層２１２によって提供される共通グランドから電気的に絶縁されているそれぞれのグランド網構造２７０および２８０によって、各々のＣＰＷ相互接続部２５０および２６０における一対のコプレーナ導体は電気的に結合されており、そのために電流リターンパスに低インピーダンスを提供する間、ＣＰＷ相互接続部２５０および２６０は、ＰＩＮダイオード２２２および２２４に対してバイアスをかけることを可能とする。このとき、各々のＣＰＷ相互接続部２５０および２６０については、一対のコプレーナ導体の対のうちの一方のみがそれぞれのＰＩＮダイオード２２２および２２４のカソードに直接接続されているということで十分である。例えば、図２に示されているＰＩＮダイオード２２２の場合、ＣＰＷ相互接続部２５０の最も右側の導体ストリップ２５２は、ＰＩＮダイオード２２２のカソードをＴＩＡアレイ２３０の出力端子２３２に直接結合する一方、最も左側の導体ストリップ２５４は、下部のグランド網構造２７０を通じてＰＩＮダイオード２２２のカソードに間接的に結合されている。ＣＰＷ相互接続部２５０の中央導体２５６は、ＰＩＮダイオード２２２のアノードに直接結合されており、ＰＩＮダイオード２２２とＴＩＡアレイ２３０におけるそれぞれのＴＩＡの入力端子２３４との間に信号線を提供する。ＰＩＮダイオード２２４とＴＩＡアレイ２３０のそれぞれの入力および出力端子２３６，２３８との間の同様の結合が、ＣＰＷ相互接続部２６０によって提供される。

ここで、グランド網構造２７０および２８０について、図２に示されているＣＰＷ相互接続部２５０および２６０がそれぞれの下部のグランド網構造を示すために取り除かれている図３を参照して記載される。

図３から理解されるように、グランド網構造２７０および２８０の各々は、グランドプレーン層２１２から絶縁されている１つ以上の導電アイランドを備える。図３から明らかなように、絶縁されているアイランドの数は、それぞれのＣＰＷ相互接続部の長さによって決まり、また示される例に限定されない。

グランド網構造２７０を参照すると、導電アイランド２７２−２７４は、ＣＰＷ相互接続部２５０の長さに沿って一対のコプレーナ導体２５２，２５４の間にいくつかの接続点を提供するように、ＣＰＷ相互接続部２５０の直線方向に沿って並んで配置されてよい。図４に示されるように、導電アイランド２７２−２７４はグランドプレーン層２１２のそれぞれのキャビティ２９２−２９４に配設されるため、導電アイランド２７２−２７４は、グランドプレーン層２１２から絶縁されている。導電アイランド２７２−２７４の各々は、導電アイランド２７２−２７４の各々の全周に沿って、またグランドプレーン層２１２の厚さを越えて、キャリア基板２１０の下部の誘電体層２１４に達するまで、グランドプレーン層２１２にスロットを形成することによって、グランドプレーン層２１２から形成されてよい。代わりに、グランド網構造２７０は、グランドプレーン層２１２においてキャビティ２９２−２９４の初めの構造を最初に形成することによって得られてよく、引き続いて、導電アイランド２９２−２９４が周囲のグランドプレーン層２１２と接触しないように、キャビティ２９２−２９４の内側のそれぞれの導電アイランドの堆積が行われてよい。ＣＰＷ相互接続部２５０および２６０のコプレーナ導体２５２，２５４および２６２，２６４の各々は、ＣＰＷ相互接続部２５０および２６０の誘電体層を横断して延びている１つまたは複数の垂直ビアによって、それぞれのグランド網構造２７０および２８０の導電アイランドに電気的に結合されている。例えば、図４に示されるように、ＣＰＷ相互接続部２５０の誘電体層２５８は、ＣＰＷ相互接続部２５０の長さに沿って下部の導電アイランド２７３および２７４の位置に整合する位置に設置される１つまたは複数の垂直ビア２５９を備えてよい。導電アイランド２７２，２７４とのコプレーナ導体２５２，２５４の電気接触領域は、図３および図４における破線Ｂによって範囲を定められる。ＣＰＷ相互接続部２６０の下にあるグランド網構造２８０の構成は、グランド網構造２７０と同様であり、したがって本明細書においてさらに記載されることはない。

示される例において、それぞれのＣＰＷ相互接続部２５０および２６０に面する絶縁されているアイランド２７２−２７４および２８２−２８３の上面は、ほぼ矩形である形状を有する。しかしながら、絶縁されているアイランドについての他の形態および形状が想定されてよい。加えて、グランド網構造の寸法は、関連するＣＰＷ相互接続部の特定の寸法によって変化してよい。さらに、グランド網構造を形成する絶縁されているアイランドは、示される例におけるように並んで整列される必要はなく、絶縁されているアイランドが、関連するＣＰＷ相互接続部の一対のコプレーナ導体の間に十分な接続点を提供する限り、他のパターンに従って配置されてよい。

すなわち、単一の絶縁されているアイランドがＣＰＷ相互接続部の長さの少なくとも一部に沿って伸びている単一のキャビティ内に提供されている、グランド網構造の構成が想定され得る。ＣＰＷ相互接続部２５０および２６０に関連するグランド網構造２７０および２８０を形成しているキャビティの大きさ（また結果として、それぞれの絶縁されているアイランドの大きさ）は、伝送される信号の周波数におけるキャビティの自己共振の効果に依存する。特に、グランド網構造２７０および２８０の各々のキャビティの開口の寸法は、それぞれの自己共振周波数が、与えられる閾値周波数より大きいように決定されている。閾値周波数は、特定の用途に基づいて選択され、コプレーナ導波路相互接続部２５０および２６０によって伝送される信号の基本周波数に関する。例えば、グランド網構造２７０の各々の開口部２９２−２９４は、ＣＰＷ相互接続部２５０によって伝送される信号の基本周波数よりも３倍高い自己共振周波数を有する。２５Ｇｂｐｓにおけるデータ通信の場合、送信される／受信される信号の基本周波数は１２．５ＧＨｚである。したがって、キャビティ２９２−２９４の大きさは、それらのそれぞれの自己共振周波数が約３８ＧＨｚの閾値周波数より大きく、好適には４０ＧＨｚより大きいように選択されてよい。これは、ＣＰＷ相互接続部の伝送方向に沿って約５００マイクロメートルより小さい幅を有する、キャビティ２９２−２９４の開口部に対応する。図３に示されるように、ＣＰＷ相互接続部の伝送方向におけるキャビティの大きさは、一定間隔にグランドブリッジ部２９６を導入することによって制限されてよい。

ＣＰＷ相互接続部２５０の伝送方向に対して横の方向におけるキャビティ２９２−２９４の大きさは、一対の導体２５２，２５４が互いに効果的に接続されることを可能とするように、一対のコプレーナ導体２５２，２５４と下部の絶縁されているアイランド２７２−２７４との間における少なくとも部分的な重なりを可能とするのに十分大きい。

ＣＰＷ相互接続部を形成する導体の寸法は、すなわち中央ストリップ導体２５６の幅、および中央ストリップ２５６と下部のグランドプレーン層２１２との間の距離を決定するＣＰＷ誘電体層２５８の厚さは、特定用途の要求に依存して決定される。例えば、中央導体２５６は、ＰＩＮダイオード２２２が接続されるＴＩＡのインピーダンスに整合するインピーダンスを有する。一例として、２．６の非誘電率と１０μｍの厚さとを有する誘電体層の上方における１５μｍ幅の中央ストリップを用いて、５０オームのインピーダンスが達成されてよい。

マイクロストリップ型のＰＩＮ−ＴＩＡ相互接続部の使用と比較した、ＰＩＮ−ＴＩＡ相互接続部についてのグランド網構造を有するＣＰＷの使用に起因するクロストーク効果の低減は、図５から図７に示されるシミュレーション結果によって示される。

図５は、図１に従う配置における、ドライバ出力から最近接のＴＩＡ入力への最も強いシングルエンド型クロストークに対応する主要ｓパラメータ結合係数の２つの曲線を示す。実線は、グランド網構造を有するＣＰＷがＰＩＮ−ＴＩＡ相互接続部について用いられるという場合に対応し、一方で破線は、マイクロストリップ型のＰＩＮ−ＴＩＡ相互接続部が用いられる場合に対応する。主要ｓパラメータのより低い値は、与えられる周波数において結合する、より弱いクロストークを示す。図３から理解されるように、グランド網相互接続部を有するＣＰＷについて、クロストーク結合は、マイクロストリップ型のＰＩＮ−ＴＩＡ相互接続部と比較すると、約４ＧＨｚから２９ＧＨｚまでの重要な周波数範囲にわたって低減され、１５ＧＨｚの周波数において約０．６４ｄＢの差に達する。

図６および図７は、２５Ｇｂｐｓビットレートにおけるマイクロストリップ型のＰＩＮ−ＴＩＡ相互接続部（図６）およびグランド網相互接続部を有するＣＰＷ（図７）を用いるときの、図１に示されるようなドライバ−ＶＣＳＥＬおよびＰＩＮ−ＴＩＡ配置において作動している全てのＴｘ−ＲｘアグレッサチャンネルおよびＲｘ−Ｒｘアグレッサチャンネルを有するＰＩＮ−ＴＩＡチャンネルについて得られるアイダイアグラムのシミュレーション結果を示す。シミュレーションは、−８ｄＢｍのビクティム平均光入力電力とビクティム光入力電力に対して８ｄＢの比のアグレッサとに対応する。アイダイアグラムにおける濃い輪郭線６１０および７１０は、１０^−１２のビットエラーレート（ＢＥＲ）に対応する。図６から理解されるように、マイクロストリップ型のＰＩＮ−ＴＩＡ相互接続部が用いられる場合、シミュレーション結果は、全てのドライバ−ＶＣＳＥＬおよびＰＩＮ−ＴＩＡアグレッサチャネルが作動しているとき、生じるＴｘ−ＲｘおよびＲｘ−Ｒｘクロストークが２５Ｇｂｐｓビットレートにおけるアイダイアグラムにおいて約５ｐｓすなわち０．１２ＵＩのジッタであり、またＢＥＲ＝１０^−１２であるということを示す。それに対して、図７から理解されるように、グランド網ＰＩＮ−ＴＩＡ相互接続部を有するＣＰＷを用いる場合には、同一のビットレートにおいて２ｐｓすなわち０．０５ＵＩ未満のジッタしか生じない。Ｔｘ−ＲｘおよびＲｘ−Ｒｘクロストークによって生じるジッタは、したがって、グランド網相互接続部を有するＣＰＷにより顕著に低減する。

結果として、上記のＥ／Ｏモジュールについてのキャリアレイアウト、また特に、ＰＩＮ−ＴＩＡアレイについてのキャリアレイアウト、およびグランド網相互接続部を有するＣＰＷは、マイクロストリップ型の相互接続部に基づく解決策と比較すると、ＰＩＮ−ＴＩＡアレイのコンポーネントおよびそれぞれの相互接続部が小型の設計の要求を満たすように互いに近接して分配する場合であっても、クロストーク効果を顕著に低減することを可能とする解決策を提供する。

上記の例示的な実施形態の特定の特徴は、「上（ｕｐｐｅｒ）」および「頂（ｔｏｐ）」などの用語を用いて記述されたが、これらの用語は、それぞれのコンポーネントの記述およびそれらが互いに対してどう向くかに関する記述を容易にする目的で用いられるのみであり、また請求される発明またはそのコンポーネントのいずれかを、特定の空間定位における取付けまたは使用に限定すると解釈されるものでもない。さらに、本発明は、ＰＩＮ−ＴＩＡアレイレイアウトの特定の参照とともに上記されているが、本発明の本質は、有利には、本発明の範囲から逸脱することなく他の型の光デバイスおよびそれぞれの電子ユニットに接続するためでもあり得る。

１００ Ｅ／Ｏモジュール
１１０ キャリア基板
１１２ グランドプレーン層
１１４ 誘電体層
１２０ ドライバアレイ
１３０ ＶＣＳＥＬアレイ
１２２，１２４ ドライバの出力端子および入力端子
１３２，１３４ ＶＣＳＥＬの信号線およびグランド線
１４０ ＰＩＮアレイ
１４０ａ−１４０ｄ ＰＩＮダイオード
１４２，１４４ ＰＩＮダイオードの信号線およびグランド線
１５０ トランスインピーダンスアンプＴＩＡ
１５２，１５４ ＴＩＡの端子
１６０ グランドプレーンにおける開口部
１６２，１６４ 導体ストリップライン
２００ キャリアレイアウト
２１０ 基板
２１２ グランドプレーン層
２１４ 非導電性誘電体層
２２０ ＰＩＮアレイ
２２２，２２４ ＰＩＮダイオード
２３０ ＴＩＡアレイ
２３２，２３４ ＴＩＡの出力および入力端子
２４０ グランドプレーン層の開口部
２５０ 第１のＣＰＷ相互接続部
２５２，２５４ 一対のＣＰＷのコプレーナ導体
２５６ ＣＰＷの中央導体
２５８ ＣＰＷの誘電体層
２５９ ビア
２６０ 第２のＣＰＷ相互接続部
２６２，２６４ 一対のＣＰＷのコプレーナ導体
２６６ ＣＰＷの中央導体
２７０，２８０ 接地構造
２７２−２７４，２８２−２８３ 導電アイランド
２９２−２９４ 導電アイランドについてのグランドプレーン層のキャビティ
２９６ グランドブリッジ部
Ａ 図３におけるグランド網構造の一部分
Ｂ 図３および図４における破線
５１０ マイクロストリップ相互接続部についての主要ｓパラメータ曲線
５２０ ＣＰＷグランド網相互接続部についての主要ｓパラメータ曲線
６１０，７１０ １０^−１２のビットエラーレートに対応するアイダイアグラムにおける輪郭線。

Claims (14)

1. 電気光モジュール用のキャリアレイアウトであって、
   グランドプレーン層（２１２）を備える基板（２１０）と、
   前記基板（２１０）上に配設されているコプレーナ導波路相互接続部（２５０；２６０）と、を備え、前記コプレーナ導波路相互接続部（２５０；２６０）は
   一対のコプレーナ導体（２５２，２５４；２６２，２６４）と、
   前記一対のコプレーナ導体（２５２，２５４；２６２，２６４）の間に配設されている中央導体（２５６；２６６）と、を備え、
   前記一対のコプレーナ導体（２５２，２５４；２６２，２６４）は、前記グランドプレーン層（２１２）から絶縁されている１つ以上の導電アイランド（２７２−２７４；２８２−２８３）によって互いに電気的に接続されている、キャリアレイアウト。
2. 前記中央導体（２５６；２６６）は、光デバイス（２２２；２２４）から前記基板（２１０）上に配置されている電子ユニットまで、前記電子ユニットから前記光デバイス（２２２；２２４）まで、またはその両方において電気信号を伝送するための伝送パスを提供するように構成されており、
   前記一対のコプレーナ導体（２５２，２５４；２６２，２６４）は、前記光デバイス（２２２；２２４）と前記電子ユニットとの間に電流リターンパスを提供するように構成されている、請求項１に記載のキャリアレイアウト。
3. 前記１つ以上の導電アイランド（２７２−２７４；２８２−２８３）は前記グランドプレーン層（２１２）のそれぞれのキャビティに配設されている、請求項１または２に記載のキャリアレイアウト。
4. 前記キャビティの開口の寸法は、前記キャビティの自己共振周波数が４０ＧＨｚより大きいように決定されている、請求項３に記載のキャリアレイアウト。
5. 前記基板（２１０）は、複数の導電アイランド（２７２−２７４；２８２−２８３）を配置するために、前記コプレーナ導波路相互接続部（２５０；２６０）の直線方向に沿った複数のキャビティ（２９２−２９４；２９５）を備え、
   前記複数のキャビティ（２９２−２９４；２９５）はグランドブリッジ部（２９６）によって分離されている、請求項１〜４のいずれか一項に記載のキャリアレイアウト。
6. 前記１つ以上の導電アイランド（２７２−２７４；２８２−２８３）は、それぞれの前記導電アイランド（２７２−２７４；２８２−２８３）の外周に沿って前記グランドプレーン層（２１２）にスロットを形成することによって、前記グランドプレーン層（２１２）から形成されている、請求項１〜５のいずれか一項に記載のキャリアレイアウト。
7. 前記コプレーナ導波路相互接続部（２５０）は、前記中央導体（２５６）と前記一対のコプレーナ導体（２５２；２５４）とが配置されている誘電体層（２５８）をさらに備え、
   前記誘電体層（２５８）は、前記コプレーナ導体（２５２，２５４）を前記１つ以上の導電アイランド（２７２−２７４；２８２−２８３）に電気的に結合するために複数のビア（２５９）を備える、請求項１〜６のいずれか一項に記載のキャリアレイアウト。
8. 前記中央導体（２５６；２６６）と前記一対のコプレーナ導体（２５２，２５４；２６２，２６４）とは、一定の間隙によって分離されている複数の導電ストリップとして提供されている、請求項１〜７のいずれか一項に記載のキャリアレイアウト。
9. 前記中央導体（２５６；２６６）の幅、および前記中央導体（２５６；２６６）と前記グランドプレーン層（２１２）との間の距離は、前記コプレーナ導波路相互接続部（２５０；２６０）に結合される前記電子ユニットのインピーダンスにほぼ整合するインピーダンスを得るように選択されている、請求項２に記載のキャリアレイアウト。
10. 光デバイス（２２２；２２４）と前記基板（２１０）上に配置されている電子ユニットとをさらに備え、
    前記コプレーナ導波路相互接続部（２５０；２６０）は、前記光デバイス（２２２；２２４）を前記電子ユニットに結合するように構成されている、請求項１〜９のいずれか一項に記載のキャリアレイアウト。
11. 前記光デバイス（２２２；２２４）はＰＩＮダイオードであり、
    前記中央導体（２５６；２６６）と、前記一対のコプレーナ導体（２５２，２５４；２６２，２６４）のうちの１つとは、前記ＰＩＮダイオード（２２２；２２４）にバイアスをかけるために前記ＰＩＮダイオードのそれぞれの端子に結合されており、
    前記一対のコプレーナ導体（２５２，２５４；２６２，２６４）は、グランド電位に接続されていない、請求項１０に記載のキャリアレイアウト。
12. 前記電子ユニットはトランスインピーダンスアンプである、請求項１０または１１に記載のキャリアレイアウト。
13. 請求項１〜１２のいずれか一項に記載のキャリアレイアウトを備える電気光モジュール。
14. グランドプレーン層（２１２）を有する基板（２１０）上に配設されている光デバイス（２２２；２２４）に電子ユニットを結合するための相互接続構造であって、
    一対のコプレーナ導体（２５２，２５４；２６２，２６４）と、
    前記一対のコプレーナ導体（２５２，２５４；２６２，２６４）の間に配設されている中央導体（２５６；２６６）と、を備え、
    前記一対のコプレーナ導体（２５２，２５４；２６２，２６４）は、前記グランドプレーン層（２１２）から絶縁されている１つ以上の導電アイランド（２７２−２７４；２８２−２８３）によって互いに電気的に接続されている、相互接続構造。