CN109155451A - 用于电光模块的载波配置、使用其的电光模块、用于将电子单元耦接至光学器件的互连结构 - Google Patents

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Abstract

本发明提供了一种用于电光模块的载波配置和相应的电光模块，载波配置包括包含接地平面层(212)的基板(210)以及布置在基板(210)上的共平面波导互连(270；280)。共平面波导互连(270；280)包括一对共平面导体(252，254；262，264)和布置在这对共平面导体(252，254；262，264)之间的中央导体(256；266)。这对共平面导体通过与接地平面层(212)隔离开的至少一个导电岛(272‑274；282‑283)而彼此电连接。本发明还提供了一种用于将布置在具有接地平面层(212)的基板(210)上的电子单元耦接至光学器件的互连结构，所述互连结构包括一对共平面导体(252，254；262，264)以及布置在这对共平面导体(252，254；262，264)之间的中央导体(256；266)。所述一对导体通过与接地平面层(212)隔离开的至少一个导电岛(272‑274；282‑283)而电连接。

Description

用于电光模块的载波配置、使用其的电光模块、用于将电子单 元耦接至光学器件的互连结构
技术领域
本发明涉及用于将输出和/或接收电信号的电子单元耦接至将所述电信号转换为光学信号的光学单元(反之亦然)的载波配置和互连、更特别涉及用于PIN-TIA阵列的载波配置和互连。
背景技术
光链路已经逐渐地用作全部基于电线路的互连方案的替代方案，以便支持例如达到25Gbps传输比特率的高速数据传输应用的通信要求。在这方面，已经开发了各种电光模块(也称作E/O引擎)、和用于将所述E/O引擎中包含的电子单元连接到光学单元的各种互连，以满足高速数据传送应用的特定需要。
传统的光学单元可以包括用于发送光学数据信号的光源，用于接收光学信号的光检测器，或者包括两者以提供光学信号的发送器和接收器的组合功能。
在本发明的上下文中，电光模块应被理解为表示其中包括设置为将电信号转换为光学信号和/或将光学信号转换为电信号的部件(即，分别例如激光二极管和二极管之类的光源和光检测器)的模块。为了将电数据信号转换为适合于驱动光源发射包含该数据信号的光学信号的信号，需要驱动电路。类似地，需要接收器电路将接收的光学信号转换为适合于进一步在系统中传输的电信号。这种驱动器和接收器电路在现有技术中是公知的，它们通常是以集成电路的方式，或者以驱动器芯片(包含驱动器电路)、发送器芯片(包含发送器电路)、或者收发器芯片(包含驱动器和接收器电路)的方式，来提供的。
通常使用的一种激光二极管是所谓的垂直空腔表面发射激光器(verticalcavity surface emitting lasers，VCSEL)，它被耦接至各种驱动器，以响应于电信号发射光学数据信号。E/O模块中使用的光检测器经常包括p型/本征/n型(PIN)二极管，这些PIN二极管随后被耦接至跨阻抗放大器(TIA)。
为了支持超过一个传输通道，诸如2、4或者N个通道，E/O模块经常设有光源和/或光探测器的阵列，以允许连接至多个光纤和传输线路。这种E/O设备之一包括图1中示出的部件，图1描述了用于四通道小型可插拔QSFP(Quad Small Form-factor Plugglable)E/O引擎的概念性高频模型，其中具有驱动器–VCSEL和PIN–TIA阵列。每一个PIN二极管与TIA阵列的各个输入输出端子的耦接、以及每一个VCSEL与驱动器阵列的相应端子的耦接通常是以微带(micro-strip)线的形式实现的。由于始终存在对于电光模块的尺寸减小的需求，所以需要将驱动器和TIA阵列放置得彼此接近，这导致发送器(Tx)-接收器(Rx)串扰的增加。另外，为了减少引线电容(lead capacitance以及)和降低对于干扰的敏感度，通常将TIA放置得邻近于PIN二极管，以改善性能，由此提供了高速的数据传输和低噪声。PIN-TIA模块的这种小型化设计导致Rx–Rx串扰的增加。
串扰是当一条信号线路中传送的信号由于信号线之间的电磁耦合而在另一条信号线上产生不希望有的失真的时候发生的，由此影响了信号完整性。串扰影响在其中将信号线放置得彼此接近和/或传送高频信号的情形中特别严重。
因此，由于与E/O模块的小型化设计要求导致的信号线密集分布相关联的串扰影响，在以高数据速率(例如以25Gbps)操作的数据通信系统中，信号完整性是主要关心问题。
图1示出根据现有技术的E/O模块100。在示出的示例中，E/O模块100是支持4通道的QSFP E/O模块，所述E/O模块100包括载波基板110，载波基板110具有布置在电介质非导电层114上的接地平面层112的、与VCSEL阵列130耦接的用于响应于输入电信号(比如从母板(图1中未示出)接收的电信号)驱动各个VCSEL以输出光学信号的驱动器阵列120、以及用于将例如从光纤(图1中未示出)接收的输入光学信号转换为电信号的PIN阵列140，所述电信号随后被馈送到各个TIA阵列150的各个跨阻抗放大器TIA。为了支持4通道，VCSEL阵列130包括四个VCSEL(图1中未示出)，每一个VCSEL通过信号线132和接地线134耦接至驱动器阵列130中的相应驱动器中的相应端子122和124。信号线132和接地线134是作为微带型互连实现的。PIN阵列140包括四个PIN二极管140a-140d，PIN二极管140a-140d与TIA阵列150中的相应的跨阻抗放大器TIA耦接。每一个PIN二极管140a-140d的阳极和阴极端子通过微带互连142和144耦接至TIA阵列150中的相应TIA的输入端子152和输出端子154，从而提供PIN-TIA通道。
在示出的布局中，VCSEL阵列120、驱动器阵列130和TIA阵列150被接地平面层112围绕，而PIN阵列140被布置在接地平面层112的开口160中以便将PIN二极管140a-140d与载波基板110的公共接地隔离开。然而，由于与VCSEL阵列130的VCSEL耦接的信号线132以及与PIN阵列140的PIN二极管140a-140d连接的信号线142属于单端型，所以可能经由公共接地平面112发生从一个或者多个信号线(侵略线)到另一信号线(受害线)的信号功率传输，由此降低受害线中的信号质量。特别是，位置接近驱动器阵列120的PIN-TIA通道会受到来自驱动器VCSEL通道的串扰的影响。可以在跨越整个开口160提供连接到接地平面层112的一个或多个传导条带线162和164，以便更有效地减少PIN-TIA通道142和144中的串扰，如在欧洲专利申请公开号EP 2775806中更详细描述的。图1中示出的E/O模块100的小型化布局具有通过驱动器VCSEL阵列布局提供的发送器(Tx)部分和通过PIN–TIA阵列布局提供的接收器(Rx)部分，对于图1中示出的这种小型化布局而言，由于Tx–Rx以及Rx-Rx串扰影响，当侵略方/受害方的平均光功率比值达到8dB的时候，使用PIN-TIA微带互连可能导致在25Gbps比特率处产生的约0.1-0.15UI的抖动以及10-12的误码率(BER)。
VCSEL-驱动器阵列的互连之间的串扰先前已经在欧洲专利申请公开号EP2744054中讨论并得到解决。然而，仍需要一种特别用于解决与在PIN–TIA阵列中使用传统微带型互连相关的串扰影响的方案。
发明内容
本发明已经意识到现有技术的上述不足和缺点，并且本发明的一个目的是提供一种用于光电模块、特别是用于PIN-TIA阵列的载波配置，对应的光电模块和互连结构，以允许减少或者至少最小化由信号完整性中的串扰造成的影响，同时还能满足紧凑设计的需要。
该目的是通过所附独立权利要求的主题解决的。本发明的有益的实施方式是所附从属权利要求的主题。
根据本发明，提供了一种用于电光模块的载波配置，所述载波配置包括：包含接地平面层的基板；以及布置在所述基板上的共平面波导传输线路，所述共平面波导传输线路包括：一对共平面导体；以及中央导体，布置在所述一对共平面导体之间；其中所述一对共平面导体通过与所述接地平面层隔离的至少一个导电岛而彼此电连接。
在进一步的方案中，所述中央导体适于提供用于将电信号从布置在所述基板上的光学单元发送到电子单元(和/或反之)的传输路径，所述一对共平面导体适于提供所述光学单元和所述电子单元之间的电流返回路径
在进一步的方案中，所述至少一个导电岛布置于所述接地平面层的相应空腔中。
在进一步的方案中，所述空腔具有开端尺寸以使得所述空腔的自谐振频率超过一阈值频率，所述阈值频率与通过所述共平面波导互连传输的信号的基频相关。
在进一步的方案中，所述阈值频率是40GHz。
根据进一步的方案，所述基板包括沿着所述共平面波导传输线路的线性方向的多个空腔以用于布置多个导电岛，所述多个空腔通过接地桥而分隔开。
根据进一步的方案，所述至少一个导电岛是通过在接地平面层中沿着各个导电岛的周边限定狭槽，而从所述接地平面层中形成的。
根据进一步的方案，所述共平面波导传输线路还包括电介质层，所述中央导体和所述一对共平面导体被布置在所述电介质层上，所述电介质层包括多个通孔，用于将所述共平面导体电耦接至所述至少一个导电岛。
根据进一步的方案，所述中央导体和所述一对共平面导体是作为分隔开恒定间隙的导电条带而提供的。
根据进一步的方案，选择所述中央导体的宽度以及所述中央导体与所述接地平面层之间的距离以获得与要耦接至所述共平面波导传输线路的电子单元的阻抗基本上匹配的阻抗。
根据进一步的方案，所述载波配置还包括布置在所述基板上的光学器件和电子单元；其中所述共平面波导传输线路适于将所述光学器件耦接至所述电子单元。
根据进一步的方案，所述光学器件是PIN二极管，所述一对共平面导体之一与所述中央导体被耦接至PIN二极管的相应端子以对所述PIN二极管进行偏压，其中所述一对共平面导体不连接到地电位。
根据进一步的方案，所述电子单元是跨阻抗放大器。
本发明还提供了一种包括上述载波配置的电光模块。
本发明还提供了一种用于将布置在具有接地平面层的基板上的电子单元耦接至光学器件的互连结构，所述互连结构包括：一对共平面导体；以及布置在所述一对共平面导体之间的中央导体；其中所述一对共平面导体中的导体通过与所述接地平面层隔离的至少一个导电岛而彼此电连接。
附图被并入本说明书中并构成本说明书的一部分，以图示本发明的几个实施方式。这些附图与说明书一起用于解释本发明的原理。这些附图仅仅是为了举例说明如何实现与使用本发明的优选示例和替代示例，而不应当被认为是将本发明仅仅限制为所示出的和所描述的实施方式。此外，这些实施方式的几个方面可以单独地或者以不同的组合形成根据本发明的方案。因此可以单独地或者以任意组合的方式来考虑下文描述的实施方式。
附图说明
进一步的特征与优点将通过如附图中所示的本发明的各个实施方式的以下更具体描述而变得清楚明白，在附图中相似的附图标记表示相似的元件，其中：
图1是根据现有技术的用于4通道QSFPE/O引擎的概念性高频模型的示意图；
图2是示意性地示出其上布置有光学器件阵列与电子单元阵列的载波配置的一部分的俯视图，每一光学器件经由具有根据本发明的接地网结构的共平面波导互连而电学耦接至各个电子单元；
图3是图2中示出的载波配置部分的示意图，其中为了显示出下层接地网结构而去除了共平面波导互连；
图4示意性地示出图3中示出的部分A的下层接地网结构的两个导电岛的共平面波导互连；
图5描述了当在图1的布局中使用PIN-TIA微带互连(虚线)和具有接地网结构的共平面波导互连(实线)时获得的与从驱动器输出到最接近的TIA输入的最强单端型串扰对应的主s参数耦合系数对比频率的两条曲线。
图6是在图1示出的驱动器–VCSEL阵列(Tx)与PIN–TIA阵列(Rx)布局的PIN-TIA通道的25Gbps眼图，其中所述PIN–TIA互连是微带型，并且所有Tx–Tx以及Rx–Rx侵略方通道都被激活；以及
图7是在类似于图1的驱动器–VCSEL阵列(Tx)与PIN–TIA阵列(Rx)布局的PIN-TIA通道的25Gbps眼图，其中所述PIN–TIA互连被替代为图2中示出的具有接地网互连的共平面波导，并且所有Tx–Tx以及Rx–Rx侵略方通道都被激活。
具体实施方式
现在将参照附图更充分地描述本发明，附图中示出了本发明的示例性实施例。然而，本发明可以以多种不同的形式来具体实现，而不应被视为仅仅局限于此处所述的实施方式。而应当是，提供这些实施方式以使得本公开将是透彻的并且完整的，并且将充分地向本领域技术人员传达本发明的范围。
图2示意性地示出用于电光模块的载波配置200的一部分的俯视图。载波配置200包括其上布置有光学器件阵列(比如PIN二极管阵列220)和电子单元阵列(比如TIA阵列230)的基板210。为了例证说明目的，图2中仅仅表示出PIN阵列220的两个PIN二极管222和224。然而，PIN阵列220可以仅仅包括一个PIN二极管，或者可以包括超过两个PIN二极管，以支持一个传输通道或者超过两个传输通道，每一PIN二极管耦接至TIA阵列220中的相应TIA单元。
基板210包括沉积在电介质非导电层214上的接地平面层212。类似于图1，TIA阵列230被接地平面层212围绕，而PIN二极管222、224安装在接地平面层212的开口240内，以将PIN二极管222、224与载波公共接地隔离。
为了避免或者最小化与使用微带型PIN-TIA互连相关的串扰影响，每一PIN二极管222和224通过相应的共平面波导(CPW)互连250和260而电耦接至相应的TIA，下文将参考图2至4对此进行描述。
CPW互连250包括一对共平面导体252和254、以及布置在这对共平面导体252、254之间并且通过窄间隙与这对共平面导体分离开的中央导体256。可以将中央导体256与一对共平面导体252、254两者沉积在公共电介质层258上，如图4所示。CPW的有效介电常数、特性阻抗与衰减基本上是通过中央条带的尺寸来确定的，亦即，通过其宽度、与相邻接地面之间的分隔间隙、以及CPW互连250的下层电介质层的厚度和介电常数来确定。CPW互连250的相邻接地导体252、254的尺寸不会显著地影响CPW的特性，只要它们的宽度大于中央条带256的宽度，并且足以使得所述一对共平面导体252、254起到接地平面导体的作用即可。
在传统的接地共平面波导(GCPW)构造中，共平面波导的一对共平面导体被电连接至公共接地。在这种构造中，中央条带提供用于传输电信号的信号线，而一对共平面导体提供接地线。
然而，尽管传统接地构造中的一对共平面导体提供了用于电流返回路径的低阻抗、并因此在PIN-TIA阵列布局中引入了比微带型互连更低级别的串扰，但是接地的CPW不适用于将光学器件直接耦接至相应的电子单元，例如将PIN阵列220中的PIN二极管直接耦接至TIA阵列230，这是因为必须对PIN二极管进行偏压以使得二极管阴极处于低于阳极电位、但是不为零的电位。
CPW互连250和260可以在提供用于电流返回路径的低阻抗的同时对PIN二极管222和224进行偏压，这是因为每一CPW互连250中的一对共平面导体通过相应的接地网结构270和280而电耦合，所述接地网结构270和280与通过接地平面层212提供的公共接地电隔离。因此，对于每一CPW互连250和260，足以使得仅仅将一对共平面导体之一直接连接到相应的PIN二极管222和224的阴极。例如，在图2中示出的PIN二极管222的情形中，CPW互连250的最右的导体条带252将PIN二极管222的阴极直接地耦接至TIA阵列230的输出端子232，而最左的导体条带254经由下层接地网结构270间接耦接至PIN二极管222的阴极。CPW互连250的中央导体256被直接耦接至PIN二极管222的阳极，并且提供PIN二极管222与TIA阵列230中的相应TIA的输入端子234之间的信号线。通过CPW互连260提供PIN二极管224与TIA阵列230的相应输入和输出端子236、238之间的类似耦接。
现在将参考图3描述接地网结构270和280，其中为了显示出相应的下层接地网结构而去除了图2中示出的CPW互连250和260。
可以从图3看出，每一接地网结构270和280包括与接地平面层212隔离的至少一个导电岛。可从图3明显看出，隔离岛的数目取决于相应CPW互连的长度，并且不局限于示出的示例。
参考接地网结构270，可以沿着CPW互连250的线性方向并排布置导电岛272–274，以在一对共平面导体252、254之间沿着CPW互连250的长度提供若干连接点。导电岛272–274与接地平面层212隔离开，因为它们被布置在接地平面层212的相应空腔292–294中，如图4所示。可以通过沿着每一导电岛272–274的整个周边来限定接地平面层212中的狭槽，从接地平面层212中形成每一导电岛272–274，并且每一导电岛272–274可以跨过接地平面层212的整个厚度，直到达到载波基板210的下层电介质层214为止。替代地，可以通过首先限定接地平面层212中的空腔292-294的初始结构、随后在空腔292-294内沉积相应的导电岛272-274以使得导电岛272-274不接触周围的接地平面层212，来获得接地网结构270。CPW互连270和280的每一共平面导体252、254和262、264通过贯穿CPW互连270和280的电介质层的一个或多个垂直通孔，电耦接至相应接地网结构270和280的导电岛。例如，如图4所示，CPW互连250的电介质层258可以包括一个或多个垂直通孔259，所述垂直通孔259被布置在沿着CPW互连250的长度的与下层导电岛273和274的位置相匹配的位置处。通过图3和4中的虚线B勾勒出共平面导体252、254与导电岛272、274的电接触区域。位于CPW互连260下层的接地网结构280的构造与接地网结构270相似，因此不再进一步详述。
在示出的示例中，隔离岛272-274以及282-283的面对相应CPW互连250和260的上表面具有大致矩形的形状。然而，可以规定用于隔离岛的其他形式和形状。另外，接地网结构的尺寸还可以依据相关联的CPW互连的特定尺寸而变化。此外，构成接地网结构的隔离岛不必像示出的示例中那样并排对齐，而是也可以根据其他图案布置，只要它们提供相关联的CPW互连的一对共平面导体之间的足够连接点即可。
即，接地网结构构造可以被规定为其中在沿着CPW互连的至少一部分长度布置的单个空腔内提供单个隔离岛。用于形成与CPW互连250和260相关联的接地网结构270和280的空腔尺寸(从而地，相应的隔离岛的尺寸)取决于在传输信号的频率下的空腔的自谐振的影响。特别是，接地网结构270和280的每一空腔应当具有一开端尺寸(overturedimensioned)，以使得相应的自谐振频率高于给定的阈值频率。所述阈值频率是基于特定应用而选择的，并且与通过共平面波导互连250和260传输的信号的基频有关。例如，接地网结构270的每一开口292–294应当具有比待通过CPW互连250传输的信号的基频高三倍的自谐振频率。在25Gbps的数据通信的情形中，待发送/接收的信号的基频是12.5GHz。因此，可以选择空腔292–294的尺寸以使得它们的相应自谐振频率高于约38GHz的阈值频率，优选高于约40GHz的阈值频率。这对应于空腔292–294的沿CPW互连的传输方向的宽度小于约500微米的开口。如图3所示，CPW互连的传输方向上的空腔尺寸可以通过以规则间隔引入接地桥296来限制。
空腔292-294在横切CPW互连270的传输方向的方向上的尺寸应当足够大，以允许一对共平面导体252、254与下层隔离岛272–274之间至少部分重叠，从而使得这对导体252、254可以彼此有效地连接。
可以依据特定应用的要求来选择形成CPW互连270的导体的尺寸，即中央条带导体256的宽度以及CPW电介质层258的厚度(其可确定中央条带256与下层接地平面层212之间的距离)。例如，中央条带256应当具有与PIN二极管222将要连接的TIA的阻抗相匹配的阻抗。作为一个例子，可以在具有2.6的介电常数和10μm厚度的电介质层上，使用15μm宽度的中央条带实现50Ohm的阻抗。
通过图5至7中示出的模拟结果，举例说明与使用微带型PIN-TIA互连相比，由于为PIN-TIA互连使用具有接地网结构的CPW而实现的串扰影响降低。
图5描述了两条主s参数耦合系数曲线，其对应于在根据图1的布局中从驱动器输出到最接近TIA输入的最强单端型串扰。实线对应于具有接地网结构的CPW用于PIN–TIA互连的情形，而虚线对应于使用微带型PIN–TIA互连的情形。主s参数的较低值表现出给定频率处的较弱串扰耦合。从图3可以看出，与微带型PIN-TIA互连相比，具有接地网互连的CPW在从约4GHz到29GHz的显著频率范围上减少了串扰耦合，15GHz的频率达到约0.64dB的差异。
图6和7示出为PIN-TIA通道获得的眼图的模拟结果，其中当在25Gbps比特率下使用微带型PIN–TIA互连(图6)和具有接地网互连的CPW(图7)的时候，在如图1所示的驱动器–VCSEL和PIN–TIA布局中激活了所有Tx-Rx和Rx-Rx侵略方通道。该模拟对应于-8dBm的受害方平均光学输入功率，以及8dB的侵略方相对于受害方的光学输入功率比值。眼图中的实线轮廓线610和710对应于10-12的误码率(BER)。可以从图6中看出，在使用微带型PIN-TIA互连的情形中，该模拟结果示出当激活了所有驱动器-VCSEL和PIN-TIA侵略方通道的时候，在25Gbps比特率和BER＝10-12的眼图中，所产生的Tx-Rx和Rx-Rx串扰大约为5ps或者0.12UI抖动。而与之不同，从图7中可以看出，在使用具有接地网PIN-TIA互连的CPW的情形中，在相同的比特率下，产生了小于2ps或者0.05UI的抖动。因此，利用具有接地网互连的CPW显著地减少了由Tx-Rx和Rx-Rx串扰产生的抖动。
因此，与基于微带型互连的方案相比，上文所述的用于E/O模块的载波配置，特别是用于PIN-TIA阵列的载波配置，以及具有接地网互连的CPW，提供了能够显著地降低串扰影响的方案，并且甚至在其中PIA-TIA阵列的部件与相应的互连被分布为彼此接近以满足紧凑设计的需要的情形中，也能够显著地降低串扰影响。
尽管使用诸如“上方”和“顶部”之类的术语描述了以上示例性实施例的某些特征，但是使用这些术语仅仅是为了便于描述相应部件以及它们相对于彼此的方位的目的，而不应将它们看作是将所请求保护的发明或者其中的任意部件限定为以特定空间定向安装或使用。此外，尽管上文已经具体参考PIN–TIA阵列配置描述了本发明，但是本发明的原理对于连接其他类型的光学器件和相应的电子单元也是有利地而不会脱离本发明的范围。
参考标记列表
100 E/O模块
110 载波基板
112 接地平面层
114 电介质层
120 驱动器阵列
130 VCSEL阵列
122，124 驱动器的输出和输入端子
132，134 VCSEL的信号线和接地线
140 PIN阵列
140a-140d PIN二极管
142，144 PIN二极管的信号线和接地线
150 跨阻抗放大器TIA
152，154 TIA的端子
160 接地面中的开口
162，164 导电条带线
200 载波配置
210 基板
212 接地平面层
214 非导电性电介质层
220 PIN阵列
222，224 PIN二极管
230 TIA阵列
232，234 TIA的输出和输入端子
240 接地平面层的开口
250 第一CPW互连
252，254 CPW的一对共平面导体
256 CPW的中央导体
258 CPW的电介质层
259 通孔
260 第二CPW互连
262，264 CPW的一对共平面导体
266 CPW的中央导体
270，280 接地结构
272-274，282-283 导电岛
292-294 用于导电岛的接地平面层的空腔
296 接地桥
A 图3中的接地网结构的部分
B 图3和4中的虚线
510 微带互连的主s参数曲线
520 CPW接地网互连的主s参数曲线
610，710 与10-12的误码率对应的眼图中的轮廓线

Claims (15)

1.用于电光模块的载波配置，所述载波配置包括：
基板(210)，包括接地平面层(212)；和
共平面波导互连(270；280)，布置在所述基板(210)上，所述共平面波导互连(270；280)包括：
一对共平面导体(252，254；262，264)；和
中央导体(256；266)，布置在所述一对共平面导体(252，254；262，264)之间；
其中所述一对共平面导体(252，254；262，264)通过与所述接地平面层(212)隔离开的至少一个导电岛(272-274；282-283)而彼此电连接。
2.根据权利要求1所述的载波配置，其中
所述中央导体(256；266)提供用于从布置在所述基板(210)上的光学器件(222；224)向电子单元传输电信号和/或反之的传输路径，和
所述一对共平面导体(252，254；262，264)提供所述光学器件(222；224)和所述电子单元之间的电流返回路径。
3.根据权利要求1或者2所述的载波配置，其中
所述至少一个导电岛(272-274；282-283)布置在所述接地平面层(212)的相应空腔中。
4.根据权利要求3所述的载波配置，其中
所述空腔具有开端尺寸，以使得所述空腔的自谐振频率超过一阈值频率，所述阈值频率与由所述共平面波导互连(270；280)传输的信号的基频相关。
5.根据权利要求4所述的载波配置，其中
所述阈值频率是40GHz。
6.根据前面任一权利要求所述的载波配置，其中
所述基板(210)包括沿所述共平面波导互连(270；280)的线性方向的多个空腔(292-294；295-296)，用于布置多个导电岛(272-274；282-283)，
所述多个空腔(292-294；295-296)通过接地桥(296)而分隔开。
7.根据前面任一权利要求所述的载波配置，其中
所述至少一个导电岛(272-274；282-283)是通过在所述接地平面层(212)中沿相应导电岛(272-274；282-283)的周边限定狭槽而从所述接地平面层(212)中形成的。
8.根据前面任一权利要求所述的载波配置，其中
所述共平面波导互连(270)还包括电介质层(258)，在所述电介质层(258)上布置有所述中央导体(256)和所述一对共平面导体(252，254)，以及
所述电介质层(258)包括多个通孔(259)，所述多个通孔(259)用于将所述共平面导体(252，254)电耦接至所述至少一个导电岛(272-274；282-283)。
9.根据前面任一权利要求所述的载波配置，其中
所述中央导体(256；266)和所述一对共平面导体(252，254；262，264)是作为分隔开恒定间隙的导电条带而提供的。
10.根据前面任一权利要求所述的载波配置，其中
选择所述中央导体(256；266)的宽度以及所述中央导体(256；266)与所述接地平面层(212)之间的距离以获得与要耦接至所述共平面波导互连(270；280)的电子单元的阻抗基本上匹配的阻抗。
11.根据前面任一权利要求所述的载波配置，进一步包括
布置在所述基板(210)上的光学器件(222；224)和电子单元；
其中所述共平面波导互连(270；280)将所述光学器件(222；224)耦接至所述电子单元。
12.根据权利要求11所述的载波配置，其中
所述光学器件(222；224)是PIN二极管，以及
所述一对共平面导体(252，254；262，264)之一与所述中央导体(256；266)耦接至所述PIN二极管的相应端子以对所述PIN二极管(222；224)进行偏压，其中所述一对共平面导体(252，254；262，264)不连接到地电位。
13.根据权利要求11或者12所述的载波配置，其中
所述电子单元是跨阻抗放大器。
14.一种电光模块，包括根据权利要求1至13所述的载波配置。
15.一种互连结构，用于将布置在具有接地平面层(212)的基板(210)上的电子单元耦接至光学器件(222；224)，所述互连结构包括：
一对共平面导体(252，254；262，264)；和
中央导体(256；266)，布置在所述一对共平面导体(252，254；262，264)之间；
其中所述一对共平面导体(252，254；262，264)中的导体通过与所述接地平面层(212)隔离开的至少一个导电岛(272-274；282-283)而彼此电连接。
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