JP6718294B2 - Register error detector - Google Patents

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Description

本発明は、レジスタに書き込まれているデータの異常を検出するレジスタ異常検出装置に関する。 The present invention relates to a register abnormality detection device that detects an abnormality in data written in a register.

従来より、マイクロコンピュータを用いて各種の処理を行う電子回路では、演算処理部（ＣＰＵ（Central Processing Unit））から送られてくるデータをＩＣ（Integrated Circuit）内部のレジスタに書き込んでいる。このマイクロコンピュータを用いた電子回路において、ＩＣ内部のレジスタに書き込まれたデータ（レジスタ値）は、ノイズなどの要因で意図せずに書き変わってしまうことがある。 2. Description of the Related Art Conventionally, in an electronic circuit that performs various processes using a microcomputer, data sent from an arithmetic processing unit (CPU (Central Processing Unit)) is written in a register inside an IC (Integrated Circuit). In an electronic circuit using this microcomputer, the data (register value) written in the register inside the IC may be unintentionally rewritten due to factors such as noise.

このため、従来においては、下記の（１），（２）のような処理をＣＰＵ側で行わせるようにしていた。
(１)動作中にレジスタ値を常時ポーリングすることにより、レジスタ値が変化していないかどうかを監視し、レジスタへの書き込みを行っていないにも関わらずレジスタ値が変化していた場合は、レジスタ値（レジスタに書き込まれているデータ）に異常が生じていると判断し、正しい値を書き込む。
(２)レジスタ初期設定後、初期設定時と同じ値を一定間隔で書き続ける。これにより、レジスタ値がノイズなどの影響で変化したとしても、レジスタ値が正しい値で上書きされる。 For this reason, conventionally, the CPU has to perform the following processes (1) and (2).
(1) By constantly polling the register value during operation, it is monitored whether the register value has changed. If the register value has changed even though the register is not being written, Judge that the register value (data written in the register) is abnormal and write the correct value.
(2) After register initialization, continue writing the same value as at initialization at regular intervals. As a result, even if the register value changes due to noise or the like, the register value is overwritten with the correct value.

「20μsセトリング、250kSPSの24ビットΣ-Δ ADC - Analog Devices」、〔平成２８年４月５日検索〕、インターネット＜URL：http://www.analog.com/media/jp/technical-documentation/data-sheets/AD7176-2_jp.pdf#search='20+%CE%BCs%E3%82%BB%E3%83%88%E3%83%AA%E3%83%B3%E3%82%B0%E3%80%81250+kSPS%E3%81%AE'＞"20μs settling, 250kSPS 24-bit Σ-Δ ADC-Analog Devices", [Search on April 5, 2016], Internet <URL: http://www.analog.com/media/jp/technical-documentation/ data-sheets/AD7176-2_jp.pdf#search='20+%CE%BCs%E3%82%BB%E3%83%88%E3%83%AA%E3%83%B3%E3%82%B0% E3%80%81250+kSPS%E3%81%AE'> 「8-Channel, Low Noise, Low Power, 24-Bit, Sigma-Delta ADC with PGA and Reference」、〔平成２８年４月５日検索〕、インターネット＜URL：http://www.analog.com/media/en/technical-documentation/data-sheets/AD7124-8.pdf#search='8Channel%2C+Low+Noise%2C+Low+Power%2C+24Bit%2C'＞"8-Channel, Low Noise, Low Power, 24-Bit, Sigma-Delta ADC with PGA and Reference", [Search on April 5, 2016], Internet <URL: http://www.analog.com/ media/en/technical-documentation/data-sheets/AD7124-8.pdf#search='8Channel%2C+Low+Noise%2C+Low+Power%2C+24Bit%2C'>

しかしながら、上記の（１），（２）のような処理をＣＰＵ側で行わせるためには、処理能力の高いＣＰＵを選定する必要がある。また、レジスタに書き込まれているデータの異常（レジスタ異常）を確認するためにＣＰＵからＩＣへのアクセスが増加することで、消費電力も増大してしまう。 However, in order to cause the CPU to perform the above processes (1) and (2), it is necessary to select a CPU having high processing capability. Further, since the number of accesses from the CPU to the IC increases in order to confirm the abnormality of the data written in the register (register abnormality), the power consumption also increases.

なお、ＣＰＵ側ではなくＩＣ側に、下記の（３），（４）のような仕組みを内蔵させた例もある（例えば、非特許文献１，２参照）。 In addition, there is an example in which the following mechanisms (3) and (4) are incorporated in the IC side instead of the CPU side (for example, see Non-Patent Documents 1 and 2).

（３）２つのレジスタを用意し、片方のレジスタを動作設定用レジスタ、もう一方のレジスタを期待値格納用レジスタとする。ＣＰＵから動作設定用レジスタに対して書き込みを行うと同じ値が期待値格納用レジスタにもコピーされる。ＣＰＵから動作設定用レジスタへの書き込みが発生していないにも関わらず、動作設定用レジスタに書き込まれている値と期待値格納用レジスタに書き込まれている値とが異なった場合に、エラー検出レジスタを用いてＣＰＵに対してレジスタ異常を通知する。 (3) Two registers are prepared, one of which is an operation setting register and the other of which is an expected value storage register. When the CPU writes to the operation setting register, the same value is copied to the expected value storage register. Error detection is performed when the value written to the operation setting register and the value written to the expected value storage register are different, even though the CPU has not written to the operation setting register. A register error is notified to the CPU using the register.

（４）レジスタに書き込まれているデータのＣＲＣ（Cyclic Redundancy Code）値を繰り返し算出し、ＣＰＵからレジスタへの書き込みをしていないにも関わらず、算出されたＣＲＣ値（ＣＲＣ現状値）が期待値（ＣＲＣ期待値）と不一致となった場合に、エラー検出レジスタを用いてＣＰＵに対してレジスタ異常を通知する。なお、ＣＲＣ値とは、レジスタに書き込まれているデータの異常を検出するための検査用の指標の一つであり、データを値とみなしてある定数で割った余り（余剰）として定義される値である。また、ＣＲＣ期待値とは、レジスタに書き込んだデータの本来あるべき値として定義されるＣＲＣ値である。 (4) The CRC (Cyclic Redundancy Code) value of the data written in the register is repeatedly calculated, and the calculated CRC value (CRC current value) is expected even though the CPU does not write to the register. When the value (CRC expected value) does not match, a register abnormality is notified to the CPU using the error detection register. The CRC value is one of the indicators for inspection for detecting an abnormality in the data written in the register, and is defined as the remainder (surplus) obtained by dividing the data by a certain constant. It is a value. Further, the CRC expected value is a CRC value defined as the value that the data written in the register should have.

しかしながら、上記の（３）の仕組みでは、通常の２倍のレジスタを使用するため面積的に不利となる。また、上記の(４)の仕組みでは、異常検出に必要なレジスタの数を減らすことはできるが、エラー検出レジスタ自体にビットが化けるなどの異常が発生してしまった場合、誤った検出を行ってしまう可能性がある。すなわち、エラー検出レジスタ自体の異常発生により、正常であるにも関わらず異常であると判断されてしまうことがある。逆に、異常であるにも関わらず正常であると判断されてしまうことがある。 However, the above-mentioned mechanism (3) is disadvantageous in area because it uses twice as many registers as usual. Also, with the mechanism of (4) above, the number of registers necessary for abnormality detection can be reduced, but if an abnormality such as a garbled bit occurs in the error detection register itself, erroneous detection is performed. There is a possibility that In other words, due to the occurrence of an abnormality in the error detection register itself, it may be determined to be abnormal although it is normal. On the contrary, it may be judged to be normal despite being abnormal.

本発明は、このような課題を解決するためになされたもので、その目的とするところは、処理能力の高いＣＰＵを用いることなく、異常検出の信頼性を高めることが可能なレジスタ異常検出装置を提供することにある。 The present invention has been made to solve such a problem, and an object of the present invention is to improve the reliability of abnormality detection without using a CPU having a high processing capacity. To provide.

このような目的を達成するために本発明は、演算処理部（１）と、この演算処理部（１）から送られてくるデータが書き込まれるレジスタ（２Ａ）とを備え、レジスタ（２Ａ）に書き込まれているデータの異常を検出するレジスタ異常検出装置（１００）において、演算処理部（１）から送られてきたデータをレジスタ（２Ａ）に書き込むデータ書込部（２Ｂ）と、レジスタ（２Ａ）に書き込まれているデータの異常を検出するための検査用の指標の期待値を算出する期待値算出部（２Ｃ）と、レジスタ（２Ａ）に書き込まれているデータの検査用の指標の期待値に対応する現状値の算出を繰り返す現状値算出部（２Ｄ）と、現状値算出部（２Ｄ）によって検査用の指標の現状値が算出される毎に、算出された検査用の指標の現状値を更新記憶する現状値記憶部（２Ｅ）と、現状値算出部（２Ｄ）によって検査用の指標の現状値が算出される毎に、算出された検査用の指標の現状値と期待値との一致／不一致を判定し、その判定結果を第１の判定結果としてエラー検出レジスタ（２Ｈ）に書き込む一致／不一致判定部（２Ｇ）とを備え、演算処理部（１）は、エラー検出レジスタ（２Ｈ）に書き込まれている第１の判定結果および現状値記憶部（２Ｅ）に記憶されている検査用の指標の現状値を読み出し、現状値記憶部（２Ｅ）から現状値を読み出す毎に、その読み出した現状値と演算処理部（１）で保存される期待値との一致／不一致を判定し、その判定結果を第２の判定結果とし、演算処理部（１）は、第１の判定結果が「一致」かつ第２の判定結果が「一致」である場合以外の場合にレジスタ（２Ａ）に書き込まれているデータの異常を検出することを特徴とする。


The present invention in order to achieve the above object, the arithmetic processing section (1), and a register (2A) to the arithmetic processing unit (1) et feeding is come data is written, the register (2A) In a register abnormality detecting device (100) for detecting an abnormality of data written in, a data writing unit (2B) for writing the data sent from the arithmetic processing unit (1) to the register (2A), and a register ( 2A) includes an expected value calculation unit (2C) for calculating an expected value of an index for inspection for detecting an abnormality in the data written in 2A), and an index for inspection of the data written in the register (2A). The present value calculation unit (2D) that repeats calculation of the present value corresponding to the expected value, and each time the present value of the indicator for inspection is calculated by the present value calculation unit (2D), the calculated indicator for inspection is calculated. Every time the current value storage unit (2E) that updates and stores the current value and the current value calculation unit (2D) calculates the current value of the inspection index, the calculated current value and expected value of the inspection index And a match/mismatch determination unit (2G) that writes the determination result as a first determination result to the error detection register (2H). to read out the first determination result and the current value of the index for inspection which is stored in the current value storage unit (2E) written in the (2H), reads the current value from the current value storage unit (2E) For each time, the match/mismatch between the read current value and the expected value stored in the arithmetic processing unit (1) is determined, and the determination result is used as the second determination result. It is characterized in that the abnormality of the data written in the register (2A) is detected except when the determination result of 1 is “match” and the second determination result is “match” .


本発明において、演算処理部（１）から送られてきたデータがレジスタ（２Ａ）に書き込まれると、このレジスタ（２Ａ）に書き込まれているデータの異常を検出するための検査用の指標の期待値（ＣＲＣ期待値）が算出される。そして、この検査用の指標の期待値の算出後、レジスタ（２Ａ）に書き込まれているデータの検査用の指標の期待値に対応する現状値（ＣＲＣ現状値）の算出が繰り返され、この算出された検査用の指標の現状値が現状値記憶部（２Ｅ）に更新記憶（上書き）される。また、検査用の指標の現状値の算出が繰り返される毎に、算出された検査用の指標の現状値と期待値との一致／不一致が判定され、その判定結果が第１の判定結果としてエラー検出レジスタ（２Ｈ）に書き込まれる。 In the present invention, when the data sent from the arithmetic processing unit (1) is written in the register (2A), expectation of an index for inspection for detecting an abnormality of the data written in the register (2A). A value (CRC expected value) is calculated. After the calculation of the expected value of the inspection index, the calculation of the current value (CRC current value) corresponding to the expected value of the inspection index of the data written in the register (2A) is repeated, and this calculation is performed. The current value of the index for inspection thus obtained is updated and stored (overwritten) in the current value storage unit (2E). Also, each time the calculation of the current value of the inspection index is repeated, a match/mismatch between the calculated current value of the inspection index and the expected value is determined, and the determination result is an error as the first determination result. Written to the detection register (2H).

演算処理部（１）は、エラー検出レジスタ（２Ｈ）に書き込まれている第１の判定結果および現状値記憶部（２Ｅ）に記憶されている検査用の指標の現状値から得られる第２の判定結果に基づいて、レジスタ（２Ａ）に書き込まれているデータの異常を検出する。例えば、第１の判定結果が「一致」でかつ第２の判定結果も「一致」であった場合にレジスタ（２Ａ）に書き込まれているデータが正常であると判断し、その他の場合は異常であると判断する。 The arithmetic processing unit (1) obtains a second determination value, which is obtained from the first determination result written in the error detection register (2H) and the present value of the index for inspection stored in the present value storage unit (2E). The abnormality of the data written in the register (2A) is detected based on the determination result. For example, when the first determination result is “match” and the second determination result is “match”, it is determined that the data written in the register (2A) is normal, and in other cases, it is abnormal. It is determined that

本発明において、演算処理部（１）は、エラー検出レジスタ（２Ｈ）に書き込まれている第１の判定結果および現状値記憶部（２Ｅ）に記憶されている検査用の指標の現状値の少なくとも一方を読み出す。これにより、例えば、現状値記憶部（２Ｅ）に記憶されている検査用の指標の現状値から第２の判定結果を得るようにし、この検査用の指標の現状値から得られる第２の判定結果とエラー検出レジスタ（２Ｈ）に書き込まれている第１の判定結果とに基づいてレジスタ（２Ａ）に書き込まれているデータの異常を検出するようにすることができる。 In the present invention, the arithmetic processing section (1) at least the first determination result written in the error detection register (2H) and the current value of the index for inspection stored in the current value storage section (2E). Read one. Thereby, for example, the second determination result is obtained from the current value of the inspection index stored in the current value storage unit (2E), and the second determination obtained from the current value of the inspection index is performed. The abnormality of the data written in the register (2A) can be detected based on the result and the first determination result written in the error detection register (2H).

この場合、現状値記憶部（２Ｅ）から読み出した検査用の指標の現状値から第２の判定結果を得るが、例えば、現状値記憶部（２Ｅ）に記憶されている検査用の指標の現状値を定期的に読み出すようにし、この現状値記憶部（２Ｅ）から読み出した最初の検査用の指標の現状値を演算処理部（１）側での期待値とし、以降、現状値記憶部（２Ｅ）から検査用の指標の現状値を読み出す毎に、その読み出した検査用の指標の現状値と演算処理部（１）側での期待値との一致／不一致を判定し、その判定結果を第２の判定結果とする。 In this case, the second determination result is obtained from the current value of the index for inspection read from the current value storage unit (2E). For example, the current status of the index for inspection stored in the current value storage unit (2E). The value is read out periodically, and the current value of the first index for inspection read from the current value storage unit (2E) is set as the expected value on the side of the arithmetic processing unit (1). Every time the current value of the inspection index is read from 2E), a match/mismatch between the read current value of the inspection index and the expected value on the arithmetic processing unit (1) side is determined, and the determination result is determined. This is the second determination result.

また、この場合、第１の判定結果と第２の判定結果とに基づいてレジスタ（２Ａ）に書き込まれているデータの異常を検出するが、第１の判定結果のみでレジスタ（２Ａ）に書き込まれているデータの異常を検出するようにしてもよく、第２の判定結果のみでレジスタ（２Ａ）に書き込まれているデータの異常を検出するようにしてもよい。例えば、レジスタの異常検出方式として第１，第２，第３の方式を選択可能とし、第１の方式が選択されている場合には第１の判定結果のみで異常を検出するようにし、第２の方式が選択されている場合には第２の判定結果のみで異常を検出するようにし、第３の方式が選択されている場合には第１の判定結果と第２の判定結果とに基づいて異常を検出するようにする。 Further, in this case, although the abnormality of the data written in the register (2A) is detected based on the first determination result and the second determination result, only the first determination result is written in the register (2A). The abnormality in the data written in the register (2A) may be detected only by the second determination result. For example, the first, second, and third methods can be selected as the register abnormality detection method, and when the first method is selected, the abnormality is detected only by the first determination result. When the second method is selected, the abnormality is detected only by the second determination result, and when the third method is selected, the first determination result and the second determination result are set. Based on this, the abnormality is detected.

また、本発明において、エラー検出レジスタ（２Ｈ）に書き込まれている第１の判定結果は、演算処理部（１）が定期的に読み出すようにしてもよいし、チェックサム付きＳＰＩ（Serial Peripheral Interface）アクセスのレスポンスバイトに含めるなど、通信プロトコルに含めて演算処理部（１）に送られてくるものとしてもよい。 Further, in the present invention, the first determination result written in the error detection register (2H) may be periodically read by the arithmetic processing unit (1), or an SPI (Serial Peripheral Interface) with checksum may be read. ) It may be included in the communication protocol such as included in the response byte of the access and sent to the arithmetic processing unit (1).

なお、上記説明では、一例として、発明の構成要素に対応する図面上の構成要素を、括弧を付した参照符号によって示している。 In the above description, as an example, the constituent elements in the drawings corresponding to the constituent elements of the invention are indicated by reference numerals in parentheses.

本発明によれば、エラー検出レジスタに書き込まれている第１の判定結果および現状値記憶部に記憶されている検査用の指標の現状値の少なくとも一方を読み出すようにしたので、例えば、現状値記憶部に記憶されている検査用の指標の現状値から第２の判定結果を得るようにし、この検査用の指標の現状値から得られる第２の判定結果とエラー検出レジスタに書き込まれている第１の判定結果とに基づいてレジスタに書き込まれているデータの異常を検出するなどして、処理能力の高いＣＰＵを用いることなく、異常検出の信頼性を高めることが可能となる。 According to the present invention, at least one of the first determination result written in the error detection register and the present value of the index for inspection stored in the present value storage unit is read out. The second determination result is obtained from the current value of the inspection index stored in the storage unit, and the second determination result obtained from the current value of the inspection index and the error detection register are written. By detecting an abnormality of the data written in the register based on the first determination result, it is possible to improve the reliability of the abnormality detection without using a CPU having a high processing capacity.

図１は、本発明の実施の形態に係るレジスタ異常検出装置の要部の構成を示す図である。FIG. 1 is a diagram showing a configuration of a main part of a register abnormality detecting device according to an embodiment of the present invention. 図２は、このレジスタ異常検出装置におけるＣＲＣ値算出部の内部のステートマシン図である。FIG. 2 is a state machine diagram inside the CRC value calculation unit in the register abnormality detection device. 図３は、ＣＲＣ値算出部で行われる動作を示すタイミングチャートである。FIG. 3 is a timing chart showing the operation performed by the CRC value calculation unit. 図４は、ＩＣ側での処理を機能ブロック化した図である。FIG. 4 is a functional block diagram of processing on the IC side. 図５は、ＩＣ側での処理を示すフローチャートである。FIG. 5 is a flowchart showing the processing on the IC side. 図６は、ＣＰＵ側での処理を示すフローチャートである。FIG. 6 is a flowchart showing processing on the CPU side. 図７は、第１の方式が選択されている場合のＣＰＵ側で行われる処理を示すフローチャートである。FIG. 7 is a flowchart showing the processing performed on the CPU side when the first method is selected. 図８は、第２の方式が選択されている場合のＣＰＵ側で行われる処理を示すフローチャートである。FIG. 8 is a flowchart showing the processing performed on the CPU side when the second method is selected. 図９は、エラー検出レジスタの値をチェックサム付きＳＰＩアクセスのレスポンスバイトに含めるようにした例を示す図である。FIG. 9 is a diagram showing an example in which the value of the error detection register is included in the response byte of SPI access with checksum.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。図１は本発明の実施の形態に係るレジスタ異常検出装置１００の要部の構成を示す図である。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a diagram showing a configuration of a main part of a register abnormality detection device 100 according to an embodiment of the present invention.

図１において、１はＣＰＵ（演算処理部）、２はＩＣである。ＩＣ２には、データ受信回路２１と、コマンド制御部２２と、データ送信回路２３と、内部レジスタ２４とが設けられている。内部レジスタ２４には、ＣＲＣ値算出対象レジスタ２４−１と、ＣＲＣ値算出非対象レジスタ２４−２と、ＣＲＣ値算出部２４−３と、エラー検出レジスタ２４−４とが設けられている。 In FIG. 1, 1 is a CPU (arithmetic processing unit), and 2 is an IC. The IC 2 is provided with a data receiving circuit 21, a command control unit 22, a data transmitting circuit 23, and an internal register 24. The internal register 24 is provided with a CRC value calculation target register 24-1, a CRC value calculation non-target register 24-2, a CRC value calculation unit 24-3, and an error detection register 24-4.

このレジスタ異常検出装置１００において、ＣＰＵ１から送られてくるデータはデータ受信回路２１で受信され、シリアルパラレル変換された後、コマンド制御部２２を介して内部レジスタ２４へ送られ、ＣＲＣ値算出対象レジスタ２４−１に書き込まれる。 In the register abnormality detecting device 100, the data sent from the CPU 1 is received by the data receiving circuit 21, converted into serial-to-parallel, and then sent to the internal register 24 via the command control unit 22 to be a CRC value calculation target register. 24-1.

内部レジスタ２４において、ＣＲＣ値算出部２４−３は、ＣＲＣ値算出対象レジスタ２４−１に書き込まれたデータのＣＲＣ期待値およびＣＲＣ現状値を算出し、算出したＣＲＣ現状値とＣＲＣ期待値との一致／不一致を判定し、その判定結果をエラー検出レジスタ２４−４に書き込む。 In the internal register 24, the CRC value calculation unit 24-3 calculates the CRC expected value and the CRC current value of the data written in the CRC value calculation target register 24-1, and calculates the calculated CRC current value and CRC expected value. A match/mismatch is determined, and the determination result is written in the error detection register 24-4.

また、ＣＲＣ値算出非対象レジスタ２４−２には、ＣＲＣ値算出部２４−３によって算出されたＣＲＣ現状値が書き込まれる。このＣＲＣ値算出非対象レジスタ２４−２に書き込まれたＣＲＣ現状値およびエラー検出レジスタ２４−４に書き込まれた判定結果はＣＰＵ１によって定期的に読み出される。 Further, the CRC current value calculated by the CRC value calculation unit 24-3 is written in the CRC value calculation non-target register 24-2. The CRC present value written in the CRC value calculation non-target register 24-2 and the determination result written in the error detection register 24-4 are periodically read by the CPU 1.

なお、図１中、CSはチップセレクト信号、SCLKはシリアルクロック信号、MISO（Master In Slave Out）はマスタ側入力・スレーブ側出力信号、MOSI（Master Output Slave Input）はマスタ側出力・スレーブ側入力信号、REG_ERR_DETはエラー検出レジスタ２４−４から読み出される異常検出ステータス（判定結果）である。 In FIG. 1, CS is a chip select signal, SCLK is a serial clock signal, MISO (Master In Slave Out) is a master side input/slave side output signal, and MOSI (Master Output Slave Input) is a master side output/slave side input. The signal, REG_ERR_DET, is the abnormality detection status (judgment result) read from the error detection register 24-4.

図２にＣＲＣ値算出部２４−３の内部のステートマシン図を示す。ＣＲＣ値算出部２４−３は、ＣＲＣ算出イネーブルが有効な場合、ＣＲＣ値算出対象レジスタ２４−１に書き込まれているデータのＣＲＣの現状値（ＣＲＣ現状値）の算出（状態Ｓ１）と算出したＣＲＣ現状値とＣＲＣ期待値との比較を繰り返すが（状態Ｓ２）、ＣＲＣ期待値算出コマンドをＣＰＵ１から受け取るとＣＲＣ期待値の算出を開始する（状態Ｓ３）。ＣＲＣ期待値の算出を完了すると、エラー検出レジスタ２４−４の値をクリアして「０」とし（状態Ｓ４）、ＣＲＣ現状値の算出を繰り返す（状態Ｓ１）。 FIG. 2 shows a state machine diagram inside the CRC value calculation unit 24-3. When the CRC calculation enable is valid, the CRC value calculation unit 24-3 calculates that the current CRC value of the data written in the CRC value calculation target register 24-1 (CRC current value) is calculated (state S1). The comparison between the CRC current value and the CRC expected value is repeated (state S2), but when the CRC expected value calculation command is received from the CPU 1, calculation of the CRC expected value is started (state S3). When the calculation of the CRC expected value is completed, the value of the error detection register 24-4 is cleared to "0" (state S4), and the calculation of the CRC current value is repeated (state S1).

ＣＲＣ値算出部２４−３は、このＣＲＣ現状値の算出の繰り返し中、ノイズなどの異常により、ＣＲＣ値算出対象レジスタ２４−１に書き込まれているデータの値が書き変わり、ＣＲＣ現状値とＣＲＣＳ期待値との不一致が発生すると、エラー検出レジスタ２４−４の値に「１」をセットする。 The CRC value calculation unit 24-3 rewrites the value of the data written in the CRC value calculation target register 24-1 due to an abnormality such as noise during the repetition of the calculation of the CRC current value, and the CRC current value and the CRCCS. When a mismatch with the expected value occurs, the value of the error detection register 24-4 is set to "1".

このステータスマシン図からも分かるように、ＣＲＣ値算出部２４−３は、ＣＲＣ現状値の算出を繰り返す毎に、算出したＣＲＣ現状値とＣＲＣ期待値との一致／不一致を判定し、その判定結果をエラー検出レジスタ２４−４に書き込む。 As can be seen from this status machine diagram, the CRC value calculation unit 24-3 determines whether the calculated CRC current value and the expected CRC value match/mismatch each time the calculation of the CRC current value is repeated, and the determination result Is written in the error detection register 24-4.

本実施の形態において、エラー検出レジスタ２４−４の値は最初は「０」とされており、ＣＲＣ現状値とＣＲＣ期待値との間に不一致が生じると、このエラー検出レジスタ２４−４の値が「１」に書き替えられる。すなわち、エラー検出レジスタ２４−４の値（異常検出ステータス）は、ＣＲＣ現状値とＣＲＣ期待値との一致／不一致の判定結果が「一致」である場合には「０」とされ、「不一致」の場合には「１」とされる。「一致」である場合には、エラー検出レジスタ２４−４の値は書き替えられないが、結果的には「０」を書き込んでいると言える。 In the present embodiment, the value of the error detection register 24-4 is initially set to "0", and when a mismatch between the CRC current value and the CRC expected value occurs, the value of the error detection register 24-4 is changed. Is rewritten as "1". That is, the value of the error detection register 24-4 (abnormality detection status) is set to "0" when the determination result of the match/mismatch between the current CRC value and the expected CRC value is "match", and "mismatch". In the case of, it is set to "1". In the case of “match”, the value of the error detection register 24-4 cannot be rewritten, but it can be said that “0” is eventually written.

なお、図２において、「IDLE」は初期状態（状態Ｓ０）、「CALC」はＣＲＣ現状値の算出を行う状態（状態Ｓ１）、「RESULT」はＣＲＣ現状値とＣＲＣ期待値との比較を行う状態（状態Ｓ２）、「REF_CALC」はＣＲＣ期待値の算出を行う状態（状態Ｓ３）、「REF_RESULT」は異常検出ステータスのクリアを行う状態（状態Ｓ４）を示す。 In FIG. 2, “IDLE” is the initial state (state S0), “CALC” is the state in which the CRC current value is calculated (state S1), and “RESULT” is the comparison between the CRC current value and the expected CRC value. State (state S2), "REF_CALC" indicates a state in which the expected CRC value is calculated (state S3), and "REF_RESULT" indicates a state in which the abnormality detection status is cleared (state S4).

また、図２において、状態Ｓ１でＣＲＣ現状値が繰り返し算出されるが、このＣＲＣ現状値は算出される毎にＣＲＣ値算出非対象レジスタ２４−２に更新記憶（上書き）される。また、状態Ｓ３でＣＲＣ期待値が算出されるが、このＣＲＣ期待値はＣＲＣ期待値算出コマンドにより１回だけ求められるものであり、ＣＲＣ値算出部２４−３内のメモリに記憶される。 Further, in FIG. 2, the CRC current value is repeatedly calculated in the state S1, but this CRC current value is updated and stored (overwritten) in the CRC value calculation non-target register 24-2 every time it is calculated. Further, the CRC expected value is calculated in the state S3, but this CRC expected value is obtained only once by the CRC expected value calculation command and is stored in the memory in the CRC value calculation unit 24-3.

図１において、ＣＰＵ１は、エラー検出レジスタ２４−４に書き込まれている判定結果およびＣＲＣ値算出非対象レジスタ２４−２に記憶されているＣＲＣ現状値を定期的に読み出す。そして、この読み出した判定結果（第１の判定結果）およびＣＲＣ現状値から得られる判定結果（第２の判定結果）に基づいてＣＲＣ値算出対象レジスタ２４−１に書き込まれているデータの異常を検出する。例えば、第１の判定結果が「一致」でかつ第２の判定結果も「一致」であった場合にＣＲＣ値算出対象レジスタ２４−１に書き込まれているデータが正常であると判断し、その他の場合は異常であると判断する。 In FIG. 1, the CPU 1 periodically reads the determination result written in the error detection register 24-4 and the CRC present value stored in the CRC value calculation non-target register 24-2. Then, based on the read judgment result (first judgment result) and the judgment result (second judgment result) obtained from the CRC present value, the abnormality of the data written in the CRC value calculation target register 24-1 is detected. To detect. For example, when the first determination result is “match” and the second determination result is “match”, it is determined that the data written in the CRC value calculation target register 24-1 is normal, and In case of, it is judged to be abnormal.

本実施の形態において、ＣＰＵ１がＩＣ２から読み出せるＣＲＣ値は、ＣＲＣ現状値のみとされている。すなわち、ＣＰＵ１は、ＣＲＣ値算出対象レジスタ２４−１に書き込んだデータのＣＲＣ期待値とＩＣ２から読み出したＣＲＣ現状値との一致／不一致の判定結果をＣＲＣ現状値から得られる判定結果（第２の判定結果）として求めるわけだが、ＣＲＣ値算出部２４−３で算出されたＣＲＣ期待値は読み出せない。 In the present embodiment, the CRC value that the CPU 1 can read from the IC 2 is the CRC current value only. That is, the CPU 1 obtains the determination result of the match/mismatch between the CRC expected value of the data written in the CRC value calculation target register 24-1 and the CRC current value read from the IC 2 from the CRC current value (second However, the CRC expected value calculated by the CRC value calculation unit 24-3 cannot be read.

この場合、ＣＰＵ１側でＣＲＣ値算出対象レジスタ２４−１に書き込むデータのＣＲＣ期待値を求めておいてもよいが、ＣＰＵ１の処理負荷が増える。そこで、本実施の形態では、ＣＰＵ１において、ＣＲＣ値算出非対象レジスタ２４−２から読み出した最初のＣＲＣ現状値（ＣＲＣ期待値算出コマンド発行後の最初のＣＲＣ現状値）をＣＰＵ１側でのＣＲＣ期待値とし、以降、ＣＲＣ値算出非対象レジスタ２４−２からＣＲＣ現状値を読み出す毎に、その読み出したＣＲＣ現状値とＣＰＵ１側でのＣＲＣ期待値との一致／不一致を判定し、その判定結果をＣＲＣ現状値から得られる判定結果（第２の判定結果）とする。 In this case, the CPU 1 side may obtain the CRC expected value of the data to be written in the CRC value calculation target register 24-1, but the processing load on the CPU 1 increases. Therefore, in the present embodiment, in the CPU 1, the first CRC current value read from the CRC value calculation non-target register 24-2 (first CRC current value after issuing the CRC expected value calculation command) is the CRC expectation on the CPU 1 side. Each time the CRC current value is read from the CRC value calculation non-target register 24-2, it is determined whether the read CRC current value and the expected CRC value on the CPU 1 side match or not, and the determination result is obtained. The determination result (second determination result) obtained from the CRC current value is used.

図３にＣＲＣ値算出部２４−３で行われる動作のタイミングチャートを示す。同図において、（ａ）〜（ｈ）はＣＲＣ値算出部２４−３の入出力信号、（ｉ），（ｊ）はＣＲＣ値算出部２４−３の内部信号である。 FIG. 3 shows a timing chart of the operation performed by the CRC value calculation unit 24-3. In the figure, (a) to (h) are input/output signals of the CRC value calculation unit 24-3, and (i) and (j) are internal signals of the CRC value calculation unit 24-3.

ＣＲＣ値算出部２４−３は、ＣＰＵ１からＣＲＣ期待算出コマンドを受け取ると（図３（ｃ）に示すｔ１点）、ＣＲＣ期待値の算出を開始する（図３（ｊ）に示すｔ１点）。そして、ＣＲＣ期待値の算出を終えると（図３（ｊ）に示すｔ２〜ｔ３点）、エラー検出レジスタ２４−４の値をクリアし（図３（ｆ）に示すｔ２〜ｔ３点）、ＣＲＣ現状値の算出を開始する（図３（ｊ）に示すｔ３点）。 Upon receiving the CRC expected calculation command from the CPU 1 (t1 point shown in FIG. 3C), the CRC value calculation unit 24-3 starts calculating the CRC expected value (t1 point shown in FIG. 3J). Then, when the calculation of the CRC expected value is completed (t2 to t3 points shown in FIG. 3(j)), the value of the error detection register 24-4 is cleared (t2 to t3 points shown in FIG. 3(f)), and the CRC is The calculation of the current value is started (point t3 shown in FIG. 3(j)).

ＣＲＣ値算出部２４−３は、ＣＲＣ現状値を算出する毎にＣＲＣ期待値との比較を行い、算出されたＣＲＣ現状値とＣＲＣ期待値との不一致を確認すると（図３（ｊ）に示すｔ４〜ｔ５点）、エラー検出レジスタ２４−４の値（異常検出ステータス）を「１」とする（図３（ｇ）に示すｔ４〜ｔ５点）。 The CRC value calculation unit 24-3 compares the CRC current value with the CRC expected value every time the CRC current value is calculated, and confirms the mismatch between the calculated CRC current value and the CRC expected value (shown in FIG. 3(j)). (t4 to t5 points), and the value of the error detection register 24-4 (abnormality detection status) is set to "1" (t4 to t5 points shown in FIG. 3G).

なお、このＣＲＣ値算出部２４−３で行われる処理動作において、ＣＲＣ値期待値の算出に要する時間（ＣＲＣ期待値算出期間）ＴＡとＣＲＣ現状値の算出に要する時間（ＣＲＣ現状値算出期間）ＴＢとは同じである。例えば、ＣＲＣ値算出対象レジスタ２４−１が６０バイトであり、１バイトずつＣＲＣ算出を行ったとすると、ＣＲＣの算出に要する時間は６０サイクルとなる。 In the processing operation performed by the CRC value calculation unit 24-3, the time required to calculate the CRC value expected value (CRC expected value calculation period) TA and the time required to calculate the CRC current value (CRC current value calculation period) It is the same as TB. For example, if the CRC value calculation target register 24-1 has 60 bytes and CRC calculation is performed byte by byte, the time required to calculate the CRC is 60 cycles.

図４は、上述したＩＣ２側での処理を機能ブロック化した図である。ＩＣ２は、レジスタ２Ａと、データ書込部２Ｂと、ＣＲＣ期待値算出部２Ｃと、ＣＲＣ現状値算出部２Ｄと、ＣＲＣ現状値記憶部２Ｅと、ＣＲＣ期待値記憶部２Ｆと、一致／不一致判定部２Ｇと、エラー検出レジスタ２Ｈとを備えている。 FIG. 4 is a diagram in which the above-described processing on the IC2 side is formed into functional blocks. The IC 2 has a register 2A, a data writing unit 2B, a CRC expected value calculation unit 2C, a CRC current value calculation unit 2D, a CRC current value storage unit 2E, a CRC expected value storage unit 2F, and a match/mismatch determination. The unit 2G and the error detection register 2H are provided.

なお、この機能ブロック図において、レジスタ２Ａは図１におけるＣＲＣ値算出対象レジスタ２４−１に相当し、ＣＲＣ現状値記憶部２ＥはＣＲＣ値算出非対象レジスタ２４−２に相当し、エラー検出レジスタ２Ｈはエラー検出レジスタ２４−４に相当する。また、ＣＲＣ期待値算出部２Ｃ、ＣＲＣ現状値算出部２Ｄ、ＣＲＣ期待値記憶部２Ｆおよび一致／不一致判定部２Ｇは、ＣＲＣ値算出部２４−３内の処理機能に対応する。 In this functional block diagram, the register 2A corresponds to the CRC value calculation target register 24-1 in FIG. 1, the CRC current value storage unit 2E corresponds to the CRC value calculation non-target register 24-2, and the error detection register 2H. Corresponds to the error detection register 24-4. Further, the CRC expected value calculation unit 2C, the CRC current value calculation unit 2D, the CRC expected value storage unit 2F, and the match/mismatch determination unit 2G correspond to the processing functions in the CRC value calculation unit 24-3.

また、この機能ブロック図において、ＣＲＣ期待値算出部２ＣとＣＲＣ現状値算出部２Ｄとは、その処理機能を区別するために２つに分けて示しているが、ハードウェア的に別回路として存在しているわけではなく、共通の回路（同一の回路）とされている。すなわち、この共通の回路において、ＣＲＣ期待値算出コマンドを受け付けた後に算出したＣＲＣ値をＣＲＣ期待値と判断してＣＲＣ期待値記憶部２Ｆに格納し、それ以外の時に算出したＣＲＣ値をＣＲＣ現状値としてＣＲＣ現状値記憶部２Ｅに格納する。つまり、ＣＲＣ期待値の生成とＣＲＣ現状値の生成は全く同じ計算式で算出するので、別回路として存在させる必要はない。ＣＲＣ期待値とＣＲＣ現状値を同時に算出するのであれば、別回路として用意する必要があるが、この例ではＣＲＣ期待値とＣＲＣ現状値の算出は排他的に実行する。勿論、重複した構成とはなるが、ＣＲＣ期待値とＣＲＣ現状値を算出する回路を別回路として用意してもよい。 Further, in this functional block diagram, the CRC expected value calculation unit 2C and the CRC current value calculation unit 2D are shown as two in order to distinguish their processing functions, but they are present as separate circuits in terms of hardware. It does not mean that it is a common circuit (the same circuit). That is, in this common circuit, the CRC value calculated after receiving the CRC expected value calculation command is determined to be the CRC expected value and stored in the CRC expected value storage unit 2F, and the CRC value calculated at other times is stored as the CRC present state. The value is stored in the CRC current value storage unit 2E as a value. That is, since the generation of the CRC expected value and the generation of the CRC current value are calculated by the same calculation formula, it is not necessary to exist as a separate circuit. If the CRC expected value and the CRC present value are calculated at the same time, it is necessary to prepare them as separate circuits, but in this example, the calculation of the CRC expected value and the CRC present value is executed exclusively. Of course, although the configuration is duplicated, a circuit for calculating the CRC expected value and the CRC current value may be prepared as a separate circuit.

このＩＣ２において、データ書込部２Ｂは、ＣＰＵ１からのレジスタ書き込みコマンド（データ＋コマンド）を受けて、レジスタ２ＡにＣＰＵ１からのデータを書き込む。ＣＲＣ期待値算出部２Ｃは、ＣＰＵ１からのＣＲＣ期待値算出コマンドを受けて、レジスタ２Ａに書き込まれているデータのＣＲＣ期待値を算出する。ＣＲＣ期待値記憶部２Ｆは、ＣＲＣ期待値算出部２Ｃによって算出されたＣＲＣ期待値を記憶する。 In the IC 2, the data writing unit 2B receives the register write command (data+command) from the CPU 1 and writes the data from the CPU 1 to the register 2A. The CRC expected value calculation unit 2C receives the CRC expected value calculation command from the CPU 1 and calculates the CRC expected value of the data written in the register 2A. The CRC expected value storage unit 2F stores the CRC expected value calculated by the CRC expected value calculation unit 2C.

ＣＲＣ現状値算出部２Ｄは、ＣＲＣ期待値算出部２ＣでＣＲＣ期待値が算出された後、レジスタ２Ａに書き込まれているデータのＣＲＣ期待値に対応するＣＲＣ現状値の算出を繰り返す。ＣＲＣ現状値記憶部２Ｅは、ＣＲＣ現状値算出部２ＤによってＣＲＣ現状値が算出される毎に、算出されたＣＲＣ現状値を更新記憶する。 The CRC current value calculation unit 2D repeats the calculation of the CRC current value corresponding to the CRC expected value of the data written in the register 2A after the CRC expected value calculation unit 2C calculates the CRC expected value. The CRC current value storage unit 2E updates and stores the calculated CRC current value every time the CRC current value calculation unit 2D calculates the CRC current value.

一致／不一致判定部２Ｇは、ＣＲＣ現状値算出部２ＤによってＣＲＣ現状値が算出される毎に、算出されたＣＲＣ現状値とＣＲＣ期待値との一致／不一致を判定し、その判定結果（「０」／「１」）を第１の判定結果としてエラー検出レジスタ２Ｈに書き込む。なお、エラー検出レジスタ２Ｈに書き込まれている値は、ＣＲＣ期待値算出部２ＣでのＣＲＣ期待値の算出が完了する毎にクリアされる。 Each time the CRC current value calculation unit 2D calculates the CRC current value, the match/mismatch determination unit 2G determines whether the calculated CRC current value and the CRC expected value match/mismatch, and the determination result ("0 “/“1”) is written in the error detection register 2H as the first determination result. The value written in the error detection register 2H is cleared every time the CRC expected value calculation unit 2C completes the calculation of the CRC expected value.

図５は上述したＩＣ２側での処理を示すフローチャートである。データ書込部２Ｂは、ＣＰＵ１からレジスタ書き込みコマンドが送られてくると（ステップＳ１０１のＹＥＳ）、レジスタ２Ａにデータを書き込む（ステップＳ１０２）。ＣＲＣ期待値算出部２Ｃは、レジスタ書き込みコマンドの発行後、ＣＰＵ１からＣＲＣ期待値算出コマンドが送れてくると（ステップＳ１０３のＹＥＳ）、ＣＲＣ期待値を算出する（ステップＳ１０４）。また、このＣＲＣ期待値の算出後、エラー検出レジスタ２Ｈの値をクリアする（ステップＳ１０５）。 FIG. 5 is a flowchart showing the processing on the IC2 side described above. When the register writing command is sent from the CPU 1 (YES in step S101), the data writing unit 2B writes the data in the register 2A (step S102). When the CRC expected value calculation command is sent from the CPU 1 after issuing the register write command (YES in step S103), the CRC expected value calculation unit 2C calculates the CRC expected value (step S104). After calculating the CRC expected value, the value of the error detection register 2H is cleared (step S105).

ＣＲＣ現状値算出部２Ｄは、ＣＲＣ期待値算出部２ＣでのＣＲＣ期待値の算出が完了すると、ＣＲＣ現状値の算出を開始する（ステップＳ１０６）。一致／不一致判定部２Ｇは、ＣＲＣ現状値算出部２ＤでのＣＲＣ現状値の算出が完了すると、この算出したＣＲＣ現状値とＣＲＣ期待値算出部２Ｃが算出したＣＲＣ期待値との一致／不一致を判定する（ステップＳ１０７）。 The CRC current value calculation unit 2D starts calculation of the CRC current value when the calculation of the CRC expected value by the CRC expected value calculation unit 2C is completed (step S106). When the CRC current value calculation unit 2D completes the calculation of the CRC current value, the match/mismatch determination unit 2G determines whether the calculated CRC current value matches the CRC expected value calculated by the CRC expected value calculation unit 2C. The determination is made (step S107).

一致／不一致判定部２Ｇでの一致／不一致の判定は、ＣＲＣ現状値算出部２ＤでＣＲＣ現状値が算出される毎に繰り返され（ステップＳ１０１→Ｓ１０６→Ｓ１０７の繰り返し）、このＣＲＣ現状値の算出の繰り返し中に「不一致」であるとの判定結果が得られた場合、一致／不一致判定部２Ｇはエラー検出レジスタ２Ｈの値を「１」とする（ステップＳ１０８）。 The match/mismatch determination by the match/mismatch determination unit 2G is repeated every time the CRC current value is calculated by the CRC current value calculation unit 2D (steps S101→S106→S107 are repeated), and this CRC current value is calculated. When the determination result of "mismatch" is obtained during the repetition of, the match/mismatch determination unit 2G sets the value of the error detection register 2H to "1" (step S108).

図６は上述したＣＰＵ１側での処理を示すフローチャートである。ＣＰＵ１は、ＩＣ２のリセットを解除した後（ステップＳ２０１）、ＩＣ２に対してレジスタ書き込みコマンドを発行したか否かを確認する（ステップＳ２０２）。ＩＣ２に対するレジスタ書き込みコマンドの発行を確認すると（ステップＳ２０２のＹＥＳ）、ＩＣ２に対してＣＲＣ期待値算出コマンドを発行する（ステップＳ２０３）。 FIG. 6 is a flowchart showing the processing on the CPU 1 side described above. After releasing the reset of IC2 (step S201), the CPU 1 confirms whether or not the register write command is issued to the IC2 (step S202). When the issuance of the register write command to IC2 is confirmed (YES in step S202), the CRC expected value calculation command is issued to IC2 (step S203).

そして、ＣＰＵ１は、ＩＣ２においてＣＲＣ値の算出が完了するのを待って（ステップＳ２０４）、ＣＲＣ現状値記憶部２Ｅに記憶されているＣＲＣ現状値（ＣＲＣ期待値算出コマンド発行後の最初のＣＲＣ現状値）を読み出し、その読み出したＣＲＣ現状値をＣＰＵ１側でのＣＲＣ期待値として保存する（ステップＳ２０５）。 Then, the CPU 1 waits until the calculation of the CRC value is completed in the IC 2 (step S204), and then the CRC present value stored in the CRC present value storage unit 2E (the first CRC present state after the CRC expected value calculation command is issued). Value) and the read CRC current value is stored as a CRC expected value on the CPU 1 side (step S205).

そして、ＣＰＵ１は、エラー検出レジスタ２Ｈに書き込まれている判定結果（第１の判定結果）およびＣＲＣ現状値記憶部２Ｅに記憶されているＣＲＣ現状値を読み出し（ステップＳ２０６）、エラー検出レジスタ２Ｈから読み出した判定結果（第１の判定結果）が「０」で、かつＣＲＣ現状値記憶部２Ｅから読み出したＣＲＣ現状値とステップＳ２０５で保存したＣＰＵ１側のＣＲＣ期待値とが一致していた場合（第２の判定結果が「０」であった場合）（ステップＳ２０７のＹＥＳ）、すなわち第１の判定結果が「一致」でかつ第２の判定結果も「一致」であった場合、レジスタ２Ａに書き込まれているデータは正常であると判断し、ステップＳ２０２に戻る。 Then, the CPU 1 reads the judgment result (first judgment result) written in the error detection register 2H and the CRC present value stored in the CRC present value storage unit 2E (step S206), and reads out from the error detection register 2H. When the read judgment result (first judgment result) is “0” and the CRC present value read from the CRC present value storage unit 2E and the CRC expected value of the CPU 1 stored in step S205 match ( When the second determination result is “0”) (YES in step S207), that is, when the first determination result is “match” and the second determination result is “match”, the register 2A is registered. It is determined that the written data is normal, and the process returns to step S202.

ＣＰＵ１は、ＩＣ２に対してレジスタ書き込みコマンドを１度発行すると、次のレジスタ書き込みコマンドを発行するまで、ステップＳ２０２，Ｓ２０６，２０７の処理を繰り返す。このステップＳ２０２，Ｓ２０６，Ｓ２０７の処理の繰り返し中、第１の判定結果が「一致」でかつ第２の判定結果も「一致」であるという結果が得られなかった場合（ステップＳ２０７のＮＯ）、すなわち第１の判定結果と第２の判定結果の少なくとも一方が「不一致」であった場合、ＣＰＵ１は、レジスタ２Ａに書き込まれているデータに異常が生じているものと判断し、異常処理を行う（ステップＳ２０８）。このステップＳ２０８での異常処理の内容は、各システムで適切な方法を決定する。 When the CPU 1 issues a register write command to the IC 2 once, the CPU 1 repeats the processes of steps S202, S206, and 207 until the next register write command is issued. During the repetition of the processing of steps S202, S206, and S207, when the result that the first determination result is “match” and the second determination result is “match” is not obtained (NO in step S207), That is, when at least one of the first determination result and the second determination result is “mismatch”, the CPU 1 determines that the data written in the register 2A has an abnormality, and performs an abnormality process. (Step S208). The content of the abnormality processing in step S208 determines an appropriate method for each system.

このようにして、本実施の形態のレジスタ異常検出装置１００によれば、ＩＣ２側での判定結果（第１の判定結果）とＣＰＵ１側での判定結果（第２の判定結果）が共に「一致」となった場合にレジスタ２Ａに書き込まれているデータが正常であると判断され、その他の場合は異常であると判断されるものとなる。これにより、ＣＰＵ１として処理能力の高いＣＰＵを用いることなく、異常検出の信頼性を高めることができるようになる。 In this way, according to the register abnormality detection device 100 of the present embodiment, the determination result on the IC2 side (first determination result) and the determination result on the CPU1 side (second determination result) are both “matched”. ", the data written in the register 2A is judged to be normal, and otherwise the data is judged to be abnormal. As a result, the reliability of abnormality detection can be improved without using a CPU with high processing capacity as the CPU 1.

なお、上述では説明を省略したが、このレジスタ異常検出装置１００では、ＩＣ２側での第１の判定結果とＣＰＵ１側での第２の判定結果とに基づいてレジスタ２Ａに書き込まれているデータの異常を検出するか、ＩＣ２側での第１の判定結果のみでレジスタ２Ａに書き込まれているデータの異常を検出するか、ＣＰＵ１側での第２の判定結果のみでレジスタ２Ａに書き込まれているデータの異常を検出するかについて、選択することが可能とされている。 Although not described in the above, in the register abnormality detecting device 100, the data written in the register 2A based on the first determination result on the IC2 side and the second determination result on the CPU1 side are stored. Whether an abnormality is detected, the abnormality of the data written in the register 2A is detected only by the first determination result on the IC2 side, or the abnormality is written in the register 2A only by the second determination result on the CPU1 side. It is possible to select whether or not to detect abnormal data.

この場合、ＣＰＵ１は、レジスタの異常検出方式として第１の方式が選択されている場合には、ＩＣ２側での第１の判定結果のみでレジスタ２Ａに書き込まれているデータの異常を検出し、第２の方式が選択されている場合には、ＣＰＵ１側での第２の判定結果のみでレジスタ２Ａに書き込まれているデータの異常を検出し、第３の方式が選択されている場合には、ＩＣ２側での第１の判定結果とＣＰＵ１側での第２の判定結果とに基づいてレジスタ２Ａに書き込まれているデータの異常を検出する。 In this case, when the first method is selected as the register abnormality detection method, the CPU 1 detects the abnormality of the data written in the register 2A only by the first determination result on the IC2 side, When the second method is selected, the abnormality of the data written in the register 2A is detected only by the second determination result on the CPU 1 side, and when the third method is selected, , The abnormality of the data written in the register 2A is detected based on the first determination result on the IC2 side and the second determination result on the CPU1 side.

図７に第１の方式が選択されている場合のＣＰＵ１側で行われる処理のフローチャートを示す。この場合、ＣＰＵ１は、ＩＣ２のリセットを解除した後（ステップＳ３０１）、ＩＣ２に対してレジスタ書き込みコマンドを発行したか否かを確認する（ステップＳ３０２）。ＩＣ２に対するレジスタ書き込みコマンドの発行を確認すると（ステップＳ３０３のＹＥＳ）、ＩＣ２に対してＣＲＣ期待値算出コマンドを発行する（ステップＳ３０３）。 FIG. 7 shows a flowchart of processing performed on the CPU 1 side when the first method is selected. In this case, the CPU 1 confirms whether the register write command has been issued to the IC 2 after releasing the reset of the IC 2 (step S301) (step S302). When the issuance of the register write command to IC2 is confirmed (YES in step S303), the CRC expected value calculation command is issued to IC2 (step S303).

そして、ＣＰＵ１は、ＩＣ２においてＣＲＣ値の算出が完了するのを待って（ステップＳ３０４）、エラー検出レジスタ２Ｈに書き込まれている判定結果（第１の判定結果）を読み出し（ステップＳ３０５）、エラー検出レジスタ２Ｈから読み出した判定結果（第１の判定結果）が「１」でなかった場合には（ステップＳ３０６のＮＯ）、すなわち第１の判定結果が「０」であった場合には、レジスタ２Ａに書き込まれているデータは正常であると判断し、ステップＳ３０２に戻る。 Then, the CPU 1 waits until the calculation of the CRC value is completed in the IC 2 (step S304), reads the determination result (first determination result) written in the error detection register 2H (step S305), and detects the error. If the determination result (first determination result) read from the register 2H is not "1" (NO in step S306), that is, if the first determination result is "0", the register 2A It is determined that the data written in is normal, and the process returns to step S302.

ＣＰＵ１は、ＩＣ２に対してレジスタ書き込みコマンドを１度発行すると、次のレジスタ書き込みコマンドを発行するまで、ステップＳ３０２，Ｓ３０５，Ｓ３０６の処理を繰り返す。このステップＳ３０２，Ｓ３０５，Ｓ３０６の処理の繰り返し中、第１の判定結果が「１」となった場合（ステップＳ３０６のＹＥＳ）、すなわち第１の判定結果が「不一致」となった場合、ＣＰＵ１は、レジスタ２Ａに書き込まれているデータに異常が生じているものと判断し、異常処理を行う（ステップＳ３０７）。このステップＳ３０７での異常処理の内容は、各システムで適切な方法を決定する。 When the CPU 1 issues the register write command once to the IC 2, the CPU 1 repeats the processes of steps S302, S305, and S306 until the next register write command is issued. During the repetition of the processing of steps S302, S305, S306, if the first determination result is “1” (YES in step S306), that is, if the first determination result is “mismatch”, the CPU 1 , It is determined that the data written in the register 2A has an abnormality, and abnormality processing is performed (step S307). The content of the abnormality processing in step S307 determines an appropriate method for each system.

図８に第２の方式が選択されている場合のＣＰＵ１側で行われる処理動作のフローチャートを示す。この場合、ＣＰＵ１は、ＩＣ２のリセットを解除した後（ステップＳ４０１）、ＩＣ２に対してレジスタ書き込みコマンドを発行したか否かを確認する（ステップＳ４０２）。ＩＣ２に対するレジスタ書き込みコマンドの発行を確認すると（ステップＳ４０３のＹＥＳ）、ＩＣ２に対してＣＲＣ期待値算出コマンドを発行する（ステップＳ４０３）。 FIG. 8 shows a flowchart of the processing operation performed on the CPU 1 side when the second method is selected. In this case, the CPU 1 confirms whether the register write command has been issued to the IC 2 after releasing the reset of the IC 2 (step S 401) (step S 402 ). When the issuance of the register write command to IC2 is confirmed (YES in step S403), the CRC expected value calculation command is issued to IC2 (step S403).

そして、ＣＰＵ１は、ＩＣ２においてＣＲＣ値の算出が完了するのを待って（ステップＳ４０４）、ＣＲＣ現状値記憶部２Ｅに記憶されているＣＲＣ現状値（ＣＲＣ期待値算出コマンド発行後の最初のＣＲＣ現状値）を読み出し、その読み出したＣＲＣ現状値をＣＰＵ１側でのＣＲＣ期待値として保存する（ステップＳ４０５）。 Then, the CPU 1 waits until the calculation of the CRC value is completed in the IC 2 (step S404), and then the CRC present value stored in the CRC present value storage unit 2E (the first CRC present state after the CRC expected value calculation command is issued). Value) and the read CRC current value is stored as a CRC expected value on the CPU 1 side (step S405).

そして、ＣＰＵ１は、ＣＲＣ現状値記憶部２Ｅに記憶されているＣＲＣ現状値を読み出し（ステップＳ４０６）、このＣＲＣ現状値記憶部２Ｅから読み出したＣＲＣ現状値とステップＳ４０５で保存したＣＰＵ１側のＣＲＣ期待値とが一致していた場合（ステップＳ４０７のＹＥＳ）、すなわち第２の判定結果が「一致」であった場合、レジスタ２Ａに書き込まれているデータは正常であると判断し、ステップＳ４０２に戻る。 Then, the CPU 1 reads the CRC present value stored in the CRC present value storage unit 2E (step S406), and the CRC present value read from the CRC present value storage unit 2E and the CRC expectation of the CPU 1 side saved in step S405. If the values match (YES in step S407), that is, if the second determination result is "match", it is determined that the data written in the register 2A is normal, and the process returns to step S402. ..

ＣＰＵ１は、ＩＣ２に対してレジスタ書き込みコマンドを１度発行すると、次のレジスタ書き込みコマンドを発行するまで、ステップＳ４０２，Ｓ４０６，Ｓ４０７の処理を繰り返す。このステップＳ４０２，Ｓ４０６，Ｓ４０７の処理の繰り返し中、第２の判定結果が「一致」であるという結果が得られなかった場合（ステップＳ４０７のＮＯ）、すなわち第２の判定結果が「不一致」であった場合、ＣＰＵ１は、レジスタ２Ａに書き込まれているデータに異常が生じているものと判断し、異常処理を行う（ステップＳ４０８）。このステップＳ４０８での異常処理の内容は、各システムで適切な方法を決定する。 When the register write command is issued once to the IC2, the CPU 1 repeats the processes of steps S402, S406, and S407 until the next register write command is issued. During the repetition of the processing of steps S402, S406, and S407, when the result that the second determination result is “match” is not obtained (NO in step S407), that is, the second determination result is “mismatch”. If there is, the CPU 1 determines that the data written in the register 2A has an abnormality, and performs abnormality processing (step S408). The content of the abnormality processing in step S408 determines an appropriate method for each system.

第３の方式が選択されている場合には図６を用いて説明した処理が行われる。なお、必ずしもこのような第１，第２，第３の方式が選択可能な構成としなくてもよく、第３の方式が単独で採用されていても構わない。また、本実施の形態において、ＣＰＵ１はＩＣ２から異常検出ステータスおよびＣＲＣ現状値の少なくとも一方を読み出すが、この読み出した異常検出ステータスやＣＲＣ現状値どのように利用するかはユーザ次第である。 When the third method is selected, the processing described with reference to FIG. 6 is performed. The first, second, and third methods are not necessarily selectable, and the third method may be adopted independently. Further, in the present embodiment, the CPU 1 reads at least one of the abnormality detection status and the CRC current value from the IC 2, but it is up to the user how to use the read abnormality detection status and CRC current value.

また、上述した実施の形態では、ＣＲＣ値の具体的な算出方法については述べなかったが、実際には多項式としてC「RC-16-CCITT（X^16+X^12+X^5+1）」を使用する。勿論、他の多項式（例えば、「CRC-16」や「CRC-32」）を使用してＣＲＣ値を算出してもよい。また、ＣＲＣではなく、「MODBUS ASCII」のチックサム算出で用いられている「２の補数和の２の補数」を使用するなどしてもよい。 Further, in the above-mentioned embodiment, the concrete calculation method of the CRC value is not described, but in reality, as a polynomial, C “RC-16-CCITT (X^16+X^12+X^5+1 )” is used. Of course, the CRC value may be calculated using another polynomial (for example, "CRC-16" or "CRC-32"). Further, instead of CRC, "2's complement of 2's complement sum" used in the tick sum calculation of "MODBUS ASCII" may be used.

〔派生効果〕
図１において、ＣＲＣ値算出対象レジスタ２４−１には動作前に必ず任意の値を書き込むため、ＣＲＣ値算出対象レジスタ２４−１に書き込まれているデータのＣＲＣ現状値はＩＣ２の動作中、初期値とは異なる値となる。そのため、ＩＣ２の動作中にＣＰＵ１からＣＲＣ現状値を監視することで、ノイズなどの影響で予期せぬリセットがかかっていないかどうかを確認できる。すなわち、リセットがかかればＣＲＣ現状値が初期値になることを利用することによって、予期せぬリセットがかかっていないかどうかを確認することができる。 [Derived effect]
In FIG. 1, since an arbitrary value is always written in the CRC value calculation target register 24-1 before the operation, the CRC current value of the data written in the CRC value calculation target register 24-1 is the initial value during the operation of the IC2. The value is different from the value. Therefore, by monitoring the CRC current value from the CPU 1 while the IC 2 is operating, it is possible to confirm whether or not an unexpected reset has been applied due to the influence of noise or the like. That is, by utilizing the fact that the CRC current value becomes the initial value when resetting is performed, it is possible to confirm whether or not an unexpected reset is applied.

また、図１において、ＣＰＵ１への異常通知方法として、エラー検出レジスタ２４−４の値を通信プロトコルに含めるという方法もある。例えば、図９に示すように、MISO信号の「0x04」を内部レジスタ異常検出と割り当て、ＩＣ内部状態もチェックサム付きＳＰＩアクセスのレスポンスに含めてしまうようにする。これにより、ＣＰＵ１からエラー検出レジスタ２４−４をポーリングする頻度を下げることができる。 Further, in FIG. 1, as a method of notifying the CPU 1 of an abnormality, there is a method of including the value of the error detection register 24-4 in the communication protocol. For example, as shown in FIG. 9, the MISO signal “0x04” is assigned to detect an internal register abnormality, and the IC internal state is also included in the response for SPI access with checksum. As a result, the frequency with which the CPU 1 polls the error detection register 24-4 can be reduced.

〔実施の形態の拡張〕
以上、実施の形態を参照して本発明を説明したが、本発明は上記の実施の形態に限定されるものではない。本発明の構成や詳細には、本発明の技術思想の範囲内で当業者が理解し得る様々な変更をすることができる。 [Expansion of Embodiment]
Although the present invention has been described with reference to the exemplary embodiments, the present invention is not limited to the above exemplary embodiments. Various modifications that can be understood by those skilled in the art can be made to the configuration and details of the present invention within the scope of the technical idea of the present invention.

１…ＣＰＵ（演算処理部）、２…ＩＣ、２１…データ受信回路、２２…コマンド制御部、２３…データ送信回路、２４…内部レジスタ、２４−１…ＣＲＣ値算出対象レジスタ、２４−２…ＣＲＣ値算出非対象レジスタ、２４−３…ＣＲＣ値算出部、２４−４…エラー検出レジスタ、２Ａ…レジスタ、２Ｂ…データ書込部、２Ｃ…ＣＲＣ期待値算出部、２Ｄ…ＣＲＣ現状値算出部、２Ｅ…ＣＲＣ現状値記憶部、２Ｆ…ＣＲＣ期待値記憶部、２Ｇ…一致／不一致判定部、２Ｈ…エラー検出レジスタ、１００…レジスタ異常検出装置。 1... CPU (arithmetic processing unit), 2... IC, 21... Data receiving circuit, 22... Command control unit, 23... Data transmitting circuit, 24... Internal register, 24-1... CRC value calculation target register, 24-2... CRC value calculation non-target register, 24-3... CRC value calculation unit, 24-4... Error detection register, 2A... Register, 2B... Data writing unit, 2C... CRC expected value calculation unit, 2D... CRC current value calculation unit 2E... CRC current value storage unit, 2F... CRC expected value storage unit, 2G... Match/mismatch determination unit, 2H... Error detection register, 100... Register abnormality detection device.

Claims (2)

演算処理部と、この演算処理部から送られてくるデータが書き込まれるレジスタとを備え、前記レジスタに書き込まれているデータの異常を検出するレジスタ異常検出装置において、
前記演算処理部から送られてきたデータを前記レジスタに書き込むデータ書込部と、
前記レジスタに書き込まれているデータの異常を検出するための検査用の指標の期待値を算出する期待値算出部と、
前記レジスタに書き込まれているデータの前記検査用の指標の期待値に対応する現状値の算出を繰り返す現状値算出部と、
前記現状値算出部によって前記検査用の指標の現状値が算出される毎に、算出された検査用の指標の現状値を更新記憶する現状値記憶部と、
前記現状値算出部によって前記検査用の指標の現状値が算出される毎に、算出された検査用の指標の現状値と前記期待値との一致／不一致を判定し、その判定結果を第１の判定結果としてエラー検出レジスタに書き込む一致／不一致判定部とを備え、
前記演算処理部は、
前記エラー検出レジスタに書き込まれている第１の判定結果および前記現状値記憶部に記憶されている検査用の指標の現状値を読み出し、
前記現状値記憶部から前記現状値を読み出す毎に、その読み出した現状値と前記演算処理部で保存される期待値との一致／不一致を判定し、その判定結果を第２の判定結果とし、
前記演算処理部は、前記第１の判定結果が「一致」かつ前記第２の判定結果が「一致」である場合以外の場合に前記レジスタに書き込まれているデータの異常を検出する
ことを特徴とするレジスタ異常検出装置。 An arithmetic processing unit, and a register in which data is written to come are sent the arithmetic processing unit or, et al., In register abnormality detecting device for detecting an abnormality of the data written in the register,
A data writing unit that writes the data sent from the arithmetic processing unit to the register,
An expected value calculation unit that calculates an expected value of an index for inspection for detecting an abnormality of the data written in the register,
A current value calculation unit that repeats calculation of a current value corresponding to an expected value of the index for inspection of the data written in the register,
Every time the current value of the index for inspection is calculated by the current value calculation unit, a current value storage unit that updates and stores the calculated current value of the index for inspection,
Each time the current value of the inspection index is calculated by the current value calculation unit, a match/mismatch between the calculated current value of the inspection index and the expected value is determined, and the determination result is first A match/mismatch determination unit for writing to the error detection register as a determination result of
The arithmetic processing unit,
To read out the current value of the first determination result and indicator for examination the stored in the current value storage unit that is written in the error detection register,
Every time the current value is read from the current value storage unit , a match/mismatch between the read current value and the expected value stored in the arithmetic processing unit is determined, and the determination result is set as the second determination result,
The arithmetic processing unit detects an abnormality in the data written in the register except when the first determination result is “match” and the second determination result is “match”. Register abnormality detection device. 請求項１に記載されたレジスタ異常検出装置において、
前記エラー検出レジスタに書き込まれている第１の判定結果は、
通信プロトコルに含めて前記演算処理部に送られてくる
ことを特徴とするレジスタ異常検出装置。 The register abnormality detection device according to claim 1 ,
The first determination result written in the error detection register is
A register abnormality detecting device, which is included in a communication protocol and sent to the arithmetic processing unit.
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