JP6715077B2 - A/d変換器 - Google Patents
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- 238000006243 chemical reaction Methods 0.000 claims description 532
- 238000012545 processing Methods 0.000 claims description 190
- 238000007792 addition Methods 0.000 claims description 58
- 230000001052 transient effect Effects 0.000 description 16
- 230000006641 stabilisation Effects 0.000 description 15
- 238000011105 stabilization Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 12
- 238000005259 measurement Methods 0.000 description 7
- 238000013461 design Methods 0.000 description 6
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 1
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Description
図1は本発明の実施の形態1に係るA/D変換器7(7A)の要部を示す図である。このA/D変換器7(7A)は、オン/オフ命令入力部70と、A/D変換部71と、状態信号出力部72と、A/D変換値振り分け部73と、変換完了信号出力部74と、オン側A/D変換値記憶部75と、オフ側A/D変換値記憶部76とを備えている。
図7は本発明の実施の形態2に係るA/D変換器7(7B)の要部を示す図である。同図において、図1と同一符号は図1を参照して説明した構成要素と同一或いは同等の構成要素を示し、その説明は省略する。
A/D変換器7(7B)の動作例として、8個の正常なA/D変換値ikADを取得し、この取得した8個の正常なA/D変換値ikADの平均値をA/D変換処理値αとする場合について、図9に示すタイムチャートを用いて説明する。
以上、実施の形態を参照して本発明を説明したが、本発明は上記の実施の形態に限定されるものではない。本発明の構成や詳細には、本発明の技術思想の範囲内で当業者が理解し得る様々な変更をすることができる。
Claims (10)
- 上位装置からのオン命令およびオフ命令によってオン/オフ制御される制御対象の状態量を入力とし、この入力される制御対象の状態量を所定の変換周期でアナログ信号からデジタル信号に変換し、A/D変換値として出力するA/D変換部と、
前記上位装置からのオフ命令からオン命令への切り替わり時およびオン命令からオフ命令への切り替わり時に所定の待ち時間の間リセット信号を出力し、前記所定の待ち時間の経過後のオン命令に対してはオン状態信号を出力し、前記所定の待ち時間の経過後のオフ命令に対してはオフ状態信号を出力する状態信号出力部と、
前記状態信号出力部からのオン状態信号を受けて前記A/D変換部からのA/D変換値をオン側のA/D変換値として第1の経路に振り分け、前記状態信号出力部からのオフ状態信号を受けて前記A/D変換部からのA/D変換値をオフ側のA/D変換値として第2の経路に振り分け、前記状態信号出力部からのリセット信号を受けて前記A/D変換部からのA/D変換値を破棄するA/D変換値振り分け部と、
前記A/D変換部においてA/D変換値が得られる毎に前記上位装置に対してA/D変換完了信号を出力するA/D変換完了信号出力部と
を備えることを特徴とするA/D変換器。 - 請求項1に記載されたA/D変換器において、
前記A/D変換値振り分け部によって第1の経路に振り分けられた前記オン側のA/D変換値を更新記憶するオン側A/D変換値記憶部と、
前記A/D変換値振り分け部によって第2の経路に振り分けられた前記オフ側のA/D変換値を更新記憶するオフ側A/D変換値記憶部と
を備えることを特徴とするA/D変換器。 - 上位装置からのオン命令およびオフ命令によってオン/オフ制御される制御対象の状態量を入力とし、この入力される制御対象の状態量を所定の変換周期でアナログ信号からデジタル信号に変換してA/D変換値とし、このA/D変換値の加算回数またはこのA/D変換値の二乗値の加算回数が所定数に達する毎にそのA/D変換値の加算値またはそのA/D変換値の二乗値の加算値から求められた演算処理の最終結果をA/D変換処理値として出力するA/D変換値処理部と、
前記上位装置からのオフ命令からオン命令への切り替わり時およびオン命令からオフ命令への切り替わり時に所定の待ち時間の間リセット信号を出力し、前記所定の待ち時間の経過後のオン命令に対してはオン状態信号を出力し、前記所定の待ち時間の経過後のオフ命令に対してはオフ状態信号を出力する状態信号出力部と、
前記状態信号出力部からのオン状態信号を受けて前記A/D変換値処理部からのA/D変換処理値をオン側のA/D変換処理値として第1の経路に振り分け、前記状態信号出力部からのオフ状態信号を受けて前記A/D変換値処理部からのA/D変換処理値をオフ側のA/D変換処理値として第2の経路に振り分け、前記状態信号出力部からのリセット信号を受けて前記A/D変換値処理部からのA/D変換処理値を破棄するA/D変換処理値振り分け部と、
前記A/D変換値処理部において前記A/D変換処理値が得られる毎に前記上位装置に対してA/D変換完了信号を出力するA/D変換完了信号出力部と
を備えることを特徴とするA/D変換器。 - 請求項3に記載されたA/D変換器において、
前記A/D変換処理値振り分け部によって第1の経路に振り分けられた前記オン側のA/D変換処理値を更新記憶するオン側A/D変換処理値記憶部と、
前記A/D変換値振り分け部によって第2の経路に振り分けられた前記オフ側のA/D変換処理値を更新記憶するオフ側A/D変換処理値記憶部と
を備えることを特徴とするA/D変換器。 - 上位装置からのオン命令およびオフ命令によってオン/オフ制御される制御対象の状態量を入力とし、この入力される制御対象の状態量を所定の変換周期でアナログ信号からデジタル信号に変換してA/D変換値とし、このA/D変換値の加算回数またはこのA/D変換値の二乗値の加算回数が所定数に達する毎にそのA/D変換値の加算値またはそのA/D変換値の二乗値の加算値から求められた演算処理の最終結果をA/D変換処理値として出力するA/D変換値処理部と、
前記上位装置からのオフ命令からオン命令への切り替わり時およびオン命令からオフ命令への切り替わり時に所定の待ち時間の間リセット信号を出力し、前記所定の待ち時間の経過後のオン命令に対してはオン状態信号を出力し、前記所定の待ち時間の経過後のオフ命令に対してはオフ状態信号を出力する状態信号出力部と、
前記状態信号出力部からのオン状態信号を受けて前記A/D変換値処理部からのA/D変換処理値をオン側のA/D変換処理値として第1の経路に振り分け、前記状態信号出力部からのオフ状態信号を受けて前記A/D変換値処理部からのA/D変換処理値をオフ側のA/D変換処理値として第2の経路に振り分け、前記状態信号出力部からのリセット信号を受けて前記A/D変換値処理部からのA/D変換処理値を破棄するA/D変換処理値振り分け部と、
前記A/D変換処理値振り分け部によって第1の経路に振り分けられた前記オン側のA/D変換処理値を更新記憶するオン側A/D変換処理値記憶部と、
前記A/D変換値振り分け部によって第2の経路に振り分けられた前記オフ側のA/D変換処理値を更新記憶するオフ側A/D変換処理値記憶部と、
前記オン側A/D変換処理値記憶部にオン側のA/D変換処理値が更新記憶される毎に前記上位装置に対してオン側のA/D変換完了信号を出力し、前記オフ側A/D変換処理値記憶部にオフ側のA/D変換処理値が更新記憶される毎に前記上位装置に対してオフ側のA/D変換完了信号を出力するA/D変換完了信号出力部と
を備えることを特徴とするA/D変換器。 - 請求項3に記載されたA/D変換器において、
前記A/D変換値処理部は、
前記A/D変換値の加算回数または前記A/D変換値の二乗値の加算回数を、前記A/D変換値の加算回数または前記A/D変換値の二乗値の加算回数が前記所定数に達する毎にゼロに戻しながら、カウントするカウント部と、
前記A/D変換値の加算回数または前記A/D変換値の二乗値の加算回数が前記所定数に達する前の前記演算処理の途中結果を記憶する途中結果記憶部とを備え、
前記状態信号出力部からのリセット信号を受けた場合、このリセット信号を受けている間、前記カウント部におけるカウント値および前記途中結果記憶部に記憶されている演算処理の途中結果をリセットしゼロに戻す
ことを特徴とするA/D変換器。 - 請求項6に記載されたA/D変換器において、
前記A/D変換値処理部は、
入力されるアナログ信号を所定の変換周期でデジタル信号に変換しA/D変換値として出力するA/D変換部と、
前記A/D変換部からのA/D変換値が入力される毎に、その入力されるA/D変換値を二乗し、A/D変換二乗値として出力する二乗演算部と、
前記二乗演算部からのA/D変換二乗値が入力される毎に、その入力されるA/D変換二乗値を加算し、このA/D変換二乗値の加算回数が所定回数に達する毎に、そのA/D変換二乗値の加算値をA/D変換二乗和値として出力する加算部と、
前記加算部からのA/D変換二乗和値を所定の値を除算数として除算する除算部と、
前記除算部からの除算されたA/D変換二乗和値を前記A/D変換処理値として更新記憶する変換値記憶部とを備え、
前記カウント部は、
前記加算部での前記A/D変換二乗値の加算回数をカウントし、
前記途中結果記憶部は、
前記加算部での前記A/D変換二乗値の加算値を前記演算処理の途中結果として記憶する
ことを特徴とするA/D変換器。 - 請求項7に記載されたA/D変換器において、
前記A/D変換部で用いられる所定の変換周期、前記加算部で用いられる所定回数、前記除算部で用いられる除算数は、外部から指定される
ことを特徴とするA/D変換器。 - 請求項7に記載されたA/D変換器において、
前記二乗演算部および前記除算部の少なくとも一方は、その使用の有無が外部から指定される
ことを特徴とするA/D変換器。 - 請求項1に記載されたA/D変換器において、
前記上位装置からのオン命令およびオフ命令を入力するオン/オフ命令入力部を備え、
前記オン/オフ命令入力部は、
前記上位装置からのオン命令およびオフ命令を分岐し、一方を前記状態信号出力部へ送り、他方を前記制御対象へ送る
ことを特徴とするA/D変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016095166A JP6715077B2 (ja) | 2016-05-11 | 2016-05-11 | A/d変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016095166A JP6715077B2 (ja) | 2016-05-11 | 2016-05-11 | A/d変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017204727A JP2017204727A (ja) | 2017-11-16 |
JP6715077B2 true JP6715077B2 (ja) | 2020-07-01 |
Family
ID=60323378
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2016095166A Active JP6715077B2 (ja) | 2016-05-11 | 2016-05-11 | A/d変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6715077B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7354901B2 (ja) * | 2020-03-30 | 2023-10-03 | 株式会社デンソー | 空燃比センサ制御装置 |
-
2016
- 2016-05-11 JP JP2016095166A patent/JP6715077B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2017204727A (ja) | 2017-11-16 |
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