JP6713581B2 - 不揮発性サブアレイへのメモリアレイ動作情報の蓄積 - Google Patents

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Description

[クロスリファレンス]
本特許出願は、２０１６年９月１６日出願の名称が“Ｓｔｏｒｉｎｇ Ｍｅｍｏｒｙ Ａｒｒａｙ Ｏｐｅｒａｔｉｏｎａｌ Ｉｎｆｏｒｍａｔｉｏｎ ｉｎ Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｓｕｂａｒｒａｙｓ”であるＫａｗａｍｕｒａ等による米国特許出願番号１５／２６７，８１７に対する優先権を主張する２０１７年８月２８日出願の名称が“Ｓｔｏｒｉｎｇ Ｍｅｍｏｒｙ Ａｒｒａｙ Ｏｐｅｒａｔｉｏｎａｌ Ｉｎｆｏｒｍａｔｉｏｎ ｉｎ Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｓｕｂａｒｒａｙｓ”であるＰＣＴ出願番号ＰＣＴ／ＵＳ２０１７／０４８９０６に対する優先権を主張し、それらの各々は、本願の譲受人に与えられ、それらの各々は、参照によりその全体が本明細書に明確に組み込まれる。
以下は、概してメモリデバイスに関し、より具体的には、不揮発性サブアレイへのメモリアレイ動作情報の蓄積に関する。
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタル表示装置等の様々な電子デバイス中に情報を蓄積するために広く使用される。情報は、メモリデバイスの異なる状態をプログラミングすることによって蓄積される。例えば、バイナリデバイスは、論理“１”又は論理“０”によりしばしば示される２つの状態を有する。その他のシステムでは、３つ以上の状態が蓄積され得る。蓄積された情報にアクセスするために、電子デバイスは、メモリデバイス中の蓄積状態を読み出し得、又はセンシングし得る。情報を蓄積するために、電子デバイスは、メモリデバイス中に状態を書き込み得、又はプログラミングし得る。
ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、及びフラッシュメモリ等を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリ、例えば、フラッシュメモリは、外部電源が存在しなくても長時間、データを蓄積できる。揮発性メモリデバイス、例えば、ＤＲＡＭは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。バイナリメモリデバイスは、例えば、充電又は放電されるコンデンサを含み得る。充電されたコンデンサは、しかしながら、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。定期的なリフレッシュなしにデータを蓄積する能力等の不揮発性メモリの機構が利点であり得る一方で、揮発性メモリの幾つかの機構は、より高速な読み出し又は書き込み速度等の性能の利点を提供し得る。
ＦｅＲＡＭは、揮発性メモリと同様のデバイスアーキテクチャを使用し得るが、蓄積デバイスとして強誘電体コンデンサを使用することに起因して、不揮発性の特性を有し得る。ＦｅＲＡＭデバイスは、したがって、その他の不揮発性及び揮発性のメモリデバイスと比較して、改善された性能を有し得る。メモリアレイは、該アレイのユーザにより作り出された条件に起因して故障（fail）し得るが、後続のトラブルシューティング中、故障の原因（すなわち、ユーザが作り出した条件）は不明であり得る。そのため、メモリデバイスの故障したメモリアレイ又はコンポーネントのトラブルシューティングは、故障の原因を（例えば、ロジックアナライザを使用して）再現し、特定し、捕捉するための故障部分の広範囲な繰り返し及びテストを含み得る。
本明細書の開示は、以下の図面を参照し、以下の図面を含む。
本開示の様々な実施形態に従った不揮発性サブアレイへの動作情報の蓄積を支持する例示的メモリアレイを説明する。 本開示の様々な実施形態に従った不揮発性サブアレイへの動作情報の蓄積を支持する例示的回路を説明する。 本開示の様々な実施形態に従った不揮発性サブアレイへの動作情報の蓄積を支持する強誘電体メモリセルに対する例示的ヒステリシスプロットを説明する。 本開示の実施形態に従った不揮発性サブアレイへの動作情報の蓄積を支持する例示的回路を説明する。 本開示の様々な実施形態に従った不揮発性サブアレイへの動作情報の蓄積を支持する例示的強誘電体メモリアレイのブロック図を説明する。 本開示の実施形態に従った不揮発性サブアレイへの動作情報の蓄積を支持するコントローラのブロック図を説明する。 本開示の様々な実施形態に従った不揮発性サブアレイへの動作情報の蓄積を支持する、メモリアレイを含むシステムを説明する。 本開示の様々な実施形態に従った不揮発性サブアレイ中に動作情報を蓄積するための１つ以上の方法を説明するフローチャートである。 本開示の様々な実施形態に従った不揮発性サブアレイ中に動作情報を蓄積するための１つ以上の方法を説明するフローチャートである。
メモリアレイに対する動作情報は、動作に起因する故障を含む、動作に続くアレイの性能の後続の分析を容易にするために、不揮発性メモリアレイ中に蓄積され得る。動作情報は、メモリアレイに適用されたアクセス命令若しくはその他の命令、メモリアレイの温度
、又はメモリアレイにより実施されたサイクル数等を含み得る。しばしば、メモリアレイが故障する場合には、該故障は、ユーザが作り出したシナリオ又は環境に起因し、ユーザは、エラーの原因を特定できないことがあり、又は故障が発生した原因についての細部と共に、メーカーにメモリアレイを返却することがある。例えば、このことは、ユーザが故障の原因を正確に示すことを阻む大規模な手続（procedure）をユーザが稼働することに
起因し得る。そのため、故障に続いて、蓄積された動作情報が検索され得、故障を起こす命令、イベント、条件等が再現され得、評価され得る。
幾つかの例では、動作情報は、揮発性セル及び不揮発性セルを含むメモリアレイの不揮発性部分中に蓄積され得る。不揮発性部分中に情報を蓄積することによって、メモリアレイから電力が外された場合であっても動作情報は保持され得る。この方法では、不揮発性部分のメモリセル中に蓄積され、動作情報に対応する論理状態は、それが分析できるまで保存され得る。実例として、返却された欠陥部品をメーカーが顧客から受け取り得るように、動作情報は保存され得る。
幾つかの場合、メモリアレイは、それ自体が不揮発性メモリアレイであり、すなわち、主として不揮発性メモリセルを含み、不揮発性メモリセルのサブセット（又はサブアレイ）は、動作情報を蓄積するために別に設定され、又は動作情報を蓄積するために構成される。動作情報を蓄積するために不揮発性メモリアレイ及び不揮発性メモリアレイのサブアレイを使用することは、サブアレイ又はメモリアレイのメモリ部分の何れかにアクセスする場合に、同じアクセス技術（例えば、同じアクセス回路、命令、信号パターン、タイミング等）の使用を可能にし得る。
例示として、メモリアレイは、メモリセルとコマンドデコーダとの間にあるアレイドライバを含み得る。アレイドライバは、メモリアレイに適用された命令の二進値を判定するための回路を含み得、エラー又は動作情報を分析するために使用される不揮発性サブアレイを管理し得、該動作情報は、アクセス命令若しくは温度等であり得又は含み得る。実例として、アレイドライバは、メモリアレイへのアクセスするための受信された信号パターンを、意図する命令の二進形にマッピングするコマンドプリデコーダを含み得る。アレイドライバは、命令を不揮発性サブアレイのメモリセルに書き込むための書き込み回路（例えば、アンプ、タイミング回路等）と、不揮発性サブアレイの何れのメモリセルが書き込まれたかを追跡するためのカウンタとを付加的に含み得る。動作情報は、メモリアレイの動作に関するその他の値、情報、又はデータをも含み得る。この動作情報は、不揮発性メモリアレイ中に蓄積され得、実例として、トラブルシューティング手続中に、続いて分析され得る。
幾つかの例では、アレイドライバは、メモリアレイにより命令が実行される度に、命令をサブアレイへ蓄積する。他の例では、アレイドライバは、様々な理由で発生し得るテストモードが可能になった後に命令を蓄積し得る。実例として、顧客は、反復され得る故障に遭遇し得、テストモードを手動で可能にし得、問題を含むコードを再稼働し得る。テストモードは、誤り訂正符号（ＥＣＣ）の複数のエラーが観察された場合、又は顧客のアプリケーションが故障したことの指標が受信された場合に移行され得る。幾つかの場合、テストモードは、反復的な命令セットがメモリアレイに適用されていると判定することに基づいて移行され得、又は上述の任意の組み合わせが使用され得る。したがって、例えば、故障したデバイスがメーカーに返却される場合、故障の前に実行された動作命令は、不揮発性サブアレイにおいて蓄積され得る。
幾つかの例では、アレイドライバ、動作情報を蓄積するために使用される不揮発性サブアレイ、及びコマンドデコーダは、複数の不揮発性メモリセルに渡って反復的なテストパターンを自動的に実施するように構成され得る。実例として、不揮発性メモリセル中に短
い命令パターンが蓄積され得、メモリセルの対応する範囲が該パターンに従ってアクセスされると共に、アレイドライバは、該命令パターンを所望の順序でコマンドデコーダに提供し得る。コマンドデコーダは、アレイドライバから受信された命令の各々を、該命令を実装するために使用される信号パターンにその後マッピングし得、該信号パターンをアレイドライバに再び提供し得、アレイドライバは、該信号パターンをメモリセルのアレイへ中継し得る。メモリセルにアクセスした結果は、期待される結果と比較され得る。また、比較の結果は、破損したメモリセルを特定するために使用され得る。このプロセスは、複数回繰り返され得、コマンドデコーダ又はアレイドライバは、該パターンが繰り返される度に、メモリセルのグループと関連付けられたアドレスをカウンタを介してインクリメントし得る。
上で紹介された開示の機構は、メモリアレイの文脈で更に後述される。不揮発性サブアレイへの動作情報の蓄積を支持する回路に対する具体例が続いて記述される。開示のこれら及びその他の機構は、不揮発性サブアレイへの動作情報の蓄積に関する装置図、システム図、及びフローチャートの参照によって更に説明され、参照しながら更に記述される。
図１は、本開示の様々な実施形態に従った不揮発性サブアレイへの動作情報の蓄積を支持する例示的メモリアレイ１００を説明する。動作情報は、メモリアレイに適用されたアクセス命令若しくはその他の命令、メモリアレイの温度、又はメモリアレイにより実施されたサイクル回数等を含み得る。メモリアレイ１００は、電子メモリ装置とも称され得る。メモリアレイ１００は、異なる状態を蓄積するようにプログラム可能なメモリセル１０５を含む。各メモリセル１０５は、論理０及び論理１で示される２つの状態を蓄積するようにプログラム可能であり得る。幾つかの場合、メモリセル１０５は、３つ以上の論理状態を蓄積するように構成される。メモリセル１０５は、プログラム可能な状態を表す電荷を蓄積するためのコンデンサを含み得、例えば、充電及び非充電のコンデンサは２つの論理状態を夫々表し得る。ＤＲＡＭアーキテクチャは、こうした設計を一般的に使用し得、用いられるコンデンサは、線形電気分極特性を有する誘電材料を含み得る。対照的に、強誘電体メモリセルは、誘電材料として強誘電体を有するコンデンサを含み得る。強誘電体コンデンサの電荷の異なるレベルは、異なる論理状態を表し得る。強誘電体材料は、非線形分極特性を有し、強誘電体メモリセル１０５の幾つかの詳細及び利点は以下で論じられる。
メモリセル１０５の読み出し及び書き込み等の動作は、適切なワード線１１０及びデジット線１１５を活性化又は選択することによって実施され得る。ワード線はアクセス線とも称され得、デジット線１１５はビット線とも称され得る。ワード線１１０又はデジット線１１５を活性化又は選択することは、個別の線に電圧を印加することを含み得る。ワード線１１０及びデジット線１１５は導電性材料で作られる。例えば、ワード線１１０及びデジット線１１５は、金属（銅、アルミニウム、金、タングステン等）、金属合金、又はその他の導電性材料等で作られてもよい。図１の例に従うと、メモリセル１０５の各行は単一のワード線１１０に接続され、メモリセル１０５の各列は単一のデジット線１１５に接続される。１つのワード線１１０及び１つのデジット線１１５を活性化する（例えば、ワード線１１０又はデジット線１１５に電圧を印加する）ことによって、それらの交点で単一のメモリセル１０５がアクセスされ得る。メモリセル１０５にアクセスすることは、メモリセル１０５を読み出すこと又は書き込むことを含み得る。ワード線１１０とデジット線１１５との交点は、メモリセルのアドレスと称され得る。一連の読み出し及び書き込みの動作は、以下で論じられるようにサブアレイ中に蓄積されて、メモリアレイ１００のエラー又は故障に続いてその後分析される動作情報の一例であり得る。
幾つかのアーキテクチャでは、セルの論理蓄積デバイス、例えば、コンデンサは、選択コンポーネントによってデジット線から電気的に絶縁され得る。ワード線１１０は、選択
コンポーネントに接続され得、選択コンポーネントを制御し得る。例えば、選択コンポーネントはトランジスタであってもよく、ワード線１１０は、トランジスタのゲートに接続されてもよい。ワード線１１０を活性化することは、メモリセル１０５のコンデンサとその対応するデジット線１１５との間の電気的接続又は閉回路をもたらす。デジット線は、メモリセル１０５の読み出し又は書き込みの何れかのためにその後アクセスされ得る。
メモリセル１０５へのアクセスは、行デコーダ１２０及び列デコーダ１３０を通じて制御され得る。幾つかの例では、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し、受信された行アドレスに基づいて適切なワード線１１０を活性化する。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なデジット線１１５を活性化する。例えば、メモリアレイ１００は、ＷＬ＿１〜ＷＬ＿Ｍとラベルが付された多数のワード線１１０と、ＤＬ＿１〜ＤＬ＿Ｎとラベルが付された多数のデジット線１１５とを含み得、ここで、Ｍ及びＮはアレイのサイズに依存する。したがって、ワード線１１０及びデジット線１１５、例えば、ＷＬ＿２及びＤＬ＿３を活性化することによって、それらの交点におけるメモリセル１０５がアクセスされ得る。所定の時間又は所定の順序でアクセスされるワード線１１０及びデジット線１１５の組み合わせは、以下で論じられるようにサブアレイ中に蓄積されて、メモリアレイ１００のエラー又は故障に続いてその後分析される動作情報の一例であり得る。
アクセスすると、メモリセル１０５は、メモリセル１０５の蓄積状態を判定するために、センスコンポーネント１２５によって読み出され得、又はセンシングされ得る。例えば、メモリセル１０５へのアクセス後、メモリセル１０５の強誘電体コンデンサは、その対応するデジット線１１５上に放電し得る。強誘電体コンデンサの放電は、強誘電体コンデンサに対してバイアスすること又は電圧を印加することに基づき得る。放電は、デジット線１１５の電圧の変化を生じさせ得、センスコンポーネント１２５は、メモリセル１０５の蓄積状態を判定するために、デジット線１１５の電圧をリファレンス電圧（図示せず）と比較し得る。例えば、デジット線１１５がリファレンス電圧よりも高い電圧を有する場合、センスコンポーネント１２５は、メモリセル１０５中の蓄積状態が論理１であったと判定し得、逆もまた同様である。センスコンポーネント１２５は、ラッチングと称され得る、信号中の差を検出及び増幅するために、様々なトランジスタ又はアンプを含み得る。メモリセル１０５の検出された論理状態は、入力／出力１３５として、列デコーダ１３０を通じてその後出力され得る。
メモリセル１０５は、関連するワード線１１０及びデジット線１１５を活性化することによってセットされ得、又は書き込まれ得る。上で論じたように、ワード線１１０の活性化は、（複数の）メモリセル１０５の対応する行をそれらの個別のデジット線１１５に電気的に接続する。ワード線１１０が活性化される間に、関連するデジット線１１５を制御することによって、メモリセル１０５は書き込まれ得、すなわち、メモリセル１０５中に論理値が蓄積され得る。列デコーダ１３０は、メモリセル１０５に書き込まれるデータ、例えば、入力／出力１３５を受け入れ得る。強誘電体メモリセル１０５は、強誘電体コンデンサに渡って電圧を印加することによって書き込まれ得る。このプロセスは、以下でより詳細に論じられる。
幾つかのメモリアーキテクチャでは、メモリセル１０５へのアクセスは、蓄積された論理状態を劣化又は破壊し得、元の論理状態をメモリセル１０５に戻すために、再書き込み又はリフレッシュ動作が実施され得る。ＤＲＡＭでは、例えば、コンデンサは、センシング動作中に部分的に又は完全に放電され得、蓄積された論理状態を破損する。そのため、センシング動作後に論理状態が再書き込みされ得る。また、単一のワード線１１０を活性化することは、行中の全てのメモリセルの放電をもたらし得、したがって、行中の幾つかの又は全てのメモリセル１０５は、再書き込みされる必要があり得る。
ＤＲＡＭを含む幾つかのメモリアーキテクチャは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。例えば、充電されたコンデンサは、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは比較的高く、例えば、ＤＲＡＭアレイに対して毎秒数十回のリフレッシュ動作であり得、それは、著しい電力消費をもたらし得る。より大きなメモリアレイの増加と共に、電力消費の増加は、特に、電池等の有限の電源に依存するモバイルデバイスのためのメモリアレイの配備又は動作（例えば、電力供給、発熱、材料限界等）を阻害し得る。以下で論じられるように、強誘電体メモリセル１０５は、他のメモリアーキテクチャと比較して改善した性能をもたらし得る有益な特性を有し得る。
強誘電体メモリセル１０５の不揮発性の特性は、強誘電体メモリセル１０５を含むメモリアレイ１００への動作情報の蓄積を支持し得る。実例として、メモリアレイ１００内の複数の強誘電体メモリセルは、動作情報を蓄積するために使用されるサブアレイに割り当てられ得る。動作情報は、強誘電体メモリアレイにより実行された過去のアクセス命令、ある一定時間における強誘電体メモリアレイ１００の温度、又は強誘電体メモリアレイ１００の寿命等の内の何れかを含み得る。強誘電体メモリセル１０５は不揮発性の特性を見せるので、動作情報は、実例として、ＤＲＡＭセル等の揮発性セルよりも非常に長期間、電力が供給されなくても保持され得る。幾つかの例では、これらのより長期間は、故障したメモリアレイをメーカーに返却するために要する梱包及び輸送時間を占めるのに実質的に十分長期（例えば、数か月、数年等）であり得る。
幾つかの例では、アレイドライバは、強誘電体メモリアレイ１００中に含まれ得る。アレイドライバは、受信された命令を対応するアクセス信号パターンにマッピングするのに使用されるコマンドデコーダと、強誘電体メモリセル１０５との間に設置される仲介デバイスであり得る。アレイドライバは、受信された信号パターンを、対応する命令の二進値にデマッピングするために使用され得、サブアレイにアクセスするためにも使用され得る。実例として、アレイドライバは、命令の二進値をサブアレイに書き込み得、また、サブアレイの何れの強誘電体メモリセル１０５が書き込まれたか、又は直近に書き込まれたかを追跡し得る。
メモリコントローラ１４０は、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５等の様々なコンポーネントを通じて、メモリセル１０５の動作（例えば、読み出し、書き込み、再書き込み、リフレッシュ等）を制御し得る。メモリコントローラ１４０は、所望のワード線１１０及びデジット線１１５を活性化するために、行及び列のアドレス信号を生成し得る。メモリコントローラ１４０はまた、メモリアレイ１００の動作中に使用される様々な電位を生成及び制御し得る。一般的に、本明細書で論じられる印加電圧の振幅、形状、又は継続期間は、調節又は変更され得、メモリアレイ１００の動作中の様々な動作に対して異なり得る。更に、メモリアレイ１００内の１つの、多数の、又は全てのメモリセル１０５は同時にアクセスされ得、例えば、メモリアレイ１００の多数の又は全てのセルは、全てのメモリセル１０５又はメモリセル１０５のグループが単一の論理状態にセットされるリセット動作中に同時にアクセスされ得る。
図２は、本開示の様々な実施形態に従った不揮発性サブアレイへの動作情報の蓄積を支持する例示的回路２００を説明する。上述したように、動作情報は、メモリアレイに適用されたアクセス命令又はその他の命令、メモリアレイの温度、又はメモリアレイにより実施されたサイクル回数等を含み得る。回路２００は、図１を参照しながら記述したようなメモリセル１０５、ワード線１１０、デジット線１１５、及びセンスコンポーネント１２５の夫々例示であり得るメモリセル１０５−ａ、ワード線１１０−ａ、デジット線１１５
−ａ、及びセンスコンポーネント１２５−ａを含む。メモリセル１０５−ａは、第１のプレート、セルプレート２３０と第２のプレート、セル底部２１５とを有するコンデンサ２０５等の論理蓄積コンポーネントを含み得る。セルプレート２３０及びセル底部２１５は、それらの間に配置された強誘電体材料を通じて容量的に結合され得る。セルプレート２３０及びセル底部２１５の配向は、メモリセル１０５−ａの動作を変更することなく反転され得る。回路２００は、選択コンポーネント２２０及びリファレンス線２２５をも含む。セルプレート２３０はプレート線２１０を介してアクセスされ得、セル底部２１５はデジット線１１５−ａを介してアクセスされ得る。上述したように、コンデンサ２０５を充電又は放電することによって様々な状態が蓄積され得る。
コンデンサ２０５の蓄積状態は、回路２００中に表された様々な素子を動作することによって読み出され得、又はセンシングされ得る。コンデンサ２０５は、デジット線１１５−ａと電子通信し得る。例えば、コンデンサ２０５は、選択コンポーネント２２０が不活性化された場合にデジット線１１５−ａから絶縁され得、コンデンサ２０５は、選択コンポーネント２２０が活性化された場合にデジット線１１５−ａに接続され得る。選択コンポーネント２２０の活性化は、メモリセル１０５−ａの選択と称され得る。幾つかの場合、選択コンポーネント２２０はトランジスタであり、その動作は、トランジスタのゲートに電圧を印加することによって制御され、ここで、該電圧の大きさは、トランジスタの閾値の大きさよりも大きい。ワード線１１０−ａは選択コンポーネント２２０を活性化し得、例えば、ワード線１１０−ａに印加された電圧は、トランジスタのゲートに印加され、コンデンサ２０５をデジット線１１５−ａと接続する。
その他の例では、選択コンポーネント２２０及びコンデンサ２０５の位置は、選択コンポーネント２２０がプレート線２１０とセルプレート２３０との間に接続されるように、及びコンデンサ２０５がデジット線１１５−ａと選択コンポーネント２２０の他の端子との間にあるように、切り替えられ得る。この実施形態では、選択コンポーネント２２０は、コンデンサ２０５を通じてデジット線１１５−ａとの電子通信を維持し得る。この構成は、読み出し及び書き込みの動作に対する代替的なタイミング及びバイアスと関連付けられ得る。
コンデンサ２０５のプレート間の強誘電体材料に起因して、以下でより詳細に論じられるように、コンデンサ２０５は、デジット線１１５−ａに接続されると放電しないことがある。一スキームでは、強誘電体コンデンサ２０５により蓄積された論理状態をセンシングするために、ワード線１１０−ａはメモリセル１０５−ａを選択するためにバイアスされ得、プレート線２１０に電圧が印加され得る。幾つかの場合、デジット線１１５−ａは、プレート線２１０及びワード線１１０−ａをバイアスする前に、事実上グランドされ、事実上のグランドからその後絶縁され、それは、“フローティング”と称され得る。プレート線２１０をバイアスすることは、コンデンサ２０５に渡る電圧差（例えば、プレート線２１０の電圧 − デジット線１１５−ａの電圧）をもたらし得る。該電圧差は、コンデンサ２０５上の蓄積電荷に変化を生み出し得、ここで、蓄積電荷の変化の大きさは、コンデンサ２０５の最初の状態、例えば、最初の状態が論理１又は論理０の何れを蓄積したかに依存し得る。このことは、コンデンサ２０５上に蓄積された電荷に基づいて、デジット線１１５−ａの電圧に変化を生じさせ得る。セルプレート２３０への電圧を変更することによるメモリセル１０５−ａの動作は、“セルプレートの移動”と称され得る。
デジット線１１５−ａの電圧の変化は、その固有の静電容量に依存し得る。すなわち、デジット線１１５−ａに電荷が流れると、幾つかの有限の電荷がデジット線１１５−ａ中に蓄積され得、もたらされる結果電圧は固有の静電容量に依存する。固有の静電容量は、デジット線１１５−ａの、寸法を含む物理的特徴に依存し得る。デジット線１１５−ａは多数のメモリセル１０５に接続し得、そのため、デジット線１１５−ａは、無視できない
（例えば、ピコファラッド（ｐＦ）オーダの）静電容量をもたらす長さを有し得る。デジット線１１５−ａの結果電圧は、メモリセル１０５−ａ中の蓄積された論理状態を判定するために、センスコンポーネント１２５−ａによりリファレンス（例えば、リファレンス線２２５の電圧）とその後比較され得る。その他のセンシングプロセスが使用されてもよい。
センスコンポーネント１２５−ａは、ラッチングと称され得る、信号の差を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。センスコンポーネント１２５−ａは、デジット線１１５−ａの電圧と、リファレンス電圧であり得るリファレンス線２２５の電圧とを受け取って比較するセンスアンプを含み得る。センスアンプの出力は、該比較に基づいて、より高い（例えば、正の）又はよりも低い（例えば、負の又はグランドの）供給電圧に駆動され得る。実例として、デジット線１１５−ａがリファレンス線２２５よりも高い電圧を有する場合、センスアンプの出力は正の供給電圧に駆動され得る。幾つかの場合、センスアンプは、デジット線１１５−ａを供給電圧に付加的に駆動し得る。センスコンポーネント１２５−ａは、センスアンプの出力及び／又はデジット線１１５−ａの電圧をその後ラッチし得、それは、メモリセル１０５−ａ中の蓄積状態、例えば、論理１を判定するために使用され得る。或いは、デジット線１１５−ａがリファレンス線２２５よりも低い電圧を有する場合、センスアンプの出力は、負又はグランドの電圧に駆動され得る。センスコンポーネント１２５−ａは、メモリセル１０５−ａ中の蓄積状態、例えば、論理０を判定するために、センスアンプの出力を同様にラッチし得る。メモリセル１０５−ａのラッチされた論理状態は、例えば、図１に関する入力／出力１３５として、列デコーダ１３０を通じてその後出力され得る
メモリセル１０５−ａに書き込むために、コンデンサ２０５に渡って電圧が印加され得る。様々な方法が使用され得る。一例では、選択コンポーネント２２０は、コンデンサ２０５をデジット線１１５−ａに電気的に接続するために、ワード線１１０−ａを通じて活性化され得る。（プレート線２１０を通じて）セルプレート２３０と（デジット線１１５−ａを通じて）セル底部２１５との電圧を制御することによって、コンデンサ２０５に渡って電圧が印加され得る。論理０を書き込むために、セルプレート２３０は高くされ得、すなわち、正の電圧がプレート線２１０に印加され得、セル底部２１５は低くされ得、例えば、デジット線１１５−ａを事実上グランドし、又は負の電圧をデジット線１１５−ａに印加する。論理１を書き込むために反対のプロセスが実施され、ここで、セルプレート２３０は低くされ、セル底部２１５は高くされる。幾つかの実例では、センスコンポーネント１２５−ａは、デジット線１１５−ａ及びリファレンス線２２５の電圧を判定して、反対方向にその後駆動する出力に電圧を印加することによって“過駆動”される。幾つかの場合、コンデンサ２０５に渡ってより大きな電圧を印加するために、デジット線１１５−ａ上にもたらされる電圧は、プレート電圧とは反対方向に駆動される。又は、プレート線２１０における電圧が固定される場合、コンデンサ２０５に渡って電圧を印加するために、デジット線１１５−ａの電圧は、プレート電圧よりも高いか又は低いかの何れかに駆動され得る。
幾つかの例では、メモリセル１０５−ａは、動作情報を蓄積するために割り当てられた不揮発性メモリアレイのサブアレイ中に含まれる。該サブアレイは、コマンドデコーダとメモリセルのアレイとの間に設置されたアレイドライバを使用してアクセスされ得る。幾つかの場合、アレイドライバは、センスコンポーネント１２５−ａと組み合わせて、過去に適用された命令、温度、及び寿命等の動作情報をサブアレイに蓄積し得る。動作情報は、メモリアレイから電力が外されたとしても、メモリアレイが故障した場合に、後のデバッグ動作中にアクセスされ得る。
図３は、本開示の様々な実施形態に従った動作情報を蓄積し得る強誘電体メモリセルに
対するヒステリシス曲線３００−ａ及び３００−ｂを有する非線形電気特性の一例を説明する。ヒステリシス曲線３００−ａ及び３００−ｂは、例示的強誘電体メモリセルの書き込み及び読み出しのプロセスを夫々説明する。ヒステリシス曲線３００は、電圧差Ｖの関数として、強誘電体コンデンサ（例えば、図２のコンデンサ２０５）上に蓄積された電荷Ｑを図示する。
強誘電体材料は、自発的電気分極により特徴付けられ、すなわち、それは、電界がない場合に非ゼロの電気分極を維持する。例示的強誘電体材料は、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）、及びタンタル酸ストロンチウムビスマス（ＳＢＴ）を含む。本明細書に記述される強誘電体コンデンサは、これら又はその他の強誘電体材料を含み得る。強誘電体コンデンサ内の電気分極は、強誘電体材料の表面に正味電荷をもたらし、コンデンサ端子を通じて反対の電荷を引き付ける。したがって、強誘電体材料とコンデンサ端子との境界に電荷が蓄積される。電気分極は、比較的長時間、無期限にさえ、外部に印加された電界がない場合にも維持され得るので、電荷漏洩は、例えば、ＤＲＡＭアレイに用いられるコンデンサと比較して著しく減少し得る。このことは、幾つかのＤＲＡＭアーキテクチャに対して上述したようなリフレッシュ動作を実施する必要性を削減し得る。
ヒステリシス曲線３００は、コンデンサの単一の端子の視点から理解され得る。例として、強誘電体材料が負の分極を有する場合、正の電荷が端子に蓄積される。同様に、強誘電体材料が正の分極を有する場合、負の電荷が端子に蓄積される。また、ヒステリシス曲線３００中の電圧は、コンデンサに渡る電圧差を表し、指向性があることを理解すべきである。例えば、正の電圧は、当該端子（例えば、セルプレート２３０）に正の電圧を印加し、第２の端子（例えば、セル底部２１５）をグランド（又は約ゼロボルト（０Ｖ））に維持することによって実現され得る。負の電圧は、当該端子をグランドに維持し、第２の端子に正の電圧を印加することによって印加され得、すなわち、正の電圧は、当該端子を負に分極するように印加され得る。同様に、ヒステリシス曲線３００に示される電圧差を生成するために、２つの正の電圧、２つの負の電圧、又は正及び負の電圧の任意の組み合わせが適切なコンデンサ端子に印加され得る。
ヒステリシス曲線３００−ａに図示されるように、強誘電体材料は、ゼロの電圧差で正又は負の分極を維持し得、２つの可能な充電状態：電荷状態３０５及び電荷状態３１０をもたらす。図３の例に従うと、電荷状態３０５は論理０を表し、電荷状態３１０は論理１を表す。幾つかの例では、メモリセルを動作するための他のスキームに適応するために、個別の電荷状態の論理値は逆にされてもよい。
論理０又は１は、強誘電体材料の電気分極、したがってコンデンサ端子上の電荷を、電圧の印加により制御することによって、メモリセルに書き込まれ得る。例えば、正味正の電圧３１５をコンデンサに渡って印加することは、電荷状態３０５−ａに到達するまで電荷の蓄積をもたらす。電圧３１５を除去すると、電荷状態３０５−ａは、ゼロ電位において電荷状態３０５に到達するまで経路３２０に従う。同様に、電荷状態３１０は、正味負の電圧３２５を印加することによって書き込まれ、それは電荷状態３１０−ａをもたらす。負の電圧３２５を除去した後、電荷状態３１０−ａは、ゼロ電圧において電荷状態３１０に到達するまで経路３３０に従う。電荷状態３０５−ａ及び３１０−ａは、残留分極（Ｐｒ）値、すなわち、外部のバイアス（例えば、電圧）を除去すると残留する分極（又は電荷）とも称され得る。抗電圧は、電荷（又は分極）がゼロである電圧である。
強誘電体コンデンサの蓄積状態を読み出す又はセンシングするために、コンデンサに渡って電圧が印加され得る。これに応じて、蓄積された電荷Ｑは変化し、該変化の程度は最初の電荷状態に依存し、すなわち、最終的な蓄積電荷（Ｑ）は、電荷状態３０５−ｂ又は
３１０−ｂの何れが最初に蓄積されたかに依存する。例えば、ヒステリシス曲線３００−ｂは、蓄積された２つの可能な電荷状態３０５−ｂ及び３１０−ｂを説明する。図２を参照しながら論じたように、コンデンサに渡って電圧３３５が印加され得る。その他の場合、セルプレートに固定電圧が印加されてもよく、正の電圧として図示されるが、電圧３３５は負であってもよい。電圧３３５に応じて、電荷状態３０５−ｂは経路３４０に従い得る。同様に、電荷状態３１０−ｂが最初に蓄積された場合、それは経路３４５に従う。電荷状態３０５−ｃ及び電荷状態３１０−ｃの最終位置は、具体的なセンシングスキーム及び回路を含む複数の要因に依存する。
幾つかの場合、最終的な電荷は、メモリセルに接続されたデジット線の固有の静電容量に依存し得る。例えば、コンデンサがデジット線に電気的に接続され、電圧３３５が印加された場合、デジット線の電圧は、その固有の静電容量に起因して上昇し得る。そのため、センスコンポーネントで測定される電圧は、電圧３３５と等しくないことがあり、代わりに、デジット線の電圧に依存し得る。ヒステリシス曲線３００−ｂ上の最終的な電荷状態３０５−ｃ及び３１０−ｃの位置は、したがって、デジット線の静電容量に依存し得、負荷線分析を通じて判定され得、すなわち、電荷状態３０５−ｃ及び３１０−ｃは、デジット線の静電容量に関して定義され得る。結果として、コンデンサの電圧、電圧３５０又は電圧３５５は、異なり得、コンデンサの最初の状態に依存し得る。
デジット線電圧をリファレンス電圧と比較することによって、コンデンサの最初の状態が判定され得る。デジット線電圧は、電圧３３５と、コンデンサに渡る最終電圧、電圧３５０又は電圧３５５との差、すなわち、（電圧３３５ − 電圧３５０）又は（電圧３３５ − 電圧３５５）であり得る。蓄積された論理状態を判定するために、すなわち、デジット線電圧がリファレンス電圧よりも高いか、それとも低いかを判定するために、リファレンス電圧は、その大きさが２つの可能なデジット線電圧の２つの可能な電圧間にあるように生成され得る。例えば、リファレンス電圧は、２つの量、（電圧３３５ − 電圧３５０）及び（電圧３３５ − 電圧３５５）の平均であってもよい。センスコンポーネントにより比較されると、センシングされたデジット線電圧は、リファレンス電圧よりも高い又は低いと判定され得、強誘電体メモリセルの蓄積された論理値（すなわち、論理０又は１）が判定され得る。
上で論じたように、強誘電体コンデンサを使用しないメモリセルの読み出しは、蓄積された論理状態を劣化又は破壊し得る。強誘電体メモリセルは、しかしながら、読み出し動作後に最初の論理状態を維持し得る。例えば、電荷状態３０５−ｂが蓄積された場合、電荷状態は、読み出し動作中、電荷状態３０５−ｃへの経路３４０に従い得、電圧３３５を除去した後、電荷状態は、反対方向に経路３４０に従うことによって最初の電荷状態３０５−ｂに戻り得る。
上で論じたように、強誘電体コンデンサは、強誘電体コンデンサに渡って電圧が印加されることなく論理状態を蓄積し得る。更に、強誘電体コンデンサは、数か月又は数年間、論理状態を蓄積することが可能であり得る。したがって、強誘電体メモリセルのサブアレイを使用して動作情報を蓄積したメモリアレイは、電源から切断され得、メーカーに配達され得、故障前にメモリアレイに適用された命令の最後のセットを判定するためにメーカーにより読み出され得る。メーカーは、トラブルシューティングに主力を注ぐため、又は以前の故障を少なくとも再現するために、この情報を使用し得る。
図４は、不揮発性サブアレイ中に動作情報を蓄積するための回路４００の一例を説明する。上述したように、動作情報は、メモリアレイに適用されたアクセス命令若しくはその他の命令、メモリアレイの温度、又はメモリアレイにより実施されたサイクル数等を含み得る。回路４００は、図１及び図２を参照しながら論じたようなメモリアレイ１００、ワ
ード線１１０、デジット線１１５、及びセンスコンポーネント１２５の例示であり得るメモリアレイ１００−ａ、ワード線１１０−ｂ、デジット線１１５−ｂ、及びセンスコンポーネント１２５−ｂを含み得る。回路４００は、図２を参照しながら論じたようなプレート線２１０及びリファレンス線２２５の例示であり得るプレート線２１０−ａ及びリファレンス線２２５−ａをも含み得る。回路４００は、コマンドデコーダ４０５、アレイドライバ４１０、コマンドプリデコーダ４１５、カウンタ４２０、アンプ４２５、サブアレイ４３０、コマンド入力線４３５、コマンド出力線４４０、アドレス線４４５、及び入出力（Ｉ／Ｏ）線４５０をも含み得る。
コマンドデコーダ４０５は、コマンド入力線４３５（又はコマンド線の第１のセット）及びコマンド出力線４４０（又はコマンド線の第２のセット）を介してアレイドライバ４１０と電子通信し得る。コマンドデコーダ４０５は、受信された命令（例えば、ＡＣＴ、ＰＲＥ、ＷＲ等）を、該命令を実装するのに使用される複数の信号にマッピングし得る。すなわち、コマンドデコーダは、受信された命令に対応するパターン中に、メモリアレイ１００−ａに適用される制御信号をアサート／デアサートし得る。
アレイドライバ４１０は、メモリアレイ１００のワード線１１０（又はアクセス線の第１のセット）と電子通信し得る。幾つかの例では、アレイドライバ４１０は、コマンドデコーダ４０５とメモリアレイ１００との間に設置され得る。アレイドライバ４１０は、コマンドデコーダ４０５からコマンドを傍受し、それらのコマンドをメモリアレイ１００−ａへ中継するために使用され得る。コマンドを傍受した後、アレイドライバ４１０は、サブアレイ４３０中にコマンドを蓄積し得る。アレイドライバ４１０は、コマンドに付き添うアドレス情報をも傍受し得、温度、実施されたアクセス動作数等のその他のメモリアレイ情報と共に、該アドレス情報をサブアレイ４３０中に蓄積し得る。アレイドライバ４１０は、コマンドプリデコーダ４１５と、カウンダ４２０と、アンプ４２５のセットとを含み得る。
コマンドプリデコーダ４１５は、コマンドデコーダ４０５から受信された命令パターン（又はアクセス命令と関連付けられた複数の信号）を、アクセス命令の二進表現にマッピングするために使用され得る。カウンタ４２０は、サブアレイの何れの不揮発性メモリセルが最後に書き込まれたかを追跡するために使用され得る。アンプ４２５のセットは、ワード線１１０、及びメモリアレイ１００−ａ中の不揮発性メモリセルのセットと電子通信し得、不揮発性メモリセルのセットにおいて命令を蓄積するために、受信された信号（例えば、コマンド入力線４３５を経由して受信された複数の信号）を増幅するように動作可能であり得る。
メモリアレイ１００−ａは、不揮発性メモリセルのセットを含み得る。不揮発性メモリセルは、強誘電体メモリセルであり得、多数の強誘電体メモリセルのアドレス指定可能なアクセス動作を一度に可能にするために、相互にグループ化され得る。メモリアレイ１００−ａはサブアレイ４３０をも含み得る。サブアレイ４３０は、メモリアレイ１００−ａに適用されるアクセス命令を蓄積するために使用される複数の不揮発性メモリセルを含み得る。幾つかの場合、サブアレイ４３０中に含まれるように選択される複数の不揮発性メモリセルは、予め決定される（例えば、メーカーにより設定される）。幾つかの場合、サブアレイ４３０中に含まれる複数の不揮発性メモリセルは、動的に構成される。実例として、コマンドデコーダ４０５は、サブアレイ４３０中に含まれる複数の不揮発性メモリセル指し示す指標をアレイドライバ４１０へ送信し得、アレイドライバ４１０は、それに応じてサブアレイ４３０を構成し得る。サブアレイ４３０中に含まれる複数の不揮発性メモリセルは、（例えば、ユーザ設定、コードのサイズ等に基づいて）サブアレイ４３０において蓄積されることが望ましい情報量に基づいて決定され得る。
センスコンポーネント１２５−ｂは、メモリアレイ１００−ａのデジット線１１５−ｂ（アクセス線の第２のセット）及びリファレンス線２２５−ａと電子通信し得る。センスコンポーネント１２５−ｂの出力は、入出力線４５０を介してアレイドライバ４１０と電子通信し得る。入出力線４５０は、センスコンポーネント１２５−ｂのラッチにおいて蓄積された値（例えば、電圧）をアレイドライバ４１０に搬送するために使用され得、又はセンスコンポーネント１２５−ｂを過駆動するために使用される信号を搬送し得る。
コマンド入力線４３５は、受信された命令に対応し該命令を実行するために使用される複数の信号をアレイドライバ４１０へ搬送するために使用され得る。アドレス線４４５のセットは、命令と共にアドレスを提供し得、メモリアレイ１００−ａの何れのメモリセルが命令に従ってアクセスされるかを指し示し得る。プレート線２１０−ａのセットは、メモリセルに渡って電圧を印加するために、デジット線１１５−ｂと組み合わせて使用され得る。
コマンド出力線４４０は、サブアレイ４３０において蓄積された命令をコマンドデコーダ４０５に再び提供するために使用され得る。実例として、アレイドライバ４１０は、サブアレイ４３０において蓄積された命令をコマンドデコーダ４０５に返し、そのため、ユーザ又はアプリケーションは、蓄積された命令をデバッグプロセス中に読み出し得る。別の実例では、命令のある一定のパターン（例えば、ＡＣＴ−ＷＲ−ＰＲＥ、ＡＣＴ−ＲＤ−ＰＲＥ等）がサブアレイ４３０において蓄積され得る。アレイドライバ４１０は、命令をコマンドデコーダ４０５に再び提供するために、コマンド出力線４４０をその後使用し得、コマンドデコーダ４０５は、対応する信号パターンで、且つ命令が受信された順序で、命令をアレイドライバ４１０に再適用し得る。命令に対応するアドレスは、命令の各再適用と共にインクリメントされ得る。この方法では、サブアレイ４３０、アレイドライバ４１０、及びコマンドデコーダ４０５は、組み込み自己テスト（ＢＩＳＴ）メカニズムとして動作するように構成され得、メモリコントローラからコマンドデコーダ４０５にテスト命令を供給する必要なく、多数のセルグループを自律的にテストし得る。
幾つかの例では、コマンドデコーダ４０５は、アクセス動作を実行するために使用されるアクセス命令（例えば、ＲＤ）又はアクセス命令のパターン（例えば、ＡＣＴ−ＷＲ−ＰＲＥ）を受信する。幾つかの場合、受信されたアクセス命令は、二進列のビット値に対応する高信号及び低信号の並列又は直列のパターンとして受信され得る。コマンドデコーダ４０５は、受信された命令をメモリアレイ１００−ａにおいて実行するために使用される高信号及び低信号の異なるセットに、受信されたパターンをマッピングし得る。すなわち、コマンドデコーダ４０５において受信されたアクセス命令に基づいて、コマンドデコーダ４０５は、ある一定のタイミングに従って複数のアクセス信号を適用することによって、メモリアレイ１００−ａの幾つかのコンポーネントを活性化／不活性化し得る。コマンドデコーダ４０５は、コマンド入力線４３５を介して複数のアクセス信号を出力し得る。コマンドデコーダ４０５はまた、メモリアレイ１００−ａ中に含まれる何れのメモリセル又はメモリセルの範囲が命令に従ってアクセスされるかを特定するアドレスを、複数のアクセス信号と共に提供し得る。
アレイドライバ４１０は、アクセス信号がメモリアレイ１００−ａに適用される前に、複数のアクセス信号を傍受し得る。幾つかの場合、アンプ４２５のセットは、複数のアクセス信号を増幅することなくメモリアレイ１００−ａへ搬送する信号トレースに置き換えられ得るが、アンプ４２５のセットは、複数のアクセス信号をメモリアレイ１００−ａへ中継し得る。コマンドプリデコーダ４１５は、複数のアクセス信号を二進列に再びデマッピングし得る（例えば、ＡＣＴコマンドに対する複数のアクセス信号は、二進列｛０１１０｝に対応し得る）。幾つかの場合、コマンドプリデコーダ４１５は、アレイドライバのモード（例えば、テストモード）に基づいて、デマッピングを実施し得る。
デマッピング後、アレイドライバ４１０は、サブアレイ４３０の不揮発性メモリセル中に二進列を蓄積するために、アンプ４２５、カウンタ４２０、及びセンスコンポーネント１２５−ｂの組み合わせを使用し得る。幾つかの場合、カウンタ４２０は、サブアレイ４３０の不揮発性メモリセルを特定するアドレスを提供し得、アンプ４２５のセットは、センスコンポーネント１２５−ｂと組み合わせて、受信された命令の二進値をカウンタにより提供されたアドレスに従って書き込むために、適切なワード線１１０−ｂ、プレート線２１０−ａ、及びデジット線１１５−ｂに信号パターンを適用し得る。メモリアレイ１００−ａ中に含まれるメモリセルがサブアレイ４３０の不揮発性メモリセルと同様又は同じ不揮発性メモリ素子を使用する場合、書き込み動作は、サブアレイ４３０中に含まれないメモリアレイ１００−ａのメモリセルにデータを書き込むために使用される、同じ又は同様の信号パターン及びアクセス回路を使用して実施され得る。
幾つかの場合、過去に適用されたアクセス命令及びアドレス以外の付加的情報がアレイドライバ４１０に提供され得る。付加的情報は、実例として、メモリアレイ１００−ａの温度、メモリアレイ上で実施されたアクセス動作の数を示す値、メモリアレイ１００−ａに書き込まれたデータ、（複数の）アクセス動作間の継続期間と関連付けられた値等を含み得る。この方法では、メモリアレイ１００−ａの故障イベントに関係する情報は、サブアレイ４３０において蓄積され得、電力が止められた場合であっても、より遅い時間まで保存され得る。これは、故障したメモリアレイ１００−ａをメーカーに再び輸送するのに必要な配達時間に適応し得、蓄積された情報は、後続の動作／故障分析動作に使用され得る。情報をサブアレイ４３０に書き込んだ後、カウンタ４２０は、後続のアクセス動作に備えて、サブアレイ４３０の次のアドレスを反映するために更新（例えば、インクリメント）され得る。幾つかの場合、サブアレイ４３０は、循環バッファとして実装され得る。
アレイドライバ４１０は、アクセス信号がコマンドデコーダ４０５から受信されると共に、命令のデマッピングとサブアレイ４３０での蓄積とを継続し得、上述のプロセスが繰り返され得る。幾つかの実例では、アレイドライバ４１０は、メモリアレイ１００−ａが動作する間に命令を継続的に蓄積するように構成され得る。他の実例では、アレイドライバ４１０は、動作のある一定モードが開始された後に命令の蓄積を開始し得る。実例として、アレイドライバ４１０は、テストモードが活性化するまで、情報の蓄積を控え得る。テストモードは、複数の方法で（例えば、ある一定のイベントの発生、ユーザの入力等に基づいて）活性化され得る。幾つかの例では、アレイドライバ４１０は、サブアレイ４３０においてアクセス命令の蓄積を開始するための指標を受信する。実例として、アレイドライバ４１０は、動作の故障を経験したアプリケーションから受信される第１のフラグ、誤り訂正符号（ＥＣＣ）の所定数のエラーが発生したと判定した誤り訂正符号コンポーネントから受信される第２のフラグ、テストモードに移行するためのトリガー、又はそれらの任意の組み合わせを受信し得る。
幾つかの例では、アレイドライバ４１０及びサブアレイ４３０は、ＢＩＳＴ動作を容易にするために使用され得る。例えば、サブアレイ４３０は、命令パターン（例えば、ＡＣＴ−ＷＲ−ＰＲＥ、ＡＣＴ−ＲＤ−ＰＲＥ等）を蓄積するように構成され得る。アレイドライバ４１０は、サブアレイ４３０から命令パターンを読み出し得、該命令をコマンドデコーダ４０５に提供し得る。コマンドデコーダ４０５は、命令パターンをアクセス信号の対応するセットにマッピングし得、該アクセス信号をアレイドライバ４１０へ返送し得る。アレイドライバ４１０は、アクセス信号のセットをメモリアレイ１００−ａへ中継し得、アクセス命令がメモリアレイ１００−ａのメモリセルの所定のセットに適用されるように、アクセス信号と共にアドレスを付加的に提供し得る。カウンタ４２０は、命令パターンがメモリセルのセットに適用された後に更新され得る。幾つかの場合、命令パターンを適用した結果は、期待される結果と比較される。実例として、一例では、論理状態（例え
ば、論理１）をメモリセルに書き込み、メモリセルを読み出すために使用される命令パターンは、サブアレイ４３０において蓄積され得る。この命令パターンは、メモリセルに適用され得、読み出し動作が実施された後、アレイドライバ４１０、又はメモリコントローラの実施形態は、読み出された論理状態が書き込まれた論理状態（例えば、論理１）と一致するか否かを判定し得る。この動作は、命令パターンがメモリセルの所望の範囲に適用されるまで繰り返され得る。
図５は、本開示の様々な実施形態に従った不揮発性サブアレイへの動作情報の蓄積を支持するメモリアレイ５０５のブロック図５００を示す。上述したように、動作情報は、メモリアレイに適用されたアクセス命令若しくはその他の命令、メモリアレイの温度、又はメモリアレイにより実施されたサイクル数等を含み得る。メモリアレイ５０５は、電子メモリ装置とも称され得、図１を参照しながら記述したようなメモリアレイ１００のコンポーネントの一例であり得る。メモリアレイ５０５は、１つ以上のメモリセル５１０、メモリコントローラ５１５、ワード線５２０、プレート線５２５、リファレンスコンポーネント５３０、センスコンポーネント５３５、デジット線５４０、ラッチ５４５、リファレンス線５６０、センス制御線５６５、及びアレイドライバ５７５を含み得る。これらのコンポーネントは、相互に電子通信し得、本明細書に記述される機能の内の１つ以上を実施し得る。例えば、アレイドライバ５７５は、センスコンポーネント５３５の出力５３３と電子通信し得る。幾つかの場合、メモリコントローラ５１５は、バイアスコンポーネント５５０、タイミングコンポーネント５５５、及びコマンドデコーダ５７０を含み得る。コマンドデコーダ５７０及びアレイドライバ５７５は、図４を参照しながら論じたようなコマンドデコーダ及びアレイドライバの例示であり得る。
メモリコントローラ５１５は、図１及び図２を参照しながら記述したワード線１１０、デジット線１１５、センスコンポーネント１２５、及びプレート線２１０の例示であり得るワード線５２０、デジット線５４０、センスコンポーネント５３５、及びプレート線５２５と電子通信し得る。メモリアレイ５０５は、リファレンスコンポーネント５３０及びラッチ５４５をも含み得る。メモリアレイ５０５のコンポーネントは、相互に電子通信し得、図１〜図４を参照しながら記述した機能の実施形態を実施し得る。幾つかの場合、リファレンスコンポーネント５３０、センスコンポーネント５３５、及びラッチ５４５は、メモリコントローラ５１５のコンポーネントであり得る。
幾つかの場合、メモリアレイ５０５は、複数の不揮発性メモリセル５１０を含み得る。不揮発性メモリセル５１０は、論理状態（例えば、第１又は第２の論理状態）で書き込み可能であり得る。幾つかの例では、デジット線５４０は、センスコンポーネント５３５、及び不揮発性メモリセル５１０の強誘電体コンデンサと電子通信する。ワード線５２０は、メモリコントローラ５１５、及び不揮発性メモリセル５１０の選択コンポーネントと電子通信し得る。プレート線５２５は、メモリコントローラ５１５、及び不揮発性メモリセル５１０の強誘電体コンデンサのプレートと電子通信し得る。センスコンポーネント５３５は、メモリコントローラ５１５、デジット線５４０、ラッチ５４５、及びリファレンス線５６０と電子通信し得る。リファレンスコンポーネント５３０は、メモリコントローラ５１５及びリファレンス線５６０と電子通信し得る。センス制御線５６５は、センスコンポーネント５３５及びメモリコントローラ５１５と電子通信し得る。これらのコンポーネントは、その他のコンポーネント、接続、又はバスを介して、上で列挙されていないコンポーネントに加えて、メモリアレイ５０５の内部及び外部の両方のその他のコンポーネントとも電子通信し得る。
メモリコントローラ５１５は、ワード線５２０、プレート線５２５、又はデジット線５４０を、それらの様々なノードに電圧を印加することによって活性化するように構成され得る。例えば、バイアスコンポーネント５５０は、上述したように、メモリセル５１０を
読み出す又は書き込むために、メモリセル５１０を動作するための電圧を印加するように構成され得る。幾つかの場合、メモリコントローラ５１５は、図１を参照しながら記述したように、行デコーダ、列デコーダ、又はそれら両方を含み得る。このことは、メモリコントローラ５１５が１つ以上のメモリセル１０５にアクセスすることを可能にし得る。バイアスコンポーネント５５０はまた、センスコンポーネント５３５に対するリファレンス信号を生成するための電位をリファレンスコンポーネント５３０に提供し得る。また、バイアスコンポーネント５５０は、センスコンポーネント５３５の動作のための電位を提供し得る。
幾つかの場合、メモリコントローラ５１５は、その動作をタイミングコンポーネント５５５を使用して実施し得る。例えば、タイミングコンポーネント５５５は、本明細書で論じた、読み出し及び書き込み等のメモリ機能を実施するためのスイッチング及び電圧印加に対するタイミングを含む、様々なワード線選択及びプレートバイアスのタイミングを制御し得る。幾つかの場合、タイミングコンポーネント５５５はバイアスコンポーネント５５０の動作を制御し得る。
リファレンスコンポーネント５３０は、センスコンポーネント５３５に対するリファレンス信号を生成するための様々なコンポーネントを含み得る。リファレンスコンポーネント５３０は、リファレンス信号を生み出すように構成された回路を含み得る。幾つかの場合、リファレンスコンポーネント５３０は、他の強誘電体メモリセル１０５を使用して実装され得る。センスコンポーネント５３５は、（デジット線５４０を通じた）メモリセル５１０からの信号を、リファレンスコンポーネント５３０からのリファレンス信号と比較し得る。論理状態を判定すると、センスコンポーネントは、該出力をラッチ５４５中にその後蓄積し得、ここで、該出力は、メモリアレイ５０５が一部である電子デバイスの動作に従って使用され得る。センスコンポーネント５３５は、ラッチ及び強誘電体メモリセルと電子通信するセンスアンプを含み得る。
幾つかの例では、メモリアレイの不揮発性メモリセルの第１のセットにアクセスするためのアクセス命令に対応する複数の信号を受信することと、受信された複数の信号に従って不揮発性メモリセルの第１のセットにアクセスすることと、メモリアレイ中に含まれる不揮発性メモリセルの第２のセットにおいてアクセス命令を蓄積することとの実施形態を実装するために、メモリコントローラ５１５は、アレイドライバ５７５及びメモリアレイ５０５のその他のコンポーネントと組み合わせて使用され得る。
幾つかの例では、アクセス命令のセットに従って、メモリアレイの不揮発性メモリセルの第１のセットにアクセスすることと、メモリアレイ中に含まれる不揮発性メモリセルの第２のセットにおいてアクセス命令のセットを蓄積することと、アクセス命令のセットに従ってメモリアレイの不揮発性メモリセルの第１のセットにアクセスする間に故障が発生したと判定することと、アクセス命令の蓄積されたセットを不揮発性メモリセルの第２のセットから読み出すこととの実施形態を実装するために、メモリコントローラ５１５は、アレイドライバ５７５及びメモリアレイ５０５のその他のコンポーネントと組み合わせて使用され得る。
幾つかの例では、メモリアレイ５０５は、アクセス命令のセットに従って、メモリアレイの不揮発性メモリセルの第１のセットにアクセスするための手段を含み得る。メモリアレイ５０５は、メモリアレイ中に含まれる不揮発性メモリセルの第２のセットにおいてアクセス命令のセットを蓄積するための手段を含み得る。幾つかの場合、メモリアレイ５０５は、アクセス命令のセットに従ってメモリセルにアクセスする間に故障が発生したと判定するための手段を含み得る、メモリアレイ５０５は、アクセス命令の蓄積されたセットを不揮発性メモリセルの第２のセットから読み出すための手段を含み得る。幾つかの場合
、メモリアレイ５０５は、故障が発生したと特定することに少なくとも部分的に基づいてテストモードを活性化するための手段と、テストモードが活性化されることに少なくとも部分的に基づいてアクセス命令のセットを蓄積するための手段とを含み得る。
幾つかの例では、メモリアレイ５０５は、アプリケーションが予期せず終了したと判定すること、若しくは誤り訂正符号（ＥＣＣ）のエラーの数が閾値を越えたと特定すること、又はそれら両方を判定するための手段を含み得る。メモリアレイ５０５は、アクセス命令の蓄積されたセットが受信されたのと同じ順序で、アクセス命令の蓄積されたセットをコマンドデコーダに提供するための手段を含み得る。幾つかの場合、メモリアレイ５０５は、アクセス命令の蓄積されたセットに従って、不揮発性メモリセルの第１のセットにアクセスするための手段を含み得る、幾つかの例では、メモリアレイ５０５は、アクセス命令の蓄積されたセットに少なくとも部分的に基づいて故障の原因を判定するための手段を含み得る。
図６は、本開示の様々な実施形態に従った不揮発性サブアレイへの動作情報の蓄積を支持するメモリコントローラ５１５−ａのブロック図６００を示す。上述したように、動作情報は、メモリアレイに適用されたアクセス命令若しくはその他の命令、メモリアレイの温度、又はメモリアレイにより実施されたサイクル数等を含み得る。メモリコントローラ５１５−ａは、図４、図５、及び図７を参照しながら記述したメモリコントローラ７１５の実施形態の一例であり得る。メモリコントローラ５１５−ａは、バイアスコンポーネント６１０、タイミングコンポーネント６１５、及びコマンドデコーダ６２０、故障特定器６２５、及び故障報告器６３０を含み得る。これらのモジュールの各々は、（例えば、１つ以上のバスを介して）相互に直接又は間接的に通信し得る。バイアスコンポーネント６１０、タイミングコンポーネント６１５、及びコマンドデコーダ６２０は、図５を参照しながら記述したようなバイアスコンポーネント５５０、タイミングコンポーネント５５５、及びコマンドデコーダ５７０の例示であり得る。
幾つかの例では、バイアスコンポーネント６１０及びタイミングコンポーネント６１５は、アクセス命令又はアクセス命令のセットに対応する複数の信号をアレイドライバへ送信するために使用され得る。複数の信号は、図４を参照しながら記述されたように、コマンドデコーダ６２０により生成され得、メモリアレイにおいて命令を実装するために使用される対応する複数の信号に、命令を表す二進列をマッピングするために使用され得る。
故障特定器６２５は、アプリケーションが予期せず終了したと判定こと、若しくは誤り訂正符号（ＥＣＣ）のエラーの数が閾値を越えたと特定すること、又はそれら両方をし得る。幾つかの場合、故障特定器６２５は、アクセス動作の結果をアレイドライバから受信し得、命令パターンが成功裡に実行されたか否かを判定するために、該結果を期待される結果と比較し得る。幾つかの例では、故障特定器６２５は、アクセス命令の蓄積されたセットに少なくとも部分的に基づいて故障の原因を判定するように更にプログラムされ得る。実例として、故障特定器６２５は、（例えば、適用されている命令の現在のセット、温度及び寿命のようなアレイの物理的特徴、電圧測定、タイミング測定等を使用して）メモリアレイがどのように何故故障したかを診断するようにプログラムされ得る。
故障特定器６２５が故障を特定した後、故障報告器６３０は、故障が発生したと特定することに少なくとも部分的に基づいて、アレイドライバにおいてテストモードを活性化し得、アレイドライバは、テストモードが活性化されることに少なくとも部分的に基づいて、アクセス命令のセットの蓄積を開始し得る。幾つかの場合、故障報告器は、情報の蓄積の開始をするためのトリガーをアレイドライバに与えるために、フラグ又は活性化信号等の指標を送信し得る。
図７は、本開示の様々な実施形態に従った不揮発性サブアレイへの動作情報の蓄積を支持するデバイス７０５を含むシステム７００の図を示す。上述したように、動作情報は、メモリアレイに適用されたアクセス命令若しくはその他の命令、メモリアレイの温度、又はメモリアレイにより実施されたサイクル数等を含み得る。デバイス７０５は、例えば、図１、図４、及び図５を参照ながら上述したようなメモリアレイのコンポーネントの一例であり得、又は該コンポーネントを含み得る。
デバイス７０５は、通信を送信及び受信するためのコンポーネントを含む、双方向の音声及びデータ通信のためのコンポーネントを含み得、メモリコントローラ７１５、メモリセル７２０、ベーシックインプット／アウトプットシステム（ＢＩＯＳ）コンポーネント７２５、プロセッサ７３０、入出力コントローラ７３５、及び周辺コンポーネント７４０を含む。これらのコンポーネントは、１つ以上のバス（例えば、バス７１０）を介して電子通信し得る。
メモリセル７２０は、本明細書に記述されるように（すなわち、論理状態の形式で）情報を蓄積し得、（例えば、図１、図２、及び図５を参照しながら）本明細書に記述されるようなメモリセル１０５及び５１０の一例であり得る。
ＢＩＯＳコンポーネント７２５は、ファームウェアとして動作するＢＩＯＳを含むソフトウェアコンポーネントであり、それは、様々なハードウェアコンポーネントを初期化し得、稼働し得る。ＢＩＯＳコンポーネント７２５は、プロセッサと様々な他のコンポーネント、例えば、周辺コンポーネント、入出力制御コンポーネント等との間のデータの流れをも管理し得る。ＢＩＯＳコンポーネント７２５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又は任意のその他の不揮発性メモリ中に蓄積されたプログラム又はソフトウェアを含み得る。
プロセッサ７３０は、インテリジェントハードウェアデバイス（例えば、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、中央処理装置（ＣＰＵ）、マイクロコントローラ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理コンポーネント、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせ）を含み得る。幾つかの場合、プロセッサ７３０は、メモリコントローラを使用してメモリアレイを動作するように構成され得る。その他の場合、メモリコントローラは、プロセッサ７３０中に集積され得る。プロセッサ７３０は、様々な機能（例えば、不揮発性サブアレイへの動作情報の蓄積を支持する機能又はタスク）を実施するために、メモリ中に蓄積されたコンピュータ可読命令を実行するように構成され得る。７３０。
入出力コントローラ７３５は、デバイス７０５に対する入力信号及び出力信号を管理し得る。入出力コントローラ７３５は、デバイス７０５中に集積されない周辺装置をも管理し得る。幾つかの場合、入出力コントローラ７３５は、外部周辺装置への物理的接続又はポートを表し得る。幾つかの場合、入出力コントローラ７３５は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ−ＤＯＳ（登録商標）、ＭＳ−ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標）、ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）、又は別の周知のオペレーティングシステム等のオペレーティングシステムを利用し得る。
周辺コンポーネント７４０は、任意の入力若しくは出力デバイス、又はそうしたデバイスに対するインタフェースを含み得る。例示として、ディスクコントローラ、音声コントローラ、画像コントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアル若しくはパラレルポート、又はペリフェラルコンポーネントインタコネクト（ＰＣＩ）若しくはアクセラレーテッドグラフィックスポート
（ＡＧＰ）スロット等の周辺カードスロットが挙げられ得る。
入力７５０は、デバイス７０５又はそのコンポーネントへの入力を提供する、デバイス７０５の外にあるデバイス又は信号を表し得る。これは、ユーザインタフェース、又はその他のデバイスとのインタフェース若しくはその他のデバイス間のインタフェースを含み得る。幾つかの場合、入力７５０は、入出力コントローラ７３５により管理され得、周辺コンポーネント７４０を介してデバイス７０５と相互作用し得る。
出力７４５は、デバイス７０５又はその何れかのコンポーネントのからの出力を受信するように構成された、デバイス７０５の外にあるデバイス又は信号をも表し得る。出力７４５の例は、表示装置、音声スピーカ、プリントデバイス、別のプロセッサ、又はプリント回路基板等を含み得る。幾つかの場合、出力７４５は、周辺コンポーネント７４０を介してデバイス７０５とインタフェースで連結する周辺装置であり得る。幾つかの場合、出力７４５は、入出力コントローラ７３５により管理され得る。
デバイス７０５のコンポーネントは、それらの機能を実行するように設計された回路を含み得る。これは、本明細書に記載される機能を実行するように構成された様々な回路素子、例えば、導電線、トランジスタ、コンデンサ、インダクタ、抵抗、アンプ、又はその他の能動素子若しくは非能動素子を含み得る。デバイス７０５は、コンピュータ、サーバ、ラップトップコンピュータ、ノートブックコンピュータ、タブレットコンピュータ、モバイルフォン、ウェアラブル電子デバイス、又はパーソナル電子デバイス等であり得る。又は、デバイス７０５は、こうしたデバイスの一部又は実施形態であり得る。
図８は、本開示の様々な実施形態に従った不揮発性サブアレイ中に動作情報を蓄積するための方法８００を説明するフローチャートを示す。上述したように、動作情報は、メモリアレイに適用されたアクセス命令若しくはその他の命令、メモリアレイの温度、又はメモリアレイにより実施されたサイクル数等を含み得る。方法８００の動作は、本明細書に記述されるように、アレイドライバ又はそのコンポーネントにより実装され得る。例えば、方法８００の動作は、図４及び図５を参照しながら記述したように、アレイドライバにより実施され得る。幾つかの例では、アレイドライバは、後述する機能を実施するために、デバイスの機能的要素を制御するためのコードのセットを実行し得る。付加的に又は代替的に、アレイドライバは、以下に記述される機能の実施形態を専用のハードウェアを使用して実施し得る。
ブロック８０５において、アレイドライバは、メモリアレイの不揮発性メモリセルの第１のセットにアクセスするためのアクセス命令に対応する複数の信号を受信し得る。幾つかの例では、アレイドライバは、アクセス命令と関連付けられ、且つ不揮発性メモリセルの第１のセットに対応するアドレスをも受信し得る。アクセス命令は、メモリセルへのアクセス（例えば、読み出し、書き込み、又はリフレッシュ）と関連付けられた、予めプログラムされた命令（例えば、ＡＣＴ、ＷＲ、ＲＤ、ＰＲＥ、ＥＱ命令等）であり得る。ブロック８０５の動作は、図１〜図４を参照しながら記述した方法に従って実施され得る。幾つかの例では、ブロック８０５の動作の実施形態は、図４を参照しながら記述したように、アレイドライバ中に含まれるプリデコーダにより実施され得る。
ブロック８１０において、アレイドライバは、受信された複数の信号に従って、不揮発性メモリセルの第１のセットにアクセスし得る。幾つかの場合、不揮発性メモリセルの第１のセットは、不揮発性メモリセルの第１のセットに特有である回路及びアクセスパターンを使用してアクセスされる。実例として、アクセス回路（例えば、アクセス線／プレート線／アンプ）及びアクセスパターン（例えば、幾つかの命令、命令のタイミング、バイアス回路、バイアスのタイミング等）は、不揮発性メモリセルにアクセスするために使用
される専用の物理的コンポーネント及び手続であり得る。ブロック８１０の動作は、図１〜図４を参照しながら記述した方法に従って実施され得る。幾つかの例では、ブロック８１０の動作の実施形態は、図４を参照しながら記述したように、アレイドライバ中に含まれるアンプのセットにより実施され得る。
幾つかの例では、アレイドライバは、複数の信号又は複数の信号の増幅型をメモリアレイの対応する入力ピンへ中継し得る。アレイドライバは、不揮発性メモリセルの第２のセットにおいて蓄積される情報の量に少なくとも部分的に基づいて、不揮発性メモリセルの第２のセット中に含まれる複数の不揮発性メモリセルを付加的に決定し得る。幾つかの場合、決定された複数の不揮発性メモリセルは、実例として、アドレスの範囲をサブアレイに割り当てるようにメモリコントローラをプログラムすることによってサブアレイに割り当てられ得る。
幾つかの例では、メモリコントローラは、アクセス命令を蓄積する前に、不揮発性メモリセルの第２のセットにおいてアクセス命令の蓄積を開始するための指標を受信し得る。幾つかの場合、該指標は、二進値、入力ピンにおける信号の（例えば、低から高への）変化であり得る。指標は、動作の故障を経験したアプリケーションから受信される第１のフラグ、誤り訂正符号（ＥＣＣ）の所定数のエラーが発生したと判定した誤り訂正符号コンポーネントから受信される第２のフラグ、若しくはテストモードに移行するためのトリガー、又はそれらの任意の組み合わせの内の少なくとも１つを含み得る。活性化された間、アレイドライバは、受信された複数の信号に少なくとも部分的に基づいて、アクセス命令の二進表現を判定し得る（例えば、ＡＣＴコマンドは二進列｛０１１０｝に対応し得る）。幾つかの例では、二進表現は、様々なサイズ（例えば、１ビット、２ビット、４ビット、８ビット等）の二進値のものであり得る。
ブロック８１５において、アレイドライバは、メモリアレイ中に含まれる不揮発性メモリセルの第２のセットにおいてアクセス命令を蓄積し得る。ブロック８１５の動作は、図１〜図４を参照しながら記述した方法に従って実施され得る。幾つかの例では、ブロック８１５の動作の実施形態は、図４を参照しながら記述したように、アレイドライバ中に含まれるアンプのセット及びカウンタの組み合わせを使用して実施され得る。幾つかの例では、アクセス命令を蓄積することは、不揮発性メモリセルの第２のセットにおいてアクセス命令の二進表現を蓄積することを含む。アクセス命令を蓄積することは、アクセス命令の二進表現を、不揮発性メモリセルの第２のセットの複数の不揮発性メモリセルに書き込むことをも含み得る。
アクセス命令を蓄積することは、不揮発性メモリセルの第１のセットのアドレスを蓄積すること、メモリアレイの温度を指し示す値を蓄積すること、メモリアレイ上で実施されたアクセス動作の数を指し示す値を蓄積すること、メモリアレイの電圧を指し示す値を蓄積すること、不揮発性メモリセルの第１のセットに書き込まれたデータを蓄積すること、若しくはアクセス動作間の継続期間を指し示す値を蓄積すること、又はそれらの任意の組み合わせの内の少なくとも１つを更に含み得る。幾つかの例では、不揮発性メモリセルの第１のセットにアクセスするために使用される同じ回路及びアクセスパターンは、不揮発性メモリセルの第２のセットの複数の不揮発性メモリセルにアクセスするためにも使用され得る。幾つかの場合、不揮発性メモリセルの第２のセットは、循環バッファとして実装される。アレイドライバは、アクセス命令を蓄積した後にカウンタをインクリメントし得、該カウンタの値は、不揮発性メモリセルの第２のセットの何れの不揮発性メモリセルが最後に書き込まれたかを指し示す。
幾つかの例では、不揮発性メモリセルの第２のセットは、複数のアクセス命令を蓄積していてもよい。アレイドライバは、第２の複数の信号をコマンドデコーダへ送信し得、こ
こで、第２の複数の信号は、メモリアレイの不揮発性メモリセルの第１のセットにアクセスするための複数のアクセス命令に対応する。第２の複数の信号は、蓄積された複数のアクセス命令の二進表現に対応し得、蓄積された複数のアクセス命令は、それらがアレイドライバにおいて受信された順序でコマンドデコーダに提供され得る。幾つかの場合、コマンドデコーダは、（例えば、対応する信号をメモリアレイの制御線においてアサート／デアサートすることによって）アクセス命令の二進表現を、メモリアレイにおいて該命令を実装するために使用される複数の信号にマッピングするために使用されるメモリアレイのコンポーネントであり得る。
アレイドライバは、メモリアレイの不揮発性メモリセルの第１のセットにアクセスするためのアクセス命令に対応する第３の複数の信号をコマンドデコーダから受信し得る。また、アレイドライバは、受信された第３の複数の信号に従って、不揮発性メモリセルの第３のセットにアクセスし得る。メモリアレイは、不揮発性メモリセルの第３のセットにアクセスした結果を、期待される結果と比較し得る。また、メモリアレイは、該比較に基づいて、不揮発性メモリセルの第３のセットの故障状態を判定し得る。幾つかの例では、該結果は、アクセス動作が失敗したか、それとも成功したかの指標であり得る。幾つかの場合、アレイドライバは、不揮発性メモリセルの第３のセットにアクセスした結果を、比較及び故障判定のためにメモリコントローラに提供し得る。
幾つかの場合、装置が記述される。装置は、方法８００等の方法を実施するためのものであり得る。装置は、メモリアレイの不揮発性メモリセルの第１のセットにアクセスするためのアクセス命令に対応する複数の信号を受信するための手段と、受信された複数の信号に従って不揮発性メモリセルの第１のセットにアクセスするための手段と、メモリアレイ中に含まれる不揮発性メモリセルの第２のセットにおいてアクセス命令を蓄積するための手段とを含み得る。
幾つかの場合、装置は、受信された複数の信号に少なくとも部分的に基づいて、アクセス命令の二進表現を判定するための手段を更に含み得、ここで、アクセス命令を蓄積することは、不揮発性メモリセルの第２のセットにおいてアクセス命令の二進表現を蓄積するための手段を含む。幾つかの場合、装置は、複数の信号又は複数の信号の増幅型をメモリアレイの対応する入力ピンへ中継するための手段を更に含み得る。
幾つかの場合、不揮発性メモリセルの第１のセットは、不揮発性メモリセルの第１のセットと関連付けられた回路及びアクセスパターンを使用してアクセスされ、アクセス命令を蓄積することは、不揮発性メモリセルの第１のセットと関連付けられた回路及びアクセスパターンを使用して、不揮発性メモリセルの第２のセットにアクセス命令の二進表現を書き込むための手段を含む。幾つかの場合、装置は、アクセス命令を蓄積した後にカウンタをインクリメントすることであって、ここで、該カウンタは、不揮発性メモリセルの第２のセットの何れの不揮発性メモリセルが最後に書き込まれたかを指し示すことを更に含み得る。
幾つかの場合、装置は、第２の複数の信号をコマンドデコーダへ送信するための手段であって、ここで、第２の複数の信号は、メモリアレイの不揮発性メモリセルの第１のセットにアクセスするためのアクセス命令に対応する、該手段と、メモリアレイの不揮発性メモリセルの第１のセットにアクセスするためのアクセス命令に対応する第３の複数の信号をコマンドデコーダから受信するための手段と、第３の複数の信号に従って、不揮発性メモリセルの第３のセットにアクセスするための手段とを含み得る。
幾つかの場合、装置は、不揮発性メモリセルの第３のセットにアクセスした結果を期待される結果と比較するための手段と、不揮発性メモリセルの第３のセットの故障状態を判
定するための手段とを含み得る。幾つかの場合、不揮発性メモリセルの第２のセットは、循環バッファとして実装される。幾つかの場合、装置は、アクセス命令を蓄積する前に、不揮発性メモリセルの第２のセットにおいてアクセス命令の蓄積を開始するための指標を受信するための手段を含み得る。幾つかの場合、該指標は、動作の故障を経験したアプリケーションから受信される第１のフラグ、誤り訂正符号（ＥＣＣ）の所定数のエラーが発生したと判定した誤り訂正符号コンポーネントから受信される第２のフラグ、若しくはテストモードに移行するためのトリガー、又はそれらの任意の組み合わせの内の少なくとも１つを含む。
幾つかの場合、アクセス命令を蓄積するための手段は、不揮発性メモリセルの第１のセットのアドレスを蓄積するための手段、メモリアレイの温度を指し示す値を蓄積するための手段、メモリアレイ上で実施されたアクセス動作の数を指し示す値を蓄積するための手段、メモリアレイの電圧を指し示す値を蓄積するための手段、不揮発性メモリセルの第１のセットに書き込まれたデータを蓄積するための手段、若しくはアクセス動作間の継続期間を指し示す値を蓄積するための手段、又はそれらの任意の組み合わせの内の少なくとも１つを含む。幾つかの場合、装置は、不揮発性メモリセルの第２のセットにおいて蓄積される情報の量に少なくとも部分的に基づいて、不揮発性メモリセルの第２のセット中の複数の不揮発性メモリセルを決定するための手段を含み得る。
図９は、本開示の様々な実施形態に従った不揮発性サブアレイ中に動作情報を蓄積するための方法９００を説明するフローチャートを示す。上述したように、動作情報は、メモリアレイに適用されたアクセス命令若しくはその他の命令、メモリアレイの温度、又はメモリアレイにより実施されたサイクル数等を含み得る。方法９００の動作は、本明細書に記述されるように、メモリコントローラ又はそのコンポーネントにより実装され得る。例えば、方法９００の動作は、図４〜図７を参照しながら記述したように、メモリコントローラにより実施され得る。幾つかの例では、メモリコントローラは、後述する機能を実施するために、デバイスの機能的要素を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリコントローラは、以下に記述される機能の実施形態を専用のハードウェアを使用して実施し得る。
ブロック９０５において、アレイドライバは、アクセス命令のセットに従って、メモリアレイの不揮発性メモリセルの第１のセットにアクセスし得る。ブロック９０５の動作は、図１〜図４を参照しながら記述した方法に従って実施され得る。幾つかの例では、ブロック９０５の動作の実施形態は、図４を参照しながら記述したように、アレイドライバ中に含まれるアンプのセットにより実施され得る。
幾つかの例では、アレイドライバは、アプリケーションが予期せず終了したこと、若しくは誤り訂正符号（ＥＣＣ）のエラーの数が閾値を越えたこと、又はそれら両方を判定し得る。幾つかの例では、アプリケーションは、不揮発性メモリアレイにおいて蓄積されたメモリにアクセスする任意のソフトウェア／ハードウェアベースのアプリケーション（例えば、ｉＯＳアプリケーション、ワードプロセッシングアプリケーション等）であり得る。
ブロック９１０において、アレイドライバは、アクセス命令のセットに従ってメモリアレイの不揮発性メモリセルの第１のセットにアクセスする間に故障が発生したと判定し得る。故障が発生したと判定することは、アプリケーションが予期せず終了したこと、若しくは誤り訂正符号（ＥＣＣ）のエラーの数が閾値を越えたこと、又はそれら両方を判定することに基づき得る。ブロック９１０の動作は、図１〜図４を参照しながら記述した方法に従って実施され得る。幾つかの例では、ブロック９１０の動作の実施形態は、図４及び図６を参照しながら記述したように、アレイドライバ中に含まれるコンパレータ又はメモ
リコントローラにおける故障特定器により実施され得る。故障特定器が使用される場合、故障報告器は、故障が発生したことの指標をアレイドライバへ送信し得る。幾つかの例では、アレイドライバは、故障が発生したと判定することに少なくとも部分的に基づいてテストモードを活性化し得る。テストモードは、活性化された場合に、メモリアレイに適用された命令と、メモリアレイと関連付けられたその他の情報とをアレイドライバがメモリアレイ自体に蓄積する間のモードであり得る。
ブロック９１５において、アレイドライバは、メモリアレイ中に含まれる不揮発性メモリセルの第２のセットにおいて、アクセス命令のセットを蓄積し得る。ブロック９１５の動作は、図１〜図４を参照しながら記述した方法に従って実施され得る。幾つかの例では、ブロック９１５の動作の実施形態は、図４を参照しながら記述したように、アレイドライバ中に含まれるアンプのセット及びカウンタの組み合わせを使用して実施され得る。幾つかの場合、アクセス命令のセットを蓄積することは、テストモードが活性化されることに少なくとも部分的に基づく。その他の場合、アレイドライバにおける蓄積動作は常に活性化される。
ブロック９２０において、アレイドライバは、アクセス命令の蓄積されたセットを、不揮発性メモリセルの第２のセットから読み出し得る。ブロック９２０の動作は、図１〜図４を参照しながら記述した方法に従って実施され得る。幾つかの例では、ブロック９２０の動作の実施形態は、図４を参照しながら記述したように、アレイドライバ中に含まれるアンプのセット及びセンスコンポーネントの組み合わせを使用して実施され得る。幾つかの場合、命令の読み出されたセットは、メモリアレイの故障を何が生じさせたかを指し示す。
幾つかの例では、アレイドライバは、アクセス命令の蓄積されたセットが元々受信されたのと同じ順序で、アクセス命令の蓄積されたセットをコマンドデコーダに提供する。幾つかの場合、アレイドライバはまた、アクセス命令に各々対応するアドレスのセット（例えば、不揮発性メモリセルの第１のセットのアドレス）をコマンドデコーダに提供し得る。アレイドライバは、アクセス命令の蓄積及び提供されたセットに対応する複数の信号及び／又は対応するアドレスをコマンドデコーダからその後受信し得、アクセス命令の蓄積されたセットに従って不揮発性メモリセルの第１のセットにアクセスし得る。アレイドライバは、アクセス命令の蓄積されたセットに少なくとも部分的に基づいて故障の原因を判定するために、動作のこのセットを使用し得る。
幾つかの場合、装置が記述される。装置は、方法９００等の方法を実施するためのものであり得る。装置は、アクセス命令のセットに従って、メモリアレイの不揮発性メモリセルの第１のセットにアクセスするための手段と、メモリアレイ中に含まれる不揮発性メモリセルの第２のセットにおいて、アクセス命令のセットを蓄積するための手段と、アクセス命令のセットに従ってメモリアレイの不揮発性メモリセルの第１のセットにアクセスする間に故障が発生したと判定するための手段と、アクセス命令の蓄積されたセットを不揮発性メモリセルの第２のセットから読み出すための手段とを含み得る。
幾つかの場合、装置は、故障が発生したと判定することに少なくとも部分的に基づいてテストモードを活性化するための手段を更に含み得、ここで、アクセス命令のセットを蓄積することは、テストモードが活性化されることに少なくとも部分的に基づく。幾つかの場合、故障が発生したと判定することは、アプリケーションが予期せず終了したと判定するための手段を含む。幾つかの場合、故障が発生したと判定することは、誤り訂正符号（ＥＣＣ）のエラーの数が閾値を越えたと判定するための手段を含む。幾つかの場合、装置は、アクセス命令の蓄積されたセットが元々受信されたのと同じ順序で、アクセス命令の蓄積されたセットをコマンドデコーダに提供することと、アクセス命令の蓄積されたセッ
トに従って、不揮発性メモリセルの第１のセットにアクセスするための手段と、アクセス命令の蓄積されたセットに少なくとも部分的に基づいて、故障の発生を判定するための手段とを更に含み得る。
上述した方法は可能的実装を記述すること、該動作及びステップは組み替えられ得、さもなければ修正され得ること、及びその他の実装が可能であることに留意すべきである。更に、方法の内の２つ以上からの実施形態は組み合わせられ得る。
本明細書に記述される情報及び信号は、様々な異なる科学技術及び技術の何れかを使用して表され得る。例えば、上述の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、複数の信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号は複数の信号のバスを表し得ることを当業者は理解するであろう。
本明細書で使用されるように、用語“事実上のグランド（virtual ground）”は、約ゼロボルト（０Ｖ）の電圧に保持されるがグランドと直接接続されない電気回路のノードを指す。したがって、事実上のグランドの電圧は、一時的に変動し得、定常状態で約０Ｖに戻り得る。事実上のグランドは、オペアンプ及び抵抗を含む電圧分圧器等の様々な電子回路素子を使用して実装され得る。その他の実装も可能である。“事実上グランドする（virtual grounding）”又は“事実上グランドされる（virtually grounded）”は約０Ｖに
接続されることを意味する。
用語“電子通信”は、コンポーネント間の電子流動を支持するコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含み得、又は介在コンポーネントを含み得る。電子通信するコンポーネントは、（例えば、通電された回路中の）電子若しくは信号を能動的に交換し得、又は（例えば、非通電の回路中の）の電子若しくは信号を能動的に交換しないことがあるが、回路が通電されると電子若しくは信号を交換するように構成され得、動作可能であり得る。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、スイッチの状態（すなわち、開放又は閉鎖）に関わらず電子通信する。
用語“絶縁”は、コンポーネント間を電子が現在流れることができないコンポーネント間の関係を指し、コンポーネントは、それらの間に開放回路がある場合に相互から絶縁される。例えば、スイッチにより物理的に接続された２つのコンポーネントは、スイッチが開放された場合に相互から絶縁され得る。
本明細書では、用語“短絡”は、当該２つのコンポーネント間の単一の介在コンポーネントの活性化を介して、コンポーネント間に導電経路が確立されるコンポーネント間の関係を指す。例えば、第２のコンポーネントに短絡された第１のコンポーネントは、２つのコンポーネント間のスイッチが閉鎖された場合に第２のコンポーネントと電子を交換し得る。したがって、短絡は、電子通信するコンポーネント（又は線）間の電荷の流れを可能にする動的動作であり得る。
メモリアレイ１００を含む本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコンゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの場合、該基板は半導体ウエハである。その他の場合、該基板は、シリコンオングラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定さ
れない様々な化学種を使用したドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長中に実施され得る。
本明細書で論じられる１つ以上のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になる結果をもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”又は“活性化”にされ得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”又は“不活性化”にされ得る。
添付の図面に関連して本明細書に記載される説明は、例示的構成を記述し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用される用語“模範的（exemplary）”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は
説明として役立つこと”を意味する。詳細な説明は、記述される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実施され得る。幾つかの実例では、記述される例の内容を不明確にすることを避けるために、周知の構造体及びデバイスはブロック図の形式で示される。
添付の図において、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じ種類の様々なコンポーネントは、ダッシュと、同様のコンポーネント間で区別する第２のラベルとを参照ラベルに続けることによって区別され得る。明細書中にただ第１の参照ラベルが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの任意の１つに適用できる。
本明細書に記述される情報及び信号は、様々な異なる科学技術及び技術の何れかを使用して表され得る。例えば、上述の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。
本明細書の開示と関連して記述される様々な説明ブロック及びモジュールは、本明細書に記述される機能を実行するように設計された汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせで実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、デジタルシグナルプロセッサ（ＤＳＰ）とマイクロプロセッサとの組み合わせ、多数のマイクロプロセッサ、ＤＳＰコアと併せた１つ以上のマイクロプロセッサ、又は任意のその他のそうした構成）として実装され得る。
本明細書に記述される機能は、ハードウェア、プロセッサにより実行されるソフトウェ
ア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアに実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得、又は送信され得る。その他の例及び実装は、本開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上述の機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装できる。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的位置に実装されるように分散されることを含む、様々な位置に物理的に配置され得る。また、請求項を含む本明細書で使用されるように、項目のリスト（例えば、“少なくとも１つの”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味するように包含的リストを指し示す。また、本明細書で使用されるように、句“基づいて”は、条件の閉集合を指すものとして解釈されるべきではない。例えば、“条件Ａに基づいて”というように記述される模範的なステップは、本開示の範囲から逸脱することなく、条件Ａ及び条件Ｂの両方に基づき得る。言い換えれば、本明細書で使用されるように、句“基づいて”は、句“少なくとも部分的に基づいて”と同様の方法で解釈されるべきである。
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む非一時的コンピュータ記憶媒体及び通信媒体の両方を含む。非一時的記憶媒体は、汎用又は専用のコンピュータによりアクセスできる任意の利用可能な媒体であり得る。例として、非限定的に、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラム可能リードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭ若しくはその他の光ディスクストレージ、磁気ディスクストレージ若しくはその他の磁気ストレージデバイス、又は所望のプログラムコード手段を命令若しくはデータ構造の形式で搬送若しくは蓄積するのに使用でき、且つ汎用若しくは専用コンピュータ又は汎用若しくは専用プロセッサによりアクセスできる任意のその他の非一時的媒体を含み得る。また、任意の接続は、コンピュータ可読媒体として適切に称される。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術を使用してウェブサイト、サーバ、又はその他の遠隔ソースからソフトウェアが送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術は媒体の定義に含まれる。本明細書で使用されるように、磁気ディスク（disk）及び光学ディスク（disc）は、ＣＤ、レーザディスク、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピーディスク、ブルーレイディスクを含み、ここで、光学ディスクがレーザでデータを光学的に再生する一方で、磁気ディスクはデータを磁気的に通常再生する。上記されたものの組み合わせもコンピュータ可読媒体の範囲に含まれる。
本明細書の説明は、当業者が開示を製作又は使用できるように提供される。開示への様々な修正が当業者に容易に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用し得る。したがって、開示は、本明細書に記述された例示及び設計に制限されるべきではなく、本明細書に開示された原理及び新規の機構と一致する最も広い範囲に一致すべきである。

Claims (29)

  1. メモリアレイの不揮発性メモリセルの第１のセットにアクセスするためのアクセス命令に対応する複数の信号を受信することと、
    受信された前記複数の信号に従って、不揮発性メモリセルの前記第１のセットにアクセスすることと、
    前記メモリアレイ中に含まれる不揮発性メモリセルの第２のセットにおいて前記アクセス命令を蓄積することと
    を含む、方法。
  2. 受信された前記複数の信号に少なくとも部分的基づいて前記アクセス命令の二進表現を判定することを更に含み、前記アクセス命令を蓄積することは、
    不揮発性メモリセルの前記第２のセットにおいて前記アクセス命令の前記二進表現を蓄積すること
    を含む請求項１に記載の方法。
  3. 前記複数の信号又は前記複数の信号の増幅型を前記メモリアレイの対応する入力ピンへ中継すること
    を更に含む、請求項１に記載の方法。
  4. 不揮発性メモリセルの前記第１のセットは、不揮発性メモリセルの前記第１のセットと関連付けられた回路及びアクセスパターンを使用してアクセスされ、前記アクセス命令を蓄積することは、
    不揮発性メモリセルの前記第１のセットと関連付けられた前記回路及びアクセスパターンを使用して、不揮発性メモリセルの前記第２のセットに前記アクセス命令の前記二進表現を書き込むこと
    を含む、請求項２に記載の方法。
  5. 前記アクセス命令を蓄積した後にカウンタをインクリメントすることであって、ここで、前記カウンタの値は、不揮発性メモリセルの前記第２のセットの何れの不揮発性メモリが最後に書き込まれたかを指し示すこと
    を更に含む、請求項４に記載の方法。
  6. 第２の複数の信号をコマンドデコーダへ送信することであって、ここで、前記第２の複数の信号は、前記メモリアレイの不揮発性メモリセルの前記第１のセットにアクセスするための前記アクセス命令に対応することと、
    前記メモリアレイの不揮発性メモリセルの前記第１のセットにアクセスするための前記アクセス命令に対応する第３の複数の信号を前記コマンドデコーダから受信することと、
    前記第３の複数の信号に従って、不揮発性メモリセルの第３のセットにアクセスすることと
    を更に含む、請求項１に記載の方法。
  7. 不揮発性メモリセルの前記第３のセットにアクセスした結果を期待される結果と比較することと、
    不揮発性メモリセルの前記第３のセットの故障状態を判定することと
    を更に含む、請求項６に記載の方法。
  8. 不揮発性メモリセルの前記第２のセットは、循環バッファとして実装される、請求項６に記載の方法。
  9. 前記アクセス命令を蓄積する前に、不揮発性メモリセルの前記第２のセットにおいてアクセス命令の蓄積を開始するための指標を受信すること
    を更に含む、請求項１に記載の方法。
  10. 前記指標は、
    動作の故障を経験したアプリケーションから受信される第１のフラグ、誤り訂正符号（ＥＣＣ）の所定数のエラーが発生したと判定した誤り訂正符号コンポーネントから受信される第２のフラグ、若しくはテストモードに移行するためのトリガー、又はそれらの任意の組み合わせ
    の内の少なくとも１つを含む、請求項９に記載の方法。
  11. 前記アクセス命令を蓄積することは、
    不揮発性メモリセルの前記第１のセットのアドレスを蓄積すること、前記メモリアレイの温度を指し示す値を蓄積すること、前記メモリアレイ上で実施されたアクセス動作の数を指し示す値を蓄積すること、前記メモリアレイの電圧を指し示す値を蓄積すること、不揮発性メモリセルの前記第１のセットに書き込まれたデータを蓄積すること、若しくはアクセス動作間の継続期間を指し示す値を蓄積すること、又はそれらの任意の組み合わせ
    の内の少なくとも１つを含む、請求項１に記載の方法。
  12. 不揮発性メモリセルの前記第２のセットにおいて蓄積される情報の量に少なくとも部分的に基づいて、不揮発性メモリセルの前記第２のセット中の複数の不揮発性メモリセルを決定すること
    を更に含む、請求項１に記載の方法。
  13. アクセス命令のセットに従って、メモリアレイの不揮発性メモリセルの第１のセットにアクセスすることと、
    前記メモリアレイ中に含まれる不揮発性メモリセルの第２のセットにおいて、アクセス命令の前記セットを蓄積することと、
    アクセス命令の前記セットに従って前記メモリアレイの不揮発性メモリセルの前記第１のセットにアクセスする間に故障が発生したと判定することと、
    アクセス命令の蓄積された前記セットを不揮発性メモリセルの前記第２のセットから読
    み出すことと
    を含む、方法。
  14. 前記故障が発生したと判定することに少なくとも部分的に基づいてテストモードを活性化することを更に含み、アクセス命令の前記セットを蓄積することは、前記テストモードが活性化されることに少なくとも部分的に基づく、
    請求項１３に記載の方法。
  15. 前記故障が発生したと判定することは、
    アプリケーションが予期せず終了したと判定すること
    を含む、請求項１３に記載の方法。
  16. 前記故障が発生したと判定することは、
    誤り訂正符号（ＥＣＣ）のエラーの数が閾値を越えたと判定すること
    を含む、請求項１３に記載の方法。
  17. アクセス命令の蓄積された前記セットが元々受信されたのと同じ順序で、アクセス命令の蓄積された前記セットをコマンドデコーダに提供することと、
    アクセス命令の蓄積された前記セットに従って、不揮発性メモリセルの前記第１のセットにアクセスすることと、
    アクセス命令の蓄積された前記セットに少なくとも部分的に基づいて、前記故障の原因を判定することと
    を更に含む、請求項１３に記載の方法。
  18. 複数の不揮発性メモリセルを含むメモリアレイと、
    前記メモリアレイのアクセス線の第１のセットと電子通信するアレイドライバと、
    前記メモリアレイのアクセス線の第２のセットと電子通信するセンスコンポーネントであって、ここで、前記センスコンポーネントの出力は前記アレイドライバと電子通信する、前記センスコンポーネントと、
    コマンド線の第１のセットを介して前記アレイドライバと電子通信するコマンドデコーダと
    を含む、装置。
  19. アクセス命令を蓄積するために、前記複数の不揮発性メモリセルの内の不揮発性メモリセルのセットを含むサブアレイを更に含み、前記アレイドライバは、
    前記サブアレイの何れの不揮発性メモリセルが最後に書き込まれたかを追跡するためのカウンタと、
    アクセス命令と関連付けられ前記アレイドライバにおいて受信された複数の信号を、前記アクセス命令の二進表現にマッピングするためのコマンドプリデコーダと、
    アクセス線の前記第１のセット、及び不揮発性メモリセルの前記セットと電子通信するアンプのセットであって、ここで、アンプの前記セットは、不揮発性メモリセルの前記セットにおいて前記アクセス命令を蓄積するために、受信された信号を増幅するように動作可能である、アンプの前記セットと
    を含む、請求項１８に記載の装置。
  20. アドレス線のセットとコマンド線の第２のセットとを更に含み、前記コマンドデコーダは、アドレス線の前記セット及びコマンド線の前記第２のセットを介して前記アレイドライバと電子通信する、
    請求項１８に記載の装置。
  21. プレート線のセットを更に含み、前記アレイドライバは、プレート線の前記セットを介して前記メモリアレイと電子通信する、
    請求項１８に記載の装置。
  22. 複数の不揮発性メモリセルを含むメモリアレイと、
    アレイドライバと、
    前記メモリアレイ及び前記アレイドライバと電子通信するメモリコントローラであって、ここで、前記メモリコントローラは、
    アクセス命令のセットに従って、前記メモリアレイの不揮発性メモリセルの第１のセットにアクセスすることと、
    前記メモリアレイ中に含まれる不揮発性メモリセルの第２のセットにおいて、アクセス命令の前記セットを蓄積することと、
    アクセス命令の前記セットに従って前記メモリアレイにアクセスする間に故障が発生したと判定することと、
    アクセス命令の蓄積された前記セットを、不揮発性メモリセルの前記第２のセットから読み出すことと
    を装置にさせるように動作可能である、前記メモリコントローラと
    を含む、装置。
  23. 前記メモリコントローラは、
    前記故障が発生したと特定することに少なくとも部分的に基づいてテストモードを活性化することと、
    前記テストモードが活性化されることに少なくとも部分的に基づいて、アクセス命令の前記セットを蓄積することと
    を前記装置にさせるように動作可能である、請求項２２に記載の装置。
  24. 前記メモリコントローラは、
    アプリケーションが予期せず終了したと判定すること、若しくは誤り訂正符号（ＥＣＣ）のエラーの数が閾値を越えたと特定すること、又はそれら両方
    を前記装置にさせるように動作可能である、請求項２２に記載の装置。
  25. 前記メモリコントローラは、
    アクセス命令の蓄積された前記セットが受信されたのと同じ順序で、アクセス命令の蓄積された前記セットをコマンドデコーダに提供することと、
    アクセス命令の蓄積された前記セットに従って、不揮発性メモリセルの前記第１のセットにアクセスすることと、
    アクセス命令の蓄積された前記セットに少なくとも部分的に基づいて前記故障の原因を判定することと
    を前記装置にさせるように動作可能である、請求項２２に記載の装置。
  26. アクセス命令のセットに従って、メモリアレイの不揮発性メモリセルの第１のセットにアクセスするための手段と、
    前記メモリアレイ中に含まれる不揮発性メモリセルの第２のセットにおいて、アクセス命令の前記セットを蓄積するための手段と、
    アクセス命令の前記セットに従って前記メモリアレイにアクセスする間に故障が発生したと判定するための手段と、
    アクセス命令の蓄積された前記セットを、不揮発性メモリセルの前記第２のセットから読み出すための手段と
    を含む、メモリデバイス。
  27. 前記故障が発生したと特定することに少なくとも部分的に基づいてテストモードを活性化するための手段と、
    前記テストモードが活性化されることに少なくとも部分的に基づいてアクセス命令の前記セットを蓄積するための手段と
    を更に含む、請求項２６に記載のメモリデバイス。
  28. アプリケーションが予期せず終了と判定すること、若しくは誤り訂正符号（ＥＥＣ）のエラーの数が閾値を越えたと特定すること、又はそれら両方をするための手段
    を更に含む、請求項２６に記載のメモリデバイス。
  29. アクセス命令の蓄積された前記セットが受信されたのと同じ順序で、アクセス命令の蓄積された前記セットをコマンドデコーダに提供するための手段と、
    アクセス命令の蓄積された前記セットに従って不揮発性メモリセルの前記第１のセットにアクセスするための手段と、
    アクセス命令の蓄積された前記セットに少なくとも部分的に基づいて前記故障の原因を判定するための手段と
    を更に含む、請求項２６に記載のメモリデバイス。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10635526B2 (en) * 2017-06-12 2020-04-28 Sandisk Technologies Llc Multicore on-die memory microcontroller
US10446502B2 (en) * 2017-08-30 2019-10-15 Micron, Technology, Inc. Apparatuses and methods for shielded memory architecture
US10431281B1 (en) * 2018-08-17 2019-10-01 Micron Technology, Inc. Access schemes for section-based data protection in a memory device
US10991411B2 (en) 2018-08-17 2021-04-27 Micron Technology, Inc. Method and apparatuses for performing a voltage adjustment operation on a section of memory cells based on a quantity of access operations
US11449249B2 (en) * 2018-11-26 2022-09-20 Micron Technology, Inc. Configuring command/address channel for memory
US11763906B2 (en) * 2018-12-20 2023-09-19 Micron Technology, Inc. Degradation signaling for a memory device
US20200280582A1 (en) * 2019-02-08 2020-09-03 Interbit Data Inc. Systems, methods and machine readable programs for isolation of data
EP3984035A4 (en) * 2019-06-14 2023-06-28 Micron Technology, Inc. Memory management and erasure decoding for a memory device
US11301320B2 (en) 2020-04-03 2022-04-12 Micron Technology, Inc. Erasure decoding for a memory device
US10984847B2 (en) 2019-06-14 2021-04-20 Micron Technology, Inc. Memory management for charge leakage in a memory device
US11532358B2 (en) * 2019-08-28 2022-12-20 Micron Technology, Inc. Memory with automatic background precondition upon powerup
US11789647B2 (en) * 2019-12-20 2023-10-17 Micron Technology, Inc. Address verification for a memory device
US11127443B2 (en) * 2020-01-08 2021-09-21 Micron Technology, Inc. Timing chains for accessing memory cells
US11663124B2 (en) * 2020-02-25 2023-05-30 Micron Technology, Inc. Apparatuses and methods for interfacing on-memory pattern matching
US11210029B2 (en) 2020-05-18 2021-12-28 Micron Technology, Inc. Generating memory array control signals
US11586547B2 (en) * 2020-05-26 2023-02-21 Micron Technology, Inc. Instruction caching scheme for memory devices
US11355214B2 (en) 2020-08-10 2022-06-07 Micron Technology, Inc. Debugging memory devices
CN112131810B (zh) * 2020-09-29 2024-03-22 飞腾信息技术有限公司 建立时间违例修复方法、装置、电子设备及可读存储介质
US11899944B2 (en) * 2021-03-18 2024-02-13 Micron Technology, Inc. Strategic power mode transition in a multi-memory device

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5490264A (en) * 1993-09-30 1996-02-06 Intel Corporation Generally-diagonal mapping of address space for row/column organizer memories
JP2000048565A (ja) * 1998-07-29 2000-02-18 Mitsubishi Electric Corp 同期型半導体記憶装置
US20020083003A1 (en) * 2000-09-26 2002-06-27 Halliday David C. Method and apparatus for the accurate metering of software application usage and the reporting of such usage to a remote site on a public network
DE10110469A1 (de) * 2001-03-05 2002-09-26 Infineon Technologies Ag Integrierter Speicher und Verfahren zum Testen und Reparieren desselben
JP2002288999A (ja) * 2001-03-27 2002-10-04 Fujitsu Ltd 半導体メモリ
US7032158B2 (en) 2001-04-23 2006-04-18 Quickshift, Inc. System and method for recognizing and configuring devices embedded on memory modules
JP2003085997A (ja) * 2001-09-07 2003-03-20 Mitsubishi Electric Corp 半導体記憶装置
US7107501B2 (en) * 2002-05-31 2006-09-12 Infineon Technologies Ag Test device, test system and method for testing a memory circuit
JP2004342170A (ja) * 2003-05-13 2004-12-02 Fujitsu Ltd 強誘電体記憶装置および強誘電体記憶装置のデータ初期化方法
US20060090105A1 (en) * 2004-10-27 2006-04-27 Woods Paul R Built-in self test for read-only memory including a diagnostic mode
US8521970B2 (en) * 2006-04-19 2013-08-27 Lexmark International, Inc. Addressing, command protocol, and electrical interface for non-volatile memories utilized in recording usage counts
KR100765872B1 (ko) * 2005-08-02 2007-10-11 후지쯔 가부시끼가이샤 강유전체 메모리
US20070079086A1 (en) * 2005-09-29 2007-04-05 Copan Systems, Inc. System for archival storage of data
US8489817B2 (en) 2007-12-06 2013-07-16 Fusion-Io, Inc. Apparatus, system, and method for caching data
JP5051514B2 (ja) * 2007-02-23 2012-10-17 日本電気株式会社 メモリエラーパターン記録システム、メモリエラーパターン記録方法
US8239732B2 (en) 2007-10-30 2012-08-07 Spansion Llc Error correction coding in flash memory devices
JP2009223935A (ja) * 2008-03-14 2009-10-01 Toshiba Corp 強誘電体メモリ及びそのテスト方法
US8095834B2 (en) * 2008-10-30 2012-01-10 Micron Technology, Inc. Macro and command execution from memory array
US20110002169A1 (en) 2009-07-06 2011-01-06 Yan Li Bad Column Management with Bit Information in Non-Volatile Memory Systems
JP2011065313A (ja) * 2009-09-16 2011-03-31 Toshiba Corp ストレージデバイス
US8612682B2 (en) * 2010-09-29 2013-12-17 International Business Machines Corporation Methods for managing ownership of redundant data and systems thereof
JP2012146167A (ja) * 2011-01-13 2012-08-02 Nec Corp メモリエラーパターン記録システム、メモリモジュール、及びメモリエラーパターン記録方法
US9514838B2 (en) 2011-05-31 2016-12-06 Micron Technology, Inc. Apparatus including memory system controllers and related methods for memory management using block tables
JP5364807B2 (ja) * 2011-06-08 2013-12-11 パナソニック株式会社 メモリコントローラ及び不揮発性記憶装置
CN103137211B (zh) * 2011-11-29 2016-04-13 上海华虹宏力半导体制造有限公司 一种nvm内建自测电路的仿真测试系统
US9953725B2 (en) * 2012-02-29 2018-04-24 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of operating the same
TWI602181B (zh) * 2012-02-29 2017-10-11 三星電子股份有限公司 記憶體系統以及使用測試元件傳輸失效位址至記憶體元件的操作方法
KR101966858B1 (ko) * 2012-04-24 2019-04-08 삼성전자주식회사 휘발성 메모리 장치의 동작 방법, 휘발성 메모리 장치 및 메모리 시스템의 제어 방법
US9009541B2 (en) * 2012-08-20 2015-04-14 Apple Inc. Efficient trace capture buffer management
US9026719B2 (en) * 2012-11-15 2015-05-05 Elwha, Llc Intelligent monitoring for computation in memory
KR102025340B1 (ko) * 2012-11-27 2019-09-25 삼성전자 주식회사 불휘발성 메모리를 포함하는 반도체 메모리 장치, 이를 포함하는 캐쉬 메모리 및 컴퓨터 시스템
US9684686B1 (en) * 2013-09-04 2017-06-20 Amazon Technologies, Inc. Database system recovery using non-volatile system memory
WO2016004388A1 (en) * 2014-07-03 2016-01-07 Yale University Circuitry for ferroelectric fet-based dynamic random access memory and non-volatile memory
US9836349B2 (en) * 2015-05-29 2017-12-05 Winbond Electronics Corp. Methods and systems for detecting and correcting errors in nonvolatile memory
KR102450553B1 (ko) * 2015-06-04 2022-10-05 삼성전자주식회사 저장 장치 및 그것을 내장한 메인 보드 및 그것의 자가 진단 방법
KR102547713B1 (ko) * 2016-09-01 2023-06-26 삼성전자주식회사 반도체 메모리 장치 및 이의 동작 방법

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