JP6708795B2 - ウェーブパイプライン型論理回路走査システム - Google Patents

ウェーブパイプライン型論理回路走査システム Download PDF

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Description

本開示は、概して回路システムに関し、具体的には、ウェーブパイプライン型論理回路走査システムに関する。
ウェーブパイプラインは、フリップフロップまたはラッチを介さずに複数のビットを単一の論理経路に沿って伝播可能な論理設計の一形態である。このような回路はフリップフロップやラッチを含まないため、ウェーブパイプラインに関して制御性や可観測性の実現が困難となり得る。典型的な走査フリップフロップまたはラッチは、パイプラインがこれらの要素間を一度に１クロックずつ進むときには、それらの入力を監視してそれらの出力を制御することができるが、ウェーブパイプラインセマンティクス（semantics）は組み合わせよりも逐次的であるため、これらのデバイスはウェーブパイプラインを適切に制御ないし監視することができない。システムの状態全体を保存するとともに、後で復元して実行を再開することができる診断スキームが一般的には望ましく、この診断スキームにより、十分な制御可能性および可観測性の点ですべての論理障害を診断することが可能となる。
一例の実施形態は、回路システムを含む。回路システムは、入力ノードと少なくとも１つの出力ノードとの間に少なくとも１つの論理ゲートを含むウェーブパイプライン型組合せ論理回路を含む。ウェーブパイプライン型組合せ論理回路は、前記入力ノードにおいて受信したデータシーケンスに対する論理演算を実行するように構成されたウェーブパイプライン型組合せ論理回路を含む。また、回路システムは、前記入力ノードに接続された走査経路を含む。走査経路は、前記入力ノードから走査経路出力に前記データシーケンスを伝播して、前記ウェーブパイプライン型組合せ論理回路に供給された前記データシーケンスの値をシリアルデータストリームとして取り込むように構成された少なくとも１つの遅延素子を含む。また、回路システムは、入力データと走査データのうちの一方を通常動作モードと走査モードのうちの対応する一方において前記入力ノードを介して前記ウェーブパイプライン型組合せ論理回路と前記走査経路とに前記データシーケンスとして送るように構成された走査点デバイスを含む。
別の例において、回路システムのデータを監視する方法が提供される。方法は、複数のデータシーケンスの各々を、複数の走査点デバイスのそれぞれを介して、複数の走査経路の対応する１つとウェーブパイプライン型組合せ論理回路のそれぞれの入力とに供給することを含む。前記ウェーブパイプライン型組合せ論理回路は、入力ノードと少なくとも１つの出力ノードとの間に少なくとも１つの論理ゲートを含み、前記入力ノードにおいて受信したデータシーケンスに対する論理演算を実行するように構成されている。また、方法は、前記複数のデータシーケンスの各々に対する論理演算を前記ウェーブパイプライン型組合せ論理回路によって実行することを含む。また、方法は、モード信号に応答して前記複数の走査点デバイスの各々を通常動作モードから走査モードに切り替えることを含む。また、方法は、前記複数のデータシーケンスに対応するシリアルデータストリームを、前記複数の走査経路の各々に前記回路システムのシステム走査出力から前記複数の走査点デバイスの対応する１つを介して伝播させることを含む。方法はさらに、前記システム走査出力に接続された論理監視システムを介した前記シリアルデータストリームに基づいて、クロック信号の所与のクロックサイクルにおける前記複数のデータシーケンスの値を分析することを含む。
さらに別の例において、レシプロカル量子論理（ＲＱＬ）回路システムが供給される。ＲＱＬ回路システムは、複数の入力ノードのうちの１つと少なくとも１つの出力ノードとの間に少なくとも１つのＲＱＬ論理ゲートを含むウェーブパイプライン型組合せ論理回路を含む。ウェーブパイプライン型組合せ論理回路は、前記入力ノードにおいて受信した単一磁束量子（ＳＦＱ）パルスのデータシーケンスに対する論理演算を実行するように構成されている。また、ＲＱＬ回路システムは、複数の走査経路を含む。複数の走査経路の各々は、前記ウェーブパイプライン型組合せ論理回路に関連付けられた前記複数の入力ノードのうちの対応する１つに接続されている。複数の走査経路の各々は、ＡＣクロック信号に基づいて前記データシーケンスを伝播するように構成された複数のジョセフソン伝送線路（ＪＴＬ）を含む。ＲＱＬ回路システムはさらに、入力データと走査データのうちの一方を通常動作モードと走査モードのうちの対応する一方において前記ウェーブパイプライン型組合せ論理回路と前記複数の走査経路とに前記データシーケンスとして供給するように構成された複数の走査点デバイスを含む。前記複数の走査経路は、前記複数の走査点デバイスを介して前記走査モードで直列に結合されて前記回路システムに関連付けられたシステム走査入力とシステム走査出力との間に走査チェーンを形成し、当該走査チェーンは、前記ウェーブパイプライン型組合せ論理回路の前記複数の入力ノードの各々に供給された前記データシーケンスに対応するシリアルデータストリームを前記回路システム内で伝播して前記ウェーブパイプライン型組合せ論理回路に供給された前記データシーケンスの値を取り込むように構成されている。
回路システムの一例を示す図。 ウェーブパイプライン走査システムの一例を示す図。 回路システムの別の例を示す図。 回路システムのさらに別の例を示す図。 ウェーブパイプライン走査システムのさらに別の例を示す図。 回路システムでデータを監視する方法の一例を示す図。
本開示は、概して回路システムに関し、具体的には、ウェーブパイプライン型論理回路走査システムに関する。ウェーブパイプライン型論理回路走査システムは、ウェーブパイプライン型組合せ論理回路を含む回路システムで実現され得る。ウェーブパイプライン型組合せ論理回路は、入力ノードと出力ノードとの間に、ウェーブパイプライン中のデータストリームに対する論理演算を実行する少なくとも１つの論理ゲートを含む。したがって、ウェーブパイプライン型組合せ論理回路は、回路構成要素群による１つまたは複数のウェーブパイプラインを含む。また、回路システムは、複数の走査経路を含む。各走査経路の入力は、ウェーブパイプライン型組合せ論理回路に関連付けられた対応する入力に接続されている。各走査経路は、データストリームを（例えば、クロック信号に基づいて）伝播する一連の直列接続された遅延素子を含み、これにより走査経路は、ウェーブパイプライン型組合せ論理回路に所与のクロックサイクルで供給されたデータストリームの値を取り込む。また、回路システムは、複数の走査点デバイスを含む。各走査点デバイスは、ウェーブパイプライン型組合せ論理回路（例えば、対応する入力に）と、対応する１つの走査経路に、対応するデータストリームを供給する。走査点デバイスは、通常動作モードおよび走査モードのうちの対応する一方において、入力データ（例えば、ウェーブパイプライン型組合せ論理回路から供給される）または走査データ（例えば、走査経路から供給される）をデータストリームとして供給し得る。したがって、走査モードにおいて、走査点デバイスは、ウェーブパイプライン型組合せ論理回路へのデータストリームの値を回路のフルスピードで復元する。
走査経路は、走査モードで直列に配置されて、単一の集約走査経路に対応する走査チェーンを形成する。単一の集約走査経路は、ウェーブパイプライン型組合せ論理回路に供給されるデータストリームに対応したシリアルデータストリームを伝播する。したがって、走査モードでは、シリアルデータストリームの全体が回路システムから（例えば、システム走査出力を介して）供給され、ウェーブパイプライン型組合せ論理回路の論理演算を分析などするために論理監視システムによって分析される。例えば、シリアルデータストリームは、所与のクロックサイクルにおけるデータストリームの値が分析されるように読み出される。一例として、論理ウェーブパイプラインの同じ時点などにおいて個々の試験ベクトルをデータストリームに供給することにより、個々のウェーブパイプライン型組合せ論理回路の性能を試験する（例えば、縮退故障または他の様々な故障条件を判断する）ためのアルゴリズム（例えば、経路感知アルゴリズム）を実現することができる。シリアルデータストリームが走査モードで回路システムに読み戻されることにより、ウェーブパイプライン型組合せ論理回路へのデータストリームの値を所与のクロックサイクルの値に復元することができる。そして、回路システムは、走査モードから通常動作モードに少なくとも１クロックサイクルの間にわたって切り替えられた後、走査モードに戻されてシリアルデータストリームが再び回路システムから走査される。したがって、シリアルデータストリームが分析されることにより、クロックサイクルの間に発生した論理演算の結果が判定される。
パイプライン走査システムを含む回路システムは、様々な異なる種類の回路で実現され得る。一例では、回路システムは、レシプロカル量子論理（ＲＱＬ）回路システムとして実現される。ＲＱＬ回路システムにおいて、パイプライン型組合せ論理回路は、単一磁束量子（ＳＦＱ）パルスのシーケンスの有無として供給されるデータストリームに基づいて論理演算を実行するＲＱＬゲートシステムを含む。このＲＱＬ回路システムの走査経路内の遅延素子は、ＡＣクロック信号（例えば、直交クロック信号）に基づいてＳＦＱパルスのデータストリームを伝播するジョセフソン伝送線路（ＪＴＬ）として構成され得る。そして、ＲＱＬ回路システムの動作がパイプライン走査システムに基づいて試験される。
図１は、回路システム１０の一例を示す。回路システム１０は、様々な異なる種類の古典的演算回路または量子演算回路とすることができる。一例として、回路システム１０は集積回路（ＩＣ）チップまたはその一部として実現され、他の例として、回路システム１０はレシプロカル量子論理（ＲＱＬ）回路として構成される。回路システム１０は、個別の入力を介して供給されたデータストリームに対する論理演算を実行するウェーブパイプライン型組合せ論理回路１２を含む。本明細書に記載の「ウェーブパイプライン型組合せ論理回路」という用語は、ウェーブパイプライン型組合せ論理回路１２の入力と出力との間における組合せウェーブパイプライン構成に１つまたは複数の論理ゲートを含むウェーブパイプライン組合せ論理回路の一例を表す。ウェーブパイプライン型組合せ論理回路１２は、回路システム１０の１つまたは複数のシステムデータ入力と回路システム１０の１つまたは複数のシステムデータ出力との間に配置され、データ処理能力を提供する。したがって、ウェーブパイプライン型組合せ論理回路１２は、１つまたは複数のデータ入力に供給されたシステム入力データＤＴＩＮに応答して１つまたは複数のデータ出力にシステム出力データＤＴＯＵＴを供給する。
また、回路システム１０は、複数の走査経路１４を含む。各走査経路１４は、ウェーブパイプライン型組合せ論理回路１２の対応する入力に供給されたデータストリームを伝播して、ウェーブパイプライン型組合せ論理回路１２により処理される対応するデータストリームに与える値を格納する。一例として、各走査経路１４は、データストリームを順次伝播する少なくとも１つの遅延素子を含む。各走査経路１４内の遅延素子は、既知の遅延（例えば、クロック信号ＣＬＫの１つまたは複数のクロックサイクルに対応する遅延）を有するクロック型または非クロック型の遅延素子である。さらに、回路システム１０は、複数の走査点デバイス１６を含む。各走査点デバイス１６は、ウェーブパイプライン型組合せ論理回路１２および走査経路１４の対応する入力と出力に接続されている。各走査点デバイス１６は、ウェーブパイプライン型組合せ論理回路１２の対応する入力と、対応する１つの走査経路１４とにデータストリームを供給する。走査点デバイス１６は、例えばマルチプレクサを含む。マルチプレクサは、システム入力データＤＴＩＮまたはウェーブパイプライン型組合せ論理回路１２の出力（例えば、システム出力データＤＴＯＵＴを与えるシステム出力を含む）から供給されたデータなどに対応する入力データを、回路システム１０の通常動作モードにおけるデータストリームとして供給することを選択する。例えば回路システム１０がＲＱＬ回路システムの場合、走査経路１４は、クロック信号ＣＬＫ（例えば、ＡＣクロック信号）を介して制御されるジョセフソン伝送線路（ＪＴＬ）として構成された遅延素子を含む。
各走査経路１４は、そのソースの走査点デバイス１６の出力からそのソースの走査点デバイス１６の出力に接続されるとともにロジックを介して到達可能な最遠の走査点デバイス１６のデータ入力までの遅延の長さと少なくとも同じ長さ（遅延素子によって定義される）を有する。したがって、各走査経路１４の遅延素子の数は、ウェーブパイプライン型組合せ論理回路１２に関連付けられたクロックサイクルにおける少なくとも最長経路長さに対応する。また、走査点デバイス１６は、システム走査入力データＳＣＩＮおよび走査経路１４の１つから供給された走査データのうちの１つなどに対応する走査データを、回路システム１０の走査モード中にデータストリームとして供給する。一例として、回路システム１０は、すべての走査点デバイス１６の走査モードを同時にイネーブルにするモード信号ＳＣ_ＥＮにより、通常動作モードと走査モードとを切り替える。
したがって、走査モードでは、すべての走査経路１４が走査点デバイス１６により互いに直列に配置されることで、ウェーブパイプライン型組合せ論理回路１２に関連付けられたデータストリームを伝播する集約走査経路に対応する走査チェーンを形成し、クロック信号ＣＬＫによる回路システム１０のフルスピード動作でシステム走査出力データＳＣＯＵＴを回路システム１０からの単一のシリアルデータストリームとして供給する。そして、システム走査出力データＳＣＯＵＴがクロック信号ＣＬＫの所与のクロックサイクルなどの所与の時間に取り込まれることにより、各ウェーブパイプライン型組合せ論理回路１２に供給されるデータストリームの値が取り込まれる。したがって、システム走査出力データＳＣＯＵＴに対応するシリアルデータストリームで供給されたデータストリームの取り込み値を分析することにより回路システム１０の性能を（例えば、ウェーブパイプライン型組合せ論理回路１２の論理演算を介して）試験等することができる。一例では、論理ウェーブパイプラインの同じ時点などにおいて個々の試験ベクトルをデータストリームに供給することにより、個々のウェーブパイプライン型組合せ論理回路の性能を試験して縮退故障または他の様々な故障条件を判断等するためのアルゴリズム（例えば、経路感知アルゴリズム）を実現することができる。
図１の例において、システム走査出力データＳＣＯＵＴは単一のシリアルデータストリームとして論理監視システム１８に提供される。なお、論理監視システム１８は、ハードウェアとソフトウェアの組み合わせとして実現されることにより本明細書に記載される機能を提供する。一例として、論理監視システム１８は、走査チェーンの単一のシリアルデータストリーム内の位置および長さに応じてデータストリームの所与の１つを走査点デバイス１６と関連付ける所定のマッピングシステムに基づいて、システム走査出力データＳＣＯＵＴにおいて各走査経路１４と関連付けられているデータストリーム（したがって、ウェーブパイプライン型組合せ論理回路１２の対応する入力）を識別し、そのデータストリームを分析することで、ウェーブパイプライン型組合せ論理回路１２の正しい動作を決定する。図１の例では、論理監視システム１８は、モード信号ＳＣ_ＥＮを供給することにより、回路システム１０を通常動作モードまたは走査モードのいずれかに設定する。
図１の例において、論理監視システム１８は、回路システム１０を走査モードに設定してシステム走査出力データＳＣＯＵＴを単一のシリアルデータストリームとして各走査点デバイス１６により供給し、そのシステム走査出力データＳＣＯＵＴをクロック信号ＣＬＫの所与のクロックサイクルで取り込むことにより、各ウェーブパイプライン型組合せ論理回路１２に供給するデータストリームの値を取り込む。したがって、システム走査出力データＳＣＯＵＴに対応するシリアルデータストリームで供給されたデータストリームの取り込み値が論理監視システム１８によって分析されることにより回路システム１０の性能が（例えば、ウェーブパイプライン型組合せ論理回路１２の論理演算を介して）試験される。データストリームに対応する試験ベクトルを単一のシリアルデータストリーム内で識別することにより、個々のウェーブパイプライン型組合せ論理回路１２の性能を試験して縮退故障または他の様々な故障条件を判断等するためのアルゴリズム（例えば、図４の例においてより詳細に説明する経路感知アルゴリズム）を実現することができる。例えば、論理監視システム１８は、システム走査出力データＳＣＯＵＴに関連付けられた単一のシリアルデータストリームを受信した際に、その単一のシリアルデータストリームをシステム走査入力データＳＣＩＮとして回路システム１０に戻すことで、データストリームが取り込まれた所与のクロックサイクルでウェーブパイプライン型組合せ論理回路１２を介して供給されるデータシーケンスに対応するデータストリームの値を復元する。
論理監視システム１８は、各データストリームの値が各対応するウェーブパイプライン型組合せ論理回路１２を介して戻されることに基づいて回路システム１０の状態が完全に回復したことをクロック信号ＣＬＫの所定のクロックサイクル数で識別する。そして、論理監視システム１８は、クロック信号ＣＬＫの所定のクロックサイクル数の間にわたって回路システム１０を通常動作モードに戻すように切り替えた後、回路システム１０を再度切り替えて走査モードに戻す。回路システム１０を切り替えて走査モードに戻すと、システム走査出力データＳＣＯＵＴに関連付けられた単一のシリアルデータストリームが各走査点デバイス１６により供給されて論理監視システム１８に戻され、クロック信号ＣＬＫの他の所与のクロックサイクル（例えば、次のクロックサイクル）でシステム走査出力データＳＣＯＵＴが再び取り込まれることにより、ウェーブパイプライン型組合せ論理回路１２に供給するデータストリームの値が取り込まれる。したがって、データストリームの取り込み値の２つのセットがデータの「前」および「後」の断片として論理監視システム１８により分析されることで、回路システム１０の性能が（例えば、ウェーブパイプライン型組合せ論理回路１２の論理演算を介して）試験される。言い換えれば、論理監視システム１８は、データストリームの２つのセット間の差を分析して、クロックサイクル数の差におけるウェーブパイプライン型組合せ論理回路１２の論理演算を決定することで、ウェーブパイプライン型組合せ論理回路１２の性能を試験する。
さらに、図１の例では、論理監視システム１８は、走査入力データＳＣＩＮとしてシステム走査入力に供給される所定のシリアル試験ストリームを生成する自動試験パターン発生器（ＡＴＰＧ）２０を含む。したがって、所定のシリアル試験ストリームは、走査モード中にウェーブパイプライン型組合せ論理回路１２の動作を試験するための所定の試験ベクトルから導出される。図１の例では、論理監視システム１８は、試験ベクトルを定義するデータに関連付けられた入力に対応する信号ＴＶ（例えば、ＶｅｒｉｌｏｇまたはＶＨＤＬなどの外部ソフトウェアを介して生成される）を受信する。さらに、図１の例では、回路システム１０は、通常動作モードにおける回路システム１０の動作中に取得される通常動作モードにおけるデータを記憶するメモリ２２を含む。例えば、回路システム１０が走査モードに切り替えられることに応答しておよび／または回路システム１０の試験中にメモリ２２がディセーブルにされることにより、記憶されたデータの状態が走査モードの間にわたって保持される。その結果、メモリ２２は、記憶されたデータの状態を走査モード中において維持する一方、論理監視システム１８は、走査モードの間に供給された論理試験に対する応答を記憶することができる。したがって、ＡＴＰＧ２０は、走査モード中に論理監視システム１８を介して走査出力データＳＣＯＵＴを分析することなどに基づいて、回路システム１０に供給されるシーケンスを走査入力データＳＣＩＮとして構成することができる。
さらに、論理監視システム１８に関する試験ベクトルおよびその関連する応答は、ウェーブパイプライン型組合せ論理回路１２の試験動作に追加の情報を提供し得る。例えば、試験ベクトルおよび応答は、入力された単一のシリアルデータストリームＳＣＩＮの試験ベクトルを試験対象のウェーブパイプライン型組合せ論理回路１２の対応する論理に供給するのに必要なクロックサイクル数に対応するＳＣＡＮ_ＩＮ動作の期間を決定し得る。別の例として、試験ベクトルおよび応答は、システム走査出力データＳＣＯＵＴを走査経路１４から完全に出力するのに必要なクロックサイクル数に対応するＳＣＡＮ_ＯＵＴ動作のクロック期間を決定し得る。また、別の例として、試験ベクトルおよび応答は、（例えば入力のいずれかの変化または入力のすべての変化で）連続的に供給された試験ベクトルについて通常動作モードで動作するウェーブパイプライン型組合せ論理回路１２の論理ゲートの論理演算のクロックサイクル数および／または試験ベクトルが各走査点デバイス１６を介してシステム走査出力データＳＣＯＵＴとして供給されるクロックサイクル数に対応するＲＵＮ動作のクロック期間を決定し得る。したがって、論理監視システム１８は、入力された単一のシリアルデータストリームＳＣＩＮおよび走査出力データＳＣＯＵＴを分析することに基づいて様々な情報を提供することができる。
図２は、ウェーブパイプライン走査システム５０の一例を示す。ウェーブパイプライン走査システム５０は、図１の例の回路システム１０に関連付けられ得る。このため、以下の図２の例の説明では、図１の例を参照する。
ウェーブパイプライン走査システム５０は、複数（Ｙ個）の走査点デバイス５２を含む。各走査点デバイス５２は実質的に同一に構成されており、データストリームＤＴ１〜ＤＴＹと走査データＳＣ１〜ＳＣＹをそれぞれ受信するように構成されている。図２の例では、Ｙ番目の走査点デバイス５２は、データストリームＤＴＹと走査データＳＣＹのうち選択された１つをノード５８に供給するモード信号ＳＣ_ＥＮに基づいて、ウェーブパイプライン走査システム５０に関連付けられたデータストリームＤＴＹと走査データＳＣＹとの間の選択を行うマルチプレクサとして示されている。図２の例では、モード信号ＳＣ_ＥＮは、回路システム１０の各走査点デバイス１６と関連付けられており、すべての走査点デバイス１６、したがって回路システム１０を走査モードと通常動作モードとの間で切り替える。各走査点デバイス５２は、対応するデータストリームＤＴおよび走査データＳＣのうちの一方を、対応するデータストリームＤＳとして出力ノードに供給する。したがって、図２の例では、Ｙ番目の走査点デバイス５２は、データストリームＤＴＹおよび走査データＳＣＹのうちの一方をデータストリームＤＳＹとして、Ｙ番目の走査点デバイス５２の出力に対応するノード５８に供給する。
各走査点デバイス５２の出力ノードは、ウェーブパイプライン型組合せ論理回路６０の対応する入力と、複数（Ｙ個）の走査経路６２のうちの１つの入力とにも対応する。したがって、図２の例では、ノード５８がウェーブパイプライン型組合せ論理回路６０の入力とＹ番目の走査経路６２とに対応することにより、データストリームＤＳＹがウェーブパイプライン型組合せ論理回路６０とＹ番目の走査経路６２とに供給される。図２の例では、ウェーブパイプライン型組合せ論理回路６０は複数（Ｙ個）の入力を含み、各入力がデータストリームＤＳ１〜ＤＳＹのうちの対応する１つを受信する。したがって、図２の例では、データストリームＤＳＹはＹ番目の入力に供給される。例えば、ウェーブパイプライン型組合せ論理回路６０は、データストリームＤＳ１〜ＤＳＹに対する論理演算を実行するウェーブパイプライン構成の論理デバイス（例えば、ウェーブパイプライン型論理ゲート）を含む。したがって、ウェーブパイプライン型組合せ論理回路６０は、データストリームＤＳ１〜ＤＳＹに対する論理演算を実行して出力データストリームＤＴを１つまたは複数のそれぞれの出力に供給する。一例として、出力データストリームＤＴは、他のウェーブパイプライン走査システムに供給される入力データに対応し、１つまたは複数の追加の走査点デバイスは、モード信号ＳＣ_ＥＮに応答してその出力データストリームＤＴと他の走査データとの間の選択を行う。
図２の例では、Ｙ番目の走査経路６２は、複数（Ｎ個）の遅延素子６４を含む。遅延素子６４は、データストリームＤＳＹの各ビットを順次伝播する種々の回路デバイスのうちのいずれかとして構成され得る。図２の例では、データストリームＤＳＹの伝播の時間シーケンスにおける最初のビットはビットＸ０によって表され、各遅延素子６０は、ノード５８におけるデータストリームＤＳＹの現在のビットを代表するものとしてシーケンス内の次のビットからビットＸＮまで供給する。一例として、遅延素子６４は、ウェーブパイプライン型組合せ論理回路６０によって変更される「処理中」のデータストリームＤＳＹのビットＸ０〜ＸＮの時間方向シーケンスとしてデータストリームＤＳＹを順次クロッキングする。したがって、Ｙ番目の走査経路６２は、データストリームＤＳＹを伝播して走査データＳＣＺを供給する。一例として、走査データＳＣＺは、他のウェーブパイプライン走査システムに供給される走査データに対応し、他の走査点デバイスは、モード信号ＳＣ_ＥＮに応答して入力データ（例えばデータＤＴＺ）と走査データＳＣＺとの間の選択を行う。
図３は、回路システム１００の別の例を示す。回路システム１００は、図２の例のウェーブパイプライン走査システム５０とそれぞれ実質的に同様に構成され得る複数のウェーブパイプライン走査システム１０２を含む。一例として、回路システム１００は、図１の例の回路システム１０に対応する。このため、以下の図３の例の説明では、図１および図２の例を参照する。
各ウェーブパイプライン走査システム１０２は、モード信号（例えば、モード信号ＳＣ_ＥＮ）に基づいて入力データと走査データとの間の選択を行う走査点デバイス（ＳＰＤ）１０４を含む。上記したように、モード信号ＳＣ_ＥＮは、回路システム１００内のすべての走査点デバイス１０４と関連付けられており、すべての走査点デバイス１０４、したがって回路システム１００の全体を走査モードと通常動作モードとの間で切り替える。したがって、走査点デバイス１０４は、入力データおよび走査データのうちの選択された一方をデータストリームＤＳ１〜ＤＳＺで示されるデータストリームＤＳとして走査点デバイス１０４の出力に対応するノード１０６に提供する。図３の例では、回路システム１００は、ノード１０６を介してデータストリームＤＳ１〜ＤＳＺをそれぞれの入力で受信して図２の例の出力データストリームＤＴと同様に１つまたは複数の出力を供給するウェーブパイプライン型組合せ論理回路１０８を含む。
また、各ウェーブパイプライン走査システム１０２は、対応するノード１０６に接続された走査経路１１０を含む。ここでは、走査点デバイス１０４および走査経路１１０には１からＺまでの番号が付けられている。なお、図３の例では一連のウェーブパイプライン走査システム１０２を示すが、種々の追加構成のうちの任意の構成で回路システム１００全体に走査点デバイス１０４を分散させて単一の直列走査チェーンを同様に提供することもできる。例えば、走査点デバイス１０４は、メモリデバイス（例えば、キャッシュ、レジスタファイル、および／または様々な他の種類のいずれかのメモリ）の各入力および各出力に設けられ、それらの入力を制御してそれらの出力を監視する。また、ウェーブパイプライン型組合せ論理回路１０８は、各入力および各出力に関連付けられた走査点デバイス１０４を有し、各走査点デバイス１０４は対応する走査経路１１０にデータストリームを供給する。
図３の例では、走査経路１を含む第１のパイプライン走査システム１０２は、回路システム１００を含むＩＣチップに供給される入力として、システム入力データＤＴＩＮおよびシステム走査入力データＳＣＩＮを受信する。例えば、システム入力データＤＴＩＮは、回路外部の別個の装置から供給されてもよい。システム走査入力データＳＣＩＮは、パイプライン型組合せ論理回路１０８の論理演算などに関して回路を試験するように実装された論理監視デバイス１８から供給される。第１のパイプライン走査システム１０２の走査経路１１０は走査データＳＣ２を供給し、この走査データＳＣ２は走査経路２を含む第２のパイプライン走査システム１０２の走査点デバイス１０４に供給される。
図３の例では、走査経路２を含む第２のウェーブパイプライン走査システム１０２は、入力データＤＴ２および走査データＳＣ２を受信する。一例として、入力データＤＴ２は、ウェーブパイプライン型組合せ論理回路１０８の出力からの入力データに対応する。第２のウェーブパイプライン走査システム１０２の走査経路１１０は走査データＳＣ３を供給し、この走査データＳＣ３は走査経路３を含む第３のウェーブパイプライン走査システム１０２の走査点デバイス１０４に供給される。したがって、複数のウェーブパイプライン走査システム１０２は、走査経路Ｚを含み入力データＤＴＺおよび走査データＳＣＺを受信する最後のウェーブパイプライン走査システム１０２まで同様に構成されている。一例として、入力データＤＴＺは、ウェーブパイプライン型組合せ論理回路１０８の出力から供給される入力データに対応する。最後のウェーブパイプライン走査システム１０２の走査経路１１０は、回路出力走査データＳＣＯＵＴを、例えば回路システム１００から論理監視システム１８への単一のシリアルデータストリームとして供給する。
したがって、図３の例において、各ウェーブパイプライン走査システム１０２は、ウェーブパイプライン型組合せ論理回路１０８の１つの入力または出力に関連付けられている。図３の例では、走査経路１１０は、ウェーブパイプライン走査システム１０２に関して（例えば、図示された１〜Ｚの順序で）順に示されている。各走査経路１１０内の遅延素子の数は、その走査経路自身の入力とウェーブパイプライン型組合せ論理回路１０８のいずれかの出力との間の最大規定経路長に関連付けられたクロックサイクル数以上であり、これはその走査経路の入力に依存し得る。
したがって、走査点デバイス１０４が（例えば、モード信号ＳＣ_ＥＮにより）走査モードに設定されると、ウェーブパイプライン走査システム１０２の各々の走査経路１１０はそれら走査点デバイス１０４を介して互いに直列に配置されて走査チェーンを形成する。そして、走査経路１１０は、各ウェーブパイプライン型組合せ論理回路１０８に関連付けられたデータストリームＤＳを伝播して、回路システム１００から論理監視システム１８にシステム走査出力データＳＣＯＵＴを単一のシリアルデータストリームとして供給する。したがって、システム走査出力データＳＣＯＵＴがクロック信号ＣＬＫの所与のクロックサイクルなどの所与の時間に取り込まれることで、各ウェーブパイプライン型組合せ論理回路１０８に供給されるデータストリームの値が取り込まれる。各走査経路１１０の配置が、対応するウェーブパイプライン型組合せ論理回路１０８に対して予め既知とされることで、システム走査出力データＳＣＯＵＴに対応する取り込まれた単一シリアルデータストリーム内の特定のデータストリームＤＳの識別が可能となる。したがって、システム走査出力データＳＣＯＵＴに対応するシリアルデータストリームで供給されたデータストリームＤＳの取り込み値が分析されることにより回路システム１００の性能が（例えば、ウェーブパイプライン型組合せ論理回路１０８の論理演算を介して）試験される。
図４は、回路システム１５０のさらに別の例を示す。一例として、回路システム１５０は、図２の例におけるウェーブパイプライン走査回路５０に対応し得る。回路システム１５０は、第１の走査点デバイス１５２と、第２の走査点デバイス１５４と、第３の走査点デバイス１５６とを含む。第１の走査点デバイス１５２は、入力データＤＴＹ１と走査データＳＣＹ１との間の選択を（例えばモード信号ＳＣ_ＥＮにより）行って第１のデータストリームＤＳＡ１を供給する。第２の走査点デバイス１５４は、入力データＤＴＹ２と走査データＳＣＹ２との間の選択を（例えばモード信号ＳＣ_ＥＮにより）行って第２のデータストリームＤＳＡ２を供給する。第３の走査点デバイス１５６は、入力データＤＴＹ３と走査データＳＣＹ３との間の選択を（例えばモード信号ＳＣ_ＥＮにより）行って第３のデータストリームＤＳＡ３を供給する。データストリームＤＳＡ１，ＤＳＡ２，ＤＳＡ３はウェーブパイプライン型組合せ論理回路１５８に供給される。ウェーブパイプライン型組合せ論理回路１５８は、第１および第３のデータストリームＤＳＡ１，ＤＳＡ３を受信してデータＢ１を供給する第１のＡＮＤゲート１６０と、第１および第２のデータストリームＤＳＡ１，ＤＳＡ２を受信してデータＢ２を供給する第２のＡＮＤゲート１６２と、第２および第３のデータストリームＤＳＡ２，ＤＳＡ３を受信してデータＢ３を供給する第３のＡＮＤゲート１６４とを含む。また、ウェーブパイプライン型組合せ論理回路１５８は、データＢ１，Ｂ２を受信してデータＣ１を供給する第１のＸＯＲゲート１６６と、データＢ２を受信してデータＣ２を供給するバッファ１６８と、データＢ２，Ｂ３を受信してデータＣ３を供給する第２のＸＯＲゲート１７０とを含む。ウェーブパイプライン型組合せ論理回路１５８はさらに、データＣ１，Ｃ２，Ｃ３を受信して出力データＤＴＺ１を供給する出力ＡＮＤゲート１７２と、データＣ１，Ｃ２，Ｃ３を受信してデータＤＴＺ２を供給する出力ＯＲゲート１７４とを含む。出力データＤＴＺ１，ＤＴＺ２はそれぞれ走査点デバイス１７６，１７８に供給される。走査点デバイス１７６は、データＤＴＺ１または走査データＳＣＺ１に基づいてデータストリームＤＳＤ１を供給し、走査点デバイス１７８は、データＤＴＺ２または走査データＳＣＺ２に基づいてデータストリームＤＳＤ２を供給する。
また、回路システム１５０は、第１の走査点デバイス１５２からデータストリームＤＳＡ１を受信する第１の走査経路１８０と、第２の走査点デバイス１５４からデータストリームＤＳＡ２を受信する第２の走査経路１８２と、第３の走査点デバイス１５６からデータストリームＤＳＡ３を受信する第３の走査経路１８４とを含む。各走査経路１８０，１８２，１８４は複数（Ｎ個）の遅延素子１８６を含む。例えば、Ｎ個の遅延素子は、関連する回路内のウェーブパイプライン型組合せ論理回路の最大規定経路長に関連付けられたクロックサイクル数に対応する。別の例として、あるビットがＤＳＡ１からＤＴＺ１，ＤＴＺ２のさらに先に伝播するのに３０クロックサイクルかかるが、他の入力ＤＳＡ２，ＤＳＡ３からは３サイクルのみである場合、走査経路１８０の数Ｎは少なくとも３０である必要がある。遅延素子１８６は、データストリームＤＳＡ１，ＤＳＡ２，ＤＳＡ３の各ビットを順次伝搬する種々の回路デバイスのうちのいずれかとして構成することができる。一例として、走査経路１８０，１８２，１８４の遅延素子１８６は、それぞれデータストリームＤＳＡ１，ＤＳＡ２，ＤＳＡ３を順次クロッキングして一連のビットとして伝播するデータラッチであり、この一連のビットは走査経路１８０からはデータストリームＤＳＡ１に対応する走査データＳＣＡ１として供給され、走査経路１８２からはデータストリームＤＳＡ２に対応する走査データＳＣＡ２として供給され、走査経路１８４からはデータストリームＤＳＡ３に対応する走査データＳＣＡ３として供給される。一例として、走査データＳＣＡ１，ＳＣＡ２，ＳＣＡ３のセットは、他の１つまたは複数のウェーブパイプライン走査システムに供給される。
一例として、走査点デバイス１５２，１５４，１５６は、ウェーブパイプライン型組合せ論理回路１５８の論理演算性能を試験するために（例えば、モード信号ＳＣ_ＥＮにより）走査モードに設定される。一例として、ウェーブパイプライン型組合せ論理回路１５８は、ＡＮＤゲート１６０，１６２，１６４と、ＸＯＲゲート１６６，１７０と、バッファ１６８と、出力ＡＮＤゲート１７２と、出力ＯＲゲート１７４とを含み、この論理回路１５８内の各論理素子は、１クロックサイクルの遅延を有する。例えば、データストリームＤＳＡ１の第１ビットは論理１に設定され、データストリームＤＳＡ３の第１ビットは論理０に設定され、データストリームＤＳＡ２の第１ビットがＸである。ここで、Ｘは変数（論理０または論理１）である。一例として、走査データＳＣＡ１，ＳＣＡ２，ＳＣＡ３を含む単一のシリアルデータストリームを受信する関連する論理監視システムは、ウェーブパイプライン型組合せ論理回路１５８の論理演算を試験するための経路感知アルゴリズムを実装する。一例として、経路感知アルゴリズムは、変数Ｘ（またはその補数）がウェーブパイプライン型組合せ論理回路１５８の経路に沿った各ノードに現れるようにウェーブパイプライン型組合せ論理回路を制御する。変数Ｘ（またはその補数）が経路の終端で観察された場合、論理監視システムは経路全体が縮退故障を含まないと判定する。
例えば、各データストリームＤＳＡ１，ＤＳＡ２，ＤＳＡ３のビットに対応するビットを有する３つの試験ベクトル１Ｘ０，０Ｘ１，Ｘ０１は、パイプライン型組合せ論理回路１５８を完全に診断可能な５つの試験ベクトル１００，１１０，００１，０１１，１０１をもたらす。図４の例では、パイプライン型組合せ論理回路１５８が各走査点デバイス１５２，１５４，１５６から各走査点デバイス１７６，１７８まで同じ経路長、すなわち３を有すると仮定する。さらに、走査点デバイス１７６，１７８に接続された走査チェーンの長さも３以上の長さを有すると仮定する。３つの試験ベクトルが走査モードで順に走査され、次いで、回路システム１５０が３クロックサイクルの間、実行モードに切り替えられることで、走査点デバイス１７６，１７８の遅延チェーンにその結果が記録される。その後、回路システム１５８が切り替えられて走査モードに戻されることで、試験結果が回路システム１５０から送出される。
図５は、ウェーブパイプライン走査システム２５０の別の例を示す。一例として、回路システム２５０は、図２の例のウェーブパイプライン走査回路５０に対応し得る。図６の例では、ウェーブパイプライン走査システム２５０は、ＲＱＬ回路システムに関連付けられている。
ウェーブパイプライン走査システム２５０は、ウェーブパイプライン走査システム２５０に関連付けられた入力データＤＴＹと走査データＳＣＹとの間の選択をモード信号ＳＣ_ＥＮに基づいて行う走査点デバイス２５２を含む。一例として、入力データＤＴＹおよび走査データＳＣＹはＲＱＬデータであり、一連のＳＦＱパルスとして供給される（例えば、論理１の場合は所与のクロックサイクルでＳＦＱパルスが存在し、論理２の場合は所与のクロックサイクルでＳＦＱパルスが存在しない）。走査点デバイス２５２は、走査点デバイス２５２の出力に対応するノード２５４において、入力データＤＴＹおよび走査データＳＣＹのうちの一方をデータストリームＤＳとして供給する。
また、ノード２５４は、ＲＱＬウェーブパイプライン型組合せ論理回路２５６の１つの入力と走査経路２５８の入力とに対応する。したがって、データストリームＤＳは、ＲＱＬウェーブパイプライン型組合せ論理回路２５６と、走査経路２５８の各々とに提供される。図５の例では、ＲＱＬウェーブパイプライン型組合せ論理回路２５６は、データストリームＤＳに対する論理演算を組み合わせ方式にて実行する少なくとも１つのＲＱＬ論理ゲートのウェーブパイプライン構成を含む。したがって、ＲＱＬウェーブパイプライン型組合せ論理回路２５６は、データストリームＤＳに対する論理演算をＲＱＬ論理ゲートにより実行することで１つまたは複数のそれぞれの出力に出力データＤＴを提供する。一例として、各データストリームＤＴは他のウェーブパイプライン走査システムに供給される入力データに対応し、他の走査点デバイスはモード信号ＳＣ_ＥＮに応答してそのデータストリームＤＴと他の走査データとの間の選択を行う。
図５の例では、走査経路２５８は、複数（Ｎ個）の遅延素子２６２を含む（Ｎは正の整数である）。図５の例では、遅延素子２６２は、直交クロック信号ＡＣに基づいてデータストリームＤＳの各ビット（例えば、ＳＦＱパルス）を順次伝搬するＪＴＬとして示されている。図５の例では、データストリームＤＳの伝播の時間シーケンスにおける最初のビットはビットＸ０によって表され、各遅延素子６０は、ノード２５８におけるデータストリームＤＳの現在のビットを代表するものとしてシーケンス内の次のビットからビットＸＮまで供給する。図５の例では、Ｎ番目の遅延素子２６２が拡大図においてＪＴＬ２６４として示されている。一例として、すべての遅延素子２６２は、ＪＴＬ２６４と実質的に同様（例えば、実質的に同一）に構成されている。
図５の例では、ＪＴＬ２６４に供給されるクロック信号ＡＣは、同相クロック信号ＡＣＩおよび直交位相クロック信号ＡＣＱを含むものとして示されている。ＪＴＬ２６４は、第１の変圧器Ｔ１、第１のインダクタＬ１、第２のインダクタＬ２、および第１のジョセフソン接合Ｊ１を含む。また、ＪＴＬ２６４は、第２の変圧器Ｔ２、第３のインダクタＬ３、第４のインダクタＬ４、および第２のジョセフソン接合Ｊ２を含む。また、ＪＴＬ２６４は、第３の変圧器Ｔ３、第５のインダクタＬ５、第６のインダクタＬ６、および第３のジョセフソン接合Ｊ３を含む。ＪＴＬ２６４はさらに、第４の変圧器Ｔ４、第７のインダクタＬ７、第８のインダクタＬ８、および第４のジョセフソン接合Ｊ４を含む。変圧器Ｔ１，Ｔ３はそれぞれ同相クロック信号ＡＣＩが流れる一次巻線Ｌ１_１，Ｌ１_３を含み、変圧器Ｔ２，Ｔ４はそれぞれ直交位相クロック信号ＡＣＱが流れる一次巻線Ｌ１_２，Ｌ１_４を含む。変成器Ｔ１，Ｔ３は同相クロック信号ＡＣＩをＪＴＬ２６４に誘導結合し、変成器Ｔ２，Ｔ４は直交位相クロック信号ＡＣＱをＪＴＬ２６４に誘導結合する。したがって、同相クロック信号ＡＣＩに応答して、第１の変圧器Ｔ１は二次巻線Ｌ２_１を介してバイアス電流ＩＢ１を生成し、第３の変圧器Ｔ３は二次巻線Ｌ２_３を介してバイアス電流ＩＢ３を生成する。同様に、直交位相クロック信号ＡＣＱに応答して、第２の変圧器Ｔ２は二次巻線Ｌ２_２を介してバイアス電流ＩＢ２を生成し、第４の変圧器Ｔ４は二次巻線Ｌ２_４を介してバイアス電流ＩＢ４を生成する。
したがって、各遅延素子２６２がＪＴＬ２６４として配置されることに基づいて、走査経路２５８はデータストリームＤＳを伝播して走査データＳＣＺを供給する。一例として、走査データＳＣＺは、他のウェーブパイプライン走査システムに供給される走査データに対応し、他の走査点デバイスは、モード信号ＳＣ_ＥＮに応答して入力データ（例えば、データＤＴＺ）と走査データＳＣＺとの間の選択を行う。一例として、データストリームの走査は、本明細書に記載されるＲＱＬ回路にて実質的に同様に実行される。
なお、ウェーブパイプライン走査システム２５０を図５の例に限定することは意図していない。例えば、ウェーブパイプライン走査システム２５０は、ＪＴＬ２６４として構成される遅延素子２６２を示しているが、受動伝送線路（ＰＴＬ）デバイス、ＲＱＬ_Ｄフリップフロップ、バッファ（例えば、循環バッファ）、または他の任意の様々な種類の遅延デバイスなど、他の種類の遅延素子とすることもできる。また、ＪＴＬ２６４は、トランジスタＴ１〜Ｔ４の構成に基づいてバイアスされることに限定されず、他のバイアス構成（例えばデルタ形またはＹ形バイアス構成）を使用することもできる。したがって、ウェーブパイプライン走査システム２５０は様々な方法で構成することができる。
本発明の種々の態様による方法は、上記の構造的および機能的な特徴を考慮して、図６を参照することによりさらに理解され得る。説明を簡単にするために、図６の方法を順番に実行するものとして図示し説明するが、本発明は例示された順序に限定されるものではなく、いくつかの態様は、本発明に従って、図示し説明するものとは異なる順序でおよび／または図示し説明するものとは別の態様と同時に生じ得る。さらに、本発明の一態様による方法を実施するために、例示されたすべての特徴が必要とされるわけではない。
図６は、回路システム（例えば、回路システム１０）内のデータを監視するための方法３００の一例を示す。３０２において、複数のデータシーケンスの各々（例えば、入力データＤＴＹおよび走査データＳＣＹ）は、複数の走査点デバイス（例えば、走査点デバイス１６）のそれぞれを介して複数の走査経路のうちの１つ（例えば、走査経路１４）とウェーブパイプライン型組合せ論理回路（例えば、ウェーブパイプライン型組合せ論理回路１２）のそれぞれの入力とに供給される。ウェーブパイプライン型組合せ論理回路は、入力ノード（例えば、入力ノード５８）と少なくとも１つの出力ノードとの間に少なくとも１つの論理ゲートを含み、入力ノードにおいて受信したデータシーケンスに対する論理演算を実行するように構成されている。３０４において、複数のウェーブパイプライン型組合せ論理回路の各々により複数のデータシーケンスの各々に対する論理演算が実行される。３０６において、複数の走査点デバイスの各々がモード信号（例えば、モード信号ＳＣ_ＥＮ）に応答して通常動作モードから走査モードに切り替えられる。３０８において、複数のデータシーケンスに対応するシリアルデータストリーム（例えば、データストリームＤＳ）が複数の走査経路の各々に回路システムの走査出力から複数の走査点デバイスの各々を介して伝播される。３１０において、クロック信号の所与のクロックサイクルにおける複数のデータシーケンスの値が、走査出力に接続された論理監視システム（例えば、論理監視システム１８）によりシリアルデータストリームに基づいて分析される。
本明細書に開示されるシステムおよび方法の一部は、上記した構造的および機能的な説明を考慮して、方法、データ処理システム、または非一時的コンピュータ可読媒体などのコンピュータプログラム製品として具現化することができる。したがって、本明細書に開示されるアプローチのこれらの部分は、完全にハードウェアとする実施形態、完全にソフトウェアとする実施形態（例えば、非一時的機械可読媒体）、またはソフトウェアとハードウェアとを組み合わせた実施形態を取り得る。さらに、本明細書に開示されるシステムおよび方法の一部は、媒体上にコンピュータ可読プログラムコードを有するコンピュータが使用可能な記憶媒体上のコンピュータプログラム製品であり得る。コンピュータ可読媒体としては、静的および動的記憶デバイス、ハードディスク、光記憶デバイス、ならびに磁気記憶デバイスを含むがこれらに限定されない任意の適切なコンピュータ可読媒体を利用することができる。
本明細書では、方法、システム、およびコンピュータプログラム製品のブロック図を参照して特定の実施形態を説明している。図示したブロックおよびブロックの組み合わせは、コンピュータ実行可能命令によって実施することができる。これらのコンピュータ実行可能命令は、汎用コンピュータ、特殊用途コンピュータ、または他のプログラム可能データ処理装置（または、デバイスと回路との組み合わせ）の１つまたは複数のプロセッサに供給されて、その１つまたは複数のプロセッサによって実行する命令が１つまたは複数のブロックで指定された機能を実現するように機械を作動させる。
これらのコンピュータ実行可能命令は、コンピュータまたは他のプログラム可能データ処理装置を特定の方法で機能させることができるコンピュータ可読メモリに記憶することもでき、そのコンピュータ可読メモリに格納された命令によりフローチャートブロックまたはブロック群で指定された機能を実現することができる。また、コンピュータプログラム命令は、コンピュータまたは他のプログラム可能データ処理装置にロードされ、そのコンピュータまたは他のプログラム可能装置に一連の演算ステップを実行させて、コンピュータによる処理を生じさせることにより、コンピュータまたは他のプログラム可能装置上で実行する命令により、フローチャートブロックまたはブロック群で指定された機能を実現するためのステップを提供してもよい。
上記の説明は本発明の例である。当然のことながら、本発明を説明する目的で構成要素または方法の考えられるすべての組み合わせを説明することは不可能であるが、当業者は本発明の多くのさらなる組み合わせおよび置換が可能であることを認識し得る。したがって、本発明は、添付の特許請求の範囲を含む本出願の範囲内に含まれるすべてのそのような変更、修正、および変形を包含することが意図されている。
本開示に含まれる技術的思想を以下に記載する。
（付記１）
回路システムであって、
入力ノードと少なくとも１つの出力ノードとの間に少なくとも１つの論理ゲートを含み、前記入力ノードにおいて受信したデータシーケンスに対する論理演算を実行するように構成されたウェーブパイプライン型組合せ論理回路と、
前記入力ノードに接続され、前記入力ノードから走査経路出力に前記データシーケンスを伝播して、前記ウェーブパイプライン型組合せ論理回路に供給された前記データシーケンスの値をシリアルデータストリームとして取り込むように構成された少なくとも１つの遅延素子を含む走査経路と、
入力データと走査データのうちの一方を通常動作モードと走査モードのうちの対応する一方において前記入力ノードを介して前記ウェーブパイプライン型組合せ論理回路および前記走査経路に前記データシーケンスとして送るように構成された走査点デバイスと、
を備える回路システム。
（付記２）
前記走査経路は、前記ウェーブパイプライン型組合せ論理回路の対応する入力に接続された複数の走査経路のうちの第１の走査経路であり、前記複数の走査経路の各々は少なくとも１つの遅延素子を含み、前記走査点デバイスは、前記複数の走査経路を前記ウェーブパイプライン型組合せ論理回路に相互接続する複数の走査点デバイスであり、前記複数の走査経路は前記複数の走査点デバイスのそれぞれを介して前記走査モードで直列に配置されて走査チェーンを形成し、当該走査チェーンを介して前記シリアルデータストリームが前記回路システムに関連付けられたシステム走査入力とシステム走査出力との間で伝播されることにより前記ウェーブパイプライン型組合せ論理回路に提供された前記データシーケンスの値が取り込まれる、付記１に記載の回路システム。
（付記３）
前記複数の走査経路の各々は、前記入力ノードから前記少なくとも１つの出力ノードのうちの１つまでの最大パイプライン段数以上の数を満たす複数の遅延素子を含む、付記２に記載の回路システム。
（付記４）
前記複数の走査点デバイスの各々は、前記ウェーブパイプライン型組合せ論理回路の出力に接続されて前記入力データを受信するように構成された第１入力と、前記複数の走査経路のうちの１つの走査経路出力に接続されて前記走査データを受信するように構成された第２入力とを含むマルチプレクサであって、モード信号の値に基づいて、前記通常動作モードで前記データシーケンスを前記入力データとして供給し、前記走査モードで前記データシーケンスを前記走査データとして供給するように構成されたマルチプレクサを含む、付記２に記載の回路システム。
（付記５）
前記複数の走査経路の各々における前記少なくとも１つの遅延素子の各々は、クロック信号の約１クロックサイクルに関する遅延を有し、前記複数の走査経路の各々は、前記ウェーブパイプライン型組合せ論理回路の対応する入力に供給された対応するデータシーケンスの値を所与のクロックサイクルで取り込むように構成されている、付記２に記載の回路システム。
（付記６）
前記回路システムにクロック信号が連続的に供給され、前記回路システムは、前記クロック信号を中断することなく前記通常動作モードと前記走査モードとを切り替えて前記回路システムの走査をフルスピードで行うように構成されている、付記２に記載の回路システム。
（付記７）
前記シリアルデータストリームは、前記システム走査出力から論理監視システムに出力され、前記論理監視システムは、前記シリアルデータストリームを評価するように構成されており、前記システム走査入力は、前記ウェーブパイプライン型組合せ論理回路の対応する入力に供給される前記データシーケンスの値を所与のクロックサイクルで復元するべく、前記論理監視システムから供給された前記シリアルデータストリームを受信するように構成されている、付記２に記載の回路システム。
（付記８）
前記論理監視システムは、前記複数の走査点デバイスの各々に供給されるモード信号を供給するように構成されており、前記論理監視システムは、前記ウェーブパイプライン型組合せ論理回路に供給された前記データシーケンスの値が復元されたことに応答して少なくとも１クロックサイクルの間にわたり前記回路システムを前記モード信号によって前記走査モードから前記通常動作モードに切り替え、その後、前記少なくとも１クロックサイクルの間にわたる前記ウェーブパイプライン型組合せ論理回路の動作後に、前記回路システムを前記モード信号によって前記通常動作モードから前記走査モードに切り替え、前記シリアルデータストリームを前記論理監視システムに戻して前記ウェーブパイプライン型組合せ論理回路に供給される前記データシーケンスの値を取り込むことによって論理試験を支援するように構成されている、付記７に記載の回路システム。
（付記９）
前記論理監視システムは、前記システム走査入力に供給する所定のシリアル試験ストリームを生成して、前記走査モード中に前記ウェーブパイプライン型組合せ論理回路に前記所定のシリアル試験ストリームを前記データシーケンスとして供給するように構成されている、付記７に記載の回路システム。
（付記１０）
前記回路システムは、モード信号によって前記走査モード中にディセーブルにされる少なくとも１つの内部メモリデバイスを含む、付記２に記載の回路システム。
（付記１１）
前記回路システムはレシプロカル量子論理（ＲＱＬ）回路として構成されている、付記１に記載の回路システム。
（付記１２）
回路システムにおけるデータを監視する方法をコンピュータによる実行時に実現するように構成されたコンピュータ可読媒体であって、当該方法が、
複数のデータシーケンスの各々を、複数の走査点デバイスのそれぞれを介して、複数の走査経路の対応する１つとウェーブパイプライン型組合せ論理回路のそれぞれの入力とに供給することであって、前記ウェーブパイプライン型組合せ論理回路は、入力ノードと少なくとも１つの出力ノードとの間に少なくとも１つの論理ゲートを含み、前記入力ノードにおいて受信したデータシーケンスに対する論理演算を実行するように構成されている、前記複数のデータシーケンスの各々を供給すること、
前記複数のデータシーケンスの各々に対する論理演算を実行すること、
モード信号に応答して前記複数の走査点デバイスの各々を通常動作モードから走査モードに切り替えること、
前記複数のデータシーケンスに対応するシリアルデータストリームを、前記複数の走査経路の各々に前記回路システムのシステム走査出力から前記複数の走査点デバイスの対応する１つを介して伝播させること、
クロック信号の所与のクロックサイクルにおける前記複数のデータシーケンスの値を前記システム走査出力に接続された論理監視システムにより前記シリアルデータストリームに基づいて分析すること、
を備える、コンピュータ可読媒体。
（付記１３）
前記シリアルデータストリームを前記論理監視システムから前記回路システムのシステム走査入力に供給して前記複数のデータシーケンスの値を所与のクロックサイクルにおける前記複数のデータシーケンスの値に復元することをさらに備える、付記１２に記載のコンピュータ可読媒体。
（付記１４）
前記モード信号に応答して前記複数の走査点デバイスの各々を前記走査モードから前記通常動作モードに切り替えること、
前記クロック信号の少なくとも後続の１クロックサイクル後に前記モード信号に応答して前記複数の走査点デバイスの各々を前記通常動作モードから前記走査モードに切り替えること、
前記クロック信号に基づいて、前記シリアルデータストリームを前記複数の走査経路の各々に前記回路システムのシステム走査出力から前記複数の走査点デバイスの対応する１つを介して伝播させること、
前記ウェーブパイプライン型組合せ論理回路に関連付けられた前記データシーケンスの値を前記論理監視システムにより分析すること、
を備える、付記１３に記載のコンピュータ可読媒体。
（付記１５）
前記回路システムに関連付けられたメモリを前記走査モードでディセーブルにすること、
前記メモリに関連付けられた所定の試験データに少なくとも一部が対応する所定のシリアル試験ストリームを生成すること、
前記所定のシリアル試験ストリームを前記回路システムのシステム走査入力に供給して前記走査モード中に前記所定のシリアル試験ストリームを前記データシーケンスとして前記ウェーブパイプライン型組合せ論理回路に供給すること、
を備える、付記１２に記載のコンピュータ可読媒体。
（付記１６）
前記複数の走査経路の各々は、前記入力ノードから前記少なくとも１つの出力ノードのうちの対応する１つまでの最大パイプライン段数以上の数を満たす複数の遅延素子を含む、付記１２に記載のコンピュータ可読媒体。
（付記１７）
前記回路システムは、レシプロカル量子論理（ＲＱＬ）回路として構成されており、
前記複数の走査経路の各々における遅延素子群として構成された複数のジョセフソン伝送線路（ＪＴＬ）の各々にＡＣクロック信号を供給することをさらに備える、付記１２に記載のコンピュータ可読媒体。
（付記１８）
レシプロカル量子論理（ＲＱＬ）回路システムであって、
複数の入力ノードのうちの１つと少なくとも１つの出力ノードとの間に少なくとも１つのＲＱＬ論理ゲートを含み、前記入力ノードにおいて受信した単一磁束量子（ＳＦＱ）パルスのデータシーケンスに対する論理演算を実行するように構成されたウェーブパイプライン型組合せ論理回路と、
複数の走査経路であって、前記ウェーブパイプライン型組合せ論理回路に関連付けられた前記複数の入力ノードのうちの対応する１つに各々接続された複数の走査経路と、
入力データと走査データのうちの一方を通常動作モードと走査モードのうちの対応する一方において前記ウェーブパイプライン型組合せ論理回路と前記複数の走査経路とに前記データシーケンスとして供給するように構成された複数の走査点デバイスであって、前記複数の走査経路は、前記複数の走査点デバイスを介して前記走査モードで直列に結合されて前記回路システムに関連付けられたシステム走査入力とシステム走査出力との間に走査チェーンを形成し、当該走査チェーンは、前記ウェーブパイプライン型組合せ論理回路の前記複数の入力ノードの各々に供給された前記データシーケンスに対応するシリアルデータストリームを前記回路システム内で伝播して前記ウェーブパイプライン型組合せ論理回路に供給された前記データシーケンスの値を取り込むように構成されている、前記複数の走査点デバイスと、
を備えるレシプロカル量子論理（ＲＱＬ）回路システム。
（付記１９）
前記シリアルデータストリームは、前記システム走査出力から論理監視システムに出力され、前記論理監視システムは、前記シリアルデータストリームを評価するように構成されており、前記システム走査入力は、前記複数の走査点デバイスのうちの第１の走査点デバイスに関連付けられており、前記論理監視システムから供給される前記シリアルデータストリームを受信して前記ウェーブパイプライン型組合せ論理回路に供給される前記データシーケンスの値を前記ウェーブパイプライン型組合せ論理回路に供給される前記データシーケンスの値に復元するように構成されている、付記１８に記載のＲＱＬ回路システム。
（付記２０）
前記論理監視システムは、前記複数の走査点デバイスの各々に供給されるモード信号を供給するように構成されており、前記論理監視システムは、前記ウェーブパイプライン型組合せ論理回路に供給された前記データシーケンスの値が復元されたことに応答して少なくとも１クロックサイクルの間にわたり前記回路システムを前記モード信号によって前記走査モードから前記通常動作モードに切り替え、その後、前記少なくとも１クロックサイクルの間にわたる前記ウェーブパイプライン型組合せ論理回路の動作後に、前記回路システムを前記モード信号によって前記通常動作モードから前記走査モードに切り替え、前記シリアルデータストリームを前記論理監視システムに戻して前記ウェーブパイプライン型組合せ論理回路に供給される前記データシーケンスの値を取り込むことによって論理試験を支援するように構成されている、付記１９に記載のＲＱＬ回路システム。

Claims (15)

  1. 回路システムであって、
    入力ノードと少なくとも１つの出力ノードとの間に少なくとも１つの論理ゲートを含み、前記入力ノードにおいて受信したデータシーケンスに対する論理演算を実行するように構成されたウェーブパイプライン型組合せ論理回路と、
    前記入力ノードに接続され、前記入力ノードから走査経路出力に前記データシーケンスを伝播して、前記ウェーブパイプライン型組合せ論理回路に供給された前記データシーケンスの値をシリアルデータストリームとして取り込むように構成された少なくとも１つの遅延素子を含む走査経路と、
    入力データと走査データのうちの一方を通常動作モードと走査モードのうちの対応する一方において前記入力ノードを介して前記ウェーブパイプライン型組合せ論理回路および前記走査経路に前記データシーケンスとして送るように構成された走査点デバイスと、
    を備える回路システム。
  2. 前記走査経路は、前記ウェーブパイプライン型組合せ論理回路の対応する入力に接続された複数の走査経路のうちの第１の走査経路であり、前記複数の走査経路の各々は少なくとも１つの遅延素子を含み、前記走査点デバイスは、前記複数の走査経路を前記ウェーブパイプライン型組合せ論理回路に相互接続する複数の走査点デバイスであり、前記複数の走査経路は前記複数の走査点デバイスのそれぞれを介して前記走査モードで直列に配置されて走査チェーンを形成し、当該走査チェーンを介して前記シリアルデータストリームが前記回路システムに関連付けられたシステム走査入力とシステム走査出力との間で伝播されることにより前記ウェーブパイプライン型組合せ論理回路に提供された前記データシーケンスの値が取り込まれる、請求項１に記載の回路システム。
  3. 前記複数の走査経路の各々は、前記入力ノードから前記少なくとも１つの出力ノードのうちの１つまでの最大パイプライン段数以上の数を満たす複数の遅延素子を含む、請求項２に記載の回路システム。
  4. 前記複数の走査点デバイスの各々は、前記ウェーブパイプライン型組合せ論理回路の出力に接続されて前記入力データを受信するように構成された第１入力と、前記複数の走査経路のうちの１つの走査経路出力に接続されて前記走査データを受信するように構成された第２入力とを含むマルチプレクサであって、モード信号の値に基づいて、前記通常動作モードで前記データシーケンスを前記入力データとして供給し、前記走査モードで前記データシーケンスを前記走査データとして供給するように構成されたマルチプレクサを含む、請求項２に記載の回路システム。
  5. 前記複数の走査経路の各々における前記少なくとも１つの遅延素子の各々は、クロック信号の約１クロックサイクルに関する遅延を有し、前記複数の走査経路の各々は、前記ウェーブパイプライン型組合せ論理回路の対応する入力に供給された対応するデータシーケンスの値を所与のクロックサイクルで取り込むように構成されている、請求項２に記載の回路システム。
  6. 前記回路システムにクロック信号が連続的に供給され、前記回路システムは、前記クロック信号を中断することなく前記通常動作モードと前記走査モードとを切り替えて前記回路システムの走査をフルスピードで行うように構成されている、請求項２に記載の回路システム。
  7. 前記シリアルデータストリームは、前記システム走査出力から論理監視システムに出力され、前記論理監視システムは、前記シリアルデータストリームを評価するように構成されており、前記システム走査入力は、前記ウェーブパイプライン型組合せ論理回路の対応する入力に供給される前記データシーケンスの値を所与のクロックサイクルで復元するべく、前記論理監視システムから供給された前記シリアルデータストリームを受信するように構成されている、請求項２に記載の回路システム。
  8. 前記論理監視システムは、前記複数の走査点デバイスの各々に供給されるモード信号を供給するように構成されており、前記論理監視システムは、前記ウェーブパイプライン型組合せ論理回路に供給された前記データシーケンスの値が復元されたことに応答して少なくとも１クロックサイクルの間にわたり前記回路システムを前記モード信号によって前記走査モードから前記通常動作モードに切り替え、その後、前記少なくとも１クロックサイクルの間にわたる前記ウェーブパイプライン型組合せ論理回路の動作後に、前記回路システムを前記モード信号によって前記通常動作モードから前記走査モードに切り替え、前記シリアルデータストリームを前記論理監視システムに戻して前記ウェーブパイプライン型組合せ論理回路に供給される前記データシーケンスの値を取り込むことによって論理試験を支援するように構成されている、請求項７に記載の回路システム。
  9. 前記論理監視システムは、前記システム走査入力に供給する所定のシリアル試験ストリームを生成して、前記走査モード中に前記ウェーブパイプライン型組合せ論理回路に前記所定のシリアル試験ストリームを前記データシーケンスとして供給するように構成されている、請求項７に記載の回路システム。
  10. 前記回路システムはレシプロカル量子論理（ＲＱＬ）回路として構成されている、請求項１に記載の回路システム。
  11. 回路システムにおけるデータを監視する方法をコンピュータによる実行時に実現するように構成されたコンピュータ可読媒体であって、当該方法が、
    複数のデータシーケンスの各々を、複数の走査点デバイスのそれぞれを介して、複数の走査経路の対応する１つとウェーブパイプライン型組合せ論理回路のそれぞれの入力とに供給することであって、前記ウェーブパイプライン型組合せ論理回路は、入力ノードと少なくとも１つの出力ノードとの間に少なくとも１つの論理ゲートを含み、前記入力ノードにおいて受信したデータシーケンスに対する論理演算を実行するように構成されている、前記複数のデータシーケンスの各々を供給すること、
    前記複数のデータシーケンスの各々に対する論理演算を実行すること、
    モード信号に応答して前記複数の走査点デバイスの各々を通常動作モードから走査モードに切り替えること、
    前記複数のデータシーケンスに対応するシリアルデータストリームを、前記複数の走査経路の各々に前記回路システムのシステム走査出力から前記複数の走査点デバイスの対応する１つを介して伝播させること、
    クロック信号の所与のクロックサイクルにおける前記複数のデータシーケンスの値を前記システム走査出力に接続された論理監視システムにより前記シリアルデータストリームに基づいて分析すること、
    を備える、コンピュータ可読媒体。
  12. 前記シリアルデータストリームを前記論理監視システムから前記回路システムのシステム走査入力に供給して前記複数のデータシーケンスの値を所与のクロックサイクルにおける前記複数のデータシーケンスの値に復元すること、
    前記モード信号に応答して前記複数の走査点デバイスの各々を前記走査モードから前記通常動作モードに切り替えること、
    前記クロック信号の少なくとも後続の１クロックサイクル後に前記モード信号に応答して前記複数の走査点デバイスの各々を前記通常動作モードから前記走査モードに切り替えること、
    前記クロック信号に基づいて、前記シリアルデータストリームを前記複数の走査経路の各々に前記回路システムのシステム走査出力から前記複数の走査点デバイスの対応する１つを介して伝播させること、
    前記ウェーブパイプライン型組合せ論理回路に関連付けられた前記データシーケンスの値を前記論理監視システムにより分析すること、
    を備える、請求項１１に記載のコンピュータ可読媒体。
  13. 前記回路システムに関連付けられたメモリを前記走査モードでディセーブルにすること、
    前記メモリに関連付けられた所定の試験データに少なくとも一部が対応する所定のシリアル試験ストリームを生成すること、
    前記所定のシリアル試験ストリームを前記回路システムのシステム走査入力に供給して前記走査モード中に前記所定のシリアル試験ストリームを前記データシーケンスとして前記ウェーブパイプライン型組合せ論理回路に供給すること、
    を備える、請求項１１に記載のコンピュータ可読媒体。
  14. 前記複数の走査経路の各々は、前記入力ノードから前記少なくとも１つの出力ノードのうちの対応する１つまでの最大パイプライン段数以上の数を満たす複数の遅延素子を含む、
    請求項１１に記載のコンピュータ可読媒体。
  15. 前記回路システムは、レシプロカル量子論理（ＲＱＬ）回路として構成されており、
    前記複数の走査経路の各々における遅延素子群として構成された複数のジョセフソン伝送線路（ＪＴＬ）の各々にＡＣクロック信号を供給することをさらに備える、請求項１１に記載のコンピュータ可読媒体。
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