JP6705670B2 - 炭化珪素半導体素子および炭化珪素半導体素子の製造方法 - Google Patents

Description

この発明は、半導体材料として炭化珪素（ＳｉＣ）を用い、特に、半導体基板のおもて面側から裏面側に電流を流す炭化珪素半導体素子および炭化珪素半導体素子の製造方法に関する。

炭化珪素半導体は、シリコン（Ｓｉ）半導体と比較して大きなバンドギャップを持つため、高い絶縁破壊電界強度を有する。導通状態における抵抗であるオン抵抗は、その絶縁破壊電界強度の３乗に逆比例するため、例えば広く用いられている４Ｈ型と呼ばれる炭化珪素半導体（四層周期六方晶：４Ｈ−ＳｉＣ）においては、そのオン抵抗をシリコン半導体の数１００分の１に抑制することができる。

このため、炭化珪素半導体は、放熱が容易となる大きな熱伝導度の特性ともあいまって、次世代の低損失な電力用半導体素子としての期待が持たれている。例えば、炭化珪素半導体を用いて、ショットキーバリアダイオードやＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＰＮダイオード、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、ＧＴＯ（ゲートターンオフサイリスタ）など様々な構造の炭化珪素半導体素子が開発されている。

このような半導体素子の作製には、複数のフォトマスクが必要である。フォトマスクは、炭化珪素のドライエッチング工程、炭化珪素へのイオン注入工程、酸化膜のコンタクトホール形成工程、ソース電極やゲート電極、エミッタ電極などの各電極パターン形成工程に使用される。

また、炭化珪素基板には、アライメントマークを形成する。炭化珪素基板に注入されたイオン注入種の活性化を目的として１５００℃以上の温度で実施されるアニール工程での酸化膜の蒸発防止のため炭化珪素基板のみの状態とした時にも位置合わせができるようにアライメントマークを形成する。

また、炭化珪素半導体素子の製造方法の一例として、炭化珪素基板にアライメントマークを形成した後に、炭化珪素基板のアライメントマークが形成された表面にエピタキシャル層を成長させる場合がある。例えば、ＭＯＳＦＥＴのベース層は、イオン注入によって形成できるが、結晶の原子の配列等を保ったまま結晶を増大させるエピタキシャル成長によって形成されることも公知である。そして、エピタキシャル成長によってＭＯＳＦＥＴのベース層を形成し、ベース層における結晶欠陥を抑制し、反転層（チャネル）を流れるキャリアの移動度を向上させる方法が提案されている（例えば、下記特許文献１参照。）。

次に、炭化珪素基板の主表面に成長させたエピタキシャル層について説明する。図６は、エピタキシャル成長させる炭化珪素基板の主表面の状態を模式的に示す説明図である。結晶欠陥の少ないエピタキシャル層を成長させるためには、ｎ^-型の炭化珪素基板１０１の＜０００１＞ｃ軸を主表面の法線Ｎ方向から＜１１−２０＞方向にわずかに傾ける必要がある。図６には、主表面１１０の法線Ｎ方向から＜１１−２０＞方向にα度（例えば２度〜４度）だけ傾いた状態を示す。このとき、炭化珪素基板１０１の主表面には階段状の｛０００１｝ｃ面があらわれるため、炭化珪素基板１０１の主表面には、原子間の結合力が弱い｛０００１｝ｃ面テラス部１１１と、原子間の結合力が強いステップ部１１２とが存在することになる。

エピタキシャル層の成長メカニズムは、Ｓｉ原子や炭素（Ｃ）原子の炭化珪素基板１０１の主表面への吸着、吸着原子の表面マイグレーション（拡散）および結合、吸着原子の炭化珪素基板１０１の主表面からの脱離（昇華）などの各反応の組み合わせからなる。これらの反応の発生確率は、基板温度や原料ガスの圧力などの成長条件に応じて変化し、成長速度やエピタキシャル層中の結晶欠陥密度を変化させる。結晶欠陥密度の低い高品質なエピタキシャル層を成長させるためには、テラス部１１１でのエピタキシャル成長を抑制し、ステップ部１１２でのエピタキシャル成長を促進するような成長条件とする必要があることが提案されている（例えば、下記非特許文献１参照。）。

テラス部１１１でのエピタキシャル成長は、テラス部１１１上に吸着された原子によって形成された核を中心に＜０００１＞ｃ軸方向（縦方向）のエピタキシャル成長となる。この場合、下地となる炭化珪素基板１０１の主表面の４Ｈ構造の原子の縦方向での積層順番が反映されなくなる。一般的には、下地となる炭化珪素基板の主表面に、立方晶炭化珪素（３Ｃ−ＳｉＣ）からなるエピタキシャル層が形成されてしまう。３Ｃ−ＳｉＣは、４Ｈ−ＳｉＣに比べて材料物性が十分高くないため、縦型パワーデバイス半導体素子に期待される素子性能を実現することができない。

一方、ステップ部１１２でのエピタキシャル成長においては、｛０００１｝ｃ面の原子層１層毎にステップ部１１２を起点にして＜１１−２０＞方向（横方向）にエピタキシャル成長が進行する。このため、下地となる炭化珪素基板１０１の主表面の４Ｈ構造をそのまま引き継ぐエピタキシャル層が形成される。また、ステップ部１１２でのエピタキシャル成長を促進させるためには、ステップ部１１２表面の吸着原子の表面マイグレーション長を増加させる必要がある。このため、エピタキシャル成長時の基板温度の増加やガス圧の低減が主に実施されている。以下、このようなエピタキシャル成長モードをステップフロー成長とする。

そして、従来、アライメントマーク内部および周囲にテラス部１１１として｛０００１｝ｃ面が現れる（ファセット面が形成される）ことを想定して、アライメントマークの形状が対策されていた（例えば、下記特許文献２参照。）。

国際公開第２００４／０３６６５５号公報 特開２０１１−１００９２８号公報

ティー・キモト（Ｔ．Ｋｉｍｏｔｏ）、外３名、グロウス メカニズム オブ ６Ｈ−ＳｉＣ イン ステップ−コントロールド エピタキシー（Ｇｒｏｗｔｈ ｍｅｃｈａｎｉｓｍ ｏｆ ６Ｈ−ＳｉＣ ｉｎ ｓｔｅｐ−ｃｏｎｔｒｏｌｌｅｄ ｅｐｉｔａｘｙ）、ジャーナル オブ アプライド フィジクス（Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ）、１９９３年１月、第７３巻、第２号、ｐ．７２６−７３２

図７は、アライメントマーク形成後のエピタキシャル成長を行った基板のＳＥＭ像と断面図である。ＳＥＭはＳｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅの略である。図７（ａ）は、凸状のアライメントマーク１１０上にＳｉＣのエピタキシャル層１１１を形成した例であり、図７（ｂ）は、凹状のアライメントマーク１１０上にＳｉＣのエピタキシャル層１１１を形成した例である。

炭化珪素基板の＜０００１＞ｃ軸が当該炭化珪素基板の主面の法線方向から＜１１−２０＞方向にθだけ傾いている面に、凹および凸形状のアライメントマーク１１０を形成した後に、ＳｉＣエピタキシャル成長を行った基板のＳＥＭ像では、側面がほぼ垂直に形成されたアライメントマーク１１０の周囲に、複数の緩やかな角度をもつ面が形成されており、形成されるファセット面が｛０００１｝ｃ面だけでないことがわかる。また、図７（ａ）の凸形状のアライメントマーク１１０で明確に分かるように、アライメントマーク１１０周囲、または内部のファセット面により形作られる基板との境界位置は、アライメントマーク１１０の中央位置Ｏに対して対称でない。

この結果、アライメントマーク１１０上面へのエピタキシャル層１１１の形成前後で、アライメントマーク１１０の中心位置が移動し、アライメントずれを生じる。また、エピタキシャル層１１１の膜厚分布やアライメントマーク１１０の形状分布のため、アライメントのばらつきが大きくなる問題が発生する。

本発明は、ＳｉＣ基板上に形成するアライメントマークの形状を最適とすることで、アライメント精度を向上し、より高性能なＳｉＣデバイスを提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するために、この発明にかかる炭化珪素半導体素子は、炭化珪素基板の＜０００１＞ｃ軸が当該炭化珪素基板の主面の法線方向から＜１１−２０＞方向に角度θ傾いている面を主面とし、前記炭化珪素基板の所定の主表面層に形成したアライメントマークと、前記炭化珪素基板の主表面に、前記アライメントマークを覆い形成されるエピタキシャル層と、を有し、前記アライメントマークは、前記炭化珪素基板の主表面に対し回転対称であり、＜１１−２０＞方向に対し垂直および平行な方向に沿った辺を有さない形状であり、前記アライメントマークは、ひし形、正十二角形のいずれかであり、最長部の寸法が１μｍより大きく、アスペクト比（深さ／開口の最長部）が０．０５以上０．８以下であることを特徴とする。

また、この発明にかかる炭化珪素半導体素子は、上述した発明において、前記アライメントマークは、前記＜１１−２０＞方向に垂直な方向と異なる方向に辺を有することを特徴とする。

また、この発明にかかる炭化珪素半導体素子は、上述した発明において、前記アライメントマークは、前記炭化珪素基板に凹部または凸部を形成してなることを特徴とする。

また、この発明にかかる炭化珪素半導体素子は、上述した発明において、前記アライメントマークは、中央に段差をもつ形状または、中央の周囲の壁部と底部のなす角度が鋭角であることを特徴とする。

また、この発明にかかる炭化珪素半導体素子は、上述した発明において、前記角度θは、８°以下であることを特徴とする。

また、この発明にかかる炭化珪素半導体素子の製造方法は、炭化珪素基板の＜０００１＞ｃ軸が当該炭化珪素基板の主面の法線方向から＜１１−２０＞方向に角度θ傾いている面を主面とし、前記炭化珪素基板の所定の主表面層にアライメントマークを形成する工程と、前記炭化珪素基板の主表面に、前記アライメントマークを覆いエピタキシャル層を形成する工程と、を含み、前記アライメントマークは、前記炭化珪素基板の主表面に対し回転対称であり、＜１１−２０＞方向に対し垂直および平行な方向に沿った辺を有さないひし形、正十二角形のいずれかの形状に形成し、前記アライメントマークは、最長部の寸法が１μｍより大きく、アスペクト比（深さ／開口の最長部）が０．０５以上０．８以下に形成したことを特徴とする。

上述した発明によれば、アライメントマーク上面へのエピタキシャル層の形成前後で、アライメントマークの位置ずれは生じない。これにより、アライメントマークをフォトマスクの位置認識用ターゲットとして使用し、ステッパーに位置認識させるときに、ステッパーにアライメントマークの位置を正確に認識させることができる。これにより、高精細な炭化珪素半導体素子が得られ、低いオン抵抗を実現することが可能となる。

本発明によれば、微細化により高性能な素子を得るという効果を奏する。

図１は、本発明の実施の形態１にかかる炭化珪素半導体素子の状態を示す平面図である。 図２は、本発明の実施の形態１にかかる炭化珪素半導体素子のアライメントマーク形成途中の状態を示す断面図である。 図３は、本発明の実施の形態１にかかる炭化珪素半導体素子のアライメントマークと比較用のマークのズレ量を示す図表である。 図４は、本発明の実施の形態１にかかる炭化珪素半導体素子のアライメントマークのアスペクト比別のズレ量を示す図表である。 図５は、本発明の実施の形態２にかかる炭化珪素半導体素子のアライメントマークの各種形状を示す説明図である。 図６は、従来のエピタキシャル層形成後の断面形状を模式的に示す図である。 図７は、従来のアライメントマーク形成後のエピタキシャル成長を行った基板のＳＥＭ像および断面図である。

以下に添付図面を参照して、この発明にかかる炭化珪素半導体素子および炭化珪素半導体素子の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。なお、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。

（実施の形態１）
本発明の実施の形態１にかかる炭化珪素半導体素子の製造方法について説明する。図１は、本発明の実施の形態１にかかる炭化珪素半導体素子の状態を示す平面図である。図１にはアライメントマーク１０の平面形状を示す。

まず、例えば一方の主表面にｎ^-型炭化珪素エピタキシャル層が積層された、炭化珪素の四層周期六方晶（４Ｈ−ＳｉＣ）からなるｎ^-型炭化珪素単結晶基板（以下、ｎ^-型炭化珪素基板とする）１を用意する。ｎ^-型炭化珪素基板１の主面は、＜１１−２０＞方向にオフ角θを有する（０００−１）ｃ面である。具体的には、ｎ^-型炭化珪素基板１の主面は、ｎ^-型炭化珪素基板１の＜０００１＞ｃ軸が法線方向Ｎから＜１１−２０＞方向に８度（θ＝８度）以下の角度で傾いている面であることが望ましい。

次に、ｎ^-型炭化珪素基板１の主表面に、１μｍの厚さでマスク酸化膜を堆積する。次に、マスク酸化膜の表面にフォトレジストを塗布し、露光および現像によりフォトレジストをパターニングした後、残っているフォトレジストをベーキングして硬化させレジストパターンを形成する。次に、レジストパターンをマスクとしてドライエッチングを行い、マスク酸化膜を選択的に除去する。そして、レジストパターンを灰化（アッシング）により除去する。

図２は、本発明の実施の形態１にかかる炭化珪素半導体素子のアライメントマーク形成途中状態を示す断面図である。次に、図２に示すように、ｎ^-型炭化珪素基板１上に酸化膜２をマスクとして設けてドライエッチングを行い、図１に示す形状にｎ^-型炭化珪素基板１の主表面層を例えば約０．５μｍ深さで除去し凹部４を形成する。この後、例えば、バッファードフッ酸を用いてマスク酸化膜２を除去することで、凹部４がアライメントマーク１０となる。

アライメントマーク１０は、例えば、ｎ^-型炭化珪素基板１のスクライブライン（図１の縦横方向Ｘ，Ｙ軸）を基準として形成される。アライメントマーク１０は、複数枚のフォトマスクの位置合わせに使用する位置認識用ターゲットである。また、アライメントマーク１０は、チップ（ｎ^-型炭化珪素基板１）外周部のチップ特性に影響しない部位に形成されることもある。

アライメントマーク１０の平面形状は、開口部の最長部Ｌを例えば２μｍで、ひし形、正十二角形等の回転対象な形状および円形とし、縦および横方向に複数個（図１の例では、縦方向に６個、横方向に６個）配列する。図１は、アライメントマーク１０をひし型とした例である。このアライメントマーク１０は、回転対称なマークであり、横（Ｙ軸）である＜１１−２０＞方向に対し垂直および平行な方向に沿った辺を有さない形状とする。

アライメントマーク１０の形成後、例えば、炭化珪素半導体素子の素子構造を形成するための複数の工程を行った後、ｎ^-型炭化珪素基板１の主表面に、アライメントマーク１０を覆うように例えば０．５μｍの厚さでｐ^-型エピタキシャル層２を成長させる。

このとき、アライメントマーク１０の側面からそれぞれファセット面が形成されるが、アライメントマーク１０は、回転対称なマークであり、＜１１−２０＞方向に垂直な辺が無いマークである。このため、アライメントマーク１０の中央付近でそれぞれのファセット面が合流する形となる。

図１の下部には、比較用として、幅２μｍ長さ３０μｍの長方形を６本配列したマーク（アライメントマーク）１１を作製したものを示してある。この長方形のマーク１１では＜１１−２０＞方向のファセット面が長く現れる傾向がある。このため、マーク中央の平坦な部分が、マーク中央よりずれる傾向がある。

図３は、本発明の実施の形態１にかかる炭化珪素半導体素子のアライメントマークと比較用のマークのズレ量を示す図表である。図中横軸には、実施の形態１として用いることができるアライメントマークの形状（ひし形、六角形、十二角形、円）と、比較例の形状（長方形、正方形）を示し、縦軸にはマークのズレ量を示す。

図３より、それぞれのマーカーを用いてアライメントを行った場合、いずれの比較例よりも実施の形態１における回転対称な形状であり、ｎ^-型炭化珪素基板１の＜１１−２０＞方向に垂直な辺が設けられていないアライメントマークのほうがズレ量が小さくなることがわかる。

以上説明したように、実施の形態１によれば、ｎ^-型炭化珪素基板１の＜１１−２０＞方向にオフ角θを有する（０００−１）ｃ面を主面とし、ｎ^-型炭化珪素基板１の主表面層を選択的に除去して凹状のアライメントマーク１０とした場合、アライメントマーク１０上面へのエピタキシャル層の形成前後で、アライメントマーク１０の位置ずれが生じない。

これにより、アライメントマーク１０をフォトマスクの位置認識用ターゲットとして使用し、ステッパーに画像認識させるときに、ステッパーにアライメントマーク１０の輪郭を正確に認識させることができる。これにより、アライメントマーク１０の位置ずれを考慮した広いセルピッチとする必要がなくなるため、セルピッチを狭くすることができる。したがって、炭化珪素半導体素子の微細化を図ることができるようになる。

つぎに、アライメントマークの開口部の最長部の寸法を１μｍ、２μｍ、４μｍ、６μｍとし、エッチング深さを０．３μｍ、０．５μｍ、０．８μｍとしアライメントのズレ量を比較した。

図４は、本発明の実施の形態１にかかる炭化珪素半導体素子のアライメントマークのアスペクト比別のズレ量を示す図表である。横軸はアスペクト比、縦軸はズレ量である。アライメントマーク１０の各種形状について、（ａ）ひし型、（ｂ）円形の場合、および比較例である（ｃ）長方形と、（ｄ）正方形、のそれぞれについて、横軸をアスペクト比（エッチング深さ／開口部の最長部Ｌ）としたときの、Ｘ方向（＜１１−２０＞方向）のズレ量を示してある。

開口部の最長部Ｌの寸法が１μｍの場合と、最長部Ｌの寸法が６μｍでエッチング深さが０．３μｍの場合に、いずれのマーカー形状ともズレ量が大きくなる傾向がある。このことから、アライメントマーク１０の形状は、最長部Ｌの寸法が１μｍより大きいことと、アスペクト比が０．０５よりも大きなことが、ズレ量を小さくする最低条件であるといえる。

アライメントマーク１０のエッチング深さは、アライメントができる深さであれば、できるだけ浅い方が工程時間を短くする効果が得られる。工程により最適な深さは異なるが、深さ上限はたとえば１μｍ程度で十分と想定され、この場合、アスペクト比の上限は１より小さいことになる。

以上説明したように、炭化珪素基板の＜１１−２０＞方向にオフ角θを有する（０００−１）ｃ面を主面とし、凹状のアライメントマーク１０を形成する。そして、アライメントマーク１０の形状は、最長部Ｌの寸法が１μｍより大きくかつ６μｍより小さく、アスペクト比が０．０５よりも大きく１よりも小さければ、アライメントマーク１０上面へのエピタキシャル層の形成前後で、アライメントマーク１０の位置ずれを抑制することができる。より好ましい寸法は、アライメントマークの最長部Ｌの寸法が２μｍ以上４μｍ以下、エッチング深さが０．４μｍ以上０．８μｍ以下である。

（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体素子の製造方法について説明する。実施の形態２では、実施の形態１と同じ手順でアライメントマーク１０の各種断面形状について説明する。

図５は、本発明の実施の形態２にかかる炭化珪素半導体素子のアライメントマークの各種形状を示す説明図である。図５（ａ）〜（ｄ）に示す各アライメントマーク１０は、いずれも平面形状が円形である。

図５（ａ）に示すアライメントマーク１０ａは、円柱状の凹部４ａを形成し、凹部４ａの中心に、凹部４ａよりも小径な凹部４ｂを形成したものである。図５（ｂ）に示すアライメントマーク１０ｂは、凹部４ａの中央に円柱状にｎ^-型炭化珪素基板１の主表面層１ａを残した形状である。図５（ｃ）に示すアライメントマーク１０ｃは、凹部４ａの中央に円柱部４ｃを残し、円柱部４ｃの表面位置をｎ^-型炭化珪素基板１の主表面層１ａより下部とした形状である。図５（ｄ）に示すアライメントマーク１０ｄは、凹部４を傾斜状（テーパー状）に形成した例である。

図５（ｄ）のテーパー状のアライメントマーク１０ｄは、ドライエッチング用のレジストのポストベーク温度を１１０℃から１４０℃の範囲に制御し、レジスト上部を収縮させることで、レジスト形状自体をテーパー状とした後、ドライエッチングすることで、アライメントマーク１０ｄの断面形状を約４５°から８０°程度の角度（鋭角）を有するテーパ状に形成できる。

これら図５（ａ）〜（ｄ）の各アライメントマーク１０（１０ａ〜１０ｄ）上にエピタキシャル層を形成する際においても、アライメントマーク１０の中央付近に不連続なファセット面が形成されることになる。この際、ファセット面の境界線が形成する図形は、アライメントマーク１０の中央に近いほどアライメントマーク１０の中央とのズレが小さくなる。このため、アライメントマーク１０の位置のズレ量を小さくすることができる。

以上の説明では、ｎ^-型炭化珪素基板１に凹部４を形成することでアライメントマーク１０を形成する例について説明したが、この他にｎ^-型炭化珪素基板１上に凸部を形成することでアライメントマーク１０を形成してもよく（図７参照）、これら凹部あるいは凸部のいずれのアライメントマーク１０においても同様の作用効果を得ることができる。

以上説明したように、実施の形態２によれば、ｎ^-型炭化珪素基板１の＜１１−２０＞方向にオフ角θを有する（０００−１）ｃ面を主面とし、ｎ^-型炭化珪素基板１の主表面層に凹状のアライメントマーク１０を形成し、アライメントマーク１０上面へのエピタキシャル層の形成前後で、アライメントマーク１０の位置ずれが生じず、実施の形態１の効果を得ることができる。

（実施例）
次に、本発明の実施の形態にかかる炭化珪素半導体素子の製造方法によって製造された炭化珪素半導体素子のセルピッチについて検証した。まず、実施の形態１にしたがいアライメントマークを形成し、当該アライメントマークを複数枚のフォトマスクの位置合わせに使用する位置認識用ターゲットとしてＭＯＳＦＥＴを作製した（以下、実施例１とする）。また、比較として、従来のアライメントマークを位置認識用ターゲットとしてＭＯＳＦＥＴを作製した（以下、従来例とする）。

その結果、従来例では１５μｍのセルピッチまでしか微細化することができなかった。それに対して、実施例１においては８μｍまでセルピッチを微細化することができた。このように、従来例よりも微細化されたことによって、実施例１のオン抵抗は、従来例のオン抵抗５．６ｍΩｃｍ²から４．０ｍΩｃｍ²へと大きく低減することができた。また、実施の形態２にしたがって形成したアライメントマーク１０を位置認識用ターゲットとして作製したＭＯＳＦＥＴにおいても、実施例１と同様の効果を得ることができることが確認された。

以上説明したように、本発明によれば、アライメントマーク上面へのエピタキシャル層の形成前後で、アライメントマークの位置ずれは生じない。これにより、アライメントマークをフォトマスクの位置認識用ターゲットとして使用し、ステッパーに位置認識させるときに、ステッパーにアライメントマークの位置を正確に認識させることができる。これにより、高精細な炭化珪素半導体素子が得られ、低いオン抵抗を実現することが可能となる。

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、本発明は、ｐ型とｎ型とを入れ替えた場合や、ｎ^-型炭化珪素基板１とｎ^-型炭化珪素基板１の主表面に成長させるエピタキシャル層とを同導電型とした場合も同様に成り立つ。

以上のように、本発明にかかる炭化珪素半導体素子は、半導体材料として炭化珪素を用いた炭化珪素半導体素子に有用であり、特に、半導体基板のおもて面側から裏面側に電流を流す縦型パワーデバイス半導体素子に適している。

１ ｎ^-型炭化珪素基板
２ 酸化膜
４ 凹部
１０ アライメントマーク
１１ （比較用）アライメントマーク
１１１ ｛０００１｝面テラス部
１１２ ｛０００１｝面ステップ部

Claims (6)

1. 炭化珪素基板の＜０００１＞ｃ軸が当該炭化珪素基板の主面の法線方向から＜１１−２０＞方向に角度θ傾いている面を主面とし、前記炭化珪素基板の所定の主表面層に形成したアライメントマークと、
   前記炭化珪素基板の主表面に、前記アライメントマークを覆い形成されるエピタキシャル層と、を有し、
   前記アライメントマークは、前記炭化珪素基板の主表面に対し回転対称であり、＜１１−２０＞方向に対し垂直および平行な方向に沿った辺を有さない形状であり、
   前記アライメントマークは、ひし形、正十二角形のいずれかであり、最長部の寸法が１μｍより大きく、アスペクト比（深さ／開口の最長部）が０．０５以上０．８以下であることを特徴とする炭化珪素半導体素子。
2. 前記アライメントマークは、前記＜１１−２０＞方向に垂直な方向と異なる方向に辺を有することを特徴とする請求項１に記載の炭化珪素半導体素子。
3. 前記アライメントマークは、前記炭化珪素基板に凹部または凸部を形成してなることを特徴とする請求項１または２に記載の炭化珪素半導体素子。
4. 前記アライメントマークは、中央に段差をもつ形状または、中央の周囲の壁部と底部のなす角度が鋭角であることを特徴とする請求項３に記載の炭化珪素半導体素子。
5. 前記角度θは、８°以下であることを特徴とする請求項１〜４のいずれか一つに記載の炭化珪素半導体素子。
6. 炭化珪素基板の＜０００１＞ｃ軸が当該炭化珪素基板の主面の法線方向から＜１１−２０＞方向に角度θ傾いている面を主面とし、前記炭化珪素基板の所定の主表面層にアライメントマークを形成する工程と、
   前記炭化珪素基板の主表面に、前記アライメントマークを覆いエピタキシャル層を形成する工程と、を含み、
   前記アライメントマークは、前記炭化珪素基板の主表面に対し回転対称であり、＜１１−２０＞方向に対し垂直および平行な方向に沿った辺を有さないひし形、正十二角形のいずれかの形状に形成し、
   前記アライメントマークは、最長部の寸法が１μｍより大きく、アスペクト比（深さ／開口の最長部）が０．０５以上０．８以下に形成したことを特徴とする炭化珪素半導体素子の製造方法。

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