JP6703990B2 - ＭｕＧＦＥＴを含む電圧制御発振器 - Google Patents

Description

発明の分野
以下の説明は集積回路装置（「ＩＣ」）に関する。より特定的には、以下の説明はＩＣのためのＭｕＧＦＥＴを含む電圧制御発振器に関する。

背景
集積回路は次第により「密に」なりつつあり、すなわち、より多くのロジック特徴が所与のサイズのＩＣにおいて実現されつつある。この密度増加の一部の結果として、マルチゲート電界効果トランジスタ（multiple gate field-effect transistor：ＭｕＧＦＥＴ）などのマルチゲートデバイスが開発されている。ＭｕＧＦＥＴの一形態は、マルチ独立ゲート電界効果トランジスタ（multiple independent gate field-effect transistor：ＭＩＧＦＥＴ）である。ＭｕＧＦＥＴの形態は平面型または非平面型であり得る。たとえば、平面型ダブルゲートトランジスタおよびＦｌｅｘｆｅｔは平面形態のＭｕＧＦＥＴであり、ＦｉｎＦＥＴおよびトライゲートまたは３Ｄトランジスタは非平面形態のＭｕＧＦＥＴである。一例として限定せずに明確にする目的で、以下の説明はＦｉｎＦＥＴに関するものであり、ＦｉｎＦＥＴは一般的に、少なくとも２つのゲートがある以外はゲートの数を問わず、任意のフィンベースのマルチゲートトランジスタアーキテクチャを指す。

インダクタンス−キャパシタンス（「ＬＣ」）電圧制御発振器（「ＶＣＯ」）におけるＦｉｎＦＥＴ技術の使用は、広範な調整範囲の達成における課題を提示する。一般的に、これは信頼性およびゲート仕事関数の問題に起因し得る。それらに従うと、たとえばＮＭＯＳバラクタなどのバラクタのキャパシタンス−電圧（「ＣＶ」）曲線は、そのようなバラクタのＦｉｎＦＥＴ技術仕事関数に起因して高電圧側にシフトし得る。

したがって、これらの問題のうちの１つ以上を克服する広帯域ＮＭＯＳ ＬＣ ＶＣＯを提供することが望ましく有益である。

概要
装置は一般的に電圧制御発振に関する。そのような装置において、インダクタがタップを有し、かつ、正極側出力ノードおよび負極側出力ノードを有するかまたはこれらのノードに結合される。タップは第１の電流を受信するように結合される。粗粒度コンデンサアレイが正極側出力ノードおよび負極側出力ノードに結合され、かつ、選択信号をそれぞれ受信するように結合される。バラクタが正極側出力ノードおよび負極側出力ノードに結合され、かつ、制御電圧を受信するように結合される。バラクタはＭｕＧＦＥＴを含む。トランスコンダクタンスセルが正極側出力ノードおよび負極側出力ノードに結合され、トランスコンダクタンスセルは共通ノードを有する。周波数スケーリングされる抵抗器ネットワークが共通ノードに結合され、かつ、第２の電流のための経路の抵抗についての選択信号を受信するように結合される。

随意に、周波数スケーリングされる抵抗器ネットワークは、それぞれの第１の端および第２の端を有する抵抗器を含み、第１の端は共通ノードに結合され、周波数スケーリングされる抵抗器ネットワークはさらに、ゲートノード、ドレインノードおよびソースノードを有する選択トランジスタを含む。ドレインノードは抵抗器の第２の端にそれぞれ結合され得る。ソースノードは互いにそれぞれ共通結合され得、選択トランジスタのゲートノードは選択信号を受信するようにそれぞれ結合され得る。

随意に、第２の電流のための経路の抵抗は、電圧制御発振器の周波数範囲内の周波数でスケーラブルである。選択トランジスタは第２のＭｕＧＦＥＴを含み得、第２の電流は電圧制御発振器のためのバイアス電流であり得る。

随意に、粗粒度コンデンサアレイのセルは、正極側出力ノードおよび負極側出力ノードに結合された状態で互いに間隔を空けて配置され得る。セルは、インダクタのコイルから漸進的に離れるように間隔を空けて配置され得、セルは選択信号をそれぞれ受信するように結合され得る。

随意に、セルは、選択信号を基準として最下位ビットから最上位ビットまで結合され、最下位ビットはコイルに最も近い。

随意に、セルの各々は、第１のコンデンサおよび第２のコンデンサを含み得る。セルはさらに、選択信号のうちの１つの選択信号を受信するように結合された第１のゲート、第１のコンデンサの第１の近接導体に結合された第１のソース−ドレインノード、および第２のコンデンサの第２の近接導体に結合された第２のソース−ドレインノードを有する第１のトランジスタを含み得る。

随意に、セルの各々は、選択信号のうちの１つの選択信号を受信するように共通結合された第２のゲートおよび第３のゲートをそれぞれ有する第２のトランジスタおよび第３のトランジスタを含み得る。第２のトランジスタの第１のドレインノードは第１のトランジスタの第１のソース−ドレインノードに結合され得る。第３のトランジスタの第２のドレインノードは第１のトランジスタの第２のソース−ドレインノードに結合され得、第２のトランジスタおよび第３のトランジスタのそれぞれのソースノードは接地ノードに共通結合され得る。

随意に、第１のトランジスタ、第２のトランジスタ、および第３のトランジスタは第２のＭｕＧＦＥＴを含む。

随意に、電圧制御発振器は、第１の電流を与えるように供給ノードに結合されたプログラマブル電流源をさらに含む。プログラマブル電流源は選択トランジスタを含み得、選択トランジスタは、選択信号を受信して周波数スケーリングされる電流源を与えるようにそれぞれ結合され得る。

随意に、選択トランジスタは第１の極性と関連付けられた第１の選択トランジスタである。プログラマブル電流源は第２の選択トランジスタを含み得、第２の選択トランジスタは第２の選択信号をそれぞれ受信するように結合され、第２の選択トランジスタは第１の極性と反対の第２の極性と関連付けら得る。

随意に、プログラマブル電流源の第１の選択トランジスタおよび第２の選択トランジスタはそれぞれの第２のＭｕＧＦＥＴである。

システムは一般的に集積回路装置に関する。そのようなシステムにおいて、コントローラが周波数および振幅スイング入力信号を受信するように結合される。電圧制御発振器が、選択信号および制御電圧を受信するようにコントローラに結合される。電圧制御発振器はインダクタを含む。インダクタはタップを有し、かつ、正極側出力ノードおよび負極側出力ノードを有するかまたはこれらのノードに結合される。タップは第１の電流を受信するように結合される。粗粒度コンデンサアレイが正極側出力ノードおよび負極側出力ノードに結合され、かつ、選択信号をそれぞれ受信するように結合される。バラクタが正極側出力ノードおよび負極側出力ノードに結合され、かつ、制御電圧を受信するように結合される。バラクタはＭｕＧＦＥＴを含む。トランスコンダクタンスセルが正極側出力ノードおよび負極側出力ノードに結合される。トランスコンダクタンスセルは共通ノードを有する。周波数スケーリングされる抵抗器ネットワークが共通ノードに結合され、かつ、第２の電流のための経路の抵抗についての選択信号を受信するように結合される。

随意に、システムは、第１の電流を与えるように供給ノードに結合されたプログラマブル電流源をさらに含む。プログラマブル電流源は第１の選択トランジスタを含み得、第１の選択トランジスタは選択信号を受信するように結合され得る。

随意に、周波数スケーリングされる抵抗器ネットワークは第１の端を有する抵抗器を含み得、第１の端は共通ノードに結合され、周波数スケーリングされる抵抗器ネットワークはさらに、ソースノード、ゲートノード、およびドレインノードを含む第２の選択トランジスタを含み得る。第２の選択トランジスタのドレインノードは抵抗器の第２の端にそれぞれ結合され得る。第２の選択トランジスタのソースノードは互いに共通結合され得、第２の選択トランジスタのゲートノードは選択信号を受信するようにそれぞれ結合され得る。

随意に、粗粒度コンデンサアレイのセルは、正極側出力ノードおよび負極側出力ノードに結合された状態で互いに間隔を空けて配置され得る。セルは、インダクタのコイルから漸進的に離れるように間隔を空けて配置され得、セルの第３の選択トランジスタのグループは選択信号をそれぞれ受信するように結合され得る。

随意に、第２の電流のための経路の抵抗は、周波数スケーリングされる抵抗器ネットワークに与えられる選択信号を介して、電圧制御発振器の周波数範囲内の周波数にスケーラブルである。

随意に、第１の選択トランジスタは第１の極性と関連付けられ得、選択信号は第１の選択信号であり得る。プログラマブル電流源は第４の選択トランジスタを含み得、第４の選択トランジスタは第２の選択信号をそれぞれ受信するようにそれぞれ結合され、第４の選択トランジスタは第１の極性と反対の第２の極性と関連付けられている。

随意に、第１の選択トランジスタ、第２の選択トランジスタ、第３の選択トランジスタ、および第４のトランジスタは各々がそれぞれ第２のＭｕＧＦＥＴを含む。

方法は一般的に電圧制御発振に関する。そのような方法において、第１の電流がインダクタのタップによって受信される。インダクタは正極側出力ノードおよび負極側出力ノードに結合されるかまたはこれらのノードを有する。正極側出力ノードおよび負極側出力ノードに結合された粗粒度コンデンサアレイからキャパシタンスが選択される。粗粒度コンデンサアレイは、選択信号をそれぞれ受信してキャパシタンスを選択するように結合される。正極側出力ノードおよび負極側出力ノードに結合されたバラクタのための制御電圧が設定される。バラクタはＭｕＧＦＥＴを含む。正極側出力ノードおよび負極側出力ノードに結合されたトランスコンダクタンスセルを介してトランスコンダクタンスが提供される。トランスコンダクタンスセルは共通ノードを有する。共通ノードに結合された周波数スケーリングされる抵抗器ネットワークから、第２の電流のための経路の抵抗が選択される。周波数スケーリングされるバイアス電流源−抵抗器ネットワークは、選択信号を受信して経路の抵抗を選択するように結合される。発振信号が出力される。

随意に、選択信号は第１の選択信号であり、方法はさらに、第１の選択信号および第２の選択信号を受信して第１の電流を選択するように結合されたプログラマブル電流源を用いて第１の電流を選択することを含む。プログラマブル電流源は、第１の電流のソースとなるように供給ノードに結合され得、第１の選択信号および第２の選択信号は、プログラマブル電流源の反対の極性のトランジスタのためのものである。

以下の詳細な説明および請求項を考慮することによって他の特徴が認識されるであろう。

添付の図面は例示的な装置および／または方法を示す。しかしながら、添付の図面は、請求項の範囲を限定するものと解釈されるべきではなく、説明と理解のみを目的としている。

例示的な広帯域電圧制御発振器（「ＶＣＯ」）を示す概略図である。 例示的なプログラマブル電流源を示す概略図である。 例示的なコンデンサユニットセルを示す概略図である。 蓄積バラクタの例示的なキャパシタンス−電圧（「ＣＶ」）曲線を示すプロット図である。 ＶＣＯの例示的なレイアウトを示すレイアウト図である。 コントローラを示すブロック図である。 例示的な列状フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）アーキテクチャを示す簡略ブロック図である。 例示的な電圧制御発振プロセスを示すフロー図である。

詳細な説明
以下の説明では、本明細書に記載の具体的な例をより詳しく説明するために、数多くの具体的な詳細事項が記載されている。しかしながら、１つ以上の他の例および／またはこれらの例の変形例は下記すべての具体的な詳細事項がなくても実施され得ることが、当業者には明らかなはずである。それ以外の場合では、本明細書中の例の説明が不明瞭にならないよう、周知の特徴は詳細に記載されていない。説明し易くするために、異なる図面における同一項目は同一の番号ラベルを用いて示しているが、代替の例ではこれら項目が同一ではない場合がある。

いくつかの図面に代表的に示されている例について説明する前に、理解が深まるよう概要を述べる。

ＬＣ ＶＣＯは、その周波数が実効インダクタンス（「Ｌｅｆｆ」）および実効キャパシタンス（「Ｃｅｆｆ」）に依存する共振発振器である。従来、ＬＣ発振器は固定インダクタンスを有するのに対して、キャパシタンスはＦＥＴバラクタを介して調整される。この調整は、比較的狭い周波数調整範囲を達成するために用いられ得る。

これに対して、広帯域ＬＣ ＶＣＯは、粗コンデンサの切替えバンクを、固定インダクタンスを有する微調整可能なバラクタと組合せて用いて形成される。粗コンデンサ調整バンクは、金属−酸化物−金属（「ＭｏＭ」）コンデンサ、すなわち「ＭｏＭコンデンサネットワーク」を直列ＦＥＴスイッチと併用して形成され得る。ＬＣ ＶＣＯの調整範囲は、シリアライザ−デシリアライザ（「ＳＥＲＤＥＳ」）、無線周波数（「ＲＦ」）、または他のデータ通信アプリケーションにおけるデータレートの範囲を限定し得る。

最大周波数調整範囲は、最大実効キャパシタンス（「Ｃｍａｘ」）−最小実効キャパシタンス（「Ｃｍｉｎ」）比（「Ｃｍａｘ／Ｃｍｉｎ」）によって決まり得る。この比は、そのようなＭｏＭコンデンサネットワークのキャパシタンス、および微調整可能なバラクタの微細容量性ネットワークのキャパシタンスに影響され得る。このＣｍａｘ／Ｃｍｉｎ比におけるさらなる因子は、ＬＣタンク回路の任意の寄生容量を含み得、これは、任意のバッファ負荷キャパシタンス、および／または交差結合トランジスタ負荷のトランスコンダクタンス（「ｇｍ」）を含むがこれらに限定されない。したがって、広帯域ＬＣ ＶＣＯを形成する際の課題は、ＳＥＲＤＥＳ、ＲＦ、または他のデータ通信アプリケーションについて所望のＣｍａｘに対してＣｍｉｎを最小化することである。

広帯域ＬＣ ＶＣＯの形成について、周波数依存性のバイアスされたＬＣ ＶＣＯを説明する。「広帯域」とは、一般的に約少なくとも２０％周波数調整範囲を意味する。たとえば、これは、約１０ＧＨｚ ＶＣＯの少なくとも約２０％周波数調整範囲であり得る。しかし、これはアプリケーション毎に異なり得る。たとえば、互いにオーバーラップしている３つのＶＣＯを用いて、たとえば約８ＧＨｚから１７ＧＨｓなどの周波数範囲を提供してもよく、そのようなＶＣＯの各々は周波数調整範囲の約２０％から３０％をカバーしている。たとえば、そのようなＬＣ ＶＣＯは、周波数調整範囲を損なうことなく、および／またはＬＣタンク回路のＱ値（quality factor）を劣化させることなく、ＳＥＲＤＥＳアプリケーションに用いられ得る。そのようなＬＣ ＶＣＯによって、低ジッタ位相同期ループ（「ＰＬＬ」）を提供することが容易になり得る。

以下により詳細に説明するように、信頼性のあるＶＣＯ動作を確実にするために、電流バイアシング包含周波数情報と同期した開ループプログラマブル抵抗器が用いられる。そのようなＬＣ ＶＣＯでは、粗コンデンサの配置による戦略的レイアウトを用いて、分散したＬおよびＣ効果が利用され得る。そのような配置を用いて、ＬＣ発振器の周波数調整範囲を最大化するかまたはそうでなければ増加させることによって、広帯域能力を提供することが容易になり得る。プログラマブル電流バイアシングは、周波数調整範囲全体にわたって最適なもしくは少なくとも向上したジッタパフォーマンスを提供するために、および／または、バイアス依存寄生容量を利用することによって周波数調整範囲を拡大するために用いられ得る。

上記の一般的な理解を念頭に置いて、広帯域ＬＣ ＶＣＯについてのさまざまなコンフィギュレーションについて以下に一般的に説明する。

図１は、例示的な広帯域ＬＣ ＶＣＯ１００を示す概略図である。ＬＣ ＶＣＯ１００はＰＭＯＳ電流源（「トップベースの」）アーキテクチャであるが、別のコンフィギュレーションでは、バイアス電流およびプログラマブル抵抗の位置がＮＭＯＳ電流源（「ボトムベースの」）アーキテクチャと交換されてもよい。ＬＣ ＶＣＯ１００は供給電圧ノード１０１と接地ノード１０２との間に結合され得る。ＬＣ ＶＣＯ１００は、プログラマブル電流源１１０、インダクタ１２０、粗粒度コンデンサ（「キャップ」）アレイ１３０、バラクタ１４０、交差結合トランスコンダクタンス（「ｇｍ」）セル１５０、および抵抗器ネットワーク１６０を含み得る。抵抗器ネットワーク１６０は、バイアス電流経路選択ネットワーク、すなわちトランジスタのアレイ（「トランジスタアレイ」）１６２、および抵抗器のアレイ（「抵抗器アレイ」）１６１を含む。

１対の交差結合トランジスタ１５１および１５２が交差結合トランスコンダクタンスセル１５０を提供するので、マージンまたはヘッドルームは、２０ｎｍのＦｉｎＦＥＴおよびより小型の最小寸法トランジスタリソグラフィといった縮小技術に伴う典型的な変動に対処するのに十分であり得る。プログラマブル電流バイアスは、周波数スケーリングされるバイアス電流源、すなわちプログラマブル電流源１１０、および広範囲の調整可能周波数全体にわたってＬＣタンク発振器スイング変動を補償するために用いられ得る抵抗器ネットワーク１６０によって提供され得る。

インダクタ１２０は、以下により詳細に説明するように、分散インダクタンスを有し得る。基準電流（「Ｉｒｅｆ」）１０３がプログラマブル電流源１１０への入力として与えられて、そこから出力電流（「Ｉｏｕｔ」）１０４のソースとなり得る。出力電流１０４はインダクタ１２０の制御ポートまたはタップに与えられ得る。

プログラマブル電流源１１０からのそのようなプログラマブルバイアス電流Ｉｏｕｔ１０４は、たとえばセル１３１のバイアス依存寄生容量を利用することによって、ＬＣ ＶＣＯ１００の広帯域周波数調整範囲を提供することをさらに増大させ得る。言い換えると、寄生容量は、Ｉｏｕｔ１０４の値が大きくなるにつれて大きくなり得るかまたは及ぼす影響が大きくなり得る。また、Ｉｂｉａｓ電流１６３はＩｏｕｔ１０４と関係していてもよい。

電流Ｉｏｕｔ１０４はインダクタ１２０のタップに与えられ得る。ＬＣ ＶＣＯ１００についての広範な周波数調整範囲には、固定された単一のタップインダクタ１２０を含むがこれに限定されない固定タップインダクタ１２０が与えられ得る。言い換えると、ＬＣ ＶＣＯ１００のインダクタ１２０は、広帯域周波数調整範囲を提供するためにタップ切替え可能インダクタである必要はない。

この例では、粗粒度キャップアレイ１３０は、１つのコンデンサユニットセル１３１から次のコンデンサユニットセル１３１への容量的段階における粗粒度を提供するために、０からＮ個のコンデンサユニットセル１３１で形成されており、Ｎは１より大きい正の整数である。それらに従うと、粗コンデンサユニットセル１３１は、ビットｃｒｓ＜０＞からｃｒｓ＜Ｎ＞に対応する最下位ビット（「ＬＳＢ」）から最上位ビット（「ＭＳＢ」）まで、２⁰から２^Nに番号付けされ得る。ビットｃｒｓ＜０＞からｃｒｓ＜Ｎ＞は一種の選択信号または選択であり得、これらはコンデンサユニットセル１３１の制御ゲートにそれぞれ与えられ得る。

この例では、各コンデンサユニットセル１３１は、以下により詳細に説明するように、ＭｏＭキャップおよびＮＭＯＳトランジスタＭｕＧＦＥＴスイッチで構成されている。しかし、他の実現例では、たとえば、他の種類の導体−絶縁体−導体コンデンサ、他の極性トランジスタ、および／もしくは他の種類のトランジスタなどの、他の種類のコンデンサならびに／または他の種類のトランジスタが用いられてもよい。また、帯域オーバーラップ、すなわち帯域Ｘと帯域Ｘ＋１との間のある割合の周波数オーバーラップが提供され得る。たとえば約２０％より大きいなどの、一定の割合よりも高い帯域オーバーラップを有するために、コンデンサユニットセル１３１のコンデンササイズは異なり得る。たとえば、ビットｃｒｓ＜０＞はＭｏＭキャップの１３０本のフィンガーを制御し得、ビットｃｒｓ＜Ｎ＞はＭｏＭキャップの１２０本のフィンガーを制御し得る。これは明確にするための例に過ぎず、したがって他の例ではこれらおよび他の値が用いられてもよい。

バラクタ４０の調整可能コンデンサ（「キャップ」）１４１および１４２は、組合されて、蓄積モードＮキャップバラクタを提供し得る。そのような調整可能キャップ１４１および１４２は、コンデンサユニットセル１３１同士の間の容量段階と比較して細粒度のキャパシタンス調整を提供し得る。バラクタ１４０は従来のものであってもよいので、バラクタ１４０については本明細書において不必要に詳細に説明しない。

交差結合トランスコンダクタンスセル１５０は交差結合トランジスタ１５１および１５２で形成され得、これらはこの例ではそれぞれのＮＭＯＳトランジスタである。しかし、本明細書に記載の技術は、ＰＭＯＳ交差結合トランジスタを用いて実現されて交差結合トランスコンダクタンスセル１５０を提供し得る。さらに、他の実現例では、他の種類のトランジスタが用いられてもよい。ＮＭＯＳトランジスタ１５１および１５２は、平面型トランジスタ、またはＦｉｎＦＥＴなどのＭｕＧＦＥＴであってもよい。

インダクタ１２０は、以下により詳細に説明するように、正極側出力ノード１０５および負極側出力ノード１０６に結合され得るか、またはこれらのノードを有し得る。粗粒度キャップアレイ１３０のコンデンサユニットセル１３１の各々は、各セル１３１の一方の出力側において正極側出力ノード１０５に結合され、他方の出力側において負極側出力ノード１０６に結合され得る。

それらに従うと、コンデンサユニットセル１３１の各々は、それぞれ正極側出力ノード１０５および負極側出力ノード１０６上のＮ個のインダクタ１１５および１１６によって一般的に示されるように、全実効インダクタンスへの寄与と関連付けられ得る。そのようなインダクタ１１５は実際の構成要素ではなく、むしろそのようなインダクタ１１５はノード１０５および１０６に沿った分散インダクタンスを表わしており、分散インダクタンスはインダクタ１２０のものであり得る。したがって、インダクタ１１５は、そのような分散インダクタンスを、コンデンサユニットセル１３１とそれぞれ関連して出力ノード１０５および１０６に沿って直列結合されたそれぞれのインダクタとしてモデル化または表現するために用いられ得る。

バラクタ１４０は、バラクタ１４０の一方の出力側において正極側出力ノード１０５に結合され、他方の出力側において負極側出力ノード１０６に結合され得る。調整可能コンデンサ１４１および１４２の入力は、制御電圧１４３を受信するように共通結合され得る。単一の制御電圧１４３は、調整可能コンデンサ１４１および１４２の各々のキャパシタンスを調整してそのようなキャパシタンスを微調整するために用いられ得る。調整可能コンデンサ１４１および１４２は、ＦｉｎＦＥＴなどのＭｕＧＦＥＴ、２０ｎｍ以下の半導体プロセスノードなどの半導体プロセス技術を用いて形成され得る。

交差結合トランスコンダクタンスセル１５０は、ノード１０５と１０６との間にトランスコンダクタンスを提供するように結合され得る。交差結合トランスコンダクタンスセル１５０のＮＭＯＳトランジスタ１５１のドレインノードおよびＮＭＯＳトランジスタ１５２のゲートノードは正極側出力ノード１０５に結合され得、交差結合トランスコンダクタンスセル１５０のＮＭＯＳトランジスタ１５２のドレインノードおよびＮＭＯＳトランジスタ１５１のゲートノードは負極側出力ノード１０６に結合され得る。ＮＭＯＳトランジスタ１５１および１５２のソースノードは、周波数スケーリングされる抵抗器ネットワーク１６０の抵抗負荷ノード１０７に共通結合され得る。

抵抗器ネットワーク１６０は、抵抗負荷ノード１０７と接地ノード１０２との間に結合され得る。より特定的には、抵抗器アレイ１６１の抵抗器Ｒ０からＲＮの第１の端が抵抗負荷ノード１０７に共通結合され得る。抵抗器アレイ１６１のソース抵抗器（「ＲＳ」）の第１の端が抵抗負荷ノード１０７において抵抗器Ｒ０からＲＮの第１の端に共通結合され、そのようなソース抵抗器ＲＳの第２の端が接地ノード１０２に結合されることによって、トランジスタアレイ１６２などのバイアス電流経路選択ネットワークのすべてのトランジスタＴ０からＴＮがオフ状態または実質的に非導通状態である場合でもそのようなソース抵抗が確実に存在するようになり得る。トランジスタアレイ１６２などのバイアス電流経路選択ネットワークのトランジスタＴ０からＴＮは、ＦｉｎＦＥＴなどのＭｕＧＦＥＴ、２０ｎｍ以下の半導体プロセスノードなどの半導体プロセス技術を用いて形成され得る。

抵抗器アレイ１６１の抵抗器Ｒ０からＲＮの第２の端は、トランジスタアレイ１６２などのバイアス電流経路選択ネットワークのトランジスタＴ０からＴＮのドレインノードにそれぞれ結合され得る。トランジスタアレイ１６２などのバイアス電流経路選択ネットワークのトランジスタＴ０からＴＮのソースノードは、接地ノード１０２に共通結合され得る。抵抗器ネットワーク１６０は、抵抗負荷ノード１０７から接地ノード１０２へのＩｂｉａｓ１６３として一般的に示されるバイアス電流の接地への経路を提供するために用いられ得る。周波数スケーラブルなバイアス電流がプログラマブル電流源１１０によって与えられ得、抵抗器ネットワーク１６０は負荷ノード１０７において周波数スケーラブルなバイアス電圧を与え得る。抵抗器ネットワーク１６０は、トランジスタアレイ１６２に与えられる選択信号ｃｒｓ＜０＞からｃｒｓ＜Ｎ＞を介していくらかの独立プログラム能力を有し得、これはプログラマブル電流源１１０のプログラミングから独立していてもよい。

ＬＣタンク発振器はＬＣ ＶＣＯ１００の一部である。供給電圧と接地との間に結合されるＬＣタンク発振器は一般的に、この例ではインダクタ１２０によって与えられるようなインダクタンス；この例ではバラクタ１４０によって与えられるようなキャパシタンス；この例ではトランスコンダクタンスセル１５０によって与えられるようなトランスコンダクタンス；およびこの例では周波数スケーリングされる抵抗器ネットワーク１６０によって与えられるような電流源を含む。この例では、インダクタンス、キャパシタンス、およびトランスコンダクタンスが並列結合されているが、別のコンフィギュレーションでは別々のＲＬＣネットワークが供給電圧に共通結合され、かつトランスコンダクタンス回路にそれぞれ結合されてもよい。別のコンフィギュレーションでは、インダクタ１２０は中央タップまたはノードを有する２つの別個のインダクタであってもよい。そのようなＬＣタンク発振器の発振の周波数は、以下のように式（１）によって与えられる：

式中、ＬｅｆｆはそのようなＬＣタンク発振器の実効インダクタンスであり、ＣｅｆｆはそのようなＬＣタンク発振器の実効キャパシタンスである。そのようなＬＣタンク発振器のアナログ出力の電圧発振スイング（「タンク電圧スイング」）は、そのようなＬＣタンク発振器のバイアス電流Ｉｂｉａｓ１６３と実効並列抵抗（「Ｒｐ」）の関数である。並列抵抗Ｒｐは実際上、共振周波数におけるそのようなＬＣタンク発振器の並列抵抗である。それらに従うと、２セットの並列抵抗Ｒｐ、インダクタ１２０のインダクタンス、およびバラクタ１４０の調整可能キャパシタンスが、図１の粗粒度キャップアレイ１３０、インダクタ１２０、およびバラクタ１４０の同等モデルとして、互いに並列に、すなわち１セットがノード１０５のために、１セットがノード１０６のために結合され得る。共振周波数において、ｇｍセル１５０の負抵抗はＲｐと同等であってもよく、この並列抵抗ＲｐはＱｌｏａｄｅｄ^*Ｗｏ^*Ｌに比例していてもよく、ここでＷｏはＬｅｆｆにおけるそのようなＬＣ ＶＣＯの共振周波数ｆ、および共振時のそのようなＬＣタンク発振器のＱ値についての２πｆに等しい。そのようなバイアス電流Ｉｂｉａｓ１６３および実効並列抵抗Ｒｐの双方は、ＬＣタンク発振器電圧スイングに影響を与え得る。そのようなＬＣタンク発振器の動作のＬＣタンク発振器Ｑ値（「Ｑｌｏａｄｅｄ」）および周波数（ω）について、タンク電圧スイングは式（２）において以下のように数学的に表わされ得る：

式中、インダクタンスＬは実効インダクタンスＬｅｆｆである。ＬＣタンク発振器Ｑ値は周波数依存変数であり、したがってＬＣタンク発振器並列抵抗Ｒｐは周波数（ω）の非線形関数である。

結果として得られるタンク電圧スイングは周波数毎に異なり得るので、結果として得られるタンク電圧スイングは、ＬＣ ＶＣＯ１００がカバーすべき広範な周波数範囲にわたって一定でない場合がある。結果として得られるタンク電圧スイングを一定にまたは少なくとも実質的に一定に保つために、Ｉｂｉａｓ１６３は、プログラマブル電流源１１０の選択トランジスタにそれぞれ与えられるような粗選択ビット（「ｃｒｓ＜０＞」から「ｃｒｓ＜Ｎ＞」）などの選択信号１６８を用いて、並列抵抗Ｒｐに反比例してスケーリングされ得る。また、それぞれ与えられるビットｃｒｓ＜０＞からｃｒｓ＜Ｎ＞などの選択信号１６８は、２⁰から２^Nのコンデンサユニットセル１３１の選択、すなわち粗コンデンサユニットセル１３１の２進法を制御するためにそれぞれ与えられ得る。さらに、ビットｃｒｓ＜０＞からｃｒｓ＜Ｎ＞などのそのような選択信号１６８は、トランジスタアレイ１６２のトランジスタＴ０からＴＮのゲートノードにそれぞれ与えられて、抵抗器アレイ１６１の、もしある場合はどの、またはすべての対応する抵抗器Ｒ０からＲＮを抵抗器ＲＳと並列に用いてノード１０７において一定電圧を与えるべきかが選択され得る。

一般的に、抵抗器ネットワーク１６０は、そのような抵抗器ネットワーク１６０がプログラマブル電流源１１０の周波数スケーラブルなバイアス電流によって乗算される場合に周波数スケーリングされる抵抗器と考えることができる。したがって、抵抗器ネットワーク１６０は負荷ノード１０７において一定の電圧を与え得る。

抵抗器Ｒ０からＲＮは漸進的にまたは増分的にスケーリングされ得る。ゆえに、増分的にスケーリングされる抵抗器Ｒ０からＲＮについては、抵抗器Ｒ０からＲＮの各々は一般的に、温度計コーディングに従って抵抗が同一であり得る。漸進的にスケーリングされる抵抗器Ｒ０からＲＮについては、抵抗器Ｒ０の抵抗は抵抗器ＲＮの抵抗よりも実質的に小さい場合がある。たとえば、抵抗器Ｒ０からＲＮの抵抗は、バイナリコーディングに従って２進的に増加され得る。なお、互いに並列に、かつ抵抗器ＲＳと並列に抵抗器Ｒ０からＲＮの１つ以上を選択することによって並列抵抗Ｒｐが与えられることが理解されるはずである。また、増分的スケーリングと漸進的スケーリングとの組合せが抵抗器Ｒ０からＲＮを提供する際に用いられてもよく、ここで抵抗器Ｒ０からＲＮの第１の部分は一般的に同一抵抗を有し、抵抗器Ｒ０からＲＮの第２の部分または残りの部分はそのような第１の部分におけるそのような個々の同一抵抗から２進的にスケールアップされる。

随意に、トランジスタＴ０からＴＮは漸進的にまたは増分的にスケーリングされ得る。ゆえに、増分的にスケーリングされるトランジスタＴ０からＴＮについては、トランジスタＴ０からＴＮの各々は一般的に、温度計コーディングに従ってサイズが同一であり得る。漸進的にスケーリングされるトランジスタＴ０からＴＮについては、トランジスタＴ０のサイズはトランジスタＴＮのサイズよりも実質的に小さい場合がある。たとえば、トランジスタＴ０からＴＮのサイズは、バイナリコーディングに従って２進的に増加され得る。互いに並列に、かつ抵抗器ＲＳを通る電流経路と並列にトランジスタＴ０からＴＮの１つ以上を選択することによって並列電流経路が与えられることが理解されるはずである。大型トランジスタは、小型トランジスタのトランジスタＴ０からＴＮよりも多くの電流を流すことができる。また、増分的スケーリングと漸進的スケーリングとの組合せがトランジスタＴ０からＴＮを提供する際に用いられてもよく、ここでトランジスタＴ０からＴＮの第１の部分は各々が一般的に同一サイズを有し、トランジスタＴ０からＴＮの第２の部分または残りの部分はそのような第１の部分におけるそのような個々の同一サイズから２進的にスケールアップされる。

図２は、例示的なプログラマブル電流源１１０を示す概略図である。プログラマブル電流源１１０は、ＰＭＯＳ側電圧調整ネットワーク２０１およびＮＭＯＳ側電圧調整ネットワーク２０２を含む。基準電流（「Ｉｒｅｆ」）２０３が、ＮＭＯＳ側電圧調整ネットワーク２０２への入力として与えられる。ＰＭＯＳ側電圧調整ネットワーク２０１は、バイアスノード２０４においてＮＭＯＳ側電圧調整ネットワーク２０２に結合される。出力電流（「Ｉｏｕｔ」）２０５がＰＭＯＳ側電圧調整ネットワーク２０１からソースされ得る。ＮＭＯＳ側電圧調整ネットワーク２０２は「ＭＮ」トランジスタ２０６Ｓおよび２０６Ｃ、ならびにＭＮトランジスタ２０６−１から２０６−８（「２０６」）を含み、ＰＭＯＳ側電圧調整ネットワーク２０１は「ＭＰ」トランジスタ２０７Ｓおよび２０７Ｃ、ならびにＭＰトランジスタ２０７−１から２０７−８（「２０７」）を含む。ネットワーク２０１および２０２のトランジスタはＦｉｎＦＥＴなどのＭｕＧＦＥＴ、または他の種類のトランジスタを含み得る。

Ｉｒｅｆ２０３、およびそれと関連付けられているバイアス電圧は、トランジスタＭＮＳ２０６Ｓのドレインノードに、かつトランジスタＭＮＣ２０６Ｃ、ＭＮＳ２０６Ｓ、ＭＮＳＭ２０６−１、およびＭＮＣＭ２０６−５の共通ゲートノードに与えられ、ここで「ＭＮ」はＮＭＯＳトランジスタの略語である。トランジスタＭＮＳ２０６ＳのソースノードはトランジスタＭＮＣ２０６Ｃのドレインノードに共通結合され、トランジスタＭＮＳＭ２０６−１のソースノードはトランジスタＭＮＣＭ２０６−５のドレインノードに結合される。

トランジスタＭＮＣ２０６Ｃ、ＭＮＣＭ２０６−５、ＭＮＳ２０６Ｓ、およびＭＮＳＭ２０６−１のゲートはＮＭＯＳバイアス電圧（「Ｖｎｏｎ」）２１１でバイアスされる。ＮＭＯＳバイアス電圧２１１は、トランジスタＭＮＣ２０６Ｃ、ＭＮＣＭ２０６−５、ＭＮＳ２０６Ｓ、およびＭＮＳＭ２０６−１をオン状態または少なくとも実質的に導電状態に保持するためのバイアス電圧である。

トランジスタＭＮＣ２０６Ｃ、ＭＮＣＭ２０６−５、およびＭＮＣ０ ２０６−６からＭＮＣ２ ２０６−８のソースノードは接地ノード１０２に共通結合される。トランジスタＭＮＳＭ２０６−１のドレインノードはバイアスノード２０４に結合される。したがって、トランジスタＭＮＳ２０６Ｓ、ＭＮＳＭ２０６−１、ＭＮＣ２０６Ｃ、およびＭＮＣＭ２０６−５は、少なくとも最小バイアスをバイアスノード２０４に与える最小バイアス回路を提供するために、かつ一般的に一定の電圧Ｖｎｏｎ２１１を与えるために結合される。しかし、バイアスノード２０４に与えられるこのバイアスは、以下により詳細に説明するように、１対以上のトランジスタを選択することによって調整され得る。

トランジスタＭＮＣ０ ２０６−６からＭＮＣ２ ２０６−８のドレインノードはトランジスタＭＮＳ０ ２０６−２からＭＮＳ２ ２０６−４のソースノードにそれぞれ結合され、トランジスタＭＮＳ０ ２０６−２からＭＮＳ２ ２０６−４のドレインノード、およびトランジスタＭＮＳＭ２０６−１のドレインノードはバイアスノード２０４に共通結合される。トランジスタＭＮＳ０ ２６０−２からＭＮＳ２ ２０６−４のゲートノードはトランジスタＭＮＣ０ ２０６−６からＭＮＣ２ ２０６−８のゲートノードにそれぞれ共通結合される。トランジスタＭＮＳ０ ２６０−２からＭＮＳ２ ２０６−４およびＭＮＣ０ ２０６−６からＭＮＣ２ ２０６−８のそのような対のそのような共通ゲートノードはそれぞれ、選択ビットｎ＜０＞からｎ＜２＞などの選択信号２６８によってそれぞれ制御されるそれぞれのスイッチ２８８−１から２８８−３に応答してバイアスノード２０４にそれぞれ選択的に結合され得る。これらのスイッチ２８８は、パスゲートトランジスタ、コンフィギュレーションメモリセル、または選択的にもしくはプログラマブルに状態を設定するための他の回路であり得る。

したがって、トランジスタ２０６−２から２０６−４は、トランジスタ２０６−６から２０６−８とともにＮＭＯＳトランジスタの対をそれぞれ形成する。ネットワーク２０１、および以下に詳細に説明するようなネットワーク２０２にはＮ個のトランジスタ対が存在し得、Ｎは０より大きい正の整数である。この例ではＮは３に等しいが、他の例ではＮは３より小さくても大きくてもよい。

トランジスタＭＮＳ０ ２０６−２からＭＮＳ２ ２０６−４およびＭＮＣ０ ２０６−６からＭＮＣ２ ２０６−８の対はそれぞれ、バイアスノード２０４に印加されるバイアス電圧を漸進的に調整するために、漸進的なサイジングを用いるなどして重み付けされ得る。随意に、トランジスタＭＮＳ０ ２０６−２からＭＮＳ２ ２０６−４およびＭＮＣ０ ２０６−６からＭＮＣ２ ２０６−８の対はそれぞれ、バイアスノード２０４に印加されるバイアス電圧を漸進的に調整するために、一般的に同一サイズを有し得る。

バイアスノード２０４からソースされるバイアス電圧は、トランジスタＭＰＳ２０７Ｓのドレインノードに、かつトランジスタＭＰＳ２０７Ｓ、ＭＰＣ２０７Ｃ、ＭＰＣＭ２０７−１、およびＭＰＳＭ２０７−５の共通ゲートノードに与えられ得る。トランジスタＭＰＳ２０７Ｓのソースノードは、トランジスタＭＰＣ２０７Ｃのドレインノードに共通結合される。

トランジスタＭＰＳ２０７Ｓ、ＭＰＣ２０７Ｃ、ＭＰＣＭ２０７−１、およびＭＰＳＭ２０７−５のゲートは、ＰＭＯＳバイアス電圧（「Ｖｐｏｎ」）２２１で、すなわち、それらのトランジスタをオン状態または少なくとも実質的に導電状態に保持するためのバイアス電圧で共通にバイアスされる。

トランジスタＭＰＣ０ ２０７−２からＭＰＣ２ ２０７−４のゲートノードは、トランジスタＭＰＳ０ ２０７−６からＭＰＳ２ ２０７−８のゲートノードにそれぞれ共通結合されて、それらのＰＭＯＳトランジスタのそれぞれの対を形成する。トランジスタＭＰＣ０ ２０７−２からＭＰＣ２ ２０７−４およびＭＰＳ０ ２０７−６からＭＰＳ２ ２０７−８のそのような対のそのような共通ゲートノードはそれぞれ、選択ビットｃｒｓ＜０＞からｃｒｓ＜２＞などの選択信号１６８によってそれぞれ制御されるそれぞれのスイッチ２７８−１から２７８−３に応答してバイアスノード２０４にそれぞれ選択的に結合され得る。これらのスイッチ２７８は、パスゲートトランジスタ、コンフィギュレーションメモリセル、または選択的にもしくはプログラマブルに開状態もしくは閉状態を設定するための他の回路であり得る。

トランジスタＭＰＣ２０７Ｃ、ＭＰＣＭ２０７−１、およびＭＰＣ０ ２０７−２からＭＰＣ２ ２０７−４のソースノードは、供給ノード１０１に共通結合される。トランジスタＭＰＳＭ２０７−５のソースノードは、トランジスタＭＰＣＭ２０７−１のドレインノードに共通結合される。トランジスタＭＰＳＭ２０７−５のドレインノードは出力ノード２２４に結合されて、そこからＩｏｕｔ２０５がソースされ得る。したがって、トランジスタＭＰＳ２０７Ｓ、ＭＰＳＭ２０７−５、ＭＰＣ２０７Ｃ、およびＭＰＣＭ２０７−１は、少なくとも最小バイアス電流Ｉｏｕｔ２０５を出力ノード２０４に与える最小バイアス回路を提供するために、かつ一般的に一定のバイアス電圧Ｖｐｏｎ２２１を与えるために結合される。しかし、出力ノード２２４に与えられるこのバイアス出力電流Ｉｏｕｔ２０５は、以下により詳細に説明するように、ＮＭＯＳトランジスタＭＰＣ０ ２０７−２からＭＰＣ２ ２０７−４およびＭＰＳ０ ２０７−６からＭＰＳ２ ２０７−８の対の１つ以上を選択することによってそれぞれ調整され得る。

トランジスタＭＰＣ０ ２０７−２からＭＰＣ２ ２０７−４のドレインノードはトランジスタＭＰＳ０ ２０７−６からＭＰＳ２ ２０７−８のソースノードにそれぞれ結合され、トランジスタＭＰＳ０ ２０７−６からＭＰＳ２ ２０７−８のドレインノードは出力ノード２２４に共通結合される。ＮＭＯＳトランジスタＭＰＣ０ ２０７−２からＭＰＣ２ ２０７−４およびＭＰＳ０ ２０７−６からＭＰＳ２ ２０７−８の対のゲートノードはそれぞれ、選択ビットｃｒｓ＜０＞からｃｒｓ＜２＞などの粗選択信号１６８によって制御されるそれぞれのスイッチ２７８に応答して選択的にそれぞれ結合され得る。したがって、Ｎ個の対のＰＭＯＳトランジスタのいずれか１つ以上が選択的に追加されてＩｏｕｔ２０５が与えられ得る。この例ではＮは３に等しいが、他の例ではＮは３より大きくてもよい。したがって、Ｎ個の対のＮＭＯＳトランジスタおよびＮ個の対の対応するＰＭＯＳトランジスタが存在して、反対の極性によってそれぞれの対の電流源を提供し得る。ゆえに、この例における選択信号１６８および２６８は、反対極性のスイッチトランジスタ２７８および２７８のセットにそれぞれ与えられ得る。

ＰＭＯＳトランジスタＭＰＣ０ ２０７−２からＭＰＣ２ ２０７−４およびＭＰＳ０ ２０７−６からＭＰＳ２ ２０７−８の対はそれぞれ、バイアス電流Ｉｏｕｔ２０５を漸進的に調整するために、漸進的なサイジングを用いるなどして重み付けされ得る。随意に、ＰＭＯＳトランジスタＭＰＣ０ ２０７−２からＭＰＣ２ ２０７−４およびＭＰＳ０ ２０７−６からＭＰＳ２ ２０７−８の対はそれぞれ、出力ノード２２４に印加されるバイアス電流Ｉｏｕｔ２０５を漸進的に調整するために、一般的に同一サイズを有し得る。

図３は、例示的なコンデンサユニットセル１３１を示す概略図である。この例におけるコンデンサユニットセル１３１は、ＭＳＢ ｃｒｓ＜Ｎ＞などの選択信号１６８−Ｎを受信するように結合される。しかし、そのようなコンデンサユニットセル１３１の各々は、コンデンサのサイズは同一であるかまたは異なるが同一の構成要素を含み得るので、以下の説明は図１のコンデンサユニットセル１３１のいずれにも適用可能である。

トランジスタ３０１から３０３は、この例ではＦｉｎＦＥＴなどのＮＭＯＳ ＭｕＧＦＥＴのグループ分けまたはグループである。そのようなグループ内のトランジスタ３０１から３０３の各々のゲートノードは、選択信号１６８−Ｎとしてのビットｃｒｓ＜Ｎ＞を受信するように結合される。トランジスタ３０１から３０３のゲートは、そのような選択信号１６８−Ｎを受信するように共通結合され得る。ゆえに、トランジスタ３０１から３０３はすべて、同一の選択信号１６８−Ｎに応答してオン状態からオフ状態に移行してもよく、その逆であってもよい。

トランジスタ３０２のドレインノードはトランジスタ３０１のソースノードまたはドレインノード３１１に結合され得、トランジスタ３０３のドレインノードはトランジスタ３０１のドレインノードまたはソースノード３１２に結合され得る。トランジスタ３０２および３０３のソースノードは接地ノード１０２に結合され得る。それぞれのコンデンサバンクを表わし得るコンデンサ３０６および３０７は、ノード３１１および３１２においてそれぞれ結合され得る。それらに従うと、第１の複数のＭｏＭコンデンサが並列結合されてコンデンサ３０６を提供し得、第２の複数のＭｏＭコンデンサが並列結合されてコンデンサ３０７を提供し得る。使用され得るコンデンサのバンクのコンフィギュレーションの例は「フィンガー」または「フィンガーコンデンサ」である。コンデンサ３０６の非負荷側ノードはノード３１１において結合され得、コンデンサ３０７の非負荷側ノードはノード３１２において結合され得る。

トランジスタ３０１から３０３がすべてオフ状態にあるとき、コンデンサ３０６および３０７は一般的に、以下にさらに詳細に説明するように、寄生容量結合以外は、互いにかつ接地ノード１０２から分離される。トランジスタ３０１から３０３がすべてオン状態にあるとき、ノード３１１および３１２はその非負荷側で互いにパスゲート結合され、かつ接地ノード１０２にパスゲート結合される。コンデンサ３０６および３０７の負荷または出力ノードは、図１に代表的に示したように、正極側出力ノード１０５および負極側出力ノード１０６にそれぞれ結合され得る。基本的にトランジスタ３０１から３０３がすべてオン状態にあるとき、ノード３１１および３１２は接地ノード１０２に設定されるので、出力ノード１０６および１０５の各々はＣ_Nのコンデンサが接地されると見る。

コンデンサユニットセル１３１は、ＭｏＭコンデンサと組合されたトランジスタ３０１から３０３と関連付けられているような、いくらかの寄生容量を有し得る。したがって、コンデンサ３０４はノード３１１と接地ノード１０２との間に結合された実際のコンデンサではない場合があり、同様に、コンデンサ３０５はノード３１２と接地ノード１０２との間に結合された実際のコンデンサではない場合がある。むしろ、コンデンサ３０４および３０５は、ＭｏＭコンデンサと組合されたトランジスタ３０１から３０３と関連付けられている寄生容量をモデル化するために用いられ得る。ゆえに、トランジスタ３０１から３０３がすべてオフ状態にあるときでも、それらのドレイン領域とソース領域との間のＭ２およびＭ３の小さい寄生容量は持続する。この小さい寄生容量は、コンデンサ３０６および３０７の実質的により大きいキャパシタンスＣ_Nと直列に現われる。小さいキャパシタンスが大きいキャパシタンスと直列に現われる場合、実効キャパシタンスはＣｍｉｎを形成する２つのキャパシタンスのうちの小さい方よりも小さい。

ＭｏＭコンデンサ３０６および３０７は、ＭＯＭコンデンサと一般的と関連付けられている寄生容量を低下させ、Ｃｍｉｎを低下させてＣｍａｘ／Ｃｍｉｎ比を最大化させてより大きい周波数調整範囲を得るために、深いＮウェルを有して形成され得る。一般的に、深いＮウェルは、その内側Ｎウェルの深さを超える深さまで埋込まれてそのような内側Ｎウェルをｐ型バルク基板から分離するＮウェルである。深いＮウェルは、同一のｐ型バルク基板を共有するアナログ回路の感度からデジタル回路のノイズをシールドするために用いられ得る。また、これらの粗ＭＯＭコンデンサ３０６および３０７は、ＬＣタンク共振器の分散されたＬＣの性質を活用して、Ｃｍｉｎを最小化することだけでなく、そのようなＬＣタンク発振器の実効インダクタンスＬｅｆｆを調整することによって、そのような調整範囲をさらに増大するために戦略的に配置され得る。

図１に戻って、バラクタ１４０は微細キャパシタンス調整ネットワークを提供するために用いられ得る。しかし、ＮＭＯＳ蓄積モードバラクタ１４０を形成するために用いられるＦｉｎＦＥＴまたは他のＭｕＧＦＥＴ半導体プロセス技術については、より高い閾値電圧が存在する場合があり、これによって従来、ＡＣ結合されたＮＭＯＳバラクタ１４０がＬＣ ＶＣＯ調整範囲を限定し得る。

しかし、周波数スケーリングされる抵抗器ネットワーク１６０は、周波数依存プログラマブル抵抗器を提供して、周波数依存バイアス電流とともにバラクタ１４０のためのバイアス電圧を調整して、ＮＭＯＳ ＬＣ ＶＣＯ１００に広範な調整範囲を提供する。そのような広帯域ＮＭＯＳ ＬＣ ＶＣＯ１００では、ＬＣタンク発振器のＱ値が劣化しなくて済む。そのような広帯域ＮＭＯＳ ＬＣ ＶＣＯ１００では、負荷Ｑ値が向上し得る。

そのような広範な調整範囲には単一のＮＭＯＳ ＬＣ ＶＣＯ１００が与えられ得る。これは、調整範囲に対処してラインレートを補償するための２つの従来のＬＣ ＶＣＯの使用と対比されるべきである。さらに、そのようなＮＭＯＳ ＬＣ ＶＣＯ１００はバラクタ１４０のためのＡＣバイパスキャップをまったく含んでおらず、かつ含む必要がない。当該ＡＣバイパスキャップはＬＣタンク発振器のＱ値を低下させ得、ならびに／または、大きいＡＣ結合キャップの寄生容量および／もしくはバラクタ１４０内のキャパシタンス分割に起因して調整範囲を減少させ得る。また、そのようなＮＭＯＳ ＬＣ ＶＣＯ１００は、バラクタ１４０のための固定された制御電圧１４３を使用せず、かつ使用する必要がない。

図２を参照して説明したような重み付けされたＰＭＯＳ電流源を有することによって、ＬＣタンク発振器スイングは、ＬＣ ＶＣＯ１００が調整中であるか動作中である間を含むがこれに限定されないＬＣ ＶＣＯ１００周波数範囲にわたってほぼ一定であり得る。可変のＩｂｉａｓ１６３はＬＣ ＶＣＯ１００のコモンモード電圧に影響し得、当該コモンモード電圧は交差結合ＮＭＯＳトランジスタ１５１および１５２のゲート−ソース電圧（「Ｖｇｓ」）に等しくてもよい。そのようなコモンモード電圧は（√（β^*Ｉｂｉａｓ）−Ｖｔ）にほぼ等しくてもよく、ここでβはトランジスタ１５１および１５２のサイジングと関連付けられたベータ比であり、Ｖｔは一般的にトランジスタ１５１および１５２の平均閾値電圧である。

一般的に、ＬＣ ＶＣＯ１００の低動作周波数について、すなわち抵抗Ｒｐが低い場合、Ｉｂｉａｓ１６３電流は高くなり、したがってＬＣタンク発振器コモンモード電圧は高くなり、ＬＣタンク発振器振幅は一定のままであり得る。一般的に、ＬＣ ＶＣＯ１００の高動作周波数について、すなわち抵抗Ｒｐが高い場合、Ｉｂｉａｓ１６３電流は低くなり、したがってＬＣタンク発振器コモンモード電圧は高くなり、ＬＣタンク発振器振幅は一定のままであり得る。

図４は、ＮＭＯＳ蓄積バラクタの例示的なキャパシタンス−電圧（「ＣＶ」）曲線４００を示すプロット図である。ＣＶ曲線４０１は、平面型トランジスタ技術を用いて実現される蓄積モードＭＯＳバラクタのモデル曲線である。ＣＶ曲線４０２は、図１のバラクタといった、ＦｉｎＦＥＴなどのＭｕＧＦＥＴ技術を用いて実現される蓄積モードＭＯＳバラクタのモデル曲線である。ＣＶ曲線４０３は所望のまたは理想のバラクタについてのモデル曲線である。蓄積モードＭＯＳバラクタは周知であるので、本明細書では不必要に詳細に説明しない。

ＣＶ曲線４０１から４０３は、ゲートバイアスまたは供給（「Ｖｇｇ」）電圧をバラクタの電圧（Ｖ）で表わすｘ軸、およびゲート容量性負荷をそのようなバラクタのフェムトファラド（ｆＦ）で表わすｙ軸を用いてプロットされている。Ｖｇｇは、バラクタゲートまたは制御電圧を差し引いた（Ｖｏｕｔｐ／Ｖｏｕｔｎ）に等しくてもよく、すなわち、負極側出力ノード１０６上の電圧によって除算された正極側出力ノード１０５から制御電圧１４３を引いたものに等しくてもよい。

バラクタ１４０のＶｇｇは、ＬＣ ＶＣＯ１００のコモンモード電圧（「Ｖｃｍ」）に設定され得る。言い換えると、Ｖｃｎｔｒｌ１４３はＬＣ ＶＣＯ１００のコモンモード電圧に調整され得る。Ｖｃｎｔｒｌ１４３はＶｃｍに設定されるので、ＬＣ ＶＣＯ１００の周波数調整範囲はＶｃｎｔｒｌ１４３に対する感度が高くてもよい。

ＣＶ曲線４０２は、矢印４０４によって示されるように、ＦｉｎＦＥＴ半導体仕事関数に起因してシフトし得る。たとえば、ＮＭＯＳバラクタ１４０は、そのようなバラクタのＦｉｎＦＥＴなどのＭｕＧＦＥＴ技術仕事関数に起因して高電圧側にシフトし得る。スケーリングに起因する高閾値電圧側へのシフトの結果、領域４０５においてＣＶ曲線４０２の傾斜が高くなり得る。領域４０５はＬＣ ＶＣＯ１００の発振器出力または発振信号４１２と関連付けられ得、発振器出力４１２は、中心軸４２０の両側の対向軸４２１および４２２と一般的と関連付けられた振幅まで中心軸４２０の周りを発振する正弦波信号である。さらに、低トランジスタ閾値電圧は、ＮＭＯＳ Ｖｇｓが同様に低く、したがって周波数調整範囲がそれに対応して制約され得ることを意味し得る。限界の調整範囲または過度に制約された（「狭い」）調整範囲では、半導体プロセス、電圧、および／または温度（「ＰＶＴ」）変化に対する周波数オーバーラップがなくなり得る。言い換えると、かなりの周波数ギャップ、電圧変化に対処する限界能力、および／または温度変化に対処する限界能力があり得る。これらの問題の１つ以上に取組むために、図１のプログラマブル電流源１１０の周波数スケーリングされるバイアス電流源および周波数スケーリングされる抵抗器ネットワーク１６０を用いてもよく、抵抗器ネットワーク１６０はＮＭＯＳ交差結合トランスコンダクタンスセル１５０のテールに結合され、すなわち、交差結合ＮＭＯＳトランジスタ１５１および１５２のソースノードに結合される。

周波数スケーリングされる抵抗器ネットワーク１６０からの抵抗Ｒを用いて、バラクタ１４０のゲートノードにおいて印加される制御電圧１４３はＶｇｓ＋Ｉｂｉａｓ^*Ｒとして表わされ得る。この式中のＩｂｉａｓおよびＲの双方は、周波数に応答して、ＬＣ ＶＣＯ１００の動作範囲にわたって広帯域調整範囲およびより少ない位相ノイズを提供するようにプログラムされ得る。

交差結合トランスコンダクタンスセル１５０のテールノードにおいて抵抗Ｒを追加する別の利点は、ＬＣタンク発振器の負荷時のＱの改善であり得る。それらに従うと、ＬＣ ＶＣＯ１００などのＬＣタンク発振器から接地１０２に向かって「見ている（looking）」実効インピーダンスが抵抗Ｒによって増加され得る。

広範な周波数調整範囲を提供するために、ＬＣ ＶＣＯ１００は、コンデンサユニットセル１３１の粗ＭｏＭコンデンサ３０６および３０７の戦略的配置の利益を享受し得る。それらに従うと、レイアウトにおけるコンデンサユニットセル１３１の粗ＭｏＭコンデンサ３０６および３０７の配置は、インダクタ１２０の分散性質を活用することによって周波数調整範囲を最大化するかまたはそうでなければ実質的に増加させて、ＬＣタンク発振器周波数を最大化するかまたはそうでなければ実質的に増加させるために用いられ得、式１から、ｆｏｓｃはＬｅｆｆおよびＣｅｆｆに反比例依存することが理解され得る。コンデンサユニットセル１３１のすべての粗ＭｏＭコンデンサ３０６および３０７を実際上スイッチアウトまたはスイッチオフした場合、最大ＬＣタンク発振器周波数は式（３）において以下のように表わされ得る：

式中、ＬＣ ＶＣＯ１００においてＬおよびＣは最小化される。コンデンサユニットセル１３１のすべての粗ＭｏＭコンデンサ３０６および３０７を実際上スイッチインまたはスイッチンオンした場合、最小ＬＣタンク発振器周波数は式（４）において以下のように表わされ得る：

図５は、ＬＣ ＶＣＯ１００の例示的なレイアウト５００を示すレイアウト図である。この例では、インダクタ１２０は八角形コイルであるが、他の実現例では他のコンフィギュレーションのインダクタ１２０が用いられてもよい。以下により詳細に説明するように、レイアウトは、分散インダクタンスを利用して周波数調整範囲を増大させるために用いられる。

プログラマブル電流源１１０は、インダクタ１２０のタップまたはノード５０１に結合されてそれにＩｏｕｔ１０４を与え得る。たとえば、タップ５０１は中央タップであり得、すなわち、コイル５１０の中央巻線に結合され得る。正極側出力ノード１０５および負極側出力ノード１０６は、上部巻線および下部巻線などのコイル５１０のそれぞれの巻線のそれぞれの延長部であってもよく、その逆であってもよい。

粗粒度キャップアレイ１３０のコンデンサユニットセル１３１の各々は、正極側出力ノード１０５および負極側出力ノード１０６に結合され得る。コンデンサユニットセル１３１のノード１０５および１０６へのこれらの結合は、以下により詳細に説明するように、いくつかのキャパシタンスをコイル５１０に近づけるか遠ざけるように、それら同士の間に間隔５０２を有していてもよく、当該間隔は均一であってもよく均一でなくてもよい。しかし、一般的にセル１３１は互いに間隔を空けて配置され得、そのようなセル１３１はインダクタ１２０のコイル５１０から漸進的に離れるように間隔を空けて配置され得る。

たとえば、粗粒度キャップアレイ１３０のコンデンサユニットセル１３１の各々のＭｏＭコンデンサ３０６および３０７は、正極側出力ノード１０５および負極側出力ノード１０６にそれぞれ結合され得る。しかし、粗粒度キャップアレイ１３０のコンデンサユニットセル１３１の各々のキャパシタンスは互いに異なり得る。ゆえに、たとえば、コンデンサユニットセル１３１−０から１３１−ｎのキャパシタンスはそれぞれＣ₀からＣ_nであり得、ここでＣ₀＜Ｃ₁＜Ｃ₂＜Ｃ₃…＜Ｃ_n-2＜Ｃ_n-1＜Ｃ_nである。言い換えると、コンデンサユニットセル１３１はそれぞれのキャパシタンスの連続した数列であり得、キャパシタンスはそのような数列内のより高位のコンデンサユニットセル１３１ごとに、そのような数列内の最後のコンデンサユニットセル１３１まで増加する。そのような行列のスケールは増分的、２進的、または他の種類のスケーリングであり得る。一例として限定せずに明確にする目的で、２進法を用いると仮定する。ここで、高位の隣接する各コンデンサユニットセル１３１のキャパシタンスは、低位の最近隣の隣接するコンデンサユニットセル１３１のキャパシタンスの２倍であり、または２Ｃ₀＝Ｃ₁，２Ｃ₁＝Ｃ₂，…，２Ｃ_n-2＝Ｃ_n-1および２Ｃ_n-1＝Ｃ_nである。

この例では、ＬＳＢ ｃｒｓ＜０＞がコンデンサユニットセル１３１−０に与えられ、次に最小のＳＢ ｃｒｓ＜１＞がコンデンサユニットセル１３１−１に与えられ、ＭＳＢ ｃｒｓ＜ｎ＞がコンデンサユニットセル１３１−ｎに与えられるまでこのように続く。言い換えると、キャパシタンスの数列は、コンデンサユニットセル１３１−ｎの最大キャパシタンスＣ_nおよび関連のコンデンサビットｃｒｓ＜ｎ＞（ＭＳＢ）が、粗粒度キャップアレイ１３０のそのようなセル１３１のそのようなキャパシタンスのいずれよりも八角形コイル５１０から離れているようなものである。逆に言えば、キャパシタンスの数列は、コンデンサユニットセル１３１−０の最小キャパシタンスＣ₀および関連のコンデンサビットｃｒｓ＜０＞（ＬＳＢ）が粗粒度キャップアレイ１３０のそのようなセル１３１のそのようなキャパシタンスのいずれよりも八角形コイル５１０に近いようなものである。

この例では、ＬＳＢセル１３１−０がすべての他のセル１３１に関してコイル５１０に最も近い。他のコンフィギュレーションでは、インダクタ１２０のコイル５１０に関してアレイ１３０のセル１３１のキャパシタンスの近接の他の方位が用いられてもよいが、コイル５１０に関する上述のＬＳＢからＭＳＢの最も近くから最も遠い方位を有することによって、通信用のキャリア周波数が最低である場合に、すなわち、アレイ１３０のすべてのコンデンサを式（４）内のようなＣｍａｘ、式（４）内のような最大実効インダクタンスＬｍａｘを得るようにスイッチインまたはスイッチオンした場合に、実効インダクタンスＬｅｆｆを得ることができる。実効インダクタンスＬは、以下のように式（５）に従ってＬＣ ＶＣＯ１００において最大化される：

式中、Ｌｄはインダクタ１２０のコイル５１０の自己のｄ位相またはｄ軸インダクタンスであり、式中、Ｌｅｆｆ₁＋Ｌｅｆｆ₂＋…＋Ｌｅｆｆ_(n-1)は、図１を参照して上述したように、正極側出力ノード１０５または負極側出力ノード１０６のいずれかに沿って加算される一連の実効インダクタンスである。この結果、式（４）に記載されるようなＬＣ ＶＣＯ１００の最小ＬＣタンク発振器周波数がもたらされ得る。

コンデンサビットｃｒｓ＜０＞からｃｒｓ＜ｎ＞のすべてが、コンデンサセル１３１−０から１３１−ｎのすべてをスイッチオフするようにアサートされていない場合、実効インダクタンスＬはＬＣ ＶＣＯ１００のＬＣタンク発振器について最小化される。ＬＣ ＶＣＯ１００についてのＣｍｉｎを有するためにそのようなビットがすべてオフにされると、大部分のＲＦ電流の流れはインダクタコイル５１０の上半分を通り得る。それらに従うと、実効インダクタンスＬは最小、すなわちＬｍｉｎであってもよく、ＬｍｉｎはＬｄ／２にほぼ等しくてもよい。この状態で、ＬＣ ＶＣＯ１００の最大ＬＣタンク発振器周波数が式（３）に記載されるように設定され得る。

したがって、Ｃｍａｘ^*ＬｍａｘからＣｍｉｎ^*Ｌｍｉｎの範囲を得るためにキャパシタンスＣおよび実効インダクタンスＬの双方を変更することによって、対応する最小および最大周波数を得ることができる。さらに、コンデンサセル１３１−０から１３１−ｎの１つ以上を選択的にオンまたはオフにすることによって少なくとも１つであるがすべてではないそのようなコンデンサセル１３１−０から１３１−ｎをスイッチインまたはスイッチオンすることによって、Ｃｍａｘ^*ＬｍａｘからＣｍｉｎ^*Ｌｍｉｎの間の粗値を得ることができる。ゆえに、ＬＣタンク発振器のＣｍａｘ^*ＬｍａｘからＣｍｉｎ^*Ｌｍｉｎとそれぞれ関連付けられている最小および最大を有する周波数調整範囲についての粗周波数制御の範囲が大幅に増大され得る。そのような粗周波数制御は、ｃｒｓビットまたは信号に応答してコンデンサセル１３１−０から１３１−ｎのうちのいくつか、すべて、またはゼロにおける選択的な切替えによって提供され得る。

この例では、アレイ１３０、およびバラクタ１４０がノード１０５と１０６との間に結合される。さらに、バラクタ１４０は、ノード１０５および１０６を提供するために用いられるワイヤまたはトレースの端において結合される。ゆえに、バラクタ１４０はアレイ１３０のいずれのセル１３１よりもコイル５１０から離れて結合される。

トランジスタ１５１のドレインノードおよびトランジスタ１５２のゲートノードは互いに共通結合され、かつノード１０５の端に結合され、トランジスタ１５２のドレインノードおよびトランジスタ１５１のゲートノードは互いに共通結合され、かつノード１０６の端に結合される。このレイアウトでは、交差結合トランスコンダクタンスセル１５０はバラクタ１４０よりもコイル５１０から離れて結合される。さらに、このレイアウトでは、交差結合トランスコンダクタンスセル１５０はノード１０５と１０６との間に結合されず、ノード１０５と１０６との間に規定されるそのような領域の外部にある。周波数スケーリングされる抵抗器ネットワーク１６０は、交差結合トランスコンダクタンスセル１５０のトランジスタ１５１および１５２の共通ソースノードまたは抵抗負荷ノード１０７に結合され、このレイアウトでは、周波数スケーリングされる抵抗器ネットワーク１６０は交差結合トランスコンダクタンスセル１５０よりもコイル５１０から離れている。

スイングおよびコモンモード制御は、そのようなｃｒｓビットまたは信号を用いて抵抗器Ｒ０からＲＮのいくつか、すべて、またはゼロを選択的に切替えることによって提供され得る。ゆえに、発振器振幅スイングおよびコモンモード電圧は、周波数依存バイアス電流および抵抗器バンクを用いる周波数でスケーリングされ得る。

図６は、コントローラ６００を示すブロック図である。コントローラ６００は、プログラマブルリソコントローラースおよび／または専用ロジックにおいて実現され得る。一例として限定せずに明確にする目的で、コントローラ６００、およびＬＣ ＶＣＯ１００は、ＳｏＣ（たとえばＦＰＧＡ）、ＡＳＩＣ、マルチプロセッサチップ、メモリ、または１つ以上のＰＬＬを有するその他の集積回路装置などの集積回路装置の位相同期ループ（「ＰＬＬ」）においてそれぞれ実現されると仮定する。しかし、ＬＣ ＶＣＯ１００はＰＬＬ以外の回路においても実現され得ることが理解されるはずである。一例として限定せずに明確にする目的で、コントローラ６００およびＬＣ ＶＣＯ１００はＦＰＧＡにおいて実現されると仮定する。

コントローラ６００は、周波数および振幅スイング入力信号６１０を受信し得る。入力信号６１０は、コントローラ６００の１つ以上のルックアップテーブル（「ＬＵＴ」）６０９への少なくとも１つのベクトルであり得る。そのようなベクトルと関連付けられている、選択される周波数およびスイングのために、本明細書に記載のようなビットｃｒｓ＜０＞からｃｒｓ＜Ｎ＞のセットなどの第１のセットの選択信号１６８、本明細書に記載のようなプログラマブル電流源１１０についてのビットｎ＜０＞からｎ＜Ｎ＞のセットなどの第２のセットの選択信号２６８、およびコモンモード電圧コード６０７が、そのような選択信号６１０に応答してＬＵＴ６０９から出力され得る。

スイッチ２７８および２８８のセットとそれぞれ関連付けられている選択信号１６８および２６８のセットが、入力信号１６０に応答して選択される周波数およびスイングを信号に与えるために、本明細書に記載のようにＬＣ ＶＣＯ１００に与えられ得る。さらに、コモンモード電圧コード６０７がコントローラ６００の調整可能電圧回路６０８に与えられ得る。調整可能電圧回路６０８は、そのようなコモンモード電圧コード６０７に応答して制御電圧１４３を与え得、ＬＵＴ６０９に格納されるそのようなコモンモード電圧コード６０７はそのような選択される周波数およびスイングと関連付けられている。

本明細書に記載の例の１つ以上はＦＰＧＡにおいて実現され得るので、そのようなＩＣについて詳細に説明する。しかし、他の種類のＩＣも本明細書に記載の技術の利益を享受し得ることが理解されるはずである。

プログラマブルロジックデバイス（「ＰＬＤ」）は、指定された論理機能を果たすようにプログラムすることができる周知の種類の集積回路である。一種のＰＬＤとしての、フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）は典型的にプログラマブルタイルのアレイを含む。これらプログラマブルタイルは、例として、入出力ブロック（「ＩＯＢ」）、コンフィギュラブルロジックブロック（「ＣＬＢ」）、専用ランダムアクセスメモリブロック（「ＢＲＡＭ」）、乗算器、デジタル信号処理ブロック（「ＤＳＰ」）、プロセッサ、クロックマネージャ、遅延ロックループ（「ＤＬＬ」）等を含み得る。本明細書で使用する「含む」は、限定なしで含むことを意味する。

各プログラマブルタイルは典型的に、プログラマブル相互接続とプログラマブルロジック双方を含む。プログラマブル相互接続は典型的に、プログラマブル相互接続ポイント（「ＰＩＰ」）によって相互接続された可変長の多数の相互接続線を含む。プログラマブルロジックは、たとえば、関数発生器、レジスタ、算術ロジック等を含み得るプログラマブル素子を用いるユーザ設計のロジックを実装する。

このプログラマブル相互接続およびプログラマブルロジックは典型的に、コンフィギュレーションデータのストリームを、プログラマブル素子を如何にして構成するかを定める内部コンフィギュレーションメモリセルにロードすることによって、プログラムされる。コンフィギュレーションデータは、メモリから（たとえば外部ＰＲＯＭから）読取ってもよく、外部装置によってＦＰＧＡに書込んでもよい。そうすると、個々のメモリセルの集合状態が、ＦＰＧＡの機能を決定する。

別の種類のＰＬＤは、複合プログラマブルロジックデバイスまたはＣＰＬＤである。ＣＰＬＤは、相互に接続されるとともに相互接続スイッチマトリクスによって入出力（「Ｉ／Ｏ」）リソースに接続された２つ以上の「機能ブロック」を含む。ＣＰＬＤの各機能ブロックは、プログラマブルロジックアレイ（「ＰＬＡ」）およびプログラマブルアレイロジック（「ＰＡＬ」）装置で使用されるものと同様の２レベルのＡＮＤ／ＯＲ構造を含む。ＣＰＬＤでは、コンフィギュレーションデータは典型的にオンチップで不揮発性メモリに格納される。ＣＰＬＤの中には、コンフィギュレーションデータがオンチップで不揮発性メモリに格納されその後初期コンフィギュレーション（プログラミング）シーケンスの一部として揮発性メモリにダウンロードされるＣＰＬＤがある。

これらプログラマブルロジックデバイス（「ＰＬＤ」）すべてについて、デバイスの機能はデータビットによって制御される。このデータビットはこの目的のためにデバイスに与えられる。データビットは、揮発性メモリ（たとえばＦＰＧＡおよびいくつかのＣＰＬＤにあるようなスタティックメモリセル）、不揮発性メモリ（たとえばいくつかのＣＰＬＤにあるようなフラッシュメモリ）、またはその他の種類のメモリセルに格納することができる。

これ以外のＰＬＤは、デバイス上のさまざまな素子をプログラマブルに相互接続する金属層等の処理層を適用することによってプログラムされる。これらＰＬＤは、マスクプログラマグルデバイスとして知られている。ＰＬＤは、たとえばヒューズまたはアンチヒューズ技術を用いるなど、他のやり方で実装することもできる。「ＰＬＤ」および「プログラマブルロジックデバイス」という用語は、上記例示的なデバイスを含むがこれに限定される訳ではなく、部分的にのみプログラマブルなデバイスも包含する。たとえば、ある種のＰＬＤは、ハードコーディングされたトランジスタロジックと、ハードコーディングされたトランジスタロジックをプログラマブルに相互接続するプログラマブルスイッチファブリックとを組合わせたものを含む。

上記のように、進化したＦＰＧＡは、アレイ内に、数種類のプログラマブルロジックブロックを含み得る。たとえば、図７は、マルチギガビットトランシーバ（「ＭＧＴ」）７０１、コンフィギュラブルロジックブロック（「ＣＬＢ」）７０２、ランダムアクセスメモリブロック（「ＢＲＡＭ」）７０３、入出力ブロック（「ＩＯＢ」）７０４、コンフィギュレーションおよびクロッキングロジック（「ＣＯＮＦＩＧ／ＣＬＯＣＫＳ」）７０５、デジタル信号処理ブロック（「ＤＳＰ」）７０６、特化された入出力ブロック（「Ｉ／Ｏ」）７０７（たとえばコンフィギュレーションポートおよびクロックポート）、ならびに、デジタルクロックマネージャ、アナログデジタル変換器、システムモニタリングロジック等のその他のプログラマブルロジック７０８を含む、多数の異なるプログラマブルタイルを備える、ＦＰＧＡアーキテクチャ７００を示す。いくつかのＦＰＧＡは、専用プロセッサブロック（「ＰＲＯＣ」）７１０も含む。

いくつかのＦＰＧＡにおいて、各プログラマブルタイルは、隣接する各タイルの対応する相互接続素子へのおよびこの素子からの標準化された接続を有するプログラマブル相互接続素子（「ＩＮＴ」）７１１を含む。したがって、プログラマブル相互接続素子を合わせて、示されているＦＰＧＡのプログラマブル相互接続構造を実装する。プログラマブル相互接続素子７１１はまた、図７の上部に含まれる例によって示される、同一タイル内のプログラマブルロジック素子へのおよびこの素子からの接続を含む。

たとえば、ＣＬＢ７０２は、ユーザロジックを実装するようにプログラムすることができるコンフィギュラブルロジック素子（「ＣＬＥ」）７１２と、１つのプログラマブル相互接続素子（「ＩＮＴ」）７１１とを含み得る。ＢＲＡＭ７０３は、１つ以上のプログラマブル相互接続素子に加えてＢＲＡＭロジック素子（「ＢＲＬ」）７１３を含み得る。典型的に、１つのタイルに含まれる相互接続素子の数は、このタイルの高さによって決まる。描かれている実施形態では、１つのＢＲＡＭタイルは、５つのＣＬＢの高さと同一の高さを有するが、他の数（たとえば４）を用いることもできる。ＤＳＰタイル７０６は、適切な数のプログラマブル相互接続素子に加えてＤＳＰロジック素子（「ＤＳＰＬ」）７１４を含み得る。ＩＯＢ７０４は、たとえば、プログラマブル相互接続素子７１１の１つのインスタンスに加えて、入出力ロジック素子（「ＩＯＬ」）７１５の２つのインスタンスを含み得る。当業者にとっては明らかであるように、たとえばＩ／Ｏロジック素子７１５に接続される実際のＩ／Ｏパッドは、典型的に、入出力ロジック素子７１５の領域に限られない。

描かれている実施形態において、（図７に示される）ダイの中心近くの水平方向の領域は、コンフィギュレーション、クロック、およびその他の制御ロジックのために使用される。この水平方向の領域または列から延びる垂直方向の列７０９は、ＦＰＧＡの幅全体にわたってクロックおよびコンフィギュレーション信号を分配するために使用される。

図７に示されるアーキテクチャを使用するいくつかのＦＰＧＡは、ＦＰＧＡのかなりの部分を構成している規則的な列状構造を壊しているその他のロジックブロックを含む。その他のロジックブロックは、プログラマブルブロックおよび／または専用ロジックであってもよい。たとえば、プロセッサブロック７１０は、ＣＬＢおよびＢＲＡＭの数個の列に跨っている。

なお、図７は、例示的なＦＰＧＡアーキテクチャのみを示すことを意図している。たとえば、１行のロジックブロックの数、行の相対的な幅、行の数および順序、行に含まれるロジックブロックの種類、ロジックブロックの相対的なサイズ、ならびに図７の最上部に含まれている相互接続／ロジックの実装は、例示的なものにすぎない。たとえば、実際のＦＰＧＡでは典型的に、ＣＬＢがどこにあっても隣接する２行以上のＣＬＢを含むことによってユーザロジックを効率的に実装し易くしているが、隣接するＣＬＢ行の数はＦＰＧＡの全体のサイズに応じて変化する。

図８は、例示的な電圧制御発振プロセス８００を示すフロー図である。電圧制御発振プロセス８００はＬＣ ＶＣＯ１００が発振信号４１２出力を与えるためのものであってもよく、したがって、図１〜図６および図８を同時に参照しながら電圧制御発振プロセス８００についてさらに説明する。

そのようなプロセス８００の８０１において、Ｉｏｕｔ１０４などの第１の電流が、インダクタ１２０のタップ５０１などのインダクタのタップに受信され得る。ここでも、インダクタ１２０は、正極側出力ノード１０５および負極側出力ノード１０６に結合され得るか、またはこれらのノードを有し得る。８０１の一部として、８１１において、選択信号１６８および２６８は、そのような選択信号を受信してそのような第１の電流を選択するように結合されたプログラマブル電流源１１０を用いてそのような第１の電流を選択するために用いられるオプションであり得る。プログラマブル電流源１１０は、そのような第１の電流のソースとなるように、供給電圧ノードであり得る供給ノード１０１に結合され得る。ここでも、選択信号１６８および２６８は、プログラマブル電流源１１０の反対の極性のトランジスタのためのものであり得る。

８０２において、正極側出力ノード１０５および負極側出力ノード１０６に結合された粗粒度コンデンサアレイ１３０からキャパシタンスが選択され得る。ここでも、粗粒度コンデンサアレイ１３０のセル１３１は、選択信号１６８を受信してそのようなキャパシタンスを選択するようにそれぞれ結合され得る。

８０３において、正極側出力ノード１０５および負極側出力ノード１０６に結合されたバラクタ１４０について、制御電圧１４３がコントローラ６００によってなどで設定され得る。８０４において、正極側出力ノード１０５および負極側出力ノード１０６に結合された交差結合トランスコンダクタンスセル１５０などのトランスコンダクタンスセルを介してトランスコンダクタンスが提供され得る。そのような交差結合トランスコンダクタンスセル１５０は、共通ソースノード１０７などの共通ノードを有し得る。

８０５において、Ｉｂｉａｓ電流１６３などの第２の電流のための経路について、そのような共通ノード１０７に結合された周波数スケーリングされる抵抗器ネットワーク１６０から抵抗が選択され得る。周波数スケーリングされる抵抗器ネットワーク１６０は、選択信号１６８を受信して、接地ノード１０２へのそのような経路のそのような抵抗を選択するように結合され得る。上記に従うと、８０６において、発振信号４１２が、上述のように選択および制御電圧設定に従った周波数および振幅スイングを有してＬＣ ＶＣＯ１００から出力され得る。そのような周波数は、ＬＣ ＶＣＯ１００の広帯域周波数調整範囲を含む範囲内にあり得る。

要約すると、電圧制御発振器が、インダクタのタップへの第１の電流を受信するように結合され、かつ正極側出力ノードおよび負極側出力ノードに結合されるかまたはこれらのノードを有するインダクタを有するとして記載された。粗粒度コンデンサアレイが正極側出力ノードおよび負極側出力ノードに結合され、かつ、選択信号をそれぞれ受信するように結合される。バラクタが正極側出力ノードおよび負極側出力ノードに結合され、かつ、制御電圧を受信するように結合され、バラクタは第１のＭｕＧＦＥＴを含む。トランスコンダクタンスセルが正極側出力ノードおよび負極側出力ノードに結合され、かつ、共通ノードを有する。周波数スケーリングされる抵抗器ネットワークが共通ノードに結合され、かつ、第２の電流のための経路の抵抗についての選択信号を受信するように結合される。

直前の段落におけるような電圧制御発振器において、周波数スケーリングされる抵抗器ネットワークは、そのそれぞれの第１の端において共通ノードに結合された抵抗器と、選択トランジスタとを含み得、選択トランジスタのドレインノードはそれぞれ抵抗器の第２の端に結合され、選択トランジスタのソースノードはそれぞれ互いにそれぞれ共通結合され、選択トランジスタのゲートノードは選択信号を受信するようにそれぞれ結合される。第２の電流のための経路の抵抗は、電圧制御発振器の周波数範囲内の周波数でスケーラブルであり得る。選択トランジスタは第２のＭｕＧＦＥＴを含み得る。第２の電流は電圧制御発振器のためのバイアス電流であり得る。粗粒度コンデンサアレイのセルは、正極側出力ノードおよび負極側出力ノードに結合された状態で互いに間隔を空けて配置され得る。セルは、インダクタのコイルから漸進的に離れるように間隔を空けて配置され得る。セルは選択信号をそれぞれ受信するように結合され得る。セルは、選択信号を基準として最下位ビットから最上位ビットまで結合され得る。最下位ビットはコイルに最も近くてもよい。セルの各々は、第１のコンデンサおよび第２のコンデンサ；選択信号のうちの１つの選択信号を受信するように結合された第１のゲート、第１のコンデンサの第１の近接導体に結合された第１のソース−ドレインノード、および第２のコンデンサの第２の近接導体に結合された第２のソース−ドレインノードを有する第１のトランジスタを含み得る。セルの各々は、選択信号のうちの１つの選択信号を受信するように共通結合された第２のゲートおよび第３のゲートをそれぞれ有する第２のトランジスタおよび第３のトランジスタ；第１のトランジスタの第１のソース−ドレインノードに結合された第２のトランジスタの第１のドレインノード；第１のトランジスタの第２のソース−ドレインノードに結合された第３のトランジスタの第２のドレインノード；および接地ノードに共通結合された第２のトランジスタおよび第３のトランジスタのそれぞれのソースノードを含み得る。第１のトランジスタ、第２のトランジスタ、および第３のトランジスタは第２のＭｕＧＦＥＴを含み得る。プログラマブル電流源が第１の電流を与えるように供給ノードに結合され得、プログラマブル電流源は、そのそれぞれの選択トランジスタへの選択信号を受信して周波数スケーリングされる電流源を提供するように結合され得る。選択トランジスタは第１の極性と関連付けられた第１の選択トランジスタであり得る。プログラマブル電流源は、その第２の選択トランジスタへの第２の選択信号をそれぞれ受信するように結合され得る。第２の選択トランジスタは、第１の極性と反対の第２の極性と関連付けられ得る。プログラマブル電流源の第１の選択トランジスタおよび第２の選択トランジスタはそれぞれの第２のＭｕＧＦＥＴであり得る。

さらに要約すると、集積回路装置のためのシステムが、周波数および振幅スイング入力信号を受信するように結合されたコントローラを有するとして記載された。電圧制御発振器が、選択信号および制御電圧を受信するようにコントローラに結合される。電圧制御発振器は、インダクタのタップへの第１の電流を受信するように結合され、かつ、正極側出力ノードおよび負極側出力ノードに結合されるかまたはこれらのノードを有するインダクタと；正極側出力ノードおよび負極側出力ノードに結合され、かつ、選択信号をそれぞれ受信するように結合された粗粒度コンデンサアレイと；正極側出力ノードおよび負極側出力ノードに結合され、かつ、制御電圧を受信するように結合されたバラクタとを含み、バラクタは第１のＭｕＧＦＥＴを含み；電圧制御発振器はさらに、正極側出力ノードおよび負極側出力ノードに結合され、かつ、共通ノードを有するトランスコンダクタンスセルと；共通ノードに結合され、かつ、第２の電流のための経路の抵抗についての選択信号を受信するように結合された周波数スケーリングされる抵抗器ネットワークとを含む。

直前の段落におけるようなシステムにおいて、プログラマブル電流源が第１の電流を与えるように供給ノードに結合され得、プログラマブル電流源はそのそれぞれの第１の選択トランジスタへの選択信号を受信するように結合され得る。周波数スケーリングされる抵抗器ネットワークは、そのそれぞれの第１の端において共通ノードに結合された抵抗器と；そのそれぞれのドレインノードが抵抗器の第２の端に結合され、そのそれぞれのソースノードが互いに共通結合された第２の選択抵抗器とを含み得る。第２の選択抵抗器のゲートノードは選択信号を受信するようにそれぞれ結合され得る。粗粒度コンデンサアレイのセルは、正極側出力ノードおよび負極側出力ノードに結合された状態で互いに間隔を空けて配置され得る。セルは、インダクタのコイルから漸進的に離れるように間隔を空けて配置され得る。セルの第３の選択トランジスタのグループは選択信号をそれぞれ受信するように結合され得る。第２の電流のための経路の抵抗は、周波数スケーリングされる抵抗器ネットワークに与えられる選択信号を介して、電圧制御発振器の周波数範囲内の周波数にスケーラブルであり得る。第１の選択トランジスタは第１の極性と関連付けられ得；選択信号は第１の選択信号であり得；プログラマブル電流源は、その第４の選択トランジスタへの第２の選択信号をそれぞれ受信するように結合され得；第４の選択トランジスタは第１の極性と反対の第２の極性と関連付けられ得る。第１の選択トランジスタ、第２の選択トランジスタ、第３の選択トランジスタ、および第４の選択トランジスタは各々がそれぞれ第２のＭｕＧＦＥＴを含み得る。

そしてさらに要約すると、電圧制御発振のための方法が、インダクタのタップへの第１の電流を受信することを有しており、インダクタは正極側出力ノードおよび負極側出力ノードに結合されるかまたはこれらのノードを有するとして記載された。正極側出力ノードおよび負極側出力ノードに結合された粗粒度コンデンサアレイからキャパシタンスが選択され、粗粒度コンデンサアレイは、選択信号をそれぞれ受信してキャパシタンスを選択するように結合される。正極側出力ノードおよび負極側出力ノードに結合されたバラクタのための制御電圧が設定され、バラクタはＭｕＧＦＥＴを含む。正極側出力ノードおよび負極側出力ノードに結合されたトランスコンダクタンスセルを介してトランスコンダクタンスが提供され、トランスコンダクタンスセルは共通ノードを有する。共通ノードに結合された周波数スケーリングされる抵抗器ネットワークから、第２の電流のための経路の抵抗が選択される。周波数スケーリングされるバイアス電流源−抵抗器ネットワークは、選択信号を受信して経路の抵抗を選択するように結合される。発振信号が出力される。

直前の段落におけるような方法において、選択信号は第１の選択信号であり得、第１の電流は、第１の選択信号および第２の選択信号を受信して第１の電流を選択するように結合されたプログラマブル電流源を用いて選択され得る。プログラマブル電流源は、第１の電流のソースとなるように供給ノードに結合され得る。第１の選択信号および第２の選択信号は、プログラマブル電流源の反対の極性のトランジスタのためのものであり得る。

上記では例示的な装置および／または方法を記載したが、本明細書に記載の１つ以上の局面に従う他のおよびさらなる例が、以下の請求項およびその均等物によって定められる本発明の範囲から逸脱することなく考案され得る。ステップを列挙している請求項はそれらステップのいずれの順序も含意するものではない。商標はその所有者の財産である。

Claims (14)

1. 電圧制御発振器であって、
   第１の電流を出力するように構成されたプログラマブル電流源を備え、複数の第１の選択信号の各々は複数の第２の選択信号の各々と一緒に前記プログラマブル電流源により出力される前記第１の電流を制御し、前記電圧制御発振器はさらに、
   タップを有し、かつ、正極側出力ノードおよび負極側出力ノードを有するかまたはこれらのノードに結合されたインダクタを備え、前記タップは前記第１の電流を受信するように結合され、前記電圧制御発振器はさらに、
   前記正極側出力ノードおよび前記負極側出力ノードに結合され、かつ、前記複数の第１の選択信号をそれぞれ受信するように結合されたコンデンサアレイを備え、前記複数の第１の選択信号の各々は一緒に前記コンデンサアレイから実効キャパシタンスを制御し、前記電圧制御発振器はさらに、
   前記正極側出力ノードおよび前記負極側出力ノードに結合され、かつ、制御電圧を受信するように結合されたバラクタを備え、
   前記バラクタは第１のＭｕＧＦＥＴを含み、前記電圧制御発振器はさらに、
   前記正極側出力ノードおよび前記負極側出力ノードに結合され、かつ、共通ノードを有するトランスコンダクタンスセルと、
   前記共通ノードに結合され、かつ、前記複数の第１の選択信号を受信するように結合されたバイアス電流源−抵抗器ネットワークとを備え、前記複数の第１の選択信号の各々は、一緒に、前記バイアス電流源−抵抗器ネットワークを通じて、第２の電流のための累積電流経路の実効抵抗を設定する、電圧制御発振器。
2. 周波数および振幅スイングについての入力信号を受信するように結合され、かつ、前記周波数および前記振幅スイングについての前記入力信号に応答して前記第１の選択信号、前記第２の選択信号、およびコモンモード電圧コードを与えるように構成されたコントローラと、
   前記コモンモード電圧コードを受信して前記制御電圧を与えるように構成された調整可能電圧回路とをさらに備え、
   前記バイアス電流源−抵抗器ネットワークは、
   それぞれの第１の端および第２の端を有する抵抗器を備え、前記第１の端は前記共通ノードに結合され、前記バイアス電流源−抵抗器ネットワークはさらに、
   ゲートノード、ドレインノードおよびソースノードを有する電流源−抵抗器ネットワーク選択トランジスタを備え、
   前記ドレインノードは前記抵抗器の前記第２の端にそれぞれ結合され、
   前記ソースノードは互いにそれぞれ共通結合され、
   前記電流源−抵抗器ネットワーク選択トランジスタの前記ゲートノードは前記複数の第１の選択信号を受信するようにそれぞれ結合される、請求項１に記載の電圧制御発振器。
3. 前記第２の電流のための前記累積電流経路の前記実効抵抗は、前記電圧制御発振器の周波数範囲内の周波数により制御可能であり、
   前記電流源−抵抗器ネットワーク選択トランジスタは第２のＭｕＧＦＥＴを含み、
   前記第２の電流は前記電圧制御発振器のためのバイアス電流である、請求項２に記載の電圧制御発振器。
4. 前記コンデンサアレイの複数のセルは、前記正極側出力ノードおよび前記負極側出力ノードに結合された状態で互いに間隔を空けて配置され、
   前記複数のセルは、キャパシタンスＣ₀からＣ_nについての前記インダクタのコイルから漸進的に離れるように間隔を空けて配置され、Ｃ₀＜Ｃ₁…＜Ｃ_n-1＜Ｃ_nであり、最大のキャパシタンスは前記コイルから最も遠く、
   前記セルは前記複数の第１の選択信号をそれぞれ受信するように結合される、請求項１から３のいずれか１項に記載の電圧制御発振器。
5. 前記複数のセルは、前記複数の第１の選択信号における最下位ビットから最上位ビットまで結合され、
   前記複数のセルのうち、前記最下位ビットに対応したセルは前記コイルに最も近い、請求項４に記載の電圧制御発振器。
6. 前記複数のセルの各々は、
   第１のコンデンサおよび第２のコンデンサと、
   前記複数の第１の選択信号のうちのそれぞれの選択信号を受信するように結合された第１のゲート、前記第１のコンデンサの第１の近接導体に結合された第１のソース−ドレインノード、および前記第２のコンデンサの第２の近接導体に結合された第２のソース−ドレインノードを有する第１のトランジスタとを備える、請求項４に記載の電圧制御発振器。
7. 前記複数のセルの各々は、
   前記複数の第１の選択信号のうちのそれぞれの選択信号を受信するように共通結合された第２のゲートおよび第３のゲートをそれぞれ有する第２のトランジスタおよび第３のトランジスタと、
   前記第１のトランジスタの前記第１のソース−ドレインノードに結合された前記第２のトランジスタの第１のドレインノードと、
   前記第１のトランジスタの前記第２のソース−ドレインノードに結合された前記第３のトランジスタの第２のドレインノードと、
   接地ノードに共通結合された前記第２のトランジスタおよび前記第３のトランジスタのそれぞれのソースノードとを備える、請求項６に記載の電圧制御発振器。
8. 前記第１のトランジスタ、前記第２のトランジスタ、および前記第３のトランジスタは第２のＭｕＧＦＥＴを備える、請求項７に記載の電圧制御発振器。
9. 前記プログラマブル電流源は、前記第１の電流を与えるように供給ノードに結合され、
   前記プログラマブル電流源は、プログラマブル電流源選択トランジスタを含み、
   前記プログラマブル電流源選択トランジスタは、前記第１の選択信号および前記第２の選択信号を受信して周波数スケーリングされる電流源を与えるようにそれぞれ結合される、請求項１から８のいずれか１項に記載の電圧制御発振器。
10. 前記プログラマブル電流源選択トランジスタは、第１の選択トランジスタを含み、前記第１の選択トランジスタは、前記第１の選択トランジスタのそれぞれのチャネル部分の半導体の第１の極性に関連付けられており、前記第１の選択トランジスタは前記複数の第１の選択信号をそれぞれ受信するように結合され、
    前記プログラマブル電流源選択トランジスタは第２の選択トランジスタを含み、
    前記第２の選択トランジスタは前記第２の選択信号をそれぞれ受信するように結合され、
    前記第２の選択トランジスタは前記第１の極性とは反対である、前記第２の選択トランジスタのそれぞれのチャネル部分の半導体の第２の極性に関連付けられている、請求項９に記載の電圧制御発振器。
11. 前記プログラマブル電流源の前記第１の選択トランジスタおよび前記第２の選択トランジスタはそれぞれの第２のＭｕＧＦＥＴである、請求項１０に記載の電圧制御発振器。
12. 周波数および振幅スイングについての入力信号を受信するように結合され、かつ、前記周波数および前記振幅スイングについての前記入力信号に応答して前記第１の選択信号、前記第２の選択信号、およびコモンモード電圧コードを与えるように構成されたコントローラをさらに備える、請求項１に記載の電圧制御発振器。
13. 電圧制御発振のための方法であって、
    コントローラによって周波数および振幅スイングについての入力信号を受信することと、
    前記周波数および前記振幅スイングについての前記入力信号に応答して、前記コントローラによって複数の第１の選択信号、複数の第２の選択信号、およびコモンモード電圧コードを与えることとを備え、前記方法は、さらに、
    調整可能電圧回路によって前記コモンモード電圧コードを受信して制御電圧を与えることと、
    プログラマブル電流源によって、前記複数の第１の選択信号の各々と前記複数の第２の選択信号の各々との両方により制御された第１の電流を出力することと、
    インダクタのタップへの前記第１の電流を受信することとを備え、
    前記インダクタは正極側出力ノードおよび負極側出力ノードに結合されるかまたはこれらのノードを有し、前記方法はさらに、
    前記複数の第１の選択信号に基づいてコンデンサアレイから実効キャパシタンスを制御することを備え、前記コンデンサアレイは前記正極側出力ノードおよび前記負極側出力ノードに結合され、
    前記正極側出力ノードおよび前記負極側出力ノードに結合されたバラクタに前記制御電圧を与えることを備え、
    前記バラクタはＭｕＧＦＥＴを含み、前記方法はさらに、
    前記正極側出力ノードおよび前記負極側出力ノードに結合されたトランスコンダクタンスセルを介してトランスコンダクタンスを提供することを備え、
    前記トランスコンダクタンスセルは共通ノードを有し、前記方法はさらに、
    バイアス電流源−抵抗器ネットワークから、第２の電流のための累積電流経路の実効抵抗を制御することを備え、前記バイアス電流源−抵抗器ネットワークは、前記共通ノードに結合され、前記方法はさらに、
    発振信号を出力することを備える、方法。
14. 前記複数の第１の選択信号および前記複数の第２の選択信号を受信して前記第１の電流を選択するように結合された前記プログラマブル電流源を用いて前記第１の電流を選択することをさらに備え、
    前記プログラマブル電流源は、前記第１の電流のソースとなるように供給ノードに結合され、
    前記複数の第１の選択信号および前記複数の第２の選択信号は、それぞれ、プログラマブル電流源の複数の第１のトランジスタおよび複数の第２のトランジスタのためのものであり、前記複数の第１のトランジスタは、前記複数の第１のトランジスタのチャネル部の半導体の第１の極性を有し、前記複数の第２のトランジスタは、第１の極性とは反対である、前記複数の第２のトランジスタのチャネル部の半導体の第２の極性を有する、請求項１３に記載の方法。