JP6698017B2 - データチャネル干渉キャンセル方法およびシステム - Google Patents

Description

本発明は、通信分野における干渉キャンセル技術に関し、特に広帯域符号分割多元接続（ＷＣＤＭＡ：Ｗｉｄｅ-ｂａｎｄ Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）におけるデータチャネル干渉キャンセル方法およびシステムに関する。

ＷＣＤＭＡ技術は、異なるユーザが同一の時間内に同じ周波数ポイントで伝播し、異なるユーザの区分が異なるコードによって実現されることである。具体的には、各チャネルに対して直交可変拡散因子コード（ＯＶＳＦ：Ｏｒｔｈｏｇｏｎａｌ Ｖａｒｉａｂｌｅ Ｓｐｒｅａｄｉｎｇ Ｆａｃｔｏｒ ｃｏｄｅｓ）を使用してスペクトラム拡散を行い、そしてスクランブリングコードを使用してスクランブリングし、ＯＶＳＦコードとスクランブリングコードのうちの一つが異なる限り、同じ周波数帯域とタイムスロット内の異なるチャネルを区分できる。

多重アクセス干渉（ＭＡＩ：Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ Ｉｎｔｅｒｆｅｒｅｎｃｅ）は、コードの非直交性によって引き起こされる、受信側が他のユーザからの干渉を完全にキャンセルできない現象である。かつ、ユーザが多いほど、ＭＡＩが深刻となる。いくつかの手段により若干のチャネルの情報ビットを正しく復調し、当該若干のチャネルの波形を生成し、この波形が他の復調しないユーザに対して干渉となる場合、それに対応して、全般的な受信波形から干渉をキャンセルし、さらにクリーンな信号を復調または再復調すると、より精確な結果を取得でき、干渉削除および再復調のプロセスが干渉キャンセルと呼ばれる。

現在、データチャネル干渉キャンセルの関連技術は、干渉キャンセルの一部のみに基づいて実現され、例えば干渉キャンセルを実現する再構成装置のみに関し、または干渉キャンセルアルゴリズムの改良のみに関し、または干渉キャンセルのある方面の応用のみに関するが、チャネル再符号化、チャネル推定、チャネル再構成プロセス全体に関連する研究に関しない。

これを鑑みて、本発明の実施形態は、データチャネル干渉キャンセル処理プロセス全体に対する最適化を実現でき、それによってキャンセル効率とリソース利用率を向上させる、データチャネル干渉キャンセル方法およびシステムを提供することを望む。

本発明の実施形態の技術的解決手段は、以下のように実現される。

本発明の実施形態によるデータチャネル干渉キャンセル方法は、
受信された伝送ブロックデータに対してビットレベルチャネル再符号化を行い、さらに前記符号化されたデータと多重化されたデータチャネルのアンテナデータに対してチャネル推定を行い、チャネル推定データを取得することと、
前記チャネル推定データを使用して符号化されたデータを、再構成ユニットを単位としてデータチャネル再構成を行うことと、
取得された再構成データとアンテナデータを減算して干渉キャンセルを完了することとを含む。

前記解決手段において、前記方法は、アンテナペアを構成するアンテナへ異なる周波数オフセットパラメータを送信することをさらに含む。

前記解決手段において、データチャネル再構成を行うことは、パスエネルギーに基づいてパスエネルギーが大きいパスを優先的に選択して再構成することである。

前記解決手段において、前記ビットレベルチャネル再符号化は、
ターボ（Ｔｕｒｂｏ）符号化モードを使用して受信された伝送ブロックデータを符号化し、Ｔｕｒｂｏ符号化データを取得し、Ｔｕｒｂｏ符号化データに対して１回目のＦＩＦＯキャッシュを実行し、１回目のキャッシュされたデータに対してレートマッチングを行って２回目のＦＩＦＯキャッシュを実行し、２回目のキャッシュされたデータに対してビット収集を行って三回目のＦＩＦＯキャッシュを実行し、三回目のキャッシュされたデータに対して二次インターリービング処理を行い、再符号化されたデータとインターリービングアドレスを出力することを含む。

前記解決手段において、前記二次インターリービング処理は、
まずインターリービングパターンに対して行列変換を行い、現在の符号化されたデータの記憶すべきインターリービングアドレスを計算することと、
ビット収集後のデータを出力し、前記データを計算された記憶アドレスに従ってＲＡＭに書き込むことと、
前記インターリービングされたデータを必要とする場合、ＲＡＭに記憶されたデータを順次読み取ってインターリービングを実現することとを含む。

前記解決手段において、前記符号化されたデータと多重化されたデータチャネルのアンテナデータに対してチャネル推定を行うことは、
データパケットパラメータを受信し、その後アンテナデータを要求し、取得されたアンテナデータに対してアンテナデータチップレベル処理を行ってアンテナデータシンボルレベル処理を実行し、処理されたデータチャネルのアンテナデータと制御チャネルのアンテナデータを並列に出力し、前記データチャネルのアンテナデータに対してリアルタイムデータチャネルフィルタリング処理を行うことと、
一つの完全なデータパケットを受信した後、制御チャネルの振幅オフセット推定を起動し、制御チャネルの振幅オフセット推定を実行し始め、制御チャネルの振幅オフセットを計算した後、データチャネルフィルタリング結果を読み出してビットスライス処理を行ってデータチャネルのチャネル推定値を取得し、取得されたチャネル推定値を制御チャネルの振幅オフセットと乗算して制御チャネルのチャネル推定値を取得することとを含む。

前記解決手段において、前記データチャネル再構成が衝突する場合、前記方法は、
フィルタリングされたデータはフィルタリングデータ分岐処理が行われた後に２つのパスに分けて現在のユーザデータと前のユーザデータを出力し、隣接している２つのユーザデータの時間遅延間隔がデータ衝突ウィンドウの長さに等しいことと、
前記現在のユーザデータ、前記前のユーザデータおよび元の再構成データに対して加算、オーバーフロー、ビットスライス処理演算を行って再構成演算結果データを取得することと、
前記再構成演算結果データを記憶し、各ユーザが一つのアドレスセグメント空間を占有し、システム時間の順番に従って、再構成ＲＡＭアドレスが昇順に増加することとをさらに含む。

前記解決手段において、前記再構成ＲＡＭに対して読み書き制御を行うことは、
現在の再構成データに対応するシステム時間およびユーザオフセットに基づいて、再構成ＲＡＭの対応する位置で対応する元の再構成データを読み取り、その後再構成ＲＡＭの読み取られたデータに対して再構成演算を行い、更新された再構成データを再構成ＲＡＭの対応する位置に出力し、旧い再構成結果データを更新することとを含む。

本発明の実施形態によるデータチャネル干渉キャンセルシステムは、
各機能の実行モジュールの制御を担当し、必要な場合にビットレベルチャネル再符号化モジュール、データチャネルに基づくチャネル推定モジュール、データチャネル再構成モジュールをトリガして起動するように構成される制御モジュールと、
受信された伝送ブロックデータに対してビットレベルチャネル再符号化を行い、取得された、符号化されたデータをデータチャネルに基づくチャネル推定モジュールとデータチャネル再構成モジュールに送信するように構成されるビットレベルチャネル再符号化モジュールと、
前記符号化されたデータと多重化されたデータチャネルのアンテナデータに対してチャネル推定を行い、取得されたチャネル推定データをデータチャネル再構成モジュールに送信するように構成されるデータチャネルに基づくチャネル推定モジュールと、
前記チャネル推定データを使用して前記符号化されたデータを再構成ユニットを単位としてデータチャネル再構成を行い、取得された再構成データとアンテナデータを減算して干渉キャンセルを完了するように構成されるデータチャネル再構成モジュールとを含む。

前記解決手段において、前記制御モジュールは、さらにアンテナペアを構成するアンテナへ異なる周波数オフセットパラメータを送信するように構成される。

前記解決手段において、前記データチャネル再構成モジュールがデータチャネル再構成を行うことは、前記データチャネル再構成モジュールがパスエネルギーに基づいてエネルギーが大きいパスを優先的に選択して再構成することである。

前記解決手段において、前記ビットレベルチャネル再符号化モジュールは、
ターボ符号化モードを使用して受信された伝送ブロックデータを符号化し、ターボ符号化データを取得するように構成されるターボ符号化モジュールと、
ターボ符号化データ、レートマッチングされたデータおよびビット収集されたデータをキャッシュするように構成される複数のＦＩＦＯキャッシュメモリと、
各ビットを伝送チャネルとマッチングして、繰り返すまたはパンチ（ｐｕｎｃｈ）するかを確認するように構成されるレートマッチングモジュールと、
符号化されたビットデータを収集するように構成されるビット収集モジュールと、
受信されたＦＩＦＯキャッシュデータに対して二次インターリービング処理を行い、再符号化されたデータとインターリービングアドレスを出力するように構成される二次インタリービングモジュールとを含む。

前記解決手段において、前記ビットレベルチャネル再符号化モジュールにおける二次インターリービングモジュールは、まずインターリービングパターンに対して行列変換を行い、現在の符号化されたデータの記憶すべきインターリービングアドレスを予め計算し、ビット収集されたデータを出力するとともに、計算された記憶アドレスに従って当該データをＲＡＭに書き込み、当該インターリービングされたデータを必要とする場合、ＲＡＭを順次読み取ることでインターリービングを実現するように構成される。

前記解決手段において、前記データチャネルに基づくチャネル推定モジュールは、
データパケットパラメータを受信し、その後アンテナデータを要求し、前記アンテナデータに対してアンテナデータチップレベル処理を行ってアンテナデータシンボルレベル処理モジュールに送信するように構成されるアンテナデータチップレベル処理モジュールと、
前記アンテナデータチップレベル処理モジュールにより処理されたデータに対してシンボルレベル処理を行い、処理されたデータチャネルのアンテナデータと制御チャネルのアンテナデータを並列に出力するように構成されるアンテナデータシンボルレベル処理モジュールと、
前記データチャネルのアンテナデータに対してリアルタイムデータチャネルフィルタリング処理を行うように構成されるデータチャネルフィルタリングモジュールと、
一つの完全なデータパケットを受信した後、制御チャネルの振幅オフセット推定を起動し、制御チャネルの振幅オフセット推定を実行し始め、制御チャネルの振幅オフセットを計算した後、データチャネルフィルタリング結果を読み出してビットスライス処理を行ってデータチャネルのチャネル推定値を取得し、取得されたチャネル推定値を制御チャネルの振幅オフセットと乗算して制御チャネルのチャネル推定値を取得するように構成される制御チャネル振幅オフセット推定モジュールとを含む。

前記解決手段において、前記データチャネル再構成モジュールは、再構成加算モジュールを含み、前記再構成加算モジュールがフィルタリングデータ分岐処理モジュール、再構成演算処理モジュール、再構成データ記憶モジュールを含み、
前記フィルタリングデータ分岐処理モジュールは、フィルタリングされたデータを受信し、その後２つのパスに分けて現在のユーザデータと前のユーザデータを出力し、隣接している２つのユーザデータの時間遅延間隔がデータ衝突ウィンドウの長さに等しいように構成され、
前記再構成演算処理モジュールは、再構成演算を実行するように構成され、具体的に、前記現在のユーザデータ、前記前のユーザデータおよび元の再構成データに対して加算、オーバーフロー、ビットスライス処理演算を行って再構成演算結果データを取得するように構成され、
前記再構成データ記憶モジュールは、前記再構成演算結果データを記憶し、各ユーザが一つのアドレスセグメント空間を占有し、システム時間の順番に従って、再構成ＲＡＭアドレスが昇順に増加するように構成される。

前記解決手段において、前記再構成加算モジュールは、再構成ＲＡＭに対して読み書き制御を行うように構成される再構成データ読み書き制御モジュールをさらに含み、
前記再構成ＲＡＭに対して読み書き制御を行うことは、現在の再構成データに対応するシステム時間およびそのユーザオフセットに基づいて、再構成ＲＡＭの対応する位置で対応する元の再構成データを読み取り、その後再構成ＲＡＭの読み取られたデータに対して再構成演算を行い、更新された再構成データを再構成ＲＡＭの対応する位置に出力し、旧い再構成結果データを更新することを含む。

前記制御モジュール、前記ビットレベルチャネル再符号化モジュール、前記データチャネルに基づくチャネル推定モジュール、前記データチャネル再構成モジュール、前記ターボ符号化モジュール、前記複数のＦＩＦＯキャッシュメモリ、前記レートマッチングモジュール、前記ビット収集モジュール、前記二次インターリービングモジュール、前記アンテナデータチップレベル処理モジュール、前記アンテナデータシンボルレベル処理モジュール、前記データチャネルフィルタリングモジュール、前記制御チャネル振幅オフセット推定モジュール、前記再構成加算モジュール、前記フィルタリングデータ分岐処理モジュール、前記再構成演算処理モジュール、前記再構成データ記憶モジュール、前記再構成データ読み書き制御モジュールは、処理を実行する場合、中央処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、デジタル信号プロセッサ（ＤＳＰ：Ｄｉｇｉｔａｌ Ｓｉｎｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ：Ｆｉｅｌｄ-Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）により実現される。

本発明の実施形態によるデータチャネル干渉キャンセル方法およびシステムは、ＷＣＤＭＡ上りリンク専用データチャネル干渉キャンセルにおいて、ビットレベルチャネル再符号化、データチャネルに基づくチャネル推定、データチャネル再構成を含む干渉キャンセルプロセス全体に関する。ここで、ビットレベルチャネル再符号化プロセスは、符号化効率が理論的最適値に達成されるように、完全パイプライン化モードを使用する。

データチャネルに基づくチャネル推定プロセスは、データチャネルに基づくアンテナデータを使用してチャネル推定値を計算し、データチャネルのアンテナデータを多重化してチャネル推定を行うことにより、無線リソースの利用率を向上でき、そしてチャネル状況をより正確に反映し、計算精度を向上させることができる。

データチャネル再構成プロセスは、適切なサイズの再構成ユニット（Ｒｅｃｏｎｓｔｕｃｔｉｏｎ Ｕｎｉｔ：ＲＵ）を単位として使用して再構成処理を行い、一つのＲＵを再構成した後に直接に干渉キャンセルを行うことができ、待つ必要がなく、これにより、キャンセル効率を大幅に向上できる。また、アンテナペアを構成するアンテナが異なる周波数オフセットパラメータを有し、アンテナペアにおける２本のアンテナが分離できるので、チャネル再構成プロセスは、アンテナペアに対する制限を緩和し、これにより、アンテナ配置順番が任意可能であり、ペアになる必要がない。チャネル再構成プロセスは、パスエネルギーに基づいてエネルギーが大きいパスを優先的に選択して再構成し、所定のエネルギーより小さいパスを再構成しなく、このようにして、応用シーンを拡張して再構成キャンセル効果を向上することができるだけでなく、ハードウェアリソース利用率を向上することができる。チャネル再構成プロセスは、最大性能を維持する状況の下で、制御複雑さとコア面積コストキャンセルを低減する方法を使用して、再構成演算において隣接するユーザデータに発生したデータ衝突問題を解決でき、それによってアンテナ再構成の順番が自由に配置されることができ、ここでのアンテナデータが複数のシングルユーザエネルギー波形の加算和と見なされることができる。

また、ビットレベルチャネル再符号化、データチャネルに基づくチャネル推定、データチャネル再構成の３つの段階がいずれも効率的な時間分割多重コア演算ユニットを使用して、さらにリソース利用率を向上させ、コストを低減させる。

本発明の実施形態におけるデータチャネル干渉キャンセル方法の処理プロセスを示す図である。 本発明の実施形態におけるビットレベルチャネル再符号化処理プロセスを示す図である。 本発明の実施形態における二次インターリービング処理プロセスを示す図である。 本発明の実施形態におけるデータチャネルに基づくチャネル推定処理プロセスを示す図である。 本発明の実施形態におけるデータチャネル再構成処理プロセスを示す図である。 本発明の実施形態における再構成衝突を解決する処理プロセスを示す図である。 本発明の実施形態におけるデータチャネル干渉キャンセルシステムの構造構成を示す図である。 本発明の実施形態におけるビットレベルチャネル再符号化モジュールの構造構成を示す図である。 本発明の実施形態におけるデータチャネルに基づくチャネル推定モジュールの構造構成を示す図である。 本発明の実施形態におけるデータチャネル再構成モジュールの構造構成を示す図である。 本発明の実施形態における再構成衝突を解決する再構成加算モジュールの構造構成を示す図である。

本発明の実施形態において、アンテナペアを構成するアンテナへ異なる周波数オフセットパラメータを送信し、再構成ユニットを単位してデータチャネルを再構成し、その後取得された再構成データをアンテナデータと減算して干渉キャンセルを完了する。

ここで、前記データチャネルを再構成することは、パスエネルギーに基づいてエネルギーが大きいパスを優先的に選択して再構成することである。

好ましくは、チャネルを符号化する場合に完全にパイプライン化されたビットレベルチャネル再符号化を使用し、チャネルを推定する場合にデータチャネルに基づくアンテナデータを使用してチャネル推定値を計算し、データチャネルのアンテナデータを多重化してチャネル推定を行う。

以下に図面および具体的な実施形態を参照して本発明をさらに詳しく説明する。

図１は本発明の実施形態におけるデータチャネル干渉キャンセル方法の処理プロセスを示す図である。図１に示すように、本発明の実施形態によるデータチャネル干渉キャンセル方法は、以下のステップを含む。

ステップ１０１において、受信された伝送ブロックデータに対してビットレベルチャネル再符号化を行い、さらに前記符号化されたデータと多重化されたデータチャネルのアンテナデータに対してチャネル推定を行い、チャネル推定データを取得する。

ここで、具体的にどのようにビットレベルチャネル再符号化を完了するかは、従来技術に属するので、ここで説明を省略する。

ここで、前記多重化されたデータチャネルのアンテナデータは、外部から入力され、前記データチャネルは、主に強化型専用チャネル（Ｅ-ＤＣＨ：Ｅｎｈａｎｃｅｄ Ｄｅｄｉｃａｔｅｄ Ｃｈａｎｎｅｌ）であり、強化型専用物理データチャネル（ＥＤＰＤＣＨ：Ｅｎｈａｎｃｅｄ Ｄｅｄｉｃａｔｅｄ Ｐｈｙｓｉｃａｌ Ｄａｔａ Ｃｈａｎｎｅｌ）と強化型専用物理制御チャネル（ＥＤＰＣＣＨ：Ｅｎｈａｎｃｅｄ Ｄｅｄｉｃａｔｅｄ Ｐｈｙｓｉｃａｌ Ｃｏｎｔｒｏｌ Ｃｈａｎｎｅｌ）を含む。

ステップ１０２において、前記チャネル推定データを使用して符号化されたデータを再構成ユニットを単位としてデータチャネル再構成を行う。

本ステップにおいて、データチャネル再構成を行うことは、パスエネルギーに基づいてエネルギーが大きいパスを優先的に選択して再構成することである。

本発明の実施形態において、アンテナペアを構成するアンテナへ異なる周波数オフセットパラメータを送信するので、１グループのアンテナペアにおける単一のアンテナがそれぞれ異なるセルに属することができるが、これは、従来技術において１グループのアンテナペアが特定のセルに制限されなければならないことと異なり、すなわち、本発明の実施形態における１グループのアンテナペアにおける２つのアンテナは、分離を実現することができ、それによってアンテナペアに対する制限を緩和し、アンテナが自由に配置されることができる。

本発明の実施形態において、データチャネル再構成は、ＲＵを単位として再構成することであり、従来技術においてユーザを単位として再構成することと異なる。ここで、前記ＲＵは一定の時間内のすべてのユーザデータである。

複数のユーザグループにおける複数のユーザに対して、まず一つのユーザグループにおける各ユーザの１番目のＲＵに対して再構成し、一つのユーザの１番目のＲＵを再構成した後に、現在のユーザグループのすべての１番目のＲＵを再構成したまで次のユーザの１番目のＲＵを処理し、この場合に一つのＲＵを再構成した後に直接に干渉キャンセルを行うことができ、待つ必要がない。その後、現在のユーザグループのすべてのユーザのすべてのＲＵを処理したまで当該ユーザグループの各ユーザの２番目のＲＵを処理し続け、そして次のユーザグループを処理する。このようにして、一つのＲＵを再構成した後に直接に干渉キャンセルを行うことができ、待つ必要がなく、従来技術による伝統的な実現方法においてユーザを単位として再構成処理を行う場合に複数のユーザが一つのセグメントのアンテナデータを共用することにより引き起こされる低いキャンセル効率を回避する。

本発明の実施形態において、データチャネル再構成は、パスエネルギーに基づいてエネルギーが大きいパスを優先的に選択して再構成し、所定のエネルギーより小さいパスを再構成しないことであり、このようにして、再構成キャンセル効果とハードウェアリソース利用率を向上させることができる。

ステップ１０３において、取得された再構成データとアンテナデータを減算して干渉キャンセルを完了する。

図１に示す処理プロセスは、アンテナペアを構成するアンテナへ異なる周波数オフセットパラメータを送信することをさらに含むことができる。

ここで、前記アンテナデータは、外部から入力される。

図２は本発明の実施形態におけるビットレベルチャネル再符号化プロセスを示す図でわる。図２に示すように、本発明の実施形態のビットレベルチャネル再符号化処理プロセスは、以下のステップを含む。

ステップ２０１において、受信された伝送ブロックデータに対してターボ符号化を行って１回目のＦＩＦＯキャッシュを実行する。

ステップ２０２において、ステップ２０１においてキャッシュされたデータに対してレートマッチングを行って２回目のＦＩＦＯキャッシュを実行する。

ステップ２０３において、ステップ２０２においてキャッシュされたデータに対してビット収集を行って３回目のＦＩＦＯキャッシュを実行する。

ステップ２０４において、ステップ２０３においてキャッシュされたデータに対して二次インターリービング処理を行い、再符号化されたデータとインターリービングアドレスを出力する。

本発明の実施形態において、ステップ２０１〜ステップ２０３の３回のＦＩＦＯキャッシュプロセスは、いずれもＦＩＦＯのエンプティフル信号を使用してパイプライン化制御を行い、具体的にＦＩＦＯのエンプティフル信号を使用してキャッシュ書き込みと読み出しのパイプライン化制御を行う。

前記処理プロセスにより、ビットレベルチャネル符号化は、主にターボ符号化、レートマッチング、ビット収集、二次インターリービングの４つの処理段階に分けられると分かる。本発明の実施形態において、各処理段階の内部にいずれも完全なパイプライン化操作を採用し、このようにして、符号化レートを向上し、符号化遅延を減少することができる。

好ましくは、ターボ符号とレートマッチングの間、レートマッチングとビット収集の間、ビット収集と二次インターリービングの間にＦＩＦＯキャッシュを使用し、ＦＩＦＯのエンプティフル信号をパイプライン化制御信号として使用して、前段モジュールと後段モジュール間の結合度を向上させ、ビットレベルチャネル符号化全体が完全なパイプライン化を実現することが可能となる。

図３は本発明の実施形態における二次インターリービング処理プロセスを示す図である。図３に示すように、本発明の実施形態による二次インターリービング処理プロセスは、以下のステップを含む。

ステップ３０１において、インターリービングパターンに対して行列変換を行い、現在の符号化されたデータの記憶すべきインターリービングアドレスを計算する。

ここで、前記インターリービングパターンは、既存のものである。

ステップ３０２において、ビット収集されたデータを出力し、当該データを計算された記憶アドレスに従ってランダムアクセスメモリ（ＲＡＭ：Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に書き込む。

ここで、計算された記憶アドレスに従ってＲＡＭに書き込むことは、書き込みアドレスがインターリービングして計算された記憶アドレスであり、ビットを単位として順次書き込まれ、前記ＲＡＭが二次インターリービング処理を完了したモジュールに位置する。

ステップ３０３において、当該インターリービングされたデータを必要とする場合、ＲＡＭに記憶されたデータを順次読み取ってインターリービングを実現する。

ここで、ＲＡＭを順次読み取ることは、読みアドレスが昇順増加し、３２ビットを単位として読み取ることである。

図４は本発明の実施形態におけるデータチャネルに基づくチャネル推定処理プロセスを示す図である。図４に示すように、本発明の実施形態によるデータチャネルに基づくチャネル推定処理プロセスは、以下のステップを含む。

ステップ４０１において、データパケットパラメータを受信し、その後アンテナデータを要求する。

ここで、チャネル推定処理を行うモジュールは、自体の上流モジュールから様々なデータパケットパラメータを受信し、その後自体の上流モジュールへ関連するアンテナデータを要求する。

ステップ４０２において、取得されたアンテナデータに対してアンテナデータチップレベル処理を行い、その後アンテナデータシンボルレベル処理を実行する。

ここで、前記アンテナデータチップ（ｃｈｉｐ）レベル処理は、スクランブル解析（ｄｅｓｃｒａｍｂｌｉｎｇ）および逆拡散（ｄｅｓｐｒｅａｄｉｎｇ）のサンプル番号に基づいて、アンテナデータに対応するアップサンプリングサンプルポイントを計算し、その後、計算されたサンプルポイントをスクランブル解析および逆拡散を行い、データチャネルと制御チャネルのスペクトラム拡散因子が異なるので、アンテナデータがスクランブル解析および逆拡散を経由した後にデータチャネルと制御チャネルの２つのパス（ｐａｔｈｓ）に分けられることを意味している。

前記シンボルレベル処理は、チップレベル処理して出力された１ｃｈｉｐアンテナデータを段階的に２５６チップに加算（ａｃｃｕｍｕｌａｔｉｎｇ）し、加算が完了された後、まず出力された１ｃｈｉｐアンテナデータを２ｃｈｉｐに加算して脱分極（ｄｅｐｏｌａｒｉｚａｔｉｏｎ）処理を行い、次にそれを３２ｃｈｉｐに加算して周波数オフセット補償を行い、最後それを２５６ｃｈｉｐに加算して正規化処理を行い、シンボルレベル処理プロセス全体を完了し、ここで、データチャネルと制御チャネルが並列に処理されることを意味している。

本発明の実施形態において、直接にデータチャネルのアンテナデータを使用してデータチャネルのチャネル推定値を計算することにより、チャネル状況をより正確に反映し、計算精度を向上させることができる。

ステップ４０３において、処理されたデータチャネルのアンテナデータと制御チャネルのアンテナデータを並列に出力する。

ステップ４０４において、ステップ４０３におけるデータチャネルのアンテナデータに対してリアルタイムデータチャネルフィルタリング処理を行う。

ステップ４０５において、一つの完全なデータパケットを受信した後、制御チャネルの振幅オフセット推定を起動し、制御チャネルの振幅オフセット推定を実行し始める。

ステップ４０６において、制御チャネルの振幅オフセットを計算した後、データチャネルフィルタリング結果を読み取ってビットスライス処理を行ってデータチャネルのチャネル推定値を取得し、取得されたチャネル推定値を制御チャネルの振幅オフセットと乗算して制御チャネルのチャネル推定値を取得する。

本発明の実施形態において、ステップ４０１〜ステップ４０３の処理プロセスは、実際の応用において前処理プロセスに属し、ステップ４０４〜ステップ４０６の処理プロセスは、実際の応用において後処理プロセスに属する。

図５は本発明の実施形態におけるデータチャネル再構成処理プロセスを示す図である。図５に示すように、本発明の実施形態におけるデータチャネル再構成プロセスは、以下のステップを含む。

ステップ５０１において、チャネル推定データに対して周波数オフセット補償処理を行い、フィルタリング係数を確立し、フィルタリングすべきデータを取得する。

ステップ５０２において、符号化されたデータに対して順次スペクトラム拡散スクランブリング、バレルシフト処理を行って、フィルタリングすべきデータを取得する。

ステップ５０３において、ステップ５０１とステップ５０２において取得されたフィルタリングすべきデータに対してＲＣフィルタリング処理を行う。

ステップ５０４において、ステップ５０３におけるフィルタリングデータに対して再構成加算を行い、取得された再構成データを下流に送信してアンテナデータと減算して干渉キャンセルプロセスを完了する。

ステップ５０４の再構成加算プロセスにおいて、隣接しているユーザが同時にＲＡＭにおける同一のアドレスへデータを書き込むと、データ衝突問題が発生するが、本発明の実施形態では、最大性能を維持する場合に制御複雑さとチップ面積コスト消費を低減する方法を使用して、再構成演算において隣接しているユーザデータに発生したデータ衝突問題を解決し、具体的な処理プロセスが図６に示される。

図６は本発明の実施形態における再構成衝突を解決する処理プロセスを示す図である。図６に示すように、本発明の実施形態における再構成衝突を解決する処理プロセスは、以下のステップを含む。

ステップ６０１において、フィルタリングされたデータはフィルタリングデータ分岐処理が行われた後に２つのパスに分けて現在のユーザデータと前のユーザデータを出力し、隣接している２つのユーザデータの時間遅延間隔がデータ衝突ウィンドウの長さに等しい。

ステップ６０２において、現在のユーザデータ、前のユーザデータおよび元の再構成データに対して加算（ａｃｃｕｍｕｌａｔｉｎｇ）、オーバーフロー、ビットスライス処理を行って再構成演算結果データを取得する。

ここで、隣接しているユーザデータの並列演算を実行したいので、入力されたユーザデータがある時に２つのパスであるかもしれなく、現在のユーザデータと前のユーザデータを含み、さらに元の再構成データを加えて、演算ユニットが３つのパスの入力加算演算をサポートする必要がある。

ステップ６０３において、ステップ６０２において取得された再構成演算結果データを記憶し、各ユーザが一つのアドレスセグメント空間を占有し、システム時間の順番に従って、再構成ＲＡＭアドレスが昇順増加する。

ステップ６０４において、ステップ６０３における再構成ＲＡＭに対して読み書き制御を行い、現在の再構成データに対応するシステム時間およびそのユーザオフセットに基づいて、再構成ＲＡＭの対応する位置で対応する元の再構成データを読み取り、その後再構成ＲＡＭの読み取られたデータに対して再構成演算を行い、更新された再構成データを再構成ＲＡＭの対応する位置に送信し、旧い再構成結果データを更新する。

ここで、ステップ６０４において、再構成ＲＡＭの読み取られたデータに対して再構成演算を行い、すなわち、元の再構成データに対して再構成演算を行い、前記更新された再構成データ入力が再構成演算の出力結果である。

図７は本発明の実施形態におけるデータチャネル干渉キャンセルシステムの構造構成を示す図である。図７に示すように、本発明のデータチャネル干渉キャンセルシステムは、制御モジュール７１、ビットレベルチャネル再符号化モジュール７２、データチャネルに基づくチャネル推定モジュール７３、およびデータチャネル再構成モジュール７４を含む。

前記制御モジュール７１は、各機能の実行モジュールの制御を担当し、必要な場合にビットレベルチャネル再符号化モジュール７２、データチャネルに基づくチャネル推定モジュール７３、データチャネル再構成モジュール７４をトリガして起動して対応する操作を実行するように構成される。

前記ビットレベルチャネル再符号化モジュール７２は、受信された伝送ブロックデータに対してビットレベルチャネル再符号化を行い、取得された、符号化されたデータをデータチャネルに基づくチャネル推定モジュール７３とデータチャネル再構成モジュール７４に送信するように構成される。

前記データチャネルに基づくチャネル推定モジュール７３は、前記符号化されたデータと多重化されたデータチャネルのアンテナデータに対してチャネル推定を行い、取得されたチャネル推定データをデータチャネル再構成モジュール７４に送信するように構成される。

前記データチャネル再構成モジュール７４は、前記チャネル推定データを使用して前記符号化されたデータを再構成ユニットを単位としてデータチャネル再構成を行い、取得された再構成データとアンテナデータを減算して干渉キャンセルを完了するように構成される。

ここで、データチャネル再構成を行うことは、制御モジュール７１が、パスエネルギーに基づいてエネルギーが大きいパスを優先的に選択して再構成するように前記データチャネル再構成モジュール７４を制御することである。

図８は本発明の実施形態におけるビットレベルチャネル再符号化モジュールの構造構成を示す図である。図８に示すように、本発明のビットレベルチャネル再符号化モジュール７２は、ターボ符号化モジュール８１、複数のＦＩＦＯキャッシュメモリ８２、レートマッチングモジュール８３、ビット収集モジュール８４、および二次インターリービングモジュール８５を含む。

ターボ符号化モジュール８１は、ターボ符号化モードを使用して受信された伝送ブロックデータを符号化して、ターボ符号化データを取得するように構成される。

複数のＦＩＦＯキャッシュメモリ８２は、ターボ符号化データ、レートマッチングされたデータおよびビット収集されたデータをキャッシュするように構成され、ここで、ＦＩＦＯキャッシュメモリ８２がＦＩＦＯのエンプティフル信号を使用してパイプライン化制御を行う。

レートマッチングモジュール８３は、各ビットを伝送チャネルとマッチングし、繰り返すまたはパンチするかを確認するように構成される。

ビット収集モジュール８４は、符号化されたビットデータを収集するように構成される。

二次インターリービングモジュール８５は、受信されたＦＩＦＯキャッシュデータに対して二次インターリービング処理を行い、再符号化されたデータとインターリービングアドレスを出力するように構成される。

二次インターリービングモジュール８５が二次インターリービング処理プロセスに実現した具体的な機能は、まずインターリービングパータンに対して行列変換を行い、現在の符号化されたデータの記憶すべきインターリービングアドレスを予め計算し、ビット収集されたデータを出力するとともに、計算された記憶アドレスに従って当該データをＲＡＭに書き込み、当該インターリービングされたデータを必要とする場合、ＲＡＭを順次読み取ってインターリービングを実現する。

ターボ符号化モジュール８１、レートマッチングモジュール８３、ビット収集モジュール８４、二次インターリービングモジュール８５は、それぞれのモジュールの内部に完全なパイプライン化操作を採用する。

複数のＦＩＦＯキャッシュ８２は、それぞれターボ符号化モジュール８１とレートマッチングモジュール８３との間、レートマッチングモジュール８３とビット収集モジュール８４との間、ビット収集モジュール８４と二次インターリービングモジュール８５との間に位置し、前記ＦＩＦＯキャッシュメモリ８２は、ＦＩＦＯのエンプティフル信号を使用してパイプライン化制御を行い、前段モジュールと後段モジュールの間の結合度を向上し、ビットレベル符号化全体が完全なパイプライン化を実現するようにする。

本発明の実施形態において、前記ターボ符号化モジュール８１は、実際の応用において、ターボ符号化器を使用して実現されることができ、二次インターリービングモジュール８５は、実際の応用において、インターリーバを使用して実現されることができ、レートマッチングモジュール８３、ビット収集モジュール８４は、実際の応用において、ＣＰＵ、ＤＳＰ、またはＦＰＧＡなどにより実現されることができる。

図９は本発明の実施形態におけるデータチャネルに基づくチャネル推定モジュールの構造構成を示す図である。データチャネルに基づくチャネル推定モジュール７３は、主にデータチャネルのアンテナデータを多重化することでチャネル推定値を計算する。図９に示すように、本発明のデータチャネルに基づくチャネル推定モジュールシステムは、アンテナデータチップレベル処理モジュール９１、アンテナデータシンボルレベル処理モジュール９２、データチャネルフィルタリングモジュール９３および制御チャネル振幅オフセット推定モジュール９４を含む。ここで、アンテナデータチップレベル処理モジュール９１とアンテナデータシンボルレベル処理モジュール９２が前処理モジュールを構成し、データチャネルフィルタリングモジュール９３と制御チャネル振幅オフセット推定モジュール９４が後処理モジュールを構成する。

アンテナデータチップレベル処理モジュール９１は、データパケットパラメータを受信し、その後アンテナデータを要求し、前記アンテナデータに対してアンテナデータチップレベル処理を行い、処理されたデータをアンテナデータシンボルレベル処理モジュール９２に送信するように構成される。

アンテナデータシンボルレベル処理モジュール９２は、アンテナデータチップレベル処理モジュール９１から送信されたデータを受信してシンボルレベル処理を行い、処理されたデータチャネルのアンテナデータと制御チャネルのアンテナデータを並列に出力するように構成される。

データチャネルフィルタリングモジュール９３は、前処理モジュールから出力されたデータチャネルのアンテナデータに対してリアルタイムなフィルタリング処理を行うように構成される。

制御チャネル振幅オフセット推定モジュール９４は、前処理モジュールが一つの完全なデータパケットを処理した後、制御チャネル振幅オフセット推定モジュール９４が制御チャネルの振幅オフセット推定を実行し始め、制御チャネルの振幅オフセットを計算し、データチャネルフィルタリングモジュールのフィルタリング結果を読み取ってビットスライス処理を行ってデータチャネルのチャネル推定値を取得し、取得されたチャネル推定値を制御チャネルの振幅オフセットと乗算して制御チャネルのチャネル推定値を取得するように構成される。

図１０は本発明の実施形態におけるデータチャネル再構成モジュールの構造構成を示す図である。図１０に示すように、本発明のデータチャネル再構成モジュールは、周波数オフセット補償モジュール１００１、スペクトラム拡散スクランブリングモジュール１００２、バレルシフトモジュール１００３、ＲＣフィルタリングモジュール１００４および再構成加算モジュール１００５を含む。

周波数オフセット補償モジュール１００１は、チャネル推定データに対して周波数オフセット補償モジュールを行い、フィルタリング係数を確立し、フィルタリングすべきデータを取得するように構成される。

スペクトラム拡散スクランブリングモジュール１００２は、符号化されたデータに対してスペクトラム拡散スクランブリング処理を行うように構成される。

バレルシフトモジュール１００３は、スペクトラム拡散スクランブリングモジュール１００２により処理されたデータに対してバレルシフト処理を行い、フィルタリングすべきデータを取得するように構成される。

ＲＣフィルタリングモジュール１００４は、周波数オフセット補償モジュール１００１とバレルシフトモジュール１００３により生成されたフィルタリングすべきデータに対してＲＣフィルタリング処理を行ってフィルタリングデータを取得するように構成される。

再構成加算モジュール１００５は、ＲＣフィルタリングモジュール１００４により生成されたフィルタリングデータに対して再構成加算を行い、取得された再構成データを下流に送信してアンテナと減算して干渉キャンセルプロセスを完了するように構成される。

図１１は本発明の実施形態における再構成衝突を解決する再構成加算モジュールの構造構成を示す図である。再構成加算モジュール１００５は、隣接しているユーザが同時にＲＡＭにおける同一のアドレスへデータを書き込む場合に生成されたデータ衝突問題に対して、再構成衝突を解決するために、最大性能を維持する状況下で制御複雑さとチップ面積コスト消費を低減する方法を使用する。図１１に示すように、本発明の再構成衝突を解決する再構成加算モジュール１００５は、フィルタリングデータ分岐処理モジュール１１１、再構成演算処理モジュール１１２、再構成データ記憶モジュール１１３、および再構成データ読み書き制御モジュール１１４を含む。

フィルタリングデータ分岐処理モジュール１１１は、フィルタリングされたデータを受信し、その後２つのパスに分けて現在のユーザデータと前のユーザデータを出力するように構成され、隣接している２つのユーザデータの時間遅延間隔がデータ衝突ウィンドウの長さに等しい。

再構成演算処理モジュール１１２は、再構成演算を実行するように構成され、具体的に、前記現在のユーザデータ、前記前のユーザデータおよび元の再構成データに対して加算、オーバーフロー、ビットスライス処理などの関連演算を行って再構成演算結果データを取得するように構成される。

再構成データ記憶モジュール１１３は、前記再構成演算結果データを記憶し、各ユーザが一つのアドレスセグメント空間を占有し、システム時間の順番に従って、ＲＡＭアドレスが昇順増加するように構成される。

再構成データ読み書き制御モジュール１１４は、再構成ＲＡＭに対して読み書き制御を行うように構成される。

ここで、再構成ＲＡＭに対して読み書き制御を行うことは、現在の再構成データに対応するシステム時間およびそのユーザオフセットに基づいて、再構成ＲＡＭの対応する位置で対応する元の再構成データを読み取り、その後再構成ＲＡＭの読み取られたデータに対して再構成演算を行い、更新された再構成データを再構成ＲＡＭの対応する位置に送信し、旧い再構成結果データを更新することを含み、再構成ＲＡＭの読み取られたデータに対して再構成演算を行うことが元の再構成データに対して再構成演算を行うことであり、前記更新された再構成データ入力が再構成演算の出力結果である。

上記は、本発明の好ましい実施形態に過ぎず、本発明の保護範囲を限定することに用いられるものではない。

本発明の実施形態によるデータチャネル干渉キャンセル方法およびシステムは、ＷＣＤＭＡ上りリンク専用データチャネル干渉キャンセルにおいて、ビットレベルチャネル再符号化、データチャネルに基づくチャネル推定、データチャネル再構成を含む干渉キャンセルプロセス全体に関する。ここで、ビットレベルチャネル再符号化プロセスは、符号化効率が理論的最適値に達成されるように、完全パイプライン化モードを使用する。データチャネルに基づくチャネル推定プロセスは、データチャネルに基づくアンテナデータを使用してチャネル推定値を計算し、データチャネルのアンテナデータを多重化してチャネル推定を行うことにより、無線リソースの利用率を向上でき、そしてチャネル状況をより正確に反映し、計算精度を向上させることができる。データチャネル再構成プロセスは、適切なサイズの再構成ユニット（Ｒｅｃｏｎｓｔｕｃｔｉｏｎ Ｕｎｉｔ：ＲＵ）を単位として使用して再構成処理を行い、一つのＲＵを再構成した後に直接に干渉キャンセルを行うことができ、待つ必要がなく、これにより、キャンセル効率を大幅に向上できる。また、アンテナペアを構成するアンテナが異なる周波数オフセットパラメータを有し、アンテナペアにおける２本のアンテナが分離できるので、チャネル再構成プロセスは、アンテナペアに対する制限を緩和し、これにより、アンテナ配置順番が任意可能であり、ペアになる必要がない。チャネル再構成プロセスは、パスエネルギーに基づいてエネルギーが大きいパスを優先的に選択して再構成し、所定のエネルギーより小さいパスを再構成しなく、このようにして、応用シーンを拡張して再構成キャンセル効果を向上することができるだけでなく、ハードウェアリソース利用率を向上することができる。チャネル再構成プロセスは、最大性能を維持する状況の下で、制御複雑さとコア面積コストキャンセルを低減する方法を使用して、再構成演算において隣接するユーザデータに発生したデータ衝突問題を解決でき、それによってアンテナ再構成の順番が自由に配置されることができ、ここでのアンテナデータが複数のシングルユーザエネルギー波形の加算和と見なされることができる。

Claims (16)

1. データチャネル干渉キャンセル方法であって、
   受信された伝送ブロックデータに対してビットレベルチャネル再符号化を行い、さらに前記符号化されたデータと、多重化されたデータチャネルのアンテナデータとを利用して、チャネル推定を行い、チャネル推定データを取得することと、
   前記チャネル推定データを使用して符号化されたデータを、再構成ユニットを単位としてデータチャネル再構成を行い、そのうち、前記データチャネル再構成は周波数オフセット補償、バレルシフト、ＲＣフィルタリング、再構成加算処理を含むことと、
   前記アンテナデータから、取得された再構成データを減算して干渉キャンセルを完了することとを含む、データチャネル干渉キャンセル方法。
2. 前記方法は、アンテナペアを構成するアンテナへ異なる周波数オフセットパラメータを送信することをさらに含むことを特徴とする
   請求項１に記載の方法。
3. 前記データチャネル再構成を行うことは、パスエネルギーに基づいてパスエネルギーが大きいパスを優先的に選択して再構成することであることを特徴とする
   請求項１に記載の方法。
4. 前記ビットレベルチャネル再符号化は、
   ターボ（Ｔｕｒｂｏ）符号化モードを使用して受信された伝送ブロックデータを符号化し、Ｔｕｒｂｏ符号化データを取得し、Ｔｕｒｂｏ符号化データに対して１回目のＦＩＦＯキャッシュを実行し、１回目のキャッシュされたデータに対してレートマッチングを行って２回目のＦＩＦＯキャッシュを実行し、２回目のキャッシュされたデータに対してビット収集を行って三回目のＦＩＦＯキャッシュを実行し、三回目のキャッシュされたデータに対して二次インターリービング処理を行い、再符号化されたデータとインターリービングアドレスを出力することを含むことを特徴とする
   請求項１に記載の方法。
5. 前記二次インターリービング処理は、
   まずインターリービングパターンに対して行列変換を行い、現在の符号化されたデータの記憶すべきインターリービングアドレスを計算することと、
   ビット収集後のデータを出力し、前記データを計算された記憶アドレスに従ってＲＡＭに書き込むことと、
   前記インターリービングされたデータを必要とする場合、ＲＡＭに記憶されたデータを順次読み取ってインターリービングを実現することとを含むことを特徴とする
   請求項４に記載の方法。
6. 前記符号化されたデータと、多重化されたデータチャネルのアンテナデータとを利用して、チャネル推定を行うことは、
   データパケットパラメータを受信し、その後アンテナデータを要求し、取得されたアンテナデータに対してアンテナデータチップレベル処理を行ってアンテナデータシンボルレベル処理を実行し、処理されたデータチャネルのアンテナデータと制御チャネルのアンテナデータを並列に出力し、前記データチャネルのアンテナデータに対してリアルタイムデータチャネルフィルタリング処理を行うことと、
   一つの完全なデータパケットを受信した後、制御チャネルの振幅オフセット推定を起動し、制御チャネルの振幅オフセット推定を実行し始め、制御チャネルの振幅オフセットを計算した後、データチャネルフィルタリング結果を読み出してビットスライス処理を行ってデータチャネルのチャネル推定値を取得し、取得されたチャネル推定値を制御チャネルの振幅オフセットと乗算して制御チャネルのチャネル推定値を取得することとを含むこと
   を特徴とする
   請求項１に記載の方法。
7. 前記データチャネル再構成が衝突する場合、前記方法は、
   フィルタリングされたデータはフィルタリングデータ分岐処理が行われた後に２つのパスに分けて現在のユーザデータと前のユーザデータを出力し、隣接している２つのユーザデータの時間遅延間隔がデータ衝突ウィンドウの長さに等しいことと、
   前記現在のユーザデータ、前記前のユーザデータおよび元の再構成データに対して加算、オーバーフロー、ビットスライス処理演算を行って再構成演算結果データを取得することと、
   前記再構成演算結果データを記憶し、各ユーザが一つのアドレスセグメント空間を占有し、システム時間の順番に従って、再構成ＲＡＭアドレスが昇順に増加することとをさらに含むことを特徴とする
   請求項１に記載の方法。
8. 前記再構成ＲＡＭに対して読み書き制御を行うことは、
   現在の再構成データに対応するシステム時間およびユーザオフセットに基づいて、再構成ＲＡＭの対応する位置で対応する元の再構成データを読み取り、その後再構成ＲＡＭの読み取られたデータに対して再構成演算を行い、更新された再構成データを再構成ＲＡＭの対応する位置に出力し、旧い再構成結果データを更新することとを含むことを特徴とする
   請求項７に記載の方法。
9. データチャネル干渉キャンセルシステムであって、
   各機能の実行モジュールの制御を担当し、必要な場合にビットレベルチャネル再符号化モジュール、データチャネルに基づくチャネル推定モジュール、データチャネル再構成モジュールをトリガして起動するように構成される制御モジュールと、
   受信された伝送ブロックデータに対してビットレベルチャネル再符号化を行い、取得された、符号化されたデータをデータチャネルに基づくチャネル推定モジュールとデータチャネル再構成モジュールに送信するように構成されるビットレベルチャネル再符号化モジュールと、
   前記符号化されたデータと、多重化されたデータチャネルのアンテナデータとを利用して、チャネル推定を行い、取得されたチャネル推定データをデータチャネル再構成モジュールに送信するように構成されるデータチャネルに基づくチャネル推定モジュールと、
   前記チャネル推定データを使用して前記符号化されたデータを再構成ユニットを単位としてデータチャネル再構成を行い、前記アンテナデータから、取得された再構成データを減算して干渉キャンセルを完了し、そのうち、前記データチャネル再構成は周波数オフセット補償、バレルシフト、ＲＣフィルタリング、再構成加算処理を含むように構成されるデータチャネル再構成モジュールとを含む、データチャネル干渉キャンセルシステム。
10. 前記制御モジュールは、さらにアンテナペアを構成するアンテナへ異なる周波数オフセットパラメータを送信するように構成されることを特徴とする
    請求項９に記載のシステム。
11. 前記データチャネル再構成モジュールがデータチャネル再構成を行うことは、前記データチャネル再構成モジュールがパスエネルギーに基づいてエネルギーが大きいパスを優先的に選択して再構成することであることを特徴とする
    請求項９に記載のシステム。
12. 前記ビットレベルチャネル再符号化モジュールは、
    ターボ符号化モードを使用して受信された伝送ブロックデータを符号化し、ターボ符号化データを取得するように構成されるターボ符号化モジュールと、
    ターボ符号化データ、レートマッチングされたデータおよびビット収集されたデータをキャッシュするように構成される複数のＦＩＦＯキャッシュメモリと、
    各ビットを伝送チャネルとマッチングして、繰り返すまたはパンチ（ｐｕｎｃｈ）するかを確認するように構成されるレートマッチングモジュールと、
    符号化されたビットデータを収集するように構成されるビット収集モジュールと、
    受信されたＦＩＦＯキャッシュデータに対して二次インターリービング処理を行い、再符号化されたデータとインターリービングアドレスを出力するように構成される二次インタリービングモジュールとを含むことを特徴とする
    請求項９に記載のシステム。
13. 前記ビットレベルチャネル再符号化モジュールにおける二次インターリービングモジュールは、まずインターリービングパターンに対して行列変換を行い、現在の符号化されたデータの記憶すべきインターリービングアドレスを予め計算し、ビット収集されたデータを出力するとともに、計算された記憶アドレスに従って当該データをＲＡＭに書き込み、当該インターリービングされたデータを必要とする場合、ＲＡＭを順次読み取ることでインターリービングを実現するように構成されることを特徴とする
    請求項１２に記載のシステム。
14. 前記データチャネルに基づくチャネル推定モジュールは、
    データパケットパラメータを受信し、その後アンテナデータを要求し、前記アンテナデータに対してアンテナデータチップレベル処理を行ってアンテナデータシンボルレベル処理モジュールに送信するように構成されるアンテナデータチップレベル処理モジュールと、
    前記アンテナデータチップレベル処理モジュールにより処理されたデータに対してシンボルレベル処理を行い、処理されたデータチャネルのアンテナデータと制御チャネルのアンテナデータを並列に出力するように構成されるアンテナデータシンボルレベル処理モジュールと、
    前記データチャネルのアンテナデータに対してリアルタイムデータチャネルフィルタリング処理を行うように構成されるデータチャネルフィルタリングモジュールと、
    一つの完全なデータパケットを受信した後、制御チャネルの振幅オフセット推定を起動し、制御チャネルの振幅オフセット推定を実行し始め、制御チャネルの振幅オフセットを計算した後、データチャネルフィルタリング結果を読み出してビットスライス処理を行ってデータチャネルのチャネル推定値を取得し、取得されたチャネル推定値を制御チャネルの振幅オフセットと乗算して制御チャネルのチャネル推定値を取得するように構成される制御チャネル振幅オフセット推定モジュールとを含むことを特徴とする
    請求項９に記載のシステム。
15. 前記データチャネル再構成モジュールは、再構成加算モジュールを含み、前記再構成加算モジュールは、フィルタリングデータ分岐処理モジュール、再構成演算処理モジュール、再構成データ記憶モジュールを含み、
    前記フィルタリングデータ分岐処理モジュールは、フィルタリングされたデータを受信し、その後２つのパスに分けて現在のユーザデータと前のユーザデータを出力し、隣接している２つのユーザデータの時間遅延間隔がデータ衝突ウィンドウの長さに等しいように構成され、
    前記再構成演算処理モジュールは、再構成演算を実行するように構成され、具体的に、前記現在のユーザデータ、前記前のユーザデータおよび元の再構成データに対して加算、オーバーフロー、ビットスライス処理演算を行って再構成演算結果データを取得するように構成され、
    前記再構成データ記憶モジュールは、前記再構成演算結果データを記憶し、各ユーザが一つのアドレスセグメント空間を占有し、システム時間の順番に従って、再構成ＲＡＭアドレスが昇順に増加するように構成されることを特徴とする
    請求項９に記載のシステム。
16. 前記再構成加算モジュールは、再構成ＲＡＭに対して読み書き制御を行うように構成される再構成データ読み書き制御モジュールをさらに含み、
    前記再構成ＲＡＭに対して読み書き制御を行うことは、現在の再構成データに対応するシステム時間およびそのユーザオフセットに基づいて、再構成ＲＡＭの対応する位置で対応する元の再構成データを読み取り、その後再構成ＲＡＭの読み取られたデータに対して再構成演算を行い、更新された再構成データを再構成ＲＡＭの対応する位置に出力し、旧い再構成結果データを更新することを含むことを特徴とする
    請求項１５に記載のシステム。

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