JP6665704B2

JP6665704B2 - 半導体装置及びその製造方法

Info

Publication number: JP6665704B2
Application number: JP2016124602A
Authority: JP
Inventors: 泰治酒井; 作山　誠樹; 誠樹作山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2016-06-23
Filing date: 2016-06-23
Publication date: 2020-03-13
Anticipated expiration: 2036-06-23
Also published as: JP2017228691A

Description

本出願は半導体装置及びその製造方法に関する。

高性能サーバー等のハイエンド機器のパッケージにおいて、ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ（以下、ＣＰＵ）とメモリ間のデータ転送の容量であるバンド幅を拡大して、データ処理能力を向上させる要求が高まっている。現状においてＣＰＵとメモリは、それぞれモールドされたパッケージの状態でプリント配線板上に接続されているが、プリント配線板の配線密度の増加には限界があることからバンド幅の拡大は今後困難となってきている。ここで、ハイエンド機器においては、高性能化と低消費電力を同時に実現する必要があり、低消費電力には、ＣＰＵとメモリを接続するバス幅を増加させて近距離でＣＰＵとメモリを接続することにより、接続したＣＰＵとメモリ間の伝送ロスを低減することが有効となる。このような観点から、従来の２５倍の配線密度が可能なシリコン又はガラスといった基材をベースとする高密度配線基板（インターポーザ）が検討されてきた。そして、インターポーザ上にＣＰＵ及び３次元積層メモリ等の半導体素子を近接して集積することでバンド幅を向上させることが期待されている。特許文献１及び２には、複数の半導体素子を備える半導体装置が開示される。

特開２００６−２６１３１１号公報特開２０１５−２２０２９１号公報

しかしながら、シリコン製の基材をベースとするインターポーザと、そのインターポーザが搭載される有機基板とでは熱膨張差が大きく、インターポーザの反り量が極めて大きくなる場合があった。そのため、インターポーザを有機基板に接続する際、インターポーザの中心部の半田電極が有機基板側に届かず接続が困難になるという問題があった。

上述の問題に鑑み、インターポーザの反りの影響を低減させ、より確実に半導体素子を接続させる半導体装置を提供することを目的とする。

一つの形態によれば、基板と、基板上に戴置され、少なくとも一つの半導体素子が搭載され、基板と電気的に接続され、基板より熱膨張率が小さい第１のインターポーザと、基板上に戴置され、少なくとも一つの半導体素子が搭載され、基板より熱膨張率が小さい少なくとも一つの第２のインターポーザと、を備える半導体装置であって、第２のインターポーザは、第１のインターポーザに対して、第２のインターポーザの半導体素子が搭載された面の配線層と、第１のインターポーザの半導体素子が搭載された面の配線層とが向かい合うように配置されて、配線層同士が電気的に接続され、第２のインターポーザの半導体素子と基板の間には支持部が設けられた半導体装置が提供される。

他の形態によれば、基板上に戴置され、基板より熱膨張率が小さい第１のインターポーザの一方の面に少なくとも一つの半導体素子を搭載する工程と、基板上に戴置され、基板より熱膨張率が小さい少なくとも一つの第２のインターポーザの一方の面にそれぞれ少なくとも一つの半導体素子を搭載する工程と、第２のインターポーザの一方の面の外端部の配線層と、第１のインターポーザの一方の面の外端部の配線層との何れか一方に半田を供給する工程と、第１のインターポーザの他方の面を基板に接続する工程と、第２のインターポーザの一方の面の外端部の配線層を第１のインターポーザの一方の面の外端部の配線層に向かい合うように配置して、半田により配線層同士を電気的に接続する工程と、を含み、第２のインターポーザの半導体素子と基板の間には支持部が設けられている半導体装置の製造方法が提供される。

インターポーザの反りの影響を低減させ、より確実に半導体素子を接続させる半導体装置を提供できる。

（ａ）は比較技術のインターポーザを用いた半導体装置の平面図であり、（ｂ）は（ａ）のＢ−Ｂ線に沿った断面図である。インターポーザが反った状態を示す断面図である。（ａ）は開示の半導体装置を示す平面図であり、（ｂ）は（ａ）のＢ−Ｂ線に沿った断面図である。（ａ）〜（ｄ）は開示の半導体装置を実装する工程を示す図である。開示の半導体装置の他の例を示す断面図である。（ａ）は、開示の半導体装置において更に別のインターポーザを接続した場合を示す平面図であり、（ｂ）は（ａ）のＢ−Ｂ線に沿った断面図である。第１のインターポーザの半田の電極例を示す図である。

以下、添付図面を用いて本出願の実施の形態を、具体的な実施例に基づいて詳細に説明する。以下の実施の形態において同一又は類似の要素には共通の参照符号を付けて示し、理解を容易にするために、これらの図面は縮尺を適宜変更している。

図１は、比較技術のインターポーザ１１０を用いた半導体装置１０１を示す図であり、図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＢ−Ｂ線に沿った断面図である。図１（ａ）及び（ｂ）に示すように、一般的にインターポーザ１１０は、接続対象となる半導体素子、例えばＣＰＵ１１１及び３次元積層メモリ１２１の下側に配置されて、全ての半導体素子が包含される面積を有する連続した一つの基板である。しかしながら、一般的に使用されるＳｉ（シリコン）製のインターポーザ１１０と、そのインターポーザ１１０が搭載される有機基板１０３では、熱膨張差が大きい（Ｓｉ：約３ｐｐｍ、有機基板：約１５ｐｐｍ）。そのため、例えば図２に示すように、インターポーザ１１０の反り量が極めて大きくなる場合があった。そして、ＣＰＵ１１１及び３次元積層メモリ１２１等を搭載したインターポーザ１１０を有機基板１０３に接続する際、インターポーザ１１０の中心部の半田電極１３３が例えば有機基板１０３側に届かず、接続が困難になる。

図３（ａ）は、本出願に係る実施形態の半導体装置１を示す平面図であり、図３（ｂ）は、図３（ａ）のＢ−Ｂ線に沿った断面図である。半導体装置１は、実装基板である有機基板３と、ＣＰＵ１１（半導体素子の一例）及び２つの３次元積層メモリ２１（半導体素子の一例）を備える。半導体装置１は、例えばマザーボード２に搭載されるパッケージ部品である。半導体装置１は、ＣＰＵ１１が搭載される第１のインターポーザ１０と、３次元積層メモリ２１が搭載される２つの第２のインターポーザ２０を備える。第１のインターポーザ１０は、ＣＰＵ１１の搭載面側にＣＰＵ１１に接続する配線層１２を有する。第２のインターポーザは３次元積層メモリ２１の搭載面側に配線層２２を有する。有機基板３には、図３（ｂ）に示すように複数の貫通ビア３４が形成されており、マザーボード２と有機基板３とは貫通ビア３４と半田電極３３により電気的に接続される。

第１のインターポーザ１０には、複数の貫通ビア１３が形成されていて、第１のインターポーザ１０の配線層１２は、貫通ビア１３と半田電極１５を通して、有機基板３の配線層３２と電気的に接続している。

第２のインターポーザ２０は、図３（ｂ）に示すようにその配線層２２が、第１のインターポーザの配線層１２と向かい合うように配置される。そして、第２のインターポーザ２０の外端部の配線層２２と、第１のインターポーザの外端部の配線層１２とが半田電極２３により接続され、ＣＰＵ１１と３次元積層メモリ２１とが電気的に接続される。このとき、図３（ｂ）に示すように３次元積層メモリ２１は、有機基板３と向かい合うように配置される。そして、３次元積層メモリ２１が有機基板３に安定して固定されるように、有機基板３と３次元積層メモリ２１との間に、３次元積層メモリ２１の一部を支持するダイアタッチ材２６（支持部）が設けられる。なお、図３、４において、ＣＰＵ１１からマザーボード２までの伝送路（配線、貫通ビア）の一部を省略している場合があり、以後の図でも同様である。

図４（ａ）〜（ｄ）を用いて、本実施形態の半導体装置１の製造プロセスを説明する。本実施形態ではインターポーザのコア材としてシリコン（Ｓｉ）を用い、１００μｍの厚みのものを用いている。まず、図４（ａ）に示すように、第１のインターポーザ１０にＣｕ（銅）充填メッキにより貫通ビア１３を形成した後に、第1のインターポーザ１０のＣＰＵ１１の搭載面に配線層１２を形成する。また、ＣＰＵ１１が搭載される面の反対側の面に、有機基板３と接続する配線層をさらに形成してもよい。そして、第２のインターポーザ２０の３次元積層メモリ２１の搭載面に配線層２２を形成する。さらに、第２のインターポーザ２０の配線層２２の外端部に半田電極２３を形成する。半田電極２３のピッチが例えば１００μｍよりも狭い場合にはフォトリソグラフィ工程を用い半田メッキを形成後リフロー半田付け処理によって形成することができる。また半田のピッチが１００μｍよりも広い場合には、第２のインターポーザの配線層２２上に半田ボールを直接搭載する手法を用いることが可能である。なお、半田ボールの代わりに、半田ペーストによる印刷プロセスを用いてもよい。半田の形成は第１インターポーザの配線層１２の外端部に形成してもよい。

次に、図４（ｂ）に示すように、フリップチップボンダにより、ＣＰＵ１１と第１のインターポーザ１０とで位置合わせおよび接合を行う。また、フリップチップボンダにより３次元積層メモリ２１と第２のインターポーザ２０との接合を半田の融点以上で実施する。接合後、ＣＰＵ１１と第１のインターポーザ１０との間、及び、３次元積層メモリ２１と第２のインターポーザ２０との間にアンダーフィル（図示しない）を注入し、その後アンダーフィルを硬化させる。なお、アンダーフィルは予め、第１のインターポーザ１０側、第２のインターポーザ２０側に供給してから、ＣＰＵ１１及び３次元積層メモリ２１を接合してもよい。その後、第１のインターポーザ１０の裏面に半田ボールを供給する。なお、これらのプロセスはそれぞれを個片にした状態で実施することもできるが、例えばインターポーザ側をウエハ形状とし、半田付けをした後でダイシングして個片化する方式が生産効率上好ましく、また、反りの影響を低減する点でも好ましい。

次に、図４（ｃ）に示すように、ＣＰＵ１１が搭載された第１のインターポーザ１０を有機基板３に接続する。このときの条件として、例えばリフローピーク２５０℃で実施する。その後、第２のインターポーザ２０のそれぞれをフリップチップボンダのピックアップ時のフリップ機能を利用して反転させ、第１のインターポーザ１０の配線層１２と、第２のインターポーザ２０の配線層２２とが向かい合うようにする。そして、配線層１２と配線層２２とをフリップチップボンダ上で接合する。配線層同士を向かい合わせて接続することで、第１のインターポーザ１０と第２のインターポーザ２０とを簡便に接続することができる。このとき、第２のインターポーザ２０の３次元積層メモリ２１と有機基板３との間の接着を確保するため、ダイアタッチ材２６を有機基板３側に形成してから接合してよい。ここでダイアタッチ材２６を使うことにより、高さのバラツキを吸収することが可能となる。

第２のインターポーザ２０を第１のインターポーザ１０及び有機基板３上に配置した後、それらの間にアンダーフィルを注入し硬化させる。このようなプロセスにより、本実施形態の半導体装置１が完成する。

第１のインターポーザ１０及び第２のインターポーザ２０の材料として、有機、ガラス、シリコン（Ｓｉ）、セラミックスの何れを用いてもよい。しかしながら、半導体装置１の上面から冷却することを考慮する場合には、第１のインターポーザ１０及び第２のインターポーザ２０は熱伝導率の高いシリコン（Ｓｉ）を用いて製造することが好ましい。

図５に半導体装置１の別例である半導体装置１ａを示す。半導体装置１ａの第２のインターポーザ２０ａ、２０ｂは、図３及び図４に示す第２のインターポーザ２０よりさらに剛性が高くなるようにその厚みを増して形成されている。より剛性を高くすることで、第２のインターポーザ２０ａ、２０ｂによる反り抑制の効果をより一層高めることが可能になる。ここでは、第２のインターポーザ２０ａ、２０ｂの厚みを３００μｍ以上とした。この場合、反り抑制以外にも搬送時における取り扱いが容易になる効果も生じる。なお、第２のインターポーザ２０ａ、２０ｂを、より厚くするだけでなく剛性の高い材料で形成することで、その剛性を高めてもよい。

第２のインターポーザ２０に搭載される半導体素子は３次元積層メモリ２１だけでなく別の半導体素子、例えばニューロチップ２９であってもよい。また、第２のインターポーザ２０に搭載される半導体素子が有機基板３に達する厚みを有さない場合、さらにスペーサ２７を新たに追加するか、あるいは半導体素子の厚みを、バックグラインド時に調整することにより高さを合わせることが可能である。スペーサ２７の材料として、ダイアタッチフィルムおよびペーストを用いることができる。また、図５に示す第２のインターポーザ２０ｂのように、第２のインターポーザ２０ｂの外側端部に、有機基板３に達する高さを有する支持部材２８を別途設けてもよい。

第２のインターポーザ２０ｂでは、ロジック回路２５（アナログ又はデジタルの回路の一例）が、３次元積層メモリ２１の搭載面の反対側に形成される。３次元積層メモリ２１では、メモリセルチップの下側にコントローラ用のロジックチップを用いる場合があり、この場合に、比較技術の実装方式では、貫通ビア、例えばシリコン貫通電極（ＴｈｒｏｕｇｈＳｉｌｉｃｏｎＶｉａ：ＴＳＶ）とロジック回路２５とを共存させる必要があった。第２のインターポーザ２０ｂのように３次元積層メモリ２１の反対側にロジック回路２５を形成すれば、３次元積層メモリ側にロジック回路２５の形成の必要はなく、歩留りを大幅に向上することが可能である。また、図示はしないがロジック回路２５を、３次元積層メモリ側に配置した場合でも、第２のインターポーザ２０ｂにＴＳＶを形成する必要がないため、同様にインターポーザ２０ｂの歩留まりを向上させることが可能である。

さらに、図６（ａ）に示すように、第２のインターポーザの外側に、半導体素子が搭載された第３のインターポーザ３０を電気的に接続して、半導体装置を拡張することも可能である。第２のインターポーザの配線層と第３のインターポーザ３０の配線層は、第１のインターポーザ１０の配線層１２と第２のインターポーザ２０の配線層２２との接続と同様に、向かい合って配置され半田接続により電気的に接続されている。第３のインターポーザ３０内では、図６（ｂ）に示すように貫通ビアを形成して、半田接続により有機基板３と電気的に接続してもよい。

また、図６（ａ）に示すようにさらに第３のインターポーザ３０に、半導体素子４１を搭載した第４のインターポーザ４０を接続してもよい。第３のインターポーザの配線層と第４のインターポーザの配線層は、第１のインターポーザ１０の配線層１２と第２のインターポーザ２０の配線層２２との接続と同様に、向かい合って配置され半田接続により電気的に接続される。このように拡張することで、一つのＣＰＵ１１に接続する半導体素子（具体的には３次元積層メモリ２１及びニューロチップ３１等）を増やすことが可能となる。複数拡張した場合においても、比較技術であるインターポーザのように一体ではなく、それぞれが分割されて小型化されているため、反りの影響を低減することができる。

図７に第１のインターポーザ１０とＣＰＵ１１の接続状況を示す。第１のインターポーザ１０とＣＰＵ１１とを接続する半田電極１７を錫銀（ＳｎＡｇ）系とした。この場合、第１のインターポーザ１０と第２のインターポーザ２０とを接続する半田電極２３をインジウム（Ｉｎ）系、錫インジウム（ＳｎＩｎ）共晶系、錫ビスマス（ＳｎＢｉ）共晶系を用いてよい。これらの半田電極２３は、特に低ひずみ速度での延性が期待できることから、機械的なストレスによる変形を緩和し、インターポーザ間の接合部の信頼性を向上させることができる。

比較技術では全ての半導体素子を搭載するよう、比較的大きなサイズのインターポーザを必要としていた。本実施形態の半導体装置１のように、分割して小型化されたインターポーザを接続することで反りの影響を排除しながら高密度配線基板による高いバンド幅で、半導体素子間（例えば、ＣＰＵと３次元積層メモリ間）を接続することが可能となる。また、積層する半導体素子が多い大型のインターポーザを製造する際の歩留りリスクを低減することが可能となる。また、第１のインターポーザと第２のインターポーザの配線層同士を向かい合わせて接続することで、接続部分において強度が高まる。

また、基板と接続しない、すなわち貫通ビアが形成されない第２のインターポーザ２０に、デジタルまたはアナログ回路を設けることで、半導体素子の機能を分割して第２のインターポーザ側に持たせることが可能となる。これにより、半導体素子のサイズを縮小することが可能で、これにより歩留まり低減効果が見込まれる。

以上、本出願を特にその好ましい実施の形態を参照して詳細に説明した。本出願の容易な理解のために、本出願の具体的な形態を以下に付記する。

（付記１）少なくとも一つの半導体素子が搭載され、基板と電気的に接続される第１のインターポーザと、
少なくとも一つの半導体素子が搭載された少なくとも一つの第２のインターポーザと、を備える半導体装置であって、
前記第２のインターポーザは、第１のインターポーザに対して、前記第２のインターポーザの前記半導体素子が搭載された面の配線層と、前記第１のインターポーザの前記半導体素子が搭載された面の配線層とが向かい合うように配置されて、前記配線層同士が電気的に接続される、半導体装置。
（付記２）前記第２のインターポーザの剛性は、前記第１のインターポーザの剛性より高い、付記１に記載の半導体装置。
（付記３）前記第１のインターポーザと半導体素子を接続する半田としてＳｎＡｇ系の半田を用い、第１のインターポーザと第２のインターポーザとを接続する半田として、Ｉｎ系、ＳｎＩｎ共晶系、ＳｎＢｉ共晶系のうち何れかを用いた、付記１又は２に記載の半導体装置。
（付記４）さらに、少なくとも一つの半導体素子が搭載された少なくとも一つの第３のインターポーザを備え、
前記第３のインターポーザは、前記第２のインターポーザに対して、前記第３のインターポーザの前記半導体素子が搭載された面の配線層が、前記第２のインターポーザの前記半導体素子が搭載された面の配線層と向かい合うように配置されて、前記配線層同士が電気的に接続される、付記１から３の何れかに記載の半導体装置。
（付記５）第１のインターポーザに少なくとも一つの半導体素子を搭載する工程と、
少なくとも一つの第２のインターポーザにそれぞれ少なくとも一つの半導体素子を搭載する工程と、
前記第２のインターポーザの外端部の配線層と、前記第１のインターポーザの外端部の配線層との何れか一方に半田を供給する工程と、
前記第１のインターポーザを基板に接続する工程と、
前記第２のインターポーザの外端部の前記配線層を前記第１のインターポーザの外端部の前記配線層に向かい合うように配置して、前記半田により前記配線層同士を電気的に接続する工程と、
を含む半導体装置の製造方法。

１半導体装置
２マザーボード
３有機基板
１０第１のインターポーザ
１１ＣＰＵ（半導体素子）
１２、２２、３２配線層
１３貫通ビア
１５、２３半田電極
２０第２のインターポーザ
２１３次元積層メモリ（半導体素子）
２６ダイアタッチ材
２８支持部
３０第３のインターポーザ
３１ニューロチップ（半導体素子）

Claims

基板と、
前記基板上に戴置され、少なくとも一つの半導体素子が搭載され、基板と電気的に接続され、前記基板より熱膨張率が小さい第１のインターポーザと、
前記基板上に戴置され、少なくとも一つの半導体素子が搭載され、前記基板より熱膨張率が小さい少なくとも一つの第２のインターポーザと、を備える半導体装置であって、
前記第２のインターポーザは、前記第１のインターポーザに対して、前記第２のインターポーザの前記半導体素子が搭載された面の配線層と、前記第１のインターポーザの前記半導体素子が搭載された面の配線層とが向かい合うように配置されて、前記配線層同士が電気的に接続され、前記第２のインターポーザの前記半導体素子と前記基板の間には支持部が設けられた半導体装置。
前記第２のインターポーザの剛性は、前記第１のインターポーザの反り抑制よりも高い反り抑制を持たせるために、前記第１のインターポーザの剛性より高い、請求項１に記載の半導体装置。
さらに、少なくとも一つの半導体素子が搭載された少なくとも一つの第３のインターポーザを備え、
前記第３のインターポーザは、前記第２のインターポーザに対して、前記第３のインターポーザの前記半導体素子が搭載された面の配線層と、前記第２のインターポーザの前記半導体素子が搭載された面の配線層とが向かい合うように配置されて、前記配線層同士が電気的に接続される、請求項１又は２に記載の半導体装置。
基板上に戴置され、前記基板より熱膨張率が小さい第１のインターポーザの一方の面に少なくとも一つの半導体素子を搭載する工程と、
前記基板上に戴置され、前記基板より熱膨張率が小さい少なくとも一つの第２のインターポーザの一方の面にそれぞれ少なくとも一つの半導体素子を搭載する工程と、
前記第２のインターポーザの前記一方の面の外端部の配線層と、前記第１のインターポーザの前記一方の面の外端部の配線層との何れか一方に半田を供給する工程と、
前記第１のインターポーザの他方の面を基板に接続する工程と、
前記第２のインターポーザの前記一方の面の外端部の前記配線層を前記第１のインターポーザの前記一方の面の外端部の前記配線層に向かい合うように配置して、前記半田により前記配線層同士を電気的に接続する工程と、を含み、
前記第２のインターポーザの前記半導体素子と前記基板の間には支持部が設けられている半導体装置の製造方法。