JP6636330B2 - バッファ薄層を伴うiii−v族基板材料及び製造方法 - Google Patents

バッファ薄層を伴うiii−v族基板材料及び製造方法 Download PDF

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Description

以下は、電子デバイスの作製に使用可能な半導体基板、半導体基板の形成方法、特には基板の成形方法及びそのような基板から形成される改良されたデバイスを対象としている。
窒化ガリウム(GaN)等のIII−V族材料、窒化インジウムガリウム(InGaN)、窒化ガリウムアルミニウム(GaAlN)等の三元化合物、さらには四元化合物(AlGaInN)を含めた半導体系化合物は、直接遷移型バンドギャップ半導体である。このような材料は短波長発光に関して高い可能性を秘めていると認められているため、発光ダイオード(LED)、レーザーダイオード(LD)、紫外線検出器及び高温電子機器の製造での使用に適している。
しかしながら、そのような半導体材料の開発は、そのような材料の加工、特には光電子工学において短波長発光を作り出すのに必要な高品質単結晶形態の材料の形成を取り巻く難題に阻まれている。GaNは天然化合物として産するものではないため、ケイ素、ヒ化ガリウム又はサファイアのように溶融させ、ブールから引き下げることができない。通常の圧力では、その理論的融解温度がその解離温度を上回るからである。代替案として、業界はエピタキシャル成長法を用いたバルクGaN結晶の形成に目を向けた。しかしながら、エピタキシャル成長法によるアプローチにも、適切な低欠陥密度バルクGaN材料の形成、結晶湾曲を含めた他の結晶形態学的差異の存在を含め、依然として問題が残る。
拡張欠陥(貫通転位、積層欠陥、逆位相境界)の存在は著しい性能の低下につながり、結果的にデバイスの動作寿命が短くなる。より具体的には、転位は非発光中心として挙動するため、これらの材料から作製される発光ダイオード及びレーザーダイオードの発光効率は低下する。さらに、結晶配向等の他の要因が、GaN材料上に形成されたデバイスの性能に負の影響を及ぼす場合もある。
一態様において、本開示はIII−V族材料を含んでなり且つ上面を有する基板に関し、基板は上面と結晶基準面との間で規定されるオフカット角度(α)を含んでなり、基板は1°以下のオフカット角度変動(2β)をさらに含んでなる。
別の態様において、本開示は、III−V族材料を含んでなり且つ上面を有する基板本体と、III−V族材料を含んでなり且つ基板本体の上面に隣接するバッファ層とを含んでなる基板に関し、バッファ層は1.3μm以下の平均厚さを有する。
さらに別の態様において、本開示は、III−V族材料を含んでなり、上面を有し、上面と結晶基準面との間で規定されるオフカット角度(α)を含んでなり、オフカット角度変動(2β)をさらに含んでなる基板本体と、III−V族材料を含んでなり且つ基板本体の上面に隣接するバッファ層とを含んでなる基板に関し、バッファ層は約1.3μm以下の平均厚さを有する。
さらに別の態様において、本開示は、III−V族材料を含んでなり、上面を有し、上面と結晶基準面との間で規定されるオフカット角度(α)を含んでなり、オフカット角度変動(2β)をさらに含んでなる基板本体と、III−V族材料を含んでなり且つ基板本体の上面に隣接するバッファ層とを含んでなる基板に関し、バッファ層は上面を有し、バッファ層及び基板本体はバッファ層の上面と結晶基準面との間で規定されるオフカット角度(α)を含んでなり、バッファ層及び基板本体は基板本体のオフカット角度変動(2β)より小さいオフカット角度変動(2β)をさらに含んでなる。
さらに別の態様において、本開示は、少なくとも20枚の基板を含んでなる基板の製造ロットに関し、ロット中の各基板はIII−V族材料を含んでなり且つ上面を有し、基板本体は上面と結晶基準面との間で規定されるオフカット角度(α)を含んでなり、基板は約1°以下のオフカット角度変動(2β)をさらに含んでなる。
さらに別の態様において、本開示は少なくとも20枚の基板を含んでなる基板の製造ロットに関し、ロット中の各基板はIII−V族材料を含んでなり且つ上面を有し、基板本体は上面と結晶基準面との間で規定されるオフカット角度(α)を含んでなり、基板は約1°以下のオフカット角度変動(2β)をさらに含んでなる。
さらに別の態様において、本開示は、III−V族材料を含んでなり且つ上面を有する基板本体と、III−V族材料を含んでなり、基板本体の上面の上に重なり、約1.3μm以下の平均厚さを有するバッファ層とを含んでなる基板に関し、基板はバッファ層の上に重なり且つ約400〜約550nmの範囲内の波長で約0.0641nm/cm以下の正規化発光波長標準偏差(nσ)を有する複数の光電子デバイスを形成するための表面を提供するように構成される。
さらに別の態様において、本開示は、上面を有するIII−V族材料を含んでなる基板と、基板の上面の上に重なる複数の光電子デバイスとを含んでなる基板構造体に関し、基板の上面の上に重なる複数の光電子デバイスは約400〜約550nmの範囲内の波長で約0.0641nm/cm以下の正規化発光波長標準偏差(nσ)を有する。
さらに別の態様において、本開示は少なくとも約20個の基板構造体を含んでなる基板構造体の製造ロットに関し、各基板構造体は基板と、基板の上に配置され且つ約400〜約550nmの範囲内の波長で約0.0641nm/cm以下の正規化ロット発光波長標準偏差を有する複数の光電子デバイスとを含む。
さらに別の態様において、本開示は、III−V族材料を含んでなり且つ上面を有する基板上に形成される複数の光電子デバイスを含んでなる光電子構造体に関し、基板は上面と結晶基準面との間で規定されるオフカット角度(α)を含んでなり、基板はオフカット角度変動(2β)をさらに含んでなり、複数の光電子構造体は1.3nm以下の平均光波長標準偏差を有する。
さらに別の態様において、本開示は基板の形成方法に関し、III−V族材料を含んでなる基板本体を用意し、III−V族材料を含んでなるバッファ層を基板本体の上面上に形成することを含んでなり、バッファ層は上面及び1.3μm以下の厚さを有する。
さらに別の態様において、本開示は基板の形成方法に関し、III−V族材料を含んでなり且つ台地部及び蹴込み部が配置された上面とこの上面の反対側にある裏面とを有する基板本体を用意し;基板本体の上面に少なくとも1つの仕上げ作業を施し、III−V族材料を含んでなるバッファ層を基板本体の上面上に形成することを含んでなり、バッファ層は上面と基板本体に隣接した裏面とを有し、バッファ層の上面の台地部及び蹴込み部は基板本体の上面より均一に配置されている。
添付の図面を参照することで本開示をより深く理解でき、またその数々の特徴及び利点が当業者に明らかとなる。
実施形態における、電子デバイスの形成に使用するための半導体基板材料の形成方法を示すフローチャートである。 ある実施形態における、半導体基板の形成中に形成される層の断面図である。 ある実施形態における、凹状曲線部を有する基板本体を含む半導体基板から形成される自立基板(free−standing substrate)の断面図である。 ある実施形態における、凸状曲線部を有する基板本体を含む半導体基板から形成される自立基板の断面図である。 仕上げ加工を施した自立基板の基板本体の上面の断面図である。 バッファ薄層を有する、仕上げ加工を施した自立基板の上面の断面図である。 厚いバッファ層を有する、仕上げ加工を施した自立基板の上面の断面図である。
異なる図における同じ参照記号の使用は、類似又は同一の部材であることを意味する。
以下は概して基板材料、特には電子デバイスの作製に使用できる半導体材料から形成される基板を対象とする。より具体的には、本明細書に記載の実施形態の基板は、発光ダイオード(LED)又はレーザーダイオード(LD)の形成で使用し得る。実施形態の基板は、例えば窒化ガリウム(GaN)を含めたIII−V族材料を含み得る。当然のことながら、III−V族材料に言及する場合、周期表の少なくとも1つのIII族元素と周期表の少なくとも1つのV族元素とを有する化合物が含まれる。
図1は、実施形態による、その上への電子デバイスの作製に適した、半導体材料を含んでなる半導体基板の形成方法を示したフローチャートである。図に示すように、この工程はテンプレート基板とも称される基板を用意するステップ101から開始し得る。テンプレート基板はその上に形成する複数の層を支持するのに適した構造体になり得て、複数の層をその上に形成するためのヘテロエピタキシャル支持構造体として機能し得る。
一実施形態において、テンプレート基板は無機材料になり得る。幾つかの適切な無機材料は、酸化物、炭化物、窒化物、ホウ化物、オキシ炭化物、オキシホウ化物、オキシ窒化物及びこれらの組み合わせを含み得る。特定の例において、テンプレート基板はアルミナを含み得て、より具体的には単結晶アルミナ(すなわち、サファイア)を含み得る。一実施形態では、本質的にサファイアから成る基板を利用する。
本工程は、基板の上に重なるバッファ層を形成するステップ103へと続き得る。図2Aを軽く参照するが、実施形態による半導体基板200が図示されている。とりわけ、半導体基板200は、基板201(すなわち、テンプレート基板)と基板201の上に重なるバッファ層203とを含み得る。特に、バッファ層203は基板201の上方主要面上に重なり得て、より具体的には、バッファ層203は基板201の上方主要面と直接接触し得る。
バッファ層203の形成は堆積工程を含み得る。例えば、基板を反応チャンバにロードし、反応チャンバを適切な環境にしてから、バッファ層を基板上に堆積させ得る。一実施形態において、適切な堆積技法は化学気相成長を含み得る。1つの具体的な例において、堆積工程は有機金属化学気相成長(MOCVD)を含み得る。
バッファ層203は複数のフィルムから形成し得る。例えば、図2Aに示すように、バッファ層203はフィルム204とフィルム206とを含み得る。ある実施形態において、フィルムの少なくとも1つは結晶性物質を含み得る。より具体的な例において、基板201の面と直接接触し得るフィルム204はケイ素を含み得て、また本質的にケイ素から成り得る。フィルム204は、本明細書に記載されるように、基板201とフィルム204の上に重なる半導体層との分離を円滑にし得る。
図2Aに示すように、フィルム206が上に重なり得て、より具体的には、フィルム204と直接接触し得る。フィルム206は、その上に続けて形成する層のエピタキシャル形成に適した結晶学的特徴を有し得る。とりわけ、一実施形態において、フィルム204は半導体材料を含み得る。適切な半導体材料はIII−V族化合物材料を含み得る。1つの具体的な例において、フィルム206は窒化物材料を含み得る。別の例において、フィルム206はガリウム、アルミニウム、インジウム及びこれらの組み合わせを含み得る。また、1つの具体的な実施形態において、フィルム206は窒化アルミニウムを含んでなるものになり得て、より具体的には、フィルム206は本質的に窒化アルミニウムから成り得る。
例示的な構造においては、バッファ層203を、フィルム204がケイ素を含み且つ基板201の主要面と直接接触するように形成し得る。さらに、フィルム206はフィルム204の面と直接接触し得て、またIII−V族材料を含み得る。
ステップ103でバッファ層を形成した後、工程は、バッファ層203の上に重なるベース層を形成するステップ105に続き得る。図2Aを簡単に参照するが、半導体基板200はバッファ層203の上に重なるベース層205を含み得る。特に、ベース層205をバッファ層203の面上に重なるように形成し得て、より具体的には、ベース層はバッファ層203のフィルム206と直接接触し得る。
また、当然のことながら、本明細書に記載の実施形態による半導体基板の形成を、必ずしもマスクを形成したりグルービング若しくは粗化を通じて又はエッチング技法を利用して基板の表面を改質したりすることなく達成し得る。
ある実施形態においては、バッファ層203を適切に形成したら、基板201及びバッファ層203を反応チャンバ内に置いてエピタキシャル成長法を行い得る。ベース層205をエピタキシャル成長法、例えば水素化物気相エピタキシ(HVPE)を通じて形成し得る。1つの具体的な例においては、ベース層205をIII−V族材料から形成し得る。幾つかの適切なIII−V族材料は窒化物材料を含み得る。さらに、ベース層205はガリウムを含み得る。具体的な例において、ベース層205は窒化ガリウム(GaN)を含み得て、より具体的には本質的に窒化ガリウムから成り得る。
特定のベース層205形成方法をとり得る。例えば、ベース層205のエピタキシャル成長を様々な成長モードで行い得て、ベース層205の下方領域208を第1モードで成長させ、ベース層205の上方領域210を第1モードとは異なる第2モードで成長させ得る。例えば、一実施形態においては、ベース層205を最初は3次元(3D)成長モードで成長させるエピタキシャル層として形成し得るため、ベース層205の下方領域208を3D成長モードで形成し得る。3D成長モードは、複数の結晶学的方向に沿ったベース層205材料の同時成長を含み得る。3D成長工程は、バッファ層203上での島状フィーチャの同時形成を含み得る。同時形成する島状フィーチャをバッファ層203上にランダムに位置決めすることで、複数のファセットを有する様々なメサ及びメサ間のバレーを画成し得る。
代替案として又は追加で、ベース層205を2次元(2D)エピタキシャル成長モードを用いて形成し得る。2D成長モードは1つの結晶面での材料の優先成長及び他の結晶学的方向に沿った結晶性物質の制限成長を特徴とする。例えば、一実施形態において、2D成長モードにおけるGaNを含んでなるベース層205の形成は、c面(0001)におけるGaNの優先成長を含む。
上述したように、ベース層205を、3D成長モード及び2D成長モードの組み合わせを用いて形成し得る。例えば、ベース層205の下方領域208を最初に3D成長モードで形成し得て、島状フィーチャが同時に形成され、バッファ層203上に非連続材料層としてランダムに配置される。しかしながら、3Dモード成長を続行すると層が連続的となり、ファセット面が形成され、厚さが実質的に不均一となる。3D成長モードに続いて、成長パラメータを変化させることで2D成長モードに切り替えることができ、2D成長モードでは横方向成長が優位であり、厚さの均一性が改善される。このようにして、ベース層205の上方領域210を2D成長モードで形成することができる。3D成長モードと2D成長モードとを組み合わせることで、ベース層205の転位密度の低下及びベース層205での内部ひずみの変化(例えば、増大)を促進し得る。
当然のことながら、ベース層205の形成は、成長モードを複数回にわたって切り替えることを含み得る。例えば、一実施形態においては、ベース層を最初に3D成長モードで形成し、2D成長モードが続き、3D成長モードでさらに成長させ得る。
成長モードの切り替えは、成長温度、成長速度、気相反応物及び非反応物の圧力、反応雰囲気における反応物と非反応物との比、成長チャンバ圧力及びこれらの組み合わせを含めた特定の成長パラメータの変更により完了させ得る。本明細書で言及する反応物は、窒素含有材料、例えばアンモニア等の反応物を含む。他の反応物は、例えば金属ハロゲン化物成分、例えば塩化ガリウムを含めたハロゲン化物相成分を含み得る。非反応物は、例えば希ガス、不活性ガス及び同種のものを含めた特定のタイプの気体を含み得る。具体的な例において、非反応物は、窒素及び/又は水素等の気体を含み得る。
特定の工程では、成長温度を変更することで3D成長モードと2D成長モードとの切り替えを円滑にし得る。一実施形態において、成長温度の変更は、成長温度の上昇による3D成長モードから2D成長モードへの切り替えを含み得る。例えば、3D成長モードから2D成長モードに切り替えるにあたって、温度を少なくとも約5℃、例えば少なくとも約10℃、少なくとも約15℃、少なくとも約20℃、少なくとも約30℃、少なくとも約35℃又はさらには少なくとも約40℃変化させ得る。さらに別の実施形態においては、3D成長モードから2D成長モードに切り替えるにあたって、成長温度を約100℃以下、例えば約90℃以下、約80℃以下、約70℃以下又はさらには約60℃以下変化させ得る。当然のことながら、成長温度の変更は上記の任意の最小値と最大値との間の範囲内になり得る。
特定の実施形態においては、ベース層205の形成工程を、少なくとも1時間あたり50ミクロン(ミクロン/時間)の成長速度で行い得る。他の実施形態において、ベース層205の形成速度はより速くなり得て、例えば少なくとも約75ミクロン/時間、少なくとも約100ミクロン/時間、少なくとも約150ミクロン/時間、少なくとも約200ミクロン/時間又はさらには少なくとも約250ミクロン/時間である。別の実施形態においては、ベース層205の形成工程を約1mm/時間以下、例えば750ミクロン/時間以下、500ミクロン/時間以下又はさらには約300ミクロン/時間以下の速度で行い得る。当然のことながら、ベース層の形成工程は上記の任意の最小値と最大値との間の範囲内の速度で行い得る。
特定の工程では、成長速度を変更することで3D成長モードと2D成長モードとの切り替えを円滑にし得る。例えば、3D成長モードから2D成長モードに切り替えるにあたって成長速度を低下させ得る。特には、3D成長から2D成長への切り替えは、成長速度を少なくとも1時間あたり約5ミクロン(すなわち、ミクロン/時間)変化させることを含み得る。さらに別の実施形態において、3D成長モードから2D成長モードに切り替えるにあたって、成長速度を約200ミクロン/時間以下、変化させ得る。当然のことながら、成長速度の変更は上記の任意の最小値と最大値との間の範囲内になり得る。当然のことながら、成長速度の変化は、3D成長モードから2D成長モードに切り替える際の成長速度における低下になり得る。
他の実施形態において、3D成長モードから2D成長モードへの切り替え工程を、成長速度における少なくとも2倍の変化により引き起こし得る。例えば、3D成長モードから2D成長モードに切り替えるにあたって、成長速度を少なくとも2倍、低下させ得る。他の実施形態においては、成長速度を、少なくとも約3倍、少なくとも約4倍又はさらには少なくとも約5倍低下させ得る。具体的な例において、成長速度の低下は約8倍以下、約7倍以下又は約6倍以下である。
当然のことながら、成長モードの切り替えにあたっては、上で挙げた要素の1つ以上を変更し得る。例えば、成長速度は一定のまま成長温度を変更し得る。あるいは、成長温度を維持しながら成長速度を変更し得る。また、別の実施形態においては、成長速度及び成長温度の両方を変更することで成長モードの切り替えを成し遂げ得る。
ベース層205を適切に形成した後、ベース層205の平均厚さは、ベース層205自身を支持し且つ特定の形成後成形工程の後にその上に電子デバイスを形成するのに適した基板面を提供するのに十分な厚さになり得る。例えば、ベース層205の平均厚さは約5mm以下、例えば約4mm以下、3mm以下、約2mm以下又はさらには約1.5mm以下になり得る。また、当然のことながら、ベース層205を、平均厚さが少なくとも約0.1mm、例えば少なくとも0.2mm、少なくとも0.5mm、少なくとも0.8mm又はさらには少なくとも1mmとなるように形成し得る。当然のことながら、ベース層205は、例えば約0.1〜約5mmの範囲内を含めた上記の任意の最小値と最大値との間の範囲内の平均厚さを有し得る。
ベース層205は、特定の転位密度を有するように形成し得る。ベース層205の転位密度は、形成時にベース層の上面で測定することができる。転位密度の測定に適した方法は、室温での、10keVの電子ビーム、スポットサイズ70下でのモノクロメータを使用しない多色光検出で操作する陰極線ルミネセンス顕微鏡法の使用を含み、機械はSEM JSM−5510であり、JEOL Corporationから市販されている。約10cm−2の転位密度測定の場合、倍率は4000倍であり、面積は典型的には700μmである。約10cm−2の転位密度測定の場合、倍率は典型的には500〜1000倍であり、面積は典型的には0.1mmである。
一実施形態において、ベース層205は、ベース層205の上面での測定で約1x10転位/cm以下の転位密度を有し得る。他の実施形態において、ベース層205の転位密度はより低くなり得て、約lx10転位/cm以下、約6xl0転位/cm以下又はさらには約lxl0転位/cm以下である。また、ベース層205は少なくとも約1x10転位/cm、例えば少なくとも2xl0転位/cm、少なくとも3xl0転位/cm又はさらには少なくとも5xl0転位/cmである転位密度を有し得る。当然のことながら、ベース層は、上記の任意の最小値と最大値との間の範囲内の転位密度を有し得る。
例えばベース層205を含めた半導体層の形成工程中、基板201をベース層205から分離し得る。分離はバッファ層203の一部、特にはバッファ層203内のフィルムの解離により容易になり得る。ある実施形態において、バッファ層203はフィルム、例えばケイ素を含み得て、連続成長工程中に用いた高温でフィルムは熱解離する。熱解離は基板201と複数の半導体層との分離を促進する。このため、成長工程の完了後、ベース層205を基板201から完全に取り除くことができる。
基板201をベース層205から分離した後、自立基板をベース層205の材料から形成する。自立基板は基板本体240を有し得て、この基板本体240は曲線部又は湾曲部を有し得る。具体的な例において、基板本体240はGa面である上面244と、N面である裏面246とを有し得て、基板本体240は裏面246の曲線をベースとした凹状曲線部を有し得て、例えば図2Bに示す基板本体である。他の例において、基板本体240はGa面である上面244とN面である裏面246とを有し得て、基板本体240は裏面246の曲線をベースとした凸状曲線部を有し得て、例えば図2Cに示す基板本体である。
図1を再度参照するが、自立基板を形成した後、基板本体を109の仕上げ工程に供し得る。仕上げは、例えば研削、ラップ仕上げ、研磨及び同種のものを含めた、適切な幾何学的特徴を有する自立基板本体を形成するのに適した材料除去工程を含み得る。仕上げは成形作業も含み得て、例えば米国特許出願第13/630858号明細書に開示されており、この文献は参照により本願に援用される。例えば、成形工程は他の仕上げ工程の前又は後に行い得て、具体的な実施形態において、成形工程は他の仕上げ工程の前に行われる。1つの具体的な実施形態において、仕上げ工程は両面工程を含み得て、基板本体を2つの仕上げ面(例えば、ラップ加工ヘッド、研削ヘッド、研磨ヘッド等)の間に配置する。
仕上げ後、111で、バッファ薄層を自立基板の基板本体の上面に隣接させて形成し得て、より具体的には、バッファ薄層は基板の上方主要面と直接接触し得る。
バッファ薄層の形成は堆積工程を含み得る。例えば、基板本体を反応チャンバにロードし、反応チャンバを適切な環境にしてから、バッファ層を基板上に堆積させ得る。一実施形態において、適切な堆積技法は化学気相成長を含み得る。1つの具体的な例において、堆積工程は有機金属化学気相成長(MOCVD)を含み得る。さらに具体的な実施形態において、堆積工程は2D成長モードでのMOCVDを含み得て、上で論じたものと同じやり方で達成し得る。
バッファ薄層は、約1.3μm以下、約1.2μm以下、約1.1μm以下、約1μm以下、約0.9μm以下、約0.8μm以下、約0.7μm以下、約0.6μm以下、約0.5μm以下、約0.45μm以下、約0.4μm以下、約0.35μm以下、約0.3μm以下、約0.25μm以下、約0.2μm以下、約0.15μm以下、約0.1μm以下の厚さを有し得る。さらなる実施形態において、バッファ薄層は、少なくとも約0.0001μm、少なくとも約0.0005μm、少なくとも約0.001μm、少なくとも約0.005μm、少なくとも約0.01μm、少なくとも約0.02nm、少なくとも約0.04nm、少なくとも約0.05μm、少なくとも約0.08nm、少なくとも約0.1μm、少なくとも約0.15μm、少なくとも約0.2μm、少なくとも約0.25μm又はさらには少なくとも約0.3μmの厚さを有し得る。バッファ薄層の厚さは、上記の任意の最小値及び最大値を含んだ範囲内になり得る。
ある実施形態において、バッファ薄層の厚さは少なくとも約0.01μm〜約1.3μm以下の範囲内、少なくとも約0.02μm〜1.2μm以下の範囲内、少なくとも約0.04μm〜約1.1μm以下の範囲内、少なくとも約0.08μm〜約1.0μm以下の範囲内又は少なくとも約0.1μm〜約0.8μm以下の範囲内になり得る。特定の実施形態において、バッファ薄層の厚さは、約0.2μm〜約0.5μm以下の範囲内になり得る。具体的な、それでいて非限定的な実施形態において、バッファ薄層の厚さは約0.3μmになり得る。
バッファ層は結晶性物質から形成し得る。バッファ層は、その上に続いて形成する層のエピタキシャル形成に適した結晶学的特徴を有し得る。とりわけ、一実施形態において、バッファ層は半導体材料を含み得る。適切な半導体材料はIII−V族化合物材料を含み得る。1つの具体的な例において、バッファ層は窒化物材料を含み得る。別の例において、バッファ層はガリウム、アルミニウム、インジウム及びこれらの組み合わせを含み得る。また、1つの具体的な実施形態において、バッファ層は窒化ガリウム(GaN)を含んでなるものになり得て、より具体的には、バッファ層は本質的に窒化ガリウムから成り得る。
基板本体の上面の表面形態及びバッファ層の上面の表面形態についてよりわかりやすく説明するために、図3を参照する。図3は、本明細書に記載される通りに形成し、仕上げ加工を施した基板本体320の上面310を示す。基板本体320は本質的に結晶性であるため、基板本体の上面310には複数の台地部330及び蹴込み部340がある。図示のように、複数の台地部330及び蹴込み部340の寸法はある程度の可変性又は不均一性を有する。例えば、台地部330はその幅において大きく変動し得る。同様に、蹴込み部の高さは不均一になり得る。
図4は、図3に描かれている基板本体320及び基板本体320の上面と直接接触させて形成したバッファ薄層450を示す。図示のように、バッファ層450の上面430上の台地部430及び蹴込み部440は基板本体320の上面310の台地部330及び蹴込み部340より均一である。理論により拘束するものではないが、本明細書に記載される通りにバッファ薄層450を仕上げ加工後の基板本体320の上面310上に形成することで、バッファ層450の上面410の表面形態が基板本体320の上面310の表面形態から異なったものとなって複数の台地部及び蹴込み部の寸法がより均一になると考えられる。ある厚さを超えると、バッファ層の上面は基板本体の上面の表面形態により近い表面形態になると考えられるため、基板本体の上面と実質的に同じ程度の不均一性が台地部及び蹴込み部に残る。例えば、図5は、バッファ層450よりずっと大きい平均厚さを有するバッファ層550を示す。図示のように、バッファ層550の上面510の表面形態は、基板本体320の上面310の表面形態と合致している。
図4を再度参照するが、具体的な実施形態において、台地部330及び蹴込み部340の寸法における可変性は、バッファ薄層の追加後、少なくとも約10%、少なくとも約20%、少なくとも約30%、少なくとも約40%、少なくとも約50%、少なくとも約60%、少なくとも約70%又はさらには少なくとも約80%低下し得る。
さらに具体的な実施形態において、自立基板の上面全体での台地部の平均幅は、バッファ薄層450の追加後、増大し得る。特定の実施形態において、台地部の平均幅は少なくとも10%、少なくとも約20%、少なくとも約30%、少なくとも約40%、少なくとも約50%、少なくとも約60%、少なくとも約70%又はさらには少なくとも約80%増大し得る。
さらに具体的な実施形態において、自立基板の上面全体での台地部の数は、バッファ薄層の追加後に減少し得る。特定の実施形態において、台地部の数は少なくとも10%、少なくとも約20%、少なくとも約30%、少なくとも約40%、少なくとも約50%、少なくとも約60%、少なくとも約70%又はさらには少なくとも約80%減少し得る。
基板本体の上面の表面形態が薄いバッファの追加により再編されて基板本体の表面全体にわたって特定の結晶特性(例えば、オフカット角度変動)が変化してしまっているとも考えられる。特に、バッファ薄層を追加した後の自立基板は、本明細書に記載されるような特定の幾何学的及び結晶学的特徴を有し得る。
例えば、一実施形態において、バッファ薄層を追加した後の自立基板は、自立基板の中心で、上面と結晶性物質内の結晶基準面との間の角度として測定される特定のオフカット角度(α)を有し得る。本明細書に記載の特定のパラメータに言及しやすいように、図3に慣用のやり方で形成した慣用の基板本体の断面図を示し、図4は本明細書に記載のある実施形態にしたがって形成した基板本体及びバッファ薄層の断面図である。図示のように、図3の慣用の基板本体は台地部及び蹴込み部の配置において著しい不均一性を示す。対照的に、図4に示すように、本明細書に記載の実施形態にしたがって形成したバッファ薄層を有する基板は、台地部及び蹴込み部の配置がより均一である。
一実施形態において、バッファ薄層を追加した後の自立基板は約2°以下、例えば約1.5°以下、約1°以下、約0.8°以下又はさらには約0.6°以下のオフカット角度(α)を有し得る。また、オフカット角度(α)は少なくとも約0.01°、例えば少なくとも約0.05°、少なくとも約0.1°、少なくとも約0.2°、少なくとも約0.3°又はさらには少なくとも約0.6°になり得る。オフセット角度は、上記の任意の最小値及び最大値を含んだ範囲内になり得る。
当然のことながら、オフカット角度方向も精密に制御し得る。例えば、オフカット角度方向を、m面[1−100]、a面[11−20]若しくはこれらの組み合わせ又は他の方向に意図的に傾斜させ得る。別の実施形態において、基板本体は、X’Pert Pro(PANalytical)を使用してX線回折法で測定する特定のオフカット角度変動(2β)を示し得る。X’Pert Pro(PANalytical)を使用して、オフカット角度(α)を、中心点及び90°離れ、基板本体の中心から22mmの距離(半径の寸法の95%)で離間された4つの点を用いてX線回折法により求めることができる。直径に沿ったオフカット角度変動(2β)を、ソフトウェアX’Pert Epitaxyバージョン4.2を使用してX線分析に基づいて計算する。概して、計算は、φ=90°の間隔で行う4回のωスキャン(ロッキング曲線と称されることもある)の使用に基づく。Y縦座標上のω値及びX横座標上のφ値を有するグラフを表示する。4つのω値(4回のωスキャンに対応する4つの最大ピーク)をそれらのφ値(例えば、0°、90°、180°、270°)にしたがってプロットする。次に、少なくともこれら4つの点を含むグラフをシヌソイド関数でフィットさせる。関数は式:ω=A+αcos(Pi(φ−C)/180)を有し、式中、「A」は定数(別に測定したωの平均値)であり、「α」はオフカット値(角度)であり、「C」はオフカット角度の相対方向を精確に示すφ角度である。当然のことながら、ωスキャン分析の間、検出器は静止したままであり、サンプルはω軸を中心として回転する。
具体的な実施形態において、バッファ薄層追加後の自立基板は、約1°以下、約0.95°以下、約0.9°以下、約0.85°以下、約0.8°以下、約0.75°以下、約0.7°以下、約0.6°以下、約0.4°以下、約0.2°以下、約0.16°以下、約0.14°以下又はさらには約0.1°以下、約0.08°以下又はさらには約0.06°以下のオフカット角度変動(2β)を有し得る。また、ウェハ全体でのオフカット角度変動は少なくとも約0.005°又は少なくとも約0.008°になり得る。オフカット角度変動は、上記の任意の最小値及び最大値を含む範囲内になり得る。別の具体的な実施形態において、自立基板のオフカット角度変動(2β)はバッファ薄層の追加後に変化しない。
自立基板の基板本体はIII−V族材料、具体的には窒化物含有材料、より具体的にはガリウム含有材料を含み得る。特定の例において、基板本体は自立窒化ガリウム基板になり得て、ドーパント材料を含まず、本質的に窒化ガリウムから成り得る。
基板本体は、上面と裏面との間で少なくとも約10ミクロンの平均厚さを有するように形成し得る。他の例において、基板本体の平均厚さはより大きくなり得て、例えば少なくとも約20ミクロン、少なくとも約30ミクロン、少なくとも約40ミクロン又はさらには少なくとも約50ミクロンである。また、基板本体の平均厚さは約3mm以下になり得て、例えば約2mm以下、約1mm以下、約800ミクロン以下又はさらには約500ミクロン以下、約300ミクロン以下、約200ミクロン以下又はさらには約100ミクロン以下である。当然のことながら、基板本体は、上記の任意の最小値と最大値との間の範囲内の平均厚さを有し得る。
一実施形態において、結晶基準面はa面、m面又はc面になり得る。より具体的には、結晶基準面は、a面又はm面に向かって傾斜したc面になり得る。当然のことながら、結晶基準面は、例えば、以下に限定するものではないが、c及び−c極性面(0002)及び(000−2)、無極性面、例えばm面群{1−100}、a面群{11−20}又は半極性面、例えば{11−22}、{10−12}、{30−31}、{20−21}又は{30−3−1}を含めた様々な特定面を含み得る。
本実施形態による特定の自立基板本体は、特定の物理的湾曲を有し得る。この湾曲は、基板面に対する最良最小二乗適合度として定義される、ある面からの表面の最大偏差として測定することができる。すなわち、例えば、基板本体の曲率はとりわけ小さいものになり得て、これは実質的にほぼ又は全く湾曲していないことを証明している。一実施形態において、基板本体は、少なくとも約1.5mの曲率半径に対応する湾曲を有し得る。他のケースにおいて、基板本体の湾曲は、少なくとも約1.8m、少なくとも約2m、少なくとも約2.5m、少なくとも約3m、少なくとも約5m、少なくとも約10m、少なくとも約50m、少なくとも約100m又はさらには少なくとも約200mの曲率半径に対応し得る。
ある実施形態において、湾曲は式:zC−0.25x(zS+zN+zE+zW)にしたがって測定され、zCは基板本体(又は基板本体とバッファ層の両方)の中心に位置する点の高さであり、表記zS、zN、zE及びzWは2インチ基板本体の中心点から24mmの位置にあり且つ中心点を中心として規則正しく90°離間されている4つの点の高さを表す。高さは、軸zに沿って、基板本体の面に対して本質的に垂直にその中心で測定される。湾曲値(h)は、基板直径(d)と比較して極めて小さくなり得る。垂直方向は、基板を置く測定ツールの基準面に対して垂直になり得る。様々な直径の基板に関して、湾曲の測定に使用する中心から離れたこれら4点は、基板本体の中心から半径寸法の少なくとも約90%の距離、好ましくは95%に等しい距離に位置し得る。例えば、円上の4点は、4インチの直径を有する基板本体上に48mmで位置することになる。湾曲値(h)、基板本体の直径(d)及び物理的曲率半径(ρ)間の関係はρ=d2/8hで定義することができる。
さらに、本明細書に記載の実施形態の工程にしたがって形成する基板本体は、特定のTTV(total thickness variation)を有し得る。例えば、TTVは約50μm以下になり得て、例えば約20μm以下、約10μm以下、約5μm以下又はさらには約2μm以下である。TTVは、SygmaTechから入手可能な標準的な計測ツールを使用して測定することができる。また、特定の例において、TTVは少なくとも約5μmになり得て、例えば少なくとも約10μm又は少なくとも約15μmである。当然のことながら、基板本体は、上記の任意の最小値と最大値との間の範囲内のTTVを有し得る。
概して、自立基板は、特定の直径のディスク様形状を有し得る。例えば、基板本体の直径は少なくとも約2インチ(約5.1cm)、少なくとも約3インチ(約7.6cm)、少なくとも約10cm(約4インチ)、少なくとも約15cm(約6インチ)、少なくとも約20cm(約8インチ)又はさらには少なくとも約30.5cm(約12インチ)になり得る。他の実施形態においては、約12インチ(約30.5cm)以下、約11インチ(約27.9cm)以下、約10インチ(約25.4cm)以下又は約9インチ(約22.9cm)以下である。当然のことながら、基板の直径は、上記の任意の最小値と最大値との間の範囲内になり得る。例えば、基板の直径は、少なくとも約2インチ(約5.1cm)〜約12インチ(約30.5cm)以下の範囲内、少なくとも約3インチ(約7.6cm)〜約11インチ(約27.9cm)以下の範囲内、少なくとも約4インチ(約10cm)〜約10インチ(約25.4cm)以下の範囲内又は少なくとも約5インチ(12.7cm)〜9インチ(約22.9cm)以下の範囲内になり得る。
幾つかの実施形態において、自立基板は、基板の上面の表面積を有し得る。特定の実施形態において、表面積は、少なくとも約20.2cm、少なくとも約45.4cm、少なくとも約78.5cm、少なくとも約176.6cm、少なくとも約314.2cm又は少なくとも約730.6cmになり得る。さらなる実施形態において、表面積は、約730.6cm以下、約615.8cm以下、約506.7cm以下、約415.5cm以下になり得る。当然のことながら、表面積は、上記の任意の最小値と最大値との間の範囲内になり得る。例えば、表面積は、少なくとも約20.2cm〜約730.6cm以下の範囲内、少なくとも約45.4cm〜約615.8cm以下の範囲内、少なくとも約78.5cm〜506.7cm以下の範囲内又は少なくとも約176.6cm〜約415.5cm以下の範囲内になり得る。
本実施形態の1つの特定の態様において、基板本体は、約1ミクロン以下、約0.1ミクロン以下、約0.05ミクロン以下、約0.01ミクロン以下、約0.001ミクロン(1nm)以下又はさらには約0.0001ミクロン(0.1nm)以下の上面及び/又は裏面平均表面粗さ(R)を面積100x100μmについて有し得る。
とりわけ、半導体基板の基板本体を特定の結晶湾曲を有するように形成し得る。とりわけ、物理的湾曲を計測学を通して直接測定できるのに対し、結晶湾曲はX線回折による結晶曲率半径の測定値から導き出すことができる。物理的湾曲及び結晶湾曲は同じになり得て、大抵の場合、仕上げ工程に応じて著しく異なり得る。
結晶湾曲は、半導体基板の基板本体内の結晶性物質の曲率として、完全に平坦な結晶形態からの逸脱として測定される。結晶の測定は、Paul F. Fewsterの著書である“X-ray scattering from semiconductors”の第4.3.5章に開示の方法にしたがって、曲率半径を導き出すための式4.12:ρ=(x−x)/(ω1−ω2)をベースとしてX線回折により行われ、「ρ」は曲率半径であり、「x」はサンプルの位置であり、「ω」はこの位置でのωスキャンにおける最大回折ピークの角度位置である。すなわち、例えば、基板本体の曲率はとりわけ小さいものになり得て、これは実質的にほぼ又は全く湾曲していないことを証明している。一実施形態において、基板本体は、約200ミクロン未満である結晶湾曲を有し得る。他の例において、湾曲はそれより小さくなり得て、例えば約100ミクロン以下、約75ミクロン以下、約50ミクロン以下、約25ミクロン以下、約10ミクロン以下又はさらには約2ミクロン以下である。曲率半径ρは、X‘Pert Pro(PANalytical)を使用してX線回折法により測定することができる。直径2インチのウェハに関して、曲率半径(ρ)は、直径に沿った40mmの範囲にわたる9つのωスキャンピーク位置から求める。
別の実施形態において、自立基板の製造ロットを、本明細書に記載の実施形態の方法を用いて形成し得る。特に、製造ロットは少なくとも10枚の基板、少なくとも20枚の基板又は少なくとも50枚の基板を含み得て、より大きな基板のまとまりからランダムに選択し得る。製造ロットは、必ずしもというわけではないが、同じ工程を用いて同じ幾何学的及び結晶学的特徴をもたせることを意図して形成された一連の基板を含み得る。特定の実施形態において、製造ロットは、少なくとも10枚の基板、少なくとも20枚の基板、少なくとも50枚の基板、少なくとも100枚の基板、少なくとも500枚の基板又は少なくとも1000枚の基板を含み得る。各基板は本明細書に記載の特徴を有する。具体的な実施形態では、少なくとも20枚の基板の製造ロットを形成し得て、各基板は本明細書に記載の特徴を有する。
加えて、全体としての製造ロットは特定の特徴を有し得る。例えば、基板の製造ロットは、約1°以下であるオフカット角度のロット標準偏差を有し得る。オフカット角度のロット標準偏差は、製造ロット中の各基板についての平均オフカット角度(α)をベースとした標準偏差になり得る。すなわち、各基板について、平均オフカット角度(α)を計算し、標準偏差を、各基板の中心で20枚の基板のそれぞれについて計算した平均オフカット角度から計算する。別の実施形態において、製造ロットは、約0.05°以下、約0.03°以下、約0.02°以下、約0.01°以下、約0.005°以下又は約0.001°以下のオフカット角度のロット標準偏差(STα)を含んでなる。また、特定の例において、オフカット角度のロット標準偏差は、少なくとも約0.0001°又は少なくとも約0.0005°になり得る。当然のことながら、オフカット角度のロット標準偏差は、上記の任意の最小値と最大値との間の範囲内になり得る。
基板の製造ロットは、オフカット角度変動の標準偏差(ST2β)も有し得る。製造ロットに関するオフカット角度変動の標準偏差(ST2β)は、製造ロット中の20枚の基板のそれぞれについての平均オフカット角度変動(2β)の標準偏差である。すなわち、各基板について、オフカット角度変動(2β)を計算することができ、また20枚の基板のそれぞれについての平均オフカット角度変動(2β)から、平均オフカット角度変動の標準偏差(ST2β)を製造ロット全体について計算することができる。一実施形態において、製造ロットは、約1°以下、約0.95°以下、約0.9°以下、約0.85°以下、約0.8°以下、約0.75°以下、約0.7°以下、約0.6°以下、約0.4°以下、0.1°以下、約0.09°以下、約0.05°以下、約0.03°以下、約0.01°以下、約0.008°以下、約0.005°以下又は約0.001°以下のオフカット角度変動のロット標準偏差を有し得る。また、特定の例において、製造ロットについてのオフカット角度変動の標準偏差は少なくとも約0.0001°又は少なくとも約0.0005°になり得る。当然のことながら、製造ロットのオフカット角度変動は、上記の任意の最小値と最大値との間の範囲内になり得る。
基板の製造ロットは平均ロット直径も有し得る。平均ロット直径は、ロット中の各基板の直径の平均になり得る。幾つかの実施形態において、製造ロットは、少なくとも約2インチ(5.1cm)、少なくとも約3インチ(7.6cm)、少なくとも約4インチ(10cm)、少なくとも約5インチ(12.7cm)又は少なくとも約6インチ(15cm)の基板の平均ロット直径を有し得る。さらなる実施形態において、製造ロットは、約12インチ(約30.5cm)以下、約11インチ(約27.9cm)以下、約10インチ(約25.4cm)以下又は約9インチ(約22.9cm)以下の平均ロット直径を有し得る。当然のことながら、製造ロットは、上記の任意の最小値と最大値との間の範囲内の平均ロット基板直径を有し得る。例えば、製造ロットは、少なくとも約2インチ(約5.1cm)〜約12インチ(約30.5cm)以下の範囲内、少なくとも約3インチ(約7.6cm)〜約11インチ(約27.9cm)以下の範囲内、少なくとも約4インチ(約10cm)〜約10インチ(約25.4cm)以下の範囲内又は少なくとも約5インチ(約12.7cm)〜9インチ(約22.9cm)以下の範囲内の基板の平均ロット直径を有し得る。
基板の製造ロットは、平均ロット表面積も有し得る。平均ロット表面積は、ロット中の各基板の表面積の平均になり得る。幾つかの実施形態において、製造ロットは、少なくとも約20.2cm、少なくとも約45.4cm、少なくとも約78.5cm、少なくとも約126.7cm又は少なくとも約176.6cmの平均ロット表面積を有し得る。さらなる実施形態において、製造ロットは、約730.6cm以下、約615.8cm以下、約506.7cm以下、約415.5cm以下の平均ロット表面積を有し得る。当然のことながら、平均ロット表面積は、上記の任意の最小値と最大値との間の範囲内になり得る。例えば、製造ロットは、少なくとも約20.2cm〜約730.6cm以下の範囲内、少なくとも約45.4cm〜約615.8cm以下の範囲内、少なくとも約78.5cm〜506.7cm以下の範囲内又は少なくとも約176.6cm〜約415.5cm以下の範囲内の平均表面積を有し得る。
特定の実施形態において、製造ロットは複数の基板を含み得て、各基板は、製造ロットの各基板の上に重なるバッファ薄層を含み得る。各バッファ層を、本明細書に記載されるものと同じ工程を用いて同じ幾何学的及び結晶学的特徴を持たせることを意図して形成した。これらの実施形態において、製造ロットは、平均ロットバッファ層厚さを有し得る。平均ロットバッファ層厚さは、各バッファ層の厚さの平均である。別の実施形態において、平均ロットバッファ層厚さは、約1.2μm以下、約1.1μm以下、約1.0μm以下、約0.9μm以下、約0.8μm以下、約0.7μm以下、約0.6μm以下、約0.5μm以下、約0.4μm以下又は約0.3μm以下になり得る。さらに別の実施形態において、平均ロットバッファ層厚さは、少なくとも約0.02μm、少なくとも約0.04μm、少なくとも約0.08μm、少なくとも約0.1μm、少なくとも約0.2μm又は少なくとも約0.3μmになり得る。当然のことながら、平均ロットバッファ層厚さは、上記の任意の最小値と最大値との間の範囲内になり得る。例えば、バッファ層の平均ロット厚さは、少なくとも約0.02μm〜約1.2μm以下の範囲内、少なくとも約0.05μm〜約1.1μm以下の範囲内、少なくとも約0.08μm〜約1.0μm以下の範囲内、少なくとも約0.1μm〜約0.8μm以下の範囲内又は少なくとも約0.2〜約0.5μm以下の範囲内になり得る。具体的な、それでいて非限定的な実施形態において、平均ロットバッファ層厚さは約0.3μmである。
特定の種、例えばインジウム(In)の半導体材料(例えば、GaN)への取り込みがオフカット角度(α)と共に変化し得ることが注目されている。実際、オフカット角度が増大するにつれて、インジウム取り込み効率が低下する場合がある。InGa1−XN合金におけるインジウム組成が、発光及びレーザーダイオード構造体(LED&LD)における発光波長を決定する。業界標準に準拠して、波長変動範囲はウェハ全体で2nmを超えるべきではなく、標準偏差は1nm未満であるべきである。サファイア基板について報告された結果によると、オフカット角度における0.5°は10nmのLED波長変化を引き起こし、これは青色LEDの製造では許容範囲外である。したがって、ウェハ全体でLED発光波長範囲を1nm以内に制御するために、サファイア基板全体でのオフカット角度変動を、基板のサイズとは無関係に、0.2°(±0.1°)未満となるように制御する。ある実施形態においては、複数の電子構造体を、本明細書に記載の自立基板上に形成し得る。電子構造体は光電子デバイス、例えば発光ダイオード(LED)、レーザーダイオード(LD)又は特定の波長の光を放出するように構成された他のマイクロ電子構造体を含み得る。特定の実施形態において、基板上に形成する電子構造体、例えば光電子デバイスは、発光波長標準偏差(σ)を有し得る。発光波長標準偏差は当該分野で公知の方法、例えば光ルミネセンス(PL)で測定することができる。ある実施形態においては、基板上に形成されたLED構造体上に室温でPLマッピングを行い得る。LED構造体は可視スペクトルで発光することができる。発光波長は、約400〜約550nmの範囲内になり得る。最高発光強度の波長シフトは精確に測定することができ、また発光波長標準偏差を求めることができる。
別の実施形態において、発光波長標準偏差は、約1.3nm以下、約1.2nm以下、約1.1nm以下、約1nm以下、約0.9nm以下又は約0.8nm以下になり得る。別の実施形態において、発光波長標準偏差(σ)は、少なくとも約0.01nm、少なくとも約0.05nm、少なくとも約0.1nm、少なくとも約0.2nm、少なくとも約0.3nm又は少なくとも約0.5nmになり得る。当然のことながら、波長標準偏差は、上記の任意の最小値と最大値との間の範囲内になり得る。例えば、発光波長標準偏差(σ)は、少なくとも約0.01nm〜約1.3nm以下の範囲内、少なくとも約0.05nm〜少なくとも約1.2nmの範囲内、少なくとも約0.1nm〜約1nm以下の範囲内又は少なくとも約0.2nm〜約0.9nm以下の範囲内になり得る。
別の実施形態において、基板上に形成する光電子デバイスは、約400〜約550nmの範囲内の波長で正規化発光波長標準偏差(nσ)を有し得る。
正規化発光波長標準偏差は、基板の表面積について正規化した発光波長標準偏差(σ)である。ある実施形態において、正規化発光波長標準偏差(nσ)は、約0.0641nm/cm以下、約0.0588nm/cm以下、約0.0539nm/cm以下、約0.0490nm/cm以下、約0.0441nm/cm以下又は約0.0392nm/cm以下になり得る。別の実施形態において、正規化発光波長標準偏差は少なくとも約1.4x10−5nm/cm、少なくとも約1.6x10−5nm/cm、少なくとも約2.0x10−5nm/cm又は少なくとも約2.4x10−5nm/cmになり得る。当然のことながら、正規化発光波長標準偏差は、上記の任意の最小値と最大値との間の範囲内になり得る。例えば、正規化発光波長標準偏差は、少なくとも約1.4x10−5nm/cm〜約0.0641nm/cm以下の範囲内、少なくとも約1.6x10−5nm/cm〜約0.0588nm/cm以下の範囲内、少なくとも約2.0x10−5nm/cm〜約0.0539nm/cm以下の範囲内又は少なくとも約2.4x10−5nm/cm〜約0.0490nm/cm以下の範囲内になり得る。
別の実施形態においては、電子構造体を、本明細書に記載されるように自立基板上のバッファ層の上面上に形成し得る。代替の実施形態において、電子構造体はバッファ層の上面の上に重なるエピタキシャル層上に形成される。電子構造体は光電子構造体、例えばLED又はLD又はマイクロ電子構造体、例えばトランジスタを含み得る。特定の実施形態において、光電子構造体は、本明細書に記載されるようにバッファ層を有する自立基板上に形成される複数の光電子デバイスを含み得る。ある実施形態において、バッファ層の上面上に形成する複数の光電子デバイスはバッファ層と直接接触し得る。
ある実施形態においては、複数の光電子デバイスを、本明細書に記載の基板の製造ロットの各基板上に形成し得る。さらなる実施形態においては、約400〜550nmの範囲内の波長で、製造ロットは約1.3nm以下、例えば約1.2nm以下、約1.1nm以下、約1nm以下、約0.9nm以下又は約0.8nm以下の発光標準偏差を有し得る。別の実施形態において、ロット発光波長標準偏差(σ)は、少なくとも約0.01nm、少なくとも約0.05nm、少なくとも約0.1nm、少なくとも約0.2nm、少なくとも約0.3nm又は少なくとも約0.5nmになり得る。当然のことながら、ロット発光波長標準偏差(σ)は、少なくとも約0.01nm〜約1.3nm以下の範囲内、少なくとも約0.05nm〜少なくとも約1.2nmの範囲内、少なくとも約0.1nm〜約1nm以下の範囲内又は少なくとも約0.2〜約0.9nm以下の範囲内になり得る。
別の実施形態において、複数の光電子デバイスが各基板上に形成された基板の製造ロットは、約400〜550nmの範囲内の波長で約0.0641nm/cm以下、例えば約0.0588nm/cm以下、約0.0539nm/cm以下、約0.0490nm/cm以下、約0.0441nm/cm以下又は約0.0392nm/cm以下の正規化ロット発光波長標準偏差を有し得る。さらに別の実施形態においては、少なくとも約7.9x10−7nm/cm、少なくとも約1.2x10−6nm/cm、少なくとも約2.2x10−6nm/cm又は少なくとも約4.9x10−6nm/cmである。当然のことながら、正規化ロット発光標準偏差は、上記の任意の最小値と最大値との間の範囲内になり得る。
数多くの異なる態様及び実施形態が可能である。これらの態様及び実施形態の幾つかについて本明細書で説明する。本明細書を読了後、当業者ならば、これらの態様及び実施形態が説明の便宜上のものに過ぎず、本発明の範囲を限定しないことがわかる。加えて、当業者ならばアナログ回路を含む幾つかの実施形態をデジタル回路を使用して実施できることがわかり、逆も同様である。実施形態は、下で挙げる項目のいずれか1つ以上にしたがったものになり得る。
項目1:III−V族材料を含んでなり、上面を有し、上面と結晶基準面との間で規定されるオフカット角度(α)を含んでなり、1°以下のオフカット角度変動(2β)をさらに含んでなる基板。
項目2:III−V族材料を含んでなり、上面を有し、上面と結晶基準面との間で規定されるオフカット角度(α)を含んでなり、オフカット角度変動(2β)をさらに含んでなる基板本体と、III−V族材料を含んでなり且つ基板本体の上面に隣接するバッファ層とを含んでなり、バッファ層が約1.3μm以下の平均厚さを有する基板。
項目3:III−V族材料を含んでなり、上面を有し、上面と結晶基準面との間で規定されるオフカット角度(α)を含んでなり、オフカット角度変動(2β)をさらに含んでなる基板本体と、III−V族材料を含んでなり且つ基板本体の上面に隣接するバッファ層とを含んでなり、バッファ層が上面を有し、バッファ層及び基板本体がバッファ層の上面と結晶基準面との間で規定されるオフカット角度(α)を含んでなり、バッファ層及び基板本体が基板本体のオフカット角度変動(2β)より小さいオフカット角度変動(2β)をさらに含んでなる基板。
項目4:基板本体が仕上げ加工が施された基板本体である、項目2〜3のいずれか一項に記載の基板。
項目5:バッファ層の上面に隣接して配置された複数の光電子デバイスをさらに含んでなり、複数の光電子デバイスが1.3nm以下の平均発光波長標準偏差を有する、先行の項目のいずれか一項に記載の基板。
項目6:複数の光電子デバイスが1.2nm以下、1nm以下、0.9nm以下又はさらには0.8nm以下の平均発光波長標準偏差を有する、項目5に記載の基板。
項目7:複数の光電子デバイスが約1nm以下の平均発光波長標準偏差を有する、項目6に記載の基板。
項目8:基板本体及びバッファ層のオフカット角度(α)が約2°以下、約1.5°以下、約1°以下、約0.8°以下、約0.6°以下、約0.4°以下又は約0.2°以下である、先行の項目のいずれか一項に記載の基板。
項目9:基板本体及びバッファ層のオフカット角度(α)が少なくとも約0.1°、少なくとも約0.2°、少なくとも約0.3°又はさらには少なくとも約0.6°である、先行の項目のいずれか一項に記載の基板。
項目10:基板本体及びバッファ層のオフカット角度変動(2β)が、約1°以下、約0.95°以下、約0.9°以下、約0.85°以下、約0.8°以下、約0.75°以下、約0.7°以下、約0.6°以下、約0.4°以下、約0.2°以下、約0.16°以下、約0.14°以下又はさらには約0.1°以下、約0.08°以下又はさらには約0.06°以下である、先行の項目のいずれか一項に記載の基板。
項目11:基板本体及びバッファ層のオフカット角度変動(2β)が少なくとも約0.005°又は少なくとも約0.008°である、先行の項目のいずれか一項に記載の基板。
項目12:基板本体が窒素を含んでなる、先行の項目のいずれか一項に記載の基板。
項目13:基板本体がガリウムを含んでなる、先行の項目のいずれか一項に記載の基板。
項目14:基板本体が窒化ガリウムを含んでなる、先行の項目のいずれか一項に記載の基板。
項目15:基板本体が本質的に窒化ガリウムから成る、項目14に記載の基板。
項目16:基板本体が約3mm以下、約2mm以下、約1mm以下、約800ミクロン以下、約500ミクロン以下、約400ミクロン以下、約300ミクロン以下、約200ミクロン以下又は約100ミクロン以下の平均厚さを含んでなる、先行の項目のいずれか一項に記載の基板。
項目17:バッファ層が窒素を含んでなる、先行の項目のいずれか一項に記載の基板。
項目18:バッファ層がガリウムを含んでなる、先行の項目のいずれか一項に記載の基板。
項目19:バッファ層が窒化ガリウムを含んでなる、先行の項目のいずれか一項に記載の基板。
項目20:バッファ層が本質的に窒化ガリウムから成る、先行の項目のいずれか一項に記載の基板。
項目21:基板本体の上面がGaN結晶のGa面を含んでなる、先行の項目のいずれか一項に記載の基板。
項目22:バッファ層の上面がGaN結晶のGa面を含んでなる、先行の項目のいずれか一項に記載の基板。
項目23:結晶基準面が、a面、m面、r面、c面及び半極性面から成る面の群から選択される面を含んでなる、先行の項目のいずれか一項に記載の基板。
項目24:結晶基準面がc面である、項目23に記載の基板。
項目25:結晶基準面が、a面、r面、m面及びc面から成る面の群から選択される結晶面に向かって傾斜している、先行の項目のいずれか一項に記載の基板。
項目26:基板本体及びバッファ層が、少なくとも約3m、少なくとも約5m、少なくとも約10m、少なくとも約50m、少なくとも約100m又はさらには少なくとも約200mの半径曲率を規定している湾曲を含んでなる、先行の項目のいずれか一項に記載の基板。
項目27:基板本体が、少なくとも約2インチ(5.1cm)、少なくとも約3インチ(7.6cm)、少なくとも約4インチ(10cm)の直径を含んでなる、先行の項目のいずれか一項に記載の基板。
項目28:バッファ層の上面が、約1ミクロン以下、約0.1ミクロン以下、約0.05ミクロン以下、約0.001ミクロン以下又はさらには約0.0001ミクロン(0.1nm)以下の平均表面粗さを含んでなる、先行の項目のいずれか一項に記載の基板。
項目29:基板本体の上面が、約1x10cm−2以下、約5x10cm−2以下、約1x10cm−2以下、約5x10cm−2以下又は約1x10cm−2以下の欠陥密度を含んでなる、先行の項目のいずれか一項に記載の基板。
項目30:少なくとも20枚の基板を含んでなり、各基板がIII−V族材料を含んでなり且つ上面を有し、基板本体が上面と結晶基準面との間で規定されるオフカット角度(α)を含んでなり、基板が約1°以下のオフカット角度変動(2β)をさらに含んでなる基板の製造ロット。
項目31:少なくとも20枚の基板を含んでなり、各基板がIII−V族材料を含んでなり且つ上面を有し、基板本体が上面と結晶基準面との間で規定されるオフカット角度(α)を含んでなり、基板が約1°以下のオフカット角度変動(2β)をさらに含んでなる基板の製造ロット。
項目32:各基板の基板本体及びバッファ層が窒素を含んでなる、項目30〜31のいずれか一項に記載の基板の製造ロット。
項目33:各基板の基板本体及びバッファ層がガリウムを含んでなる、項目30〜32のいずれか一項に記載の基板の製造ロット。
項目34:各基板の基板本体及びバッファ層が窒化ガリウムを含んでなる、項目30〜33のいずれか一項に記載の基板の製造ロット。
項目35:各基板の基板本体及びバッファ層が、少なくとも約1.5m、少なくとも約1.8m、少なくとも約2m、少なくとも約2.5m、少なくとも約3m、少なくとも約5m、少なくとも約10m、少なくとも約50m、少なくとも約100m又はさらには少なくとも約200mの曲率半径を規定する湾曲を含んでなる、項目30〜34のいずれか一項に記載の基板の製造ロット。
項目36:各基板の基板本体及びバッファ層が、約3μm以下のTTVを含んでなる、項目30〜35のいずれか一項に記載の基板の製造ロット。
項目37:各基板の基板本体が、少なくとも約2インチ(5.1cm)、少なくとも約3インチ(7.6cm)、少なくとも約4インチ(10cm)の直径を含んでなる、項目30〜36のいずれか一項に記載の基板の製造ロット。
項目38:オフカット角度変動(2β)が、約1°以下、約0.95°以下、約0.9°以下、約0.85°以下、約0.8°以下、約0.75°以下、約0.7°以下、約0.6°以下、約0.4°以下、約0.16°以下、約0.14°以下又はさらには約0.1°以下、約0.08°以下又はさらには約0.06°以下である、項目30〜37のいずれか一項に記載の基板の製造ロット。
項目39:オフカット角度変動(2β)が少なくとも約0.005°又は少なくとも約0.008°である、項目30〜38のいずれか一項に記載の基板の製造ロット。
項目40:オフカット角度(α)が、約2°以下、約1.5°以下、約1°以下、約0.8°以下又は約0.6°以下である、項目30〜39のいずれか一項に記載の基板の製造ロット。
項目41:オフカット角度(α)が、少なくとも約0.1°、少なくとも約0.2°、少なくとも約0.3°又はさらには少なくとも約0.6°である、項目30〜40のいずれか一項に記載の基板の製造ロット。
項目42:約0.05°以下、約0.03°以下、約0.02°以下、約0.01°以下、約0.005°以下又は約0.001°以下であり少なくとも約0.0001°又は少なくとも約0.0005°であるオフカット角度のロット標準偏差(STα)を含んでなる、項目30〜41のいずれか一項に記載の基板の製造ロット。
項目43:約1°以下、約0.95°以下、約0.9°以下、約0.85°以下、約0.8°以下、約0.75°以下、約0.7°以下、約0.6°以下、約0.4°以下、約0.1°以下、約0.09°以下、約0.05°以下、約0.03°以下、約0.01°以下、約0.008°以下、約0.005°以下又は約0.001°以下であり少なくとも約0.0001°又は少なくとも約0.0005°である、全基板間のオフカット角度変動の標準偏差(ST2β)を含んでなる、項目30〜42のいずれか一項に記載の基板の製造ロット。
項目44:III−V族材料を含んでなり且つ上面を有する基板上に形成された複数の光電子デバイスを含んでなり、基板が上面と結晶基準面との間で規定されるオフカット角度(α)を含んでなり、基板がオフカット角度変動(2β)をさらに含んでなり、複数の光電子構造体が1.3nm以下の平均光波長標準偏差を有する光電子構造体。
項目45:複数の光電子デバイスが、1.3nm以下、1.2nm以下、1nm以下、0.9nm以下又はさらには0.8nm以下の平均発光波長標準偏差を有する、項目44に記載の光電子構造体。
項目46:III−V族材料を含んでなり且つ台地部及び蹴込み部が配置された上面とこの上面の反対側にある裏面とを有する基板本体を用意し、基板本体の上面に少なくとも1つの仕上げ作業を施し、III−V族材料を含んでなり且つ上面と基板本体に隣接した裏面とを有するバッファ層を基板本体の上面上に形成することを含んでなり、バッファ層の上面の台地部及び蹴込み部が基板本体の上面より均一に配置されている基板の形成方法。
項目47:バッファ層の形成後、基板本体が、上面と結晶基準面との間で規定されるオフカット角度を含んでなる、項目46のいずれか一項に記載の方法。
項目48:バッファ層の形成後、オフカット角度(α)が約2°以下、約1.5°以下、約1°以下、約0.8°以下又は約0.6°以下である、任意の項目47に記載の方法。
項目49:バッファ層の形成後、基板が、約1°以下、約0.8°以下、約0.6°以下、約0.5°以下、約0.4°以下、約0.3°以下、約0.2°以下、約0.16°以下、約0.14°以下又はさらには約0.1°以下、約0.08°以下又はさらには約0.06°以下のオフカット角度変動(2β)を含んでなる、項目46〜48のいずれか一項に記載の方法。
項目50:基板本体をIII−V族材料のエピタキシャル成長を通じて形成することをさらに含んでなる、項目46〜49のいずれか一項に記載の方法。
項目51:基板本体の形成が、基板上でのIII−V族材料のヘテロエピタキシャル成長を含む、項目50に記載の方法。
項目52:バッファ層をエピタキシャル堆積により形成する、先行の項目のいずれか一項に記載の方法。
項目53:バッファ層をMOCVD法により形成する、先行の項目のいずれか一項に記載の方法。
項目54:バッファ層を2D成長モードで形成する、先行の項目のいずれか一項に記載の方法。
項目55:III−V族材料を含んでなり且つ上面を有する基板本体と、III−V族材料を含んでなり且つ基板本体の上面に隣接しているバッファ層とを含んでなり、バッファ層が少なくとも約0.01μm〜約1.3μm以下の範囲内の平均厚さを有する基板。
項目56:バッファ層が、約1.2μm以下、約1.1μm以下、約1.0μm以下、約0.9μm以下、約0.8μm以下、約0.7μm以下、約0.6μm以下、約0.5μm以下、約0.4μm以下又は約0.3μm以下の平均厚さを有する、項目55に記載の基板。
項目57:バッファ層が、少なくとも約0.02μm、少なくとも約0.04μm、少なくとも約0.08μm、少なくとも約0.1μm、少なくとも約0.2μm又は少なくとも約0.3μmの平均厚さを有する、項目55に記載の基板。
項目58:バッファ層が、少なくとも約0.02μm〜約1.2μm以下の範囲内、少なくとも約0.04μm〜約1.1μm以下の範囲内、少なくとも約0.08μm〜約1.0μm以下の範囲内又は少なくとも約0.1μm〜約0.8μm以下の範囲内の平均厚さを有する、項目55に記載の基板。
項目59:バッファ層が基板本体と直接接触している、項目55に記載の基板。
項目60:基板本体が窒素を含んでなる、項目55に記載の基板。
項目61:基板本体がガリウムを含んでなる、項目55に記載の基板。
項目62:基板本体が窒化ガリウムを含んでなる、項目55に記載の基板。
項目63:バッファ層が窒化ガリウムを含んでなる、項目55に記載の基板。
項目64:バッファ層が本質的に窒化ガリウムから成る、項目55に記載の基板。
項目65:上面を有するIII−V族材料を含んでなる基板と、基板の上面の上に重なる複数の光電子デバイスとを含んでなり、基板の上面の上に重なる複数の光電子デバイスが、約400〜約550nmの範囲内の波長で約0.0641nm/cm以下の正規化発光波長標準偏差(nσ)を有する基板構造体。
項目66:nσが基板の表面積について正規化した発光波長標準偏差であり、基板が少なくとも約2インチ(5.1cm)の直径を有する、項目65に記載の基板構造体。
項目67:基板が、少なくとも約2インチ(5.1cm)、少なくとも約3インチ(7.6cm)、少なくとも約4インチ(10cm)、少なくとも約5インチ(12.7cm)又は少なくとも約6インチ(15cm)の直径を有する、項目65に記載の基板。
項目68:基板が、約12インチ(約30.5cm)以下、約11インチ(約27.9cm)以下、約10インチ(約25.4cm)以下又は約9インチ(約22.9cm)以下の直径を有する、項目65に記載の基板。
項目69:基板が、少なくとも約2インチ(約5.1cm)〜約12インチ(約30.5cm)以下の範囲内、少なくとも約3インチ(約7.6cm)〜約11インチ(約27.9cm)以下の範囲内、少なくとも約4インチ(約10cm)〜約10インチ(約25.4cm)以下の範囲内又は少なくとも約5インチ(12.7cm)〜9インチ(約22.9cm)以下の範囲内の直径を有する、項目65に記載の基板。
項目70:基板が、少なくとも約20.2cm、少なくとも約45.4cm、少なくとも約78.5cm、少なくとも約126.7cm又は少なくとも約176.6cmの表面積を有する、項目65に記載の基板。
項目71:基板が、約730.6cm以下、約615.8cm以下、約506.7cm以下、約415.5cm以下の表面積を有する、項目65に記載の基板。
項目72:基板が、少なくとも約20.2cm〜約730.6cm以下の範囲内、少なくとも約45.4cm〜約615.8cm以下の範囲内、少なくとも約78.5cm〜506.7cm以下の範囲内又は少なくとも約176.6cm〜約415.5cm以下の範囲内の表面積を有する、項目65に記載の基板。
項目73:発光波長標準偏差が、約1.3nm以下、約1.2nm以下、約1.1nm以下、約1nm以下、約0.9nm以下又は約0.8nm以下である、項目65に記載の基板。
項目74:発光波長標準偏差(σ)が少なくとも約0.01nm、少なくとも約0.05nm、少なくとも約0.1nm、少なくとも約0.2nm、少なくとも約0.3nm又は少なくとも約0.5nmである、項目65に記載の基板。
項目75:発光波長標準偏差(σ)が、少なくとも約0.01nm〜約1.3nm以下の範囲内、少なくとも約0.05nm〜少なくとも約1.2nmの範囲内、少なくとも約0.1nm〜約1nm以下の範囲内又は少なくとも約0.2〜約0.9nm以下の範囲内である、項目65に記載の基板。
項目76:nσが約0.0588nm/cm以下、約0.0539nm/cm以下、約0.0490nm/cm以下、約0.0441nm/cm以下又は約0.0392nm/cm以下である、項目65に記載の基板。
項目77:nσが少なくとも約1.4x10−5nm/cm、少なくとも約1.6x10−5nm/cm、少なくとも約2.0x10−5nm/cm又は少なくとも約2.4x10−5nm/cmである、項目65に記載の基板。
項目78:nσが、少なくとも約1.4x10−5nm/cm〜約0.0641nm/cm以下の範囲内、少なくとも約1.6x10−5nm/cm〜約0.0588nm/cm以下の範囲内、少なくとも約2.0x10−5nm/cm〜約0.0539nm/cm以下の範囲内又は少なくとも約2.4x10−5nm/cm〜約0.0490nm/cm以下の範囲内である、項目65に記載の基板。
項目79:III−V族材料の上面に隣接したバッファ層を含んでなり、バッファ層が少なくとも約0.01μm〜約1.3μm以下の範囲内の平均厚さを有する、項目65に記載の基板。
項目80:基板が窒素を含んでなる、項目65に記載の基板。
項目81:基板がガリウムを含んでなる、項目65に記載の基板。
項目82:バッファ層が窒化ガリウムを含んでなる、項目79に記載の基板。
項目83:バッファ層が本質的に窒化ガリウムから成る、項目79に記載の基板。
項目84:バッファ層が、少なくとも約0.02μm〜約1.2μm以下の範囲内、少なくとも約0.04μm〜約1.1μm以下の範囲内、少なくとも約0.08μm〜約1.0μm以下の範囲内、少なくとも約0.1μm〜約0.8μm以下の範囲内又は少なくとも約0.2〜約0.5μm以下の範囲内の厚さを有する、項目79に記載の基板。
項目85:複数の光電子デバイスがIII−V族材料を含んでなる、項目65に記載の基板。
項目86:複数の光電子デバイスが合金を含んでなる、項目65に記載の基板。
項目87:複数の光電子デバイスが、InGa1−xN、0<x<1を含んでなる、項目65に記載の基板。
項目88:III−V族材料を含んでなり且つ上面を有する基板本体と、III−V族材料を含んでなり、基板本体の上面の上に重なり、少なくとも約0.01μm〜約1.3μm以下の範囲内の平均厚さを有するバッファ層とを含んでなり、バッファ層の上に重なり且つ約420〜約500nmの範囲内の波長で約0.0641nm/cm以下の正規化発光波長標準偏差(nσ)を有する複数の光電子デバイスを形成するための表面を提供するように構成される基板。
項目89:バッファ層が、少なくとも約0.02μm〜約1.2μm以下の範囲内、少なくとも約0.04μm〜約1.1μm以下の範囲内、少なくとも約0.08μm〜約1.0μm以下の範囲内、少なくとも約0.1μm〜約0.8μm以下の範囲内又は少なくとも約0.2〜約0.5μm以下の範囲内の厚さを有する、項目88に記載の基板。
項目90:nσが基板の表面積について正規化した発光波長標準偏差であり、少なくとも約2インチ(5.1cm)の直径を有する、項目88に記載の基板。
項目91:発光波長標準偏差が、約1.3nm以下、約1.2nm以下、約1.1以下、約1nm以下、約0.9nm以下又は約0.8nm以下である、項目90に記載の基板。
項目92:発光波長標準偏差が、少なくとも約0.01nm、少なくとも約0.05nm、少なくとも約0.1nm、少なくとも約0.2nm、少なくとも約0.3nm又は少なくとも約0.5nmである、項目90に記載の基板。
項目93:発光波長標準偏差が、少なくとも約0.01nm〜約1.3nm以下の範囲内、少なくとも約0.05nm〜約1.2nm以下の範囲内、少なくとも約0.1nm〜約1.1nm以下の範囲内又は少なくとも0.2nm〜約1nm以下の範囲内である、項目90に記載の基板。
項目94:nσが、約0.0588nm/cm以下、約0.0539nm/cm以下、約0.0490nm/cm以下、約0.0441nm/cm以下又は約0.0392nm/cm以下である、項目90に記載の基板。
項目95:nσが、少なくとも約1.4x10−5nm/cm、少なくとも約1.6x10−5nm/cm、少なくとも約2.0x10−5nm/cm又は少なくとも約2.4x10−5nm/cmである、項目90に記載の基板。
項目96:nσが、少なくとも約1.4x10−5nm/cm〜約0.0641nm/cm以下の範囲内、少なくとも約1.6x10−5nm/cm〜約0.0588nm/cm以下の範囲内、少なくとも約2.0x10−5nm/cm〜約0.0539nm/cm以下の範囲内又は少なくとも約2.4x10−5nm/cm〜約0.0490nm/cm以下の範囲内である、項目90に記載の基板。
項目97:基板本体が窒素を含んでなる、項目88に記載の基板。
項目98:基板本体がガリウムを含んでなる、項目88に記載の基板。
項目99:バッファ層が窒化ガリウムを含んでなる、項目88に記載の基板。
項目100:バッファ層が本質的に窒化ガリウムから成る、項目88に記載の基板。
項目101:複数の光電子デバイスがIII−V族材料を含んでなる、項目88に記載の基板。
項目102:複数の光電子デバイスが合金を含んでなる、項目88に記載の基板。
項目103:複数の光電子デバイスがInGa1−xN、0<x<1を含んでなる、項目88に記載の基板。
項目104:少なくとも約10個の基板構造体を含んでなり、各基板構造体が基板と、基板の上に配置され且つ約420〜約500nmの波長で約0.0641nm/cm以下の正規化ロット発光波長標準偏差を有する複数の光電子デバイスとを含む、基板構造体の製造ロット。
項目105:各基板がIII−V族材料を含み且つ上面を有する基板本体と、基板本体の上面の上に重なるバッファ層とを含んでなり、少なくとも約0.01μm〜約1.3μm以下の範囲内の平均ロットバッファ層厚さを有する、項目105に記載の製造ロット。
項目106:バッファ層の平均ロット厚さが、少なくとも約0.02μm〜約1.2μm以下の範囲内、少なくとも約0.05μm〜約1.1μm以下の範囲内、少なくとも約0.08μm〜約1.0μm以下の範囲内、少なくとも約0.1μm〜約0.8μm以下の範囲内又は少なくとも約0.2〜約0.5μm以下の範囲内である、項目105に記載の製造ロット。
項目107:少なくとも約2インチ(5.1cm)、少なくとも約3インチ(7.6cm)、少なくとも約4インチ(10cm)、少なくとも約5インチ(12.7cm)又は少なくとも約6インチ(15cm)の基板の平均ロット直径を有する、項目104に記載の製造ロット。
項目108:約12インチ(約30.5cm)以下、約11インチ(約27.9cm)以下、約10インチ(約25.4cm)以下又は約9インチ(約22.9cm)以下の基板の平均ロット直径を有する、項目104に記載の製造ロット。
項目109:少なくとも約2インチ(約5.1cm)〜約12インチ(約30.5cm)以下の範囲内、少なくとも約3インチ(約7.6cm)〜約11インチ(約27.9cm)以下の範囲内、少なくとも約4インチ(約10cm)〜約10インチ(約25.4cm)以下の範囲内又は少なくとも約5インチ(約12.7cm)〜9インチ(約22.9cm)以下の範囲内の基板の平均ロット直径を有する、項104に記載の製造ロット。
項目110:少なくとも約20.2cm、少なくとも約45.4cm、少なくとも約78.5cm、少なくとも約126.7cm又は少なくとも約176.6cmの平均表面積を有する、項目104に記載の製造ロット。
項目111:約730.6cm以下、約615.8cm以下、約506.7cm以下、約415.5cm以下の基板の平均ロット表面積を有する、項目104に記載の製造ロット。
項目112:少なくとも約20.2cm〜約730.6cm以下の範囲内、少なくとも約45.4cm〜約615.8cm以下の範囲内、少なくとも約78.5cm〜506.7cm以下の範囲内又は少なくとも約176.6cm〜約415.5cm以下の範囲内の基板の平均表面積を有する、項目104に記載の製造ロット。
項目113:正規化発光波長標準偏差(nσ)が平均ロット表面積について正規化したロット発光波長標準偏差であり、少なくとも2インチ(5.1cm)の基板の平均ロット直径を有する、項目104に記載の製造ロット。
項目114:ロット発光波長標準偏差が約1.3nm以下、約1.2nm以下、約1nm以下、約0.9nm以下又は約0.8nm以下である、項目113に記載の製造ロット。
項目115:ロット発光波長標準偏差が少なくとも約0.01nm、少なくとも約0.05nm、少なくとも約0.1nm、少なくとも約0.2nm、少なくとも約0.3nm又は少なくとも約0.5nmである、項目113に記載の製造ロット。
項目116:ロット発光波長標準偏差が、少なくとも約0.01nm〜約1.3nm以下の範囲内、少なくとも約0.05nm〜約1.2nm以下の範囲内、少なくとも約0.1nm〜約1nm以下の範囲内又は少なくとも0.2nm〜約0.9nm以下の範囲内である、項目113に記載の製造ロット。
項目117:nσが約0.0588nm/cm以下、約0.0539nm/cm以下、約0.0490nm/cm以下、約0.0441nm/cm以下又は約0.0392nm/cm以下である、項目113に記載の製造ロット。
項目118:nσが少なくとも約1.4x10−5nm/cm、少なくとも約1.6x10−5nm/cm、少なくとも約2.0x10−5nm/cm又は少なくとも約2.4x10−5nm/cmである、項目113に記載の製造ロット。
項目119:nσが、少なくとも約1.4x10−5nm/cm〜約0.0641nm/cm以下の範囲内、少なくとも約1.6x10−5nm/cm〜約0.0588nm/cm以下の範囲内、少なくとも約2.0x10−5nm/cm〜約0.0539nm/cm以下の範囲内又は少なくとも約2.4x10−5nm/cm〜約0.0490nm/cm以下の範囲内である、請求項113に記載の製造ロット。
項目120:各基板本体が窒素を含んでなる、項目105に記載の製造ロット。
項目121:各基板本体がガリウムを含んでなる、項目105に記載の製造ロット。
項目122:各基板本体が窒化ガリウムを含んでなる、項目105に記載の製造ロット。
項目123:各バッファ層が窒化ガリウムを含んでなる、項目105に記載の製造ロット。
項目124:各バッファ層が本質的に窒化ガリウムから成る、項目105に記載の製造ロット。
項目125:III−V族材料を含んでなる基板本体を用意し、III−V族材料を含んでなるバッファ層を基板本体の上面上に形成することを含んでなり、バッファ層が上面及び少なくとも約0.01μm〜約1.3μm以下の範囲内の厚さを有する、基板の形成方法。
項目126:バッファ層の形成が、約1.2μm以下、約1.1μm以下、約1.0μm以下、約0.9μm以下、約0.8μm以下、約0.7μm以下、約0.6μm以下又は約0.5μm以下の厚さを有するバッファ層を形成することを含む、項目125に記載の方法。
項目127:バッファ層の形成が、少なくとも約0.02μm、少なくとも約0.04μm、少なくとも約0.08μm、少なくとも約0.1μm又は少なくとも約0.2μmの厚さを有するバッファ層を形成することを含む、項目125に記載の方法。
項目128:バッファ層の形成が、少なくとも約0.02μm〜約1.2μm以下の範囲内、少なくとも約0.04μm〜約1.1μm以下の範囲内、少なくとも約0.08μm〜約1.0μm以下の範囲内、少なくとも約0.1μm〜約0.8μm以下の範囲内又は少なくとも約0.2μm〜約0.5μm以下の範囲内の厚さを有するバッファ層を形成することを含む、項目125に記載の方法。
項目129:複数の光電子デバイスをバッファ層の上面上に形成することをさらに含んでなり、複数の光電子デバイスが、約420〜約500nmの範囲内の波長で約0.0641nm/cm以下の正規化発光波長標準偏差(nσ)を有し、nσが基板の表面積について正規化した発光波長標準偏差であり、基板が少なくとも約2インチ(5.1cm)の直径を有する、項目125に記載の方法。
項目130:複数の光電子デバイスが、約1.3nm以下、約1.2nm以下、約1.1nm以下、約1.0nm以下又は約0.8nm以下の発光波長標準偏差を有する、項目129に記載の方法。
項目131:複数の光電子デバイスが、少なくとも0.01nm、少なくとも0.05nm、少なくとも0.1nm、少なくとも0.2nm、少なくとも0.3nm又は少なくとも0.5nmの発光波長標準偏差を有する、項目129に記載の方法。
項目132:発光波長標準偏差が、0.01〜1.3nmの範囲内、0.05〜1.2nmの範囲内、0.1〜1.4の範囲内又は0.2〜0.9nmの範囲内である、項目129に記載の方法。
項目133:基板本体が窒素を含んでなる、項目129に記載の方法。
項目134:基板本体がガリウムを含んでなる、項目129に記載の方法。
項目135:バッファ層が窒化ガリウムを含んでなる、項目129に記載の方法。
項目136:バッファ層が本質的に窒化ガリウムから成る、項目129に記載の方法。
項目137:複数の光電子デバイスがIII−V族材料を含んでなる、項目129に記載の方法。
項目138:複数の光電子デバイスが合金を含んでなる、項目129に記載の方法。
項目139:複数の光電子デバイスがInGa1−xN、0<x<1を含んでなる、項目129に記載の方法。
本明細書に記載の改良点の説明に役立つように以下の実施例を挙げる。
LEDサンプル2〜15を、GaN基板2〜15上に作製した。各基板は約2インチの直径を有する。LEDサンプルは同じ構造を有し、また同じ条件下で作製、試験したが、基板の厚さ(300nm、400nm)、GaNバッファ層厚さ、GaN基板結晶曲率半径及び基板全体でのオフカット変動は異なった。
結晶曲率半径及びオフカット変動範囲はX線分析により求めた。サファイア基板であるサンプル1を比較のために用意する。様々な特性の測定を本明細書の記載通りに行う。
本明細書に記載の実施形態は、最新技術からの逸脱を示している。ある種のバルクGaN基板が形成されてきてはいるものの、そういった工程では、典型的には、仕上げ作業後に自立GaN基板上にバッファ層を形成しない。さらに、基板直径全体でのオフカット角度変動に対する効果的な取り組みが行われたことはない。本願では、特定のパラメータを有するバッファ薄層の形成を含め、特定の組み合わせの特徴を用いて半導体基板を形成する特定の工程を開示する。本発明の形成工程は、オフカット角度、オフカット角度変動、湾曲、結晶湾曲、TTV、厚さ、直径、表面粗さ、結晶配向、発光波長標準偏差及びこれらの組み合わせを含めた、ただしこれらに限定するものではない特定の組み合わせの特徴を備えた基板本体を有する自立III−V族基板の製造を容易にする。さらに、自立基板上でのバッファ薄層の形成は、オフカット角度、オフカット角度変動、湾曲及び結晶湾曲を含めた基板のパラメータを必ずしも変化させない。さらに、本明細書で開示の自立基板上に形成される光電子デバイスは、自立基板全体にわたってより良好な光波長標準偏差を有し得る。さらに、本明細書に記載の実施形態の工程が、改善された寸法特性及び結晶特性を有する基板の製造ロットの形成に役立つことが証明されている。完全に理解しているわけでも、特定の理論に結び付けようとするものでもないが、バッファ層の厚さを制御することが上に重なる層及び/又はデバイスの様相に影響を与え、また著しくも全く予想外に、より高い性能を有するデバイスの形成を促進すると判明している。これまでの記載において、特定の実施形態及び特定の構成要素の接続への言及は説明の便宜上にすぎない。当然のことながら、構成要素が結合又は接続されていると言う場合、本明細書で論じた通りに本方法を行うとわかるように、それらの構成要素が直接接続される又は1つ以上の介在構成要素を介して間接的に接続されると開示するものとする。したがって、これまで開示してきた主題は説明の便宜上のものに過ぎないと見なされ、制限を課すものではなく、添付の請求項は本発明の真の範囲内に含まれる全ての変更、強化及び他の実施形態をカバーするものとする。したがって、法が認める最大限の範囲まで、本発明の範囲は、後出の請求項及びその均等物の認め得る最も広い解釈により決定され、上記の詳細な説明により制限又は限定されない。
本開示の要約書を特許法にしたがって作成し、請求項の範囲又は意味を解釈又は限定するためには用いられないとの理解の下に提出する。加えて、上記の「発明を実施するための形態」においては、開示を簡素化することを目的として様々な特徴をグループにまとめたり単一の実施形態として記載したりする場合がある。本開示は、クレームの実施形態が各請求項で明確に挙げられているより多くの特徴を必要とするという意図を反映するとは解釈されない。むしろ、後出の請求項が反映するように、本発明の主題は、開示の任意の実施形態の全ての特徴を備えていないものを対象とし得る。したがって、後出の請求項は、「発明を実施するための形態」に組み込まれ、各請求項は別々にクレームされた主題を各自で定義している。

Claims (12)

  1. 基板構造体において、
    上面を有するIII−V族材料を含んでなる基板本体であって、台地部と蹴込み部とが配置された前記上面を有する基板本体と
    前記基板本体の上面に隣接し、III−V族材料を含んでなり、少なくとも0.1μmから0.8μm以下の範囲内の平均厚さを有するバッファ層であって、該バッファ層の上面の台地部と蹴込み部が前記基板本体の前記上面よりも均一に配置されてなるバッファ層とを有する基板と
    前記基板の前記バッファ層上に配置された複数の光電子デバイスとを含んでなり、
    前記複数の光電子デバイスが、前記基板の表面積について正規化した発光波長標準偏差として定義される正規化発光波長標準偏差(nσ)であって、400〜550nmの範囲内の波長で0.0641nm/cm以下の正規化発光波長標準偏差(nσ)を有することを特徴とする、基板構造体。
  2. 前記基板が少なくとも2インチ(5.1cm)の直径を有する、請求項1に記載の基板構造体。
  3. 発光波長標準偏差(σ)が1.3nm以下である、請求項2に記載の基板構造体。
  4. 前記基板が、少なくとも20.2cmから730.6cm以下の範囲内の表面積を有する、請求項1に記載の基板構造体。
  5. 前記バッファ層が少なくとも0.2μmから0.7μm以下の範囲内の平均厚さを有する、請求項1に記載の基板構造体。
  6. 前記基板が前記上面と結晶基準面との間で規定されるオフカット角度(α)及び1°以下のオフカット角度変動(2β)を含んでなる、請求項1に記載の基板構造体。
  7. 前記複数の光電子デバイスが、InGa1−xN、0<x<1を含んでなる、請求項1に記載の基板構造体。
  8. 前記複数の光電子デバイスが、III−V族材料を含んでなる、請求項1に記載の基板構造体。
  9. 前記基板本体が窒化ガリウムを含んでなる、請求項1に記載の基板構造体。
  10. 前記バッファ層が窒化ガリウムを含んでなる、請求項1に記載の基板構造体。
  11. 前記バッファ層が窒化ガリウムからなる、請求項1に記載の基板構造体。
  12. 400〜550nmの範囲内の波長で、0.0588nm/cm 以下の正規化発光波長標準偏差(nσ)を有する、請求項1に記載の基板構造体。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014057748A1 (ja) * 2012-10-12 2014-04-17 住友電気工業株式会社 Iii族窒化物複合基板およびその製造方法、ならびにiii族窒化物半導体デバイスの製造方法
JP6995304B2 (ja) * 2016-12-06 2022-01-14 株式会社サイオクス 窒化物半導体テンプレートの製造方法、窒化物半導体テンプレートおよび窒化物半導体デバイス
CN106711023A (zh) * 2016-12-29 2017-05-24 苏州纳维科技有限公司 Iii族氮化物衬底及其制备方法
JP6394832B1 (ja) * 2017-11-17 2018-09-26 三菱電機株式会社 半導体レーザ装置
US10903074B2 (en) * 2018-03-02 2021-01-26 Sciocs Company Limited GaN laminate and method of manufacturing the same
CN111719136A (zh) * 2019-03-21 2020-09-29 中微半导体设备(上海)股份有限公司 一种用于mocvd的基片以及在基片上生长缓冲层的方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6902616B1 (en) 1995-07-19 2005-06-07 Semiconductor Energy Laboratory Co., Ltd. Method and apparatus for producing semiconductor device
KR100227924B1 (ko) 1995-07-28 1999-11-01 가이데 히사오 반도체 웨이퍼 제조방법, 그 방법에 사용되는 연삭방법 및 이에 사용되는 장치
JPH09270400A (ja) 1996-01-31 1997-10-14 Shin Etsu Handotai Co Ltd 半導体ウェーハの製造方法
JP3620554B2 (ja) 1996-03-25 2005-02-16 信越半導体株式会社 半導体ウェーハ製造方法
US6442975B1 (en) 1996-12-26 2002-09-03 Hoya Corporation Method of manufacturing thin-plate glass article, method of manufacturing glass substrate for information recording medium, and method of manufacturing magnetic recording medium
TW417315B (en) 1998-06-18 2001-01-01 Sumitomo Electric Industries GaN single crystal substrate and its manufacture method of the same
DE19905737C2 (de) 1999-02-11 2000-12-14 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer Halbleiterscheibe mit verbesserter Ebenheit
US6596079B1 (en) 2000-03-13 2003-07-22 Advanced Technology Materials, Inc. III-V nitride substrate boule and method of making and using the same
US6447604B1 (en) 2000-03-13 2002-09-10 Advanced Technology Materials, Inc. Method for achieving improved epitaxy quality (surface texture and defect density) on free-standing (aluminum, indium, gallium) nitride ((al,in,ga)n) substrates for opto-electronic and electronic devices
US6489636B1 (en) 2001-03-29 2002-12-03 Lumileds Lighting U.S., Llc Indium gallium nitride smoothing structures for III-nitride devices
KR101284932B1 (ko) * 2002-12-27 2013-07-10 제너럴 일렉트릭 캄파니 갈륨 나이트라이드 결정, 호모에피택셜 갈륨 나이트라이드계 디바이스 및 이들의 제조 방법
JP4380294B2 (ja) 2003-10-29 2009-12-09 日立電線株式会社 Iii−v族窒化物系半導体基板
JP4232605B2 (ja) 2003-10-30 2009-03-04 住友電気工業株式会社 窒化物半導体基板の製造方法と窒化物半導体基板
JP4691911B2 (ja) 2004-06-11 2011-06-01 日立電線株式会社 Iii−v族窒化物系半導体自立基板の製造方法
US7339255B2 (en) 2004-08-24 2008-03-04 Kabushiki Kaisha Toshiba Semiconductor device having bidirectionally inclined toward <1-100> and <11-20> relative to {0001} crystal planes
US20090135873A1 (en) 2005-03-31 2009-05-28 Sanyo Electric Co., Ltd. Process for producing gallium nitride-based compound semiconductor laser element and gallium nitride-based compound semiconductor laser element
US7405430B2 (en) 2005-06-10 2008-07-29 Cree, Inc. Highly uniform group III nitride epitaxial layers on 100 millimeter diameter silicon carbide substrates
US20120161287A1 (en) 2006-01-20 2012-06-28 Japan Science And Technology Agency METHOD FOR ENHANCING GROWTH OF SEMI-POLAR (Al,In,Ga,B)N VIA METALORGANIC CHEMICAL VAPOR DEPOSITION
JP4696935B2 (ja) * 2006-01-27 2011-06-08 日立電線株式会社 Iii−v族窒化物系半導体基板及びiii−v族窒化物系発光素子
US7755103B2 (en) 2006-08-03 2010-07-13 Sumitomo Electric Industries, Ltd. Nitride gallium semiconductor substrate and nitride semiconductor epitaxial substrate
JP4814731B2 (ja) 2006-08-30 2011-11-16 株式会社日立ハイテクノロジーズ 基板保持装置、検査または処理の装置、基板保持方法、検査または処理の方法および検査装置
JP5599547B2 (ja) 2006-12-01 2014-10-01 Mipox株式会社 硬質結晶基板研磨方法及び油性研磨スラリー
US20080224268A1 (en) 2007-03-13 2008-09-18 Covalent Materials Corporation Nitride semiconductor single crystal substrate
US8323072B1 (en) 2007-03-21 2012-12-04 3M Innovative Properties Company Method of polishing transparent armor
EP2003696B1 (en) 2007-06-14 2012-02-29 Sumitomo Electric Industries, Ltd. GaN substrate, substrate with epitaxial layer, semiconductor device and method of manufacturing GaN substrate
WO2008157510A1 (en) 2007-06-15 2008-12-24 The Regents Of The University Of California Planar nonpolar m-plane group iii nitride films grown on miscut substrates
US20090039356A1 (en) 2007-08-08 2009-02-12 The Regents Of The University Of California Planar nonpolar m-plane group iii-nitride films grown on miscut substrates
JP2010205835A (ja) 2009-03-02 2010-09-16 Sumitomo Electric Ind Ltd 窒化ガリウム系半導体光素子、窒化ガリウム系半導体光素子を製造する方法、及びエピタキシャルウエハ
JP5212283B2 (ja) * 2009-07-08 2013-06-19 日立電線株式会社 Iii族窒化物半導体自立基板の製造方法、iii族窒化物半導体自立基板、iii族窒化物半導体デバイスの製造方法及びiii族窒化物半導体デバイス
US9236530B2 (en) * 2011-04-01 2016-01-12 Soraa, Inc. Miscut bulk substrates

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