JP6627437B2 - Method of manufacturing thin film transistor array substrate - Google Patents
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Description
本発明は薄膜トランジスタアレイ基板および薄膜トランジスタアレイ基板の製造方法に関する。 The present invention relates to a thin film transistor array substrate and a method for manufacturing a thin film transistor array substrate.
薄膜トランジスタアレイの製造過程において、半導体層および保護層のパターンを形成するために、半導体層および保護層を全面に形成した上に、レジストでパターンを形成し、エッチング液を用いてエッチングすることでパターンを形成する方法がある。しかし、この方法では、各々のパターンを形成する度にレジストの成膜およびエッチングが必要となり、工程数が増えてしまう。 In the process of manufacturing a thin film transistor array, in order to form a pattern of a semiconductor layer and a protective layer, a semiconductor layer and a protective layer are formed on the entire surface, a pattern is formed with a resist, and the pattern is formed by etching with an etchant. Is formed. However, in this method, it is necessary to form and etch a resist each time each pattern is formed, which increases the number of steps.
例えば特許文献１では、隔壁層を設け半導体層を上部と下部とに分裂させるように構成されている。その上に保護層を積層し、レジストによるパターン形成、エッチングを行うことで、工程数を減らした半導体層および保護層のパターニングを行っている。しかし、レジストによるパターンの形成およびエッチングの工程自体は省略できていない。 For example, in Patent Document 1, a partition layer is provided to split a semiconductor layer into an upper portion and a lower portion. A protective layer is laminated thereon, and a pattern is formed by using a resist, and etching is performed, thereby patterning the semiconductor layer and the protective layer with a reduced number of steps. However, the steps of forming a resist pattern and etching itself cannot be omitted.
一方で、半導体層および保護層のパターンを形成する際に印刷法を用いることで、フォトリソグラフィ工程を省略することができる。この場合、特に半導体層および保護層が液体である場合、パターンを形成するにあたって、印刷面の濡れ性が大きく影響する。 On the other hand, by using a printing method when forming the patterns of the semiconductor layer and the protective layer, the photolithography step can be omitted. In this case, particularly when the semiconductor layer and the protective layer are liquid, the wettability of the printed surface greatly affects the formation of the pattern.
図５には、印刷法を用いて半導体層および保護層のパターンを形成した結果、半導体溶液が狙いのパターンを形成できずに拡がってしまった従来技術に係る薄膜トランジスタアレイ基板を示す。図５の（ａ）は、薄膜トランジスタアレイ基板の平面図であり、（ｂ）は、Ｄ−Ｄ’で切断した断面図である。ボトムゲート、ボトムコンタクト構造の薄膜トランジスタの場合、半導体層６を形成する被印刷面はゲート絶縁体層３、ソース電極４およびドレイン電極５からなり、ソース電極４とドレイン電極５とを形成する印刷法としては、スクリーン印刷法などが用いられる。このような場合、半導体層６の被印刷面の濡れ性が大きいと、半導体溶液が図５に示すように狙いのパターンよりも広がってしまうことがある。また、ソース電極４およびドレイン電極５に半導体溶液が引き寄せられ、チャネル部１２に半導体層６が形成できないこともある。 FIG. 5 shows a thin film transistor array substrate according to the related art in which a semiconductor solution and a protective layer are formed using a printing method, and as a result, a semiconductor solution spreads without forming a target pattern. FIG. 5A is a plan view of a thin film transistor array substrate, and FIG. 5B is a cross-sectional view taken along line D-D ′. In the case of a bottom-gate, bottom-contact thin film transistor, the printing surface on which the semiconductor layer 6 is formed includes the gate insulator layer 3, the source electrode 4 and the drain electrode 5, and the printing method for forming the source electrode 4 and the drain electrode 5. For example, a screen printing method is used. In such a case, if the wettability of the printing surface of the semiconductor layer 6 is large, the semiconductor solution may spread more than the target pattern as shown in FIG. Further, the semiconductor solution may be attracted to the source electrode 4 and the drain electrode 5 and the semiconductor layer 6 may not be formed in the channel portion 12.
このようにして、半導体層６が、ゲート電極２がない領域においてソース電極４とドレイン電極５との間で繋がってしまうと、リーク電流が流れ、オフ電流が上がってしまい、十分なオンオフ比が得られなくなる。 In this way, when the semiconductor layer 6 is connected between the source electrode 4 and the drain electrode 5 in a region where the gate electrode 2 is not provided, a leak current flows, an off current increases, and a sufficient on / off ratio is reduced. No longer available.
また、ソース電極４及びドレイン電極５に半導体溶液が引き寄せられてしまうと、チャネル部に十分な半導体層を形成することができず、薄膜トランジスタとしての機能を持たなくなる。 Further, if the semiconductor solution is drawn to the source electrode 4 and the drain electrode 5, a sufficient semiconductor layer cannot be formed in the channel portion, and the thin film transistor does not have a function.
半導体層６の形成パターンを制御する方法として、親液撥液処理を行う方法や、バンクを形成する方法などがある。しかし、これらの方法を用いると工程が増えてしまう。 As a method of controlling the formation pattern of the semiconductor layer 6, there is a method of performing lyophilic / lyophobic treatment, a method of forming a bank, and the like. However, these methods increase the number of steps.
そこで本発明は、印刷法を用いても、半導体層を狙いのパターン通り形成できる薄膜トランジスタアレイ基板およびその製造方法を提供することを目的とする。 Therefore, an object of the present invention is to provide a thin film transistor array substrate capable of forming a semiconductor layer according to a target pattern even by using a printing method, and a method for manufacturing the same.
本発明の一局面は、基板上にゲート電極を形成する工程と、ゲート電極を含む基板上にゲート絶縁体層を形成する工程と、ゲート絶縁体層上にソース配線、ソース電極、ドレイン電極および画素電極を一括して形成する工程と、少なくとも前記ゲート絶縁体層上の前記ソース電極と前記ドレイン電極との間のチャネル部に液状インクを用いる印刷法により半導体層を形成する工程と、少なくとも前記半導体層上に保護層を形成する工程とを含む薄膜トランジスタアレイ基板の製造方法であって、ソース配線、ソース電極、ドレイン電極および画素電極を形成する工程において、ソース配線、ソース電極、ドレイン電極および画素電極が、撥液性を有するシリコーンオイルを含有するシリコーンブランケットを用いるオフセット印刷法により形成されることにより、ソース電極、ソース配線、ドレイン電極および画素電極の表面を覆う撥液性を有するシリコーンオイルを含んだ層が形成される、薄膜トランジスタアレイ基板の製造方法である。 One aspect of the present invention is a step of forming a gate electrode over a substrate, a step of forming a gate insulator layer over a substrate including the gate electrode, and a source wiring, a source electrode, a drain electrode and Collectively forming a pixel electrode, and forming a semiconductor layer by a printing method using a liquid ink at least in a channel portion between the source electrode and the drain electrode on the gate insulator layer; Forming a source layer, a source electrode, a drain electrode, and a pixel electrode in the step of forming a source line, a source electrode, a drain electrode, and a pixel electrode. electrodes, forms an offset printing method using a silicone blanket containing a silicone oil having liquid repellency By being a source electrode, source wire, a layer containing a silicone oil having a liquid repellent covering the surface of the drain electrode and the pixel electrodes are formed, a manufacturing method of a thin film transistor array substrate.
また、保護層を形成する工程において、保護層が液状インクを用いる印刷法により形成されてもよい。 In the step of forming the protective layer, the protective layer may be formed by a printing method using a liquid ink.
また、前記半導体層を形成する工程において形成された半導体層が、ソース配線、ソース電極、ドレイン電極および画素電極の表面を覆わず、チャネル部でソース電極およびドレイン電極の側面と接して形成されてもよい。 Further, the semiconductor layer formed in the step of forming the semiconductor layer does not cover the surfaces of the source wiring, the source electrode, the drain electrode, and the pixel electrode, and is formed in contact with the side surfaces of the source electrode and the drain electrode in the channel portion. Is also good.
本発明によれば、印刷法を用いても、半導体層を狙いのパターン通り形成できる薄膜トランジスタアレイ基板およびその製造方法を提供することができる。 According to the present invention, it is possible to provide a thin film transistor array substrate capable of forming a semiconductor layer according to a target pattern even by using a printing method, and a method of manufacturing the same.
本発明の実施形態について、以下に図面を使用して詳細に説明する。 Embodiments of the present invention will be described below in detail with reference to the drawings.
本発明の実施形態に係る薄膜トランジスタアレイ基板３０の製造方法は、基板１上にゲート配線２’およびゲート電極２を形成する工程と、ゲート電極２を含む基板１上にゲート絶縁体層３を形成する工程と、ゲート絶縁体層３上にソース配線４’、ソース電極４、ドレイン電極５および画素電極８を一括して形成する工程と、少なくともゲート絶縁体層３上のソース電極４とドレイン電極５との間のチャネル部１２に半導体層６を形成する工程と、少なくとも半導体層６上に保護層７を形成する工程とを含む。ソース配線４’、ソース電極４、ドレイン電極５および画素電極８を形成する工程において、ソース配線４’、ソース電極４、ドレイン電極５および画素電極８がシリコーンオイル１３を含有するシリコーンブランケット２０を用いるオフセット印刷法により形成される。 The method for manufacturing the thin film transistor array substrate 30 according to the embodiment of the present invention includes the steps of forming a gate wiring 2 ′ and a gate electrode 2 on a substrate 1, and forming a gate insulator layer 3 on the substrate 1 including the gate electrode 2. And forming the source wiring 4 ′, the source electrode 4, the drain electrode 5, and the pixel electrode 8 on the gate insulator layer 3 in a lump, and at least the source electrode 4 and the drain electrode on the gate insulator layer 3. 5 and a step of forming a protective layer 7 on at least the semiconductor layer 6. In the step of forming the source wiring 4 ′, the source electrode 4, the drain electrode 5 and the pixel electrode 8, the source wiring 4 ′, the source electrode 4, the drain electrode 5 and the pixel electrode 8 use a silicone blanket 20 containing a silicone oil 13. It is formed by an offset printing method.
この製造方法は、半導体層６を形成する工程において、半導体層６が液状インクを用いる印刷法により形成されてもよい。また、保護層６を形成する工程において、保護層７が液状インクを用いる印刷法により形成されてもよい。さらに、半導体層６を形成する工程において、形成された半導体層６が、ソース配線４’、ソース電極４、ドレイン電極５および画素電極８の表面を覆わず、チャネル部１２でソース電極４およびドレイン電極５の側面と接するように形成してもよい。 In this manufacturing method, in the step of forming the semiconductor layer 6, the semiconductor layer 6 may be formed by a printing method using a liquid ink. In the step of forming the protective layer 6, the protective layer 7 may be formed by a printing method using a liquid ink. Further, in the step of forming the semiconductor layer 6, the formed semiconductor layer 6 does not cover the surfaces of the source wiring 4 ′, the source electrode 4, the drain electrode 5 and the pixel electrode 8, and the source electrode 4 and the drain It may be formed so as to be in contact with the side surface of the electrode 5.
このように製造された薄膜トランジスタアレイ基板３０は、基板１と、基板１上に形成されたゲート電極２およびゲート配線２’と、基板１とゲート電極２との上に形成されたゲート絶縁体層３と、ゲート絶縁体層３上に形成されたソース電極４、ソース電極４と接続したソース配線４’、ドレイン電極５およびドレイン電極５と接続した画素電極８と、ソース電極４、ソース配線４’、ドレイン電極５および画素電極８の表面を覆う撥液性を有するシリコーンオイル１３を含んだ層と、少なくともゲート絶縁体層３上のソース電極４とドレイン電極５とが対向した領域であるチャネル部１２に形成された半導体層６と、半導体層６上に形成された保護層７とを有する。 The thin film transistor array substrate 30 manufactured as described above includes a substrate 1, a gate electrode 2 and a gate wiring 2 ′ formed on the substrate 1, and a gate insulator layer formed on the substrate 1 and the gate electrode 2. 3, a source electrode 4 formed on the gate insulator layer 3, a source wiring 4 'connected to the source electrode 4, a drain electrode 5 and a pixel electrode 8 connected to the drain electrode 5, a source electrode 4, a source wiring 4 A channel that is a region including the layer containing the liquid repellent silicone oil 13 that covers the surfaces of the drain electrode 5 and the pixel electrode 8 and at least the source electrode 4 and the drain electrode 5 on the gate insulator layer 3 It has a semiconductor layer 6 formed in the portion 12 and a protective layer 7 formed on the semiconductor layer 6.
また、薄膜トランジスタアレイ基板３０は、ゲート絶縁体層３、シリコーンオイル１３を含んだ層および保護層７の上に層間絶縁体層９をさらに有し、層間絶縁体層９は、画素電極８に対応した部位に開口部１０を有してもよい。さらに、薄膜トランジスタアレイ基板３０は、層間絶縁体層９の上に上部画素電極１１をさらに備え、上部画素電極１１は、開口部１０を介して画素電極８と接続されてもよい。 The thin film transistor array substrate 30 further has an interlayer insulator layer 9 on the gate insulator layer 3, the layer containing the silicone oil 13 and the protective layer 7, and the interlayer insulator layer 9 corresponds to the pixel electrode 8. The opening 10 may be provided in the part which has been set. Further, the thin film transistor array substrate 30 may further include an upper pixel electrode 11 on the interlayer insulator layer 9, and the upper pixel electrode 11 may be connected to the pixel electrode 8 via the opening 10.
以下に、本発明の第１の実施形態について図１乃至図４を参照して説明する。
図１は、実施形態に係る薄膜トランジスタアレイ基板３０の製造方法の一部である「ソース配線４’、ソース電極４、ドレイン電極５および画素電極８を一括して形成する工程」を模式的に示した断面図である。
図１に示すように、本工程では、ソース電極４、ソース配線４’、ドレイン電極５および画素電極８のパターンが形成されているシリコーンオイル１３を含有するシリコーンブランケット２０を用いて、これらをオフセット印刷法によりゲート絶縁体層３上に形成する。この結果、ソース電極４、ソース配線４’、ドレイン電極５および画素電極８のシリコーンブランケット２０と接していた面には、シリコーンオイル１３が付着し、撥インク性となる。
Hereinafter, a first embodiment of the present invention will be described with reference to FIGS.
FIG. 1 schematically illustrates “the step of forming the source wiring 4 ′, the source electrode 4, the drain electrode 5, and the pixel electrode 8 collectively”, which is a part of the method of manufacturing the thin film transistor array substrate 30 according to the embodiment. FIG.
As shown in FIG. 1, in this step, a silicone blanket 20 containing a silicone oil 13 in which patterns of a source electrode 4, a source wiring 4 ', a drain electrode 5, and a pixel electrode 8 are formed is offset by using these. It is formed on the gate insulator layer 3 by a printing method. As a result, the surface of the source electrode 4, the source line 4 ', the drain electrode 5, and the pixel electrode 8 which have been in contact with the silicone blanket 20 is adhered with the silicone oil 13 and becomes ink-repellent.
図２は、上述の工程により、ソース配線４’、ソース電極４、ドレイン電極５および画素電極８が形成された薄膜トランジスタアレイ基板３０を模式的に示した平面図（ａ）およびＡ−Ａ’で切断した断面図（ｂ）である。
図２の（ａ）に示すように、薄膜トランジスタアレイ基板３０を平面配置的に見て、ソース配線４’はゲート配線２’に直交するように形成されている。
ソース電極４とドレイン電極５とは、個々の薄膜トランジスタのチャネル部１２となる一定間隔のスリット部１２を形成するように対向して形成されている。なお、スリット部１２は、マトリクス状に配置された薄膜トランジスタからなる薄膜トランジスタアレイの周期に対応して形成されている。
FIG. 2 is a plan view (a) schematically showing the thin film transistor array substrate 30 on which the source wiring 4 ′, the source electrode 4, the drain electrode 5, and the pixel electrode 8 are formed by the above-described steps, and FIG. It is sectional drawing (b) which cut | disconnected.
As shown in FIG. 2A, when the thin film transistor array substrate 30 is viewed in a plan view, the source wiring 4 'is formed to be orthogonal to the gate wiring 2'.
The source electrode 4 and the drain electrode 5 are formed so as to face each other so as to form slits 12 at a constant interval to be the channel 12 of each thin film transistor. The slits 12 are formed corresponding to the period of a thin film transistor array including thin film transistors arranged in a matrix.
図２の（ｂ）に示したように、基板１上に、ゲート電極２およびゲート配線２’が形成され、その上がゲート絶縁体層３で覆われている。更にその上に表面がシリコーンオイル１３で覆われたソース電極４、ソース配線４’、ドレイン電極５および画素電極８が形成されている。 As shown in FIG. 2B, a gate electrode 2 and a gate wiring 2 ′ are formed on a substrate 1, and the gate electrode 2 and the gate wiring 2 ′ are covered with a gate insulator layer 3. Further, a source electrode 4, a source wiring 4 ', a drain electrode 5, and a pixel electrode 8 whose surfaces are covered with the silicone oil 13 are formed thereon.
図３の（ａ）は、実施形態に係る薄膜トランジスタアレイ基板３０の製造方法の一部である「半導体層６を形成する工程」および「半導体層６上に保護層７を形成する工程」を模式的に示した平面図である。図３の（ｂ）は、（ａ）においてＢ−Ｂ’で切断した断面図である。図３に示すように、半導体層６は、ゲート絶縁体層３上のソース電極４’とドレイン電極５との間のチャネル部１２内に、ソース電極４とドレイン電極５の側面と接して形成される。保護層７は、半導体層６全体を覆うように形成される。 FIG. 3A schematically illustrates “the step of forming the semiconductor layer 6” and “the step of forming the protective layer 7 on the semiconductor layer 6”, which are part of the method of manufacturing the thin film transistor array substrate 30 according to the embodiment. FIG. FIG. 3B is a cross-sectional view taken along line B-B ′ in FIG. As shown in FIG. 3, the semiconductor layer 6 is formed in the channel portion 12 between the source electrode 4 ′ and the drain electrode 5 on the gate insulator layer 3 in contact with the side surfaces of the source electrode 4 and the drain electrode 5. Is done. The protection layer 7 is formed so as to cover the entire semiconductor layer 6.
ゲート絶縁体層３は親インク性の材料を用いて形成され、ソース電極４、ソース配線４’、ドレイン電極５、画素電極８の表面は上述のようにシリコーンオイル１３で覆われているため撥インク性である。このため、半導体層６を印刷するために液状のインクを用いても、被印刷面がインクを弾き、薄膜トランジスタのチャネル部１２に狙いパターン通りに半導体層６を形成することができる。 The gate insulator layer 3 is formed using an ink-philic material, and the surfaces of the source electrode 4, the source wiring 4 ', the drain electrode 5, and the pixel electrode 8 are covered with the silicone oil 13 as described above, so that they are repelled. It is ink-based. Therefore, even if a liquid ink is used to print the semiconductor layer 6, the surface to be printed repels the ink, and the semiconductor layer 6 can be formed in the channel portion 12 of the thin film transistor according to a target pattern.
半導体層６を形成する際に、ゲート電極２に平面視において重ならない領域においてソース電極４とドレイン電極５との間で半導体層６が繋がってしまうと、リーク電流が流れ、オフ電流が上がってしまい、十分なオンオフ比が得られなくなってしまうが、薄膜トランジスタアレイ基板３０の製造方法によれば、チャネル部１２に狙いパターン通りに半導体層６を形成することができるため、十分なオンオフ比を得ることができる。 When the semiconductor layer 6 is formed, if the semiconductor layer 6 is connected between the source electrode 4 and the drain electrode 5 in a region that does not overlap with the gate electrode 2 in plan view, a leak current flows and an off current increases. As a result, a sufficient on / off ratio cannot be obtained. However, according to the method for manufacturing the thin film transistor array substrate 30, the semiconductor layer 6 can be formed in the channel portion 12 according to a target pattern, so that a sufficient on / off ratio can be obtained. be able to.
図４の（ａ）、（ｂ）はそれぞれ、実施形態に係る薄膜トランジスタアレイ基板３０の製造方法の一部である「層間絶縁体層９を形成する工程」および「上部画素電極１１を形成する工程」を模式的に示した平面図である。図４の（ｃ）は、（ｂ）においてＣ−Ｃ’で切断した断面図である。
図４の（ｃ）に示すように、保護層７まで形成した薄膜トランジスタアレイ基板３０の上に層間絶縁体層９を形成する。この時、画素電極８上の層間絶縁体層９は開口部１０を有する。この場合、層間絶縁体層９の開口部１０が有効な画素領域となる。あるいは、さらに上部画素電極１１を層間絶縁体層９上に形成し、上部画素電極１１が画素電極８と接続されることにより、上部画素電極１１が有効な画素領域となる。
FIGS. 4A and 4B are respectively a “step of forming the interlayer insulating layer 9” and a “step of forming the upper pixel electrode 11” which are part of the method of manufacturing the thin film transistor array substrate 30 according to the embodiment. "Is a plan view schematically showing"". FIG. 4C is a cross-sectional view taken along the line CC ′ in FIG.
As shown in FIG. 4C, an interlayer insulator layer 9 is formed on the thin film transistor array substrate 30 on which the protection layer 7 is formed. At this time, the interlayer insulating layer 9 on the pixel electrode 8 has an opening 10. In this case, the opening 10 in the interlayer insulator layer 9 becomes an effective pixel region. Alternatively, the upper pixel electrode 11 is formed on the interlayer insulator layer 9 and the upper pixel electrode 11 is connected to the pixel electrode 8, so that the upper pixel electrode 11 becomes an effective pixel area.
図４の（ａ）は、保護層７まで形成した薄膜トランジスタアレイ基板３０の上に層間絶縁体層９を形成し、必要な部分に開口部１０を設けた状態の一例を示す概略平面図である。図４の（ｂ）は、層間絶縁体層９の上に、上部画素電極１１を形成した状態の一例を示す概略平面図である。上部画素電極１１は、図４の（ｃ）に示すように、層間絶縁体層９の開口部１０を介して、画素電極８と上部画素電極１１を接続した状態を示している。 FIG. 4A is a schematic plan view showing an example of a state in which an interlayer insulating layer 9 is formed on a thin film transistor array substrate 30 on which a protective layer 7 is formed, and an opening 10 is provided in a necessary portion. . FIG. 4B is a schematic plan view illustrating an example of a state in which the upper pixel electrode 11 is formed on the interlayer insulating layer 9. As shown in FIG. 4C, the upper pixel electrode 11 is in a state where the pixel electrode 8 and the upper pixel electrode 11 are connected via the opening 10 of the interlayer insulating layer 9.
基板１に用いる材料は特に限定されるものではなく、一般に用いられる材料として、例えばポリエチレンテレフタレート（ＰＥＴ）やポリイミド、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネートなどのフレキシブルなプラスチック材料、石英などのガラス基板やシリコンウェハーなどがある。しかしながら、フレキシブル化や各プロセス温度などを考慮すると、基板としてＰＥＮやポリイミドなどを用いることが望ましい。 The material used for the substrate 1 is not particularly limited, and examples of commonly used materials include flexible plastic materials such as polyethylene terephthalate (PET), polyimide, polyether sulfone (PES), polyethylene naphthalate (PEN), and polycarbonate. And a glass substrate such as quartz and a silicon wafer. However, considering flexibility and each process temperature, it is desirable to use PEN or polyimide as the substrate.
ゲート電極２、ゲート配線２’、ソース電極４、ソース配線４’、ドレイン電極５および画素電極８の電極材料として用いられる材料は特に限定されるものではないが、一般に用いられる材料には、金、白金、ニッケル、インジウム錫酸化物などの金属あるいは酸化物の薄膜若しくはポリ（エチレンジオキシチオフェン）／ポリスチレンスルホネート（ＰＥＤＯＴ／ＰＳＳ）やポリアニリンなどの導電性高分子や金や銀、ニッケルなどの金属コロイド粒子を分散させた溶液若しくは銀など金属粒子を導電材料として用いた厚膜ペーストなどを挙げることができる。ゲート電極２、ゲート配線２’を形成する方法としては、インクジェット法、フレキソ印刷、スクリーン印刷、ディスペンサ、オフセット印刷などがある。 The materials used as the electrode materials for the gate electrode 2, the gate wiring 2 ', the source electrode 4, the source wiring 4', the drain electrode 5, and the pixel electrode 8 are not particularly limited. , Platinum, nickel, metals such as indium tin oxide, oxide thin films, conductive polymers such as poly (ethylenedioxythiophene) / polystyrenesulfonate (PEDOT / PSS) and polyaniline, and metals such as gold, silver and nickel Examples thereof include a solution in which colloid particles are dispersed or a thick film paste using metal particles such as silver as a conductive material. As a method for forming the gate electrode 2 and the gate wiring 2 ′, there are an ink jet method, flexographic printing, screen printing, dispenser, offset printing and the like.
ゲート絶縁体層３として用いられる材料は特に限定されるものではないが、一般に用いられる材料にはポリビニルフェノール、ポリメタクリル酸メチル、ポリイミド、ポリビニルアルコールなどの高分子溶液、アルミナやシリカゲルなどの粒子を分散させた溶液などがある。 The material used for the gate insulator layer 3 is not particularly limited, but generally used materials include polymer solutions such as polyvinyl phenol, polymethyl methacrylate, polyimide, and polyvinyl alcohol, and particles such as alumina and silica gel. Examples include a dispersed solution.
半導体層６の半導体材料として用いられる材料は特に限定されるものではないが、一般に用いられる材料としてポリチオフェン、ポリアリルアミン、フルオレンビチオフェン共重合体、およびそれらの誘導体のような高分子有機半導体材料、およびペンタセン、テトラセン、銅フタロシアニン、ペリレン、およびそれらの誘導体のような低分子有機半導体材料を用いることができるが、低コスト化、フレキシブル化、大面積化を考慮すると印刷法が適用できる有機半導体を用いることが望ましい。半導体層６を形成する方法としては、インクジェット法、フレキソ印刷、スクリーン印刷、ディスペンサなどがある。 The material used as the semiconductor material of the semiconductor layer 6 is not particularly limited, but as a generally used material, a polymer organic semiconductor material such as polythiophene, polyallylamine, fluorenbithiophene copolymer, and a derivative thereof, And low-molecular organic semiconductor materials such as pentacene, tetracene, copper phthalocyanine, perylene, and derivatives thereof can be used. It is desirable to use. Examples of a method for forming the semiconductor layer 6 include an inkjet method, flexographic printing, screen printing, and a dispenser.
保護層７の材料として用いられる材料は特に限定されるものではない。一般に用いられる材料としてはフッ素系樹脂やポリビニルアルコールなどが挙げられるが、これらに限定されるものではない。また、保護層７には必要に応じて遮光性を付与することも出来る。保護層７を形成する方法としては、インクジェット法、フレキソ印刷、スクリーン印刷、ディスペンサなどがある。 The material used as the material of the protective layer 7 is not particularly limited. Commonly used materials include, but are not limited to, fluororesins and polyvinyl alcohol. Further, the protective layer 7 can be provided with a light-shielding property as required. Examples of a method for forming the protective layer 7 include an inkjet method, flexographic printing, screen printing, and a dispenser.
層間絶縁体層１０の材料としては、ポリビニルフェノール、アクリル、エポキシ、ポリイミド等が使用可能である。層間絶縁体層１０の形成方法としては、スクリーン印刷が好適であるが、感光性の層間絶縁体層を形成後、露光・現像によって形成してもよい。 As a material of the interlayer insulator layer 10, polyvinyl phenol, acrylic, epoxy, polyimide, or the like can be used. As a method for forming the interlayer insulating layer 10, screen printing is suitable, but it may be formed by exposing and developing after forming a photosensitive interlayer insulating layer.
上部画素電極１１の材料としては、Ａｌ、Ｃｒ、Ａｕ、Ａｇ、Ｎｉ、Ｃｕ等の金属や、ＩＴＯ等の透明導電膜等を用いることができる。上部画素電極１１の形成方法としては、蒸着、スパッタ等の成膜後にフォトリソ、エッチングする等の方法も可能であるが、Ａｇインク、Ｎｉインク、Ｃｕインク等をスクリーン印刷するのが好適である。 As a material of the upper pixel electrode 11, a metal such as Al, Cr, Au, Ag, Ni, or Cu, or a transparent conductive film such as ITO can be used. As a method for forming the upper pixel electrode 11, a method such as photolithography or etching after film formation such as vapor deposition or sputtering is also possible, but it is preferable to screen-print Ag ink, Ni ink, Cu ink, or the like.
なお、ゲート電極２およびゲート配線２’と同じ層に図示しないキャパシタ電極およびキャパシタ配線を有していてもよい。キャパシタ電極がゲート絶縁体層３をはさんで画素電極９と重なってストレージキャパシタとなる。ストレージキャパシタは、画素の電位を保つ働きがある。 Note that a capacitor electrode and a capacitor wiring (not shown) may be provided in the same layer as the gate electrode 2 and the gate wiring 2 '. The capacitor electrode overlaps the pixel electrode 9 with the gate insulator layer 3 interposed therebetween to form a storage capacitor. The storage capacitor has a function of maintaining the potential of the pixel.
以下に本発明の実施例について具体的に説明するが、本発明はこれに限定されるものではない。
［薄膜トランジスタアレイ基板の作製］
Hereinafter, examples of the present invention will be specifically described, but the present invention is not limited thereto.
[Production of thin film transistor array substrate]
本発明者は、図１に示した通りゲート電極２およびゲート配線２’とゲート絶縁体層３が形成された基板１上に、シリコーンオイルを含有するシリコーンブランケットを用いたオフセット印刷法により、表面の水の接触角が４０°となるようにソース電極４とソース配線４’とドレイン電極５および画素電極８を形成した。塗布法にて複数のトランジスタにわたってチャネル部に半導体層６を形成した。次いで塗布法にて複数のトランジスタにわたって少なくとも前記半導体層６の全てを覆うように保護層７を形成した。 The inventor of the present invention has performed an offset printing method using a silicone blanket containing a silicone oil on a substrate 1 on which a gate electrode 2, a gate wiring 2 'and a gate insulator layer 3 are formed as shown in FIG. The source electrode 4, the source wiring 4 ', the drain electrode 5, and the pixel electrode 8 were formed such that the contact angle of water became 40 °. The semiconductor layer 6 was formed in a channel portion over a plurality of transistors by a coating method. Next, a protective layer 7 was formed by a coating method so as to cover at least all of the semiconductor layer 6 over a plurality of transistors.
＜実施例１＞
実施例１に係るボトムゲート・ボトムコンタクト型の薄膜トランジスタの製造方法について説明する。まず、基板１の材料として、ポリエチレンナフタレート（ＰＥＮ）、厚さ１２５μｍを用いた。
<Example 1>
A method for manufacturing the bottom-gate / bottom-contact thin film transistor according to the first embodiment will be described. First, polyethylene naphthalate (PEN) and a thickness of 125 μm were used as the material of the substrate 1.
次に、ゲート電極２およびゲート配線２’の材料として、ナノ銀とポリエチレングリコール＃２００との重量比が８：１であるナノ銀インキを用いた。ナノ銀インキを転写印刷法によりＰＥＮ基板１上に印刷し、１８０℃で１時間ベークしてゲート電極２およびゲート配線２’を形成した。 Next, as a material of the gate electrode 2 and the gate wiring 2 ′, a nano silver ink having a weight ratio of nano silver to polyethylene glycol # 200 of 8: 1 was used. The nano silver ink was printed on the PEN substrate 1 by a transfer printing method and baked at 180 ° C. for 1 hour to form the gate electrode 2 and the gate wiring 2 ′.
次に、ゲート絶縁体層３の材料として、ポリビニルフェノールをシクロヘキサノンに１０重量％溶解させた溶液を用いた。ゲート絶縁体層３の溶液をダイコータ法により塗布し、１８０℃で１時間乾燥させて形成した。 Next, as the material of the gate insulator layer 3, a solution in which polyvinyl phenol was dissolved in cyclohexanone at 10% by weight was used. The solution of the gate insulator layer 3 was applied by a die coater method and dried at 180 ° C. for 1 hour to form a gate insulator layer.
次に、ソース電極４、ソース配線４’、ドレイン電極５および画素電極８の材料として、ナノ銀とポリエチレングリコール＃２００との重量比が８：１であるナノ銀インキを用いた。少なくともソース電極４及びドレイン電極５の表面の水の接触角が４０°となるように、ナノ銀インキを、シリコーンオイル１３を含有するシリコーンブランケット２０を用いたオフセット印刷法により印刷し、１８０℃で１時間乾燥させてソース電極４及びドレイン電極５を形成した。この結果、ソース電極４及びドレイン電極５の表面には、撥液性を有するシリコーンオイルを含んだ層が形成された。 Next, as a material of the source electrode 4, the source wiring 4 ', the drain electrode 5, and the pixel electrode 8, a nano silver ink having a weight ratio of nano silver to polyethylene glycol # 200 of 8: 1 was used. The nano silver ink is printed by an offset printing method using a silicone blanket 20 containing a silicone oil 13 so that the contact angle of water on at least the surface of the source electrode 4 and the drain electrode 5 is 40 °, and at 180 ° C. After drying for 1 hour, a source electrode 4 and a drain electrode 5 were formed. As a result, a layer containing liquid-repellent silicone oil was formed on the surfaces of the source electrode 4 and the drain electrode 5.
次に、半導体層６の材料として、フルオレン−ビチオフェンコポリマー（Ｆ８Ｔ２）をテトラリンで１．０重量％になるように溶解した溶液を用いた。半導体層６は、塗布法を用いて複数の薄膜トランジスタのチャネル部１２に塗布し、１００℃で１時間乾燥させて形成した。 Next, as a material of the semiconductor layer 6, a solution in which a fluorene-bithiophene copolymer (F8T2) was dissolved with tetralin so as to be 1.0% by weight was used. The semiconductor layer 6 was formed by coating the channel portions 12 of a plurality of thin film transistors using a coating method, and drying at 100 ° C. for 1 hour.
次に、保護層７の材料としてポリビニルアルコールを純水に５重量％で溶解させたインキを用い、半導体層６の直上に塗布法を用いて保護層７を形成した。 Next, as a material of the protective layer 7, an ink in which polyvinyl alcohol was dissolved in pure water at 5% by weight was used, and the protective layer 7 was formed directly on the semiconductor layer 6 by using a coating method.
＜実施例２＞
ソース電極４、ソース配線４’、ドレイン電極５および画素電極８の表面の水の接触角が４５°となるようにシリコーンオイルを含んだ層を形成した点以外は実施例１と同様とした。
<Example 2>
Example 1 was the same as Example 1 except that a layer containing silicone oil was formed so that the contact angle of water on the surfaces of the source electrode 4, the source wiring 4 ', the drain electrode 5, and the pixel electrode 8 was 45 °.
＜実施例３＞
ソース電極４、ソース配線、ドレイン電極５および画素電極８の表面の水の接触角が５０°となるようにシリコーンオイルを含んだ層を形成した点以外は実施例１と同様とした。
<Example 3>
Example 1 was the same as Example 1 except that a layer containing silicone oil was formed such that the contact angle of water on the surfaces of the source electrode 4, the source wiring, the drain electrode 5, and the pixel electrode 8 became 50 °.
＜実施例４＞
ソース電極４、ソース配線、ドレイン電極５および画素電極８の表面の水の接触角が５５°となるようにシリコーンオイルを含んだ層を形成した点以外は実施例１と同様とした。
<Example 4>
Example 1 was the same as Example 1 except that a layer containing silicone oil was formed such that the contact angle of water on the surfaces of the source electrode 4, the source wiring, the drain electrode 5, and the pixel electrode 8 was 55 °.
＜実施例５＞
ソース電極４、ソース配線、ドレイン電極５および画素電極８の表面の水の接触角が６０°となるようにシリコーンオイルを含んだ層を形成した点以外は実施例１と同様とした。
<Example 5>
Example 1 was the same as Example 1 except that a layer containing silicone oil was formed so that the contact angle of water on the surfaces of the source electrode 4, the source wiring, the drain electrode 5, and the pixel electrode 8 was 60 °.
＜比較例１＞
ソース電極４、ソース配線、ドレイン電極５および画素電極８の表面の水の接触角が３５°となるようにこれらをスクリーン印刷法により印刷し、シリコーンオイルを含んだ層を形成しなかった点以外は実施例１と同様とした。
<Comparative Example 1>
Except that the surface of the source electrode 4, the source wiring, the drain electrode 5, and the pixel electrode 8 was printed by a screen printing method so that the contact angle of water was 35 °, and a layer containing silicone oil was not formed. Was the same as in Example 1.
＜比較例２＞
ソース電極４、ソース配線、ドレイン電極５および画素電極８の表面の水の接触角が３０°となるようにこれらをスクリーン印刷法により印刷し、シリコーンオイルを含んだ層を形成しなかった点以外は実施例１と同様とした。
<Comparative Example 2>
Except that the surface of the source electrode 4, the source wiring, the drain electrode 5, and the pixel electrode 8 was printed by a screen printing method so that the contact angle of water was 30 °, and a layer containing silicone oil was not formed. Was the same as in Example 1.
＜比較例３＞
ソース電極４、ソース配線、ドレイン電極５および画素電極８の表面の水の接触角が２０°となるようにこれらをスクリーン印刷法により印刷し、シリコーンオイルを含んだ層を形成しなかった点以外は実施例１と同様とした。
<Comparative Example 3>
Except that the surface of the source electrode 4, the source wiring, the drain electrode 5, and the pixel electrode 8 was printed by a screen printing method so that the contact angle of water was 20 °, and a layer containing silicone oil was not formed. Was the same as in Example 1.
＜比較例４＞
ソース電極４、ソース配線、ドレイン電極５および画素電極８の表面の水の接触角が６５°となるようにこれらをスクリーン印刷法により印刷し、シリコーンオイルを含んだ層を形成しなかった点以外は実施例１と同様とした。
<Comparative Example 4>
Except that the surface of the source electrode 4, the source wiring, the drain electrode 5, and the pixel electrode 8 was printed by a screen printing method so that the contact angle of water was 65 °, and a layer containing silicone oil was not formed. Was the same as in Example 1.
＜比較例５＞
ソース電極４、ソース配線、ドレイン電極５および画素電極８の表面の水の接触角が７０°となるようにこれらをスクリーン印刷法により印刷し、シリコーンオイルを含んだ層を形成しなかった点以外は実施例１と同様とした。
<Comparative Example 5>
Except that the surface of the source electrode 4, the source wiring, the drain electrode 5, and the pixel electrode 8 was printed by a screen printing method so that the contact angle of water was 70 °, and a layer containing silicone oil was not formed. Was the same as in Example 1.
＜比較例６＞
ソース電極４、ソース配線、ドレイン電極５および画素電極８の表面の水の接触角が８０°となるようにこれらをスクリーン印刷法により印刷し、シリコーンオイルを含んだ層を形成しなかった点以外は実施例１と同様とした。
<Comparative Example 6>
Except that the surface of the source electrode 4, the source wiring, the drain electrode 5, and the pixel electrode 8 were printed by a screen printing method so that the contact angle of water was 80 °, and a layer containing silicone oil was not formed. Was the same as in Example 1.
［評価方法］
（光学顕微鏡によるチャネル部の観察）
光学顕微鏡を用いて、作製した薄膜トランジスタアレイ基板３０のチャネル部１２を観察した。５０素子観察したうち、チャネル部１２内に半導体層６が形成されている素子の割合が９０％以上１００％以下のであるものを◎、７０％以上９０％未満であるものを○、０％以上７０％未満であるものを×、として評価した。
[Evaluation method]
(Observation of the channel with an optical microscope)
The channel portion 12 of the manufactured thin film transistor array substrate 30 was observed using an optical microscope. Of the 50 devices observed, ◎ indicates that the ratio of devices having the semiconductor layer 6 formed in the channel portion 12 is 90% or more and 100% or less, ○ indicates that the ratio is 70% or more and less than 90%, and 0% or more. Those having less than 70% were evaluated as x.
（光学顕微鏡によるソース電極及びドレイン電極表面の観察）
光学顕微鏡を用いて薄膜トランジスタアレイ基板３０のソース電極４及びドレイン電極５の表面を観察した。ソース電極４及びドレイン電極５表面を覆う半導体層６の面積が、ソース電極４及びドレイン電極５の全表面積の７０％以内であれば、トランジスタ特性に影響を与えないため、ソース電極４及びドレイン電極５を覆う半導体層６の面積がソース電極４及びドレイン電極５の全表面積の７０％以内である素子が、５０素子中７０％以上１００％以下であるものを◎、０％以上７０％未満であるものを×として評価した。
(Observation of source electrode and drain electrode surface by optical microscope)
The surfaces of the source electrode 4 and the drain electrode 5 of the thin film transistor array substrate 30 were observed using an optical microscope. If the area of the semiconductor layer 6 covering the surfaces of the source electrode 4 and the drain electrode 5 is within 70% of the total surface area of the source electrode 4 and the drain electrode 5, the transistor characteristics are not affected. The element in which the area of the semiconductor layer 6 covering the element 5 is within 70% of the total surface area of the source electrode 4 and the drain electrode 5 is from 70% to 100% of the 50 elements. Some were evaluated as x.
（トランジスタ特性の測定）
作製した薄膜トランジスタアレイ基板３０のトランジスタ特性を測定した。５０素子測定したうち、オンオフ比が１０５を超えた素子の割合が９０％以上１００％以下のであるものを◎、７０％以上９０％未満であるものを○、０％以上７０％未満であるものを×、として評価した。
(Measurement of transistor characteristics)
The transistor characteristics of the manufactured thin film transistor array substrate 30 were measured. Among measured 50 elements, the on-off ratio is what percentage of the element beyond the 105 is the 100% or less than 90% ◎, ○ those less than 70% to 90% less than 70% 0% Those were evaluated as x.
（総合評価）
３つの評価方法のうち、いずれか１つでも×があった場合、不合格とする。
(Comprehensive evaluation)
If any one of the three evaluation methods has an X, it is rejected.
［評価結果］
表１に実施例１〜５及び比較例１〜６の評価結果を示す。
[Evaluation results]
Table 1 shows the evaluation results of Examples 1 to 5 and Comparative Examples 1 to 6.
実施例１および５より、シリコーンオイルを含んだ層の表面の水の接触角が４０°または６０°の場合には、半導体層６がチャネル部１２を形成できている素子が５０素子中７０％以上９０％未満であり、半導体層５がソース電極４およびドレイン電極５表面を覆っている面積が７０％以内である素子が５０素子中７０％以上１００％以下であり、トランジスタ特性のオンオフ比が１０５を超える素子が、５０素子中７０％以上９０％未満であり、合格となった。 According to Examples 1 and 5, when the contact angle of water on the surface of the layer containing the silicone oil is 40 ° or 60 °, 70% of the 50 elements in which the semiconductor layer 6 can form the channel portion 12 out of 50 elements The element whose semiconductor layer 5 covers the surface of the source electrode 4 and the surface of the drain electrode 5 is less than 70% is 70% or more and 100% or less in 50 elements, and the on / off ratio of the transistor characteristics is less than 90%. The number of elements exceeding 10 5 was 70% or more and less than 90% of the 50 elements, and passed.
実施例２および４より、シリコーンオイルを含んだ層の表面の水の接触角が４５°または５５°の場合には、半導体層６がチャネル部１２を形成できている素子が５０素子中７０％以上９０％未満であり、半導体層６がソース電極４およびドレイン電極５表面を覆っている面積が７０％以内である素子が５０素子中７０％以上１００％以下であり、トランジスタ特性のオンオフ比が１０５を超える素子が、５０素子中９０％以上１００％以下であり、合格となった。 According to Examples 2 and 4, when the contact angle of water on the surface of the layer containing the silicone oil was 45 ° or 55 °, 70% of the 50 elements in which the semiconductor layer 6 could form the channel portion 12 were formed. The element whose semiconductor layer 6 covers the surface of the source electrode 4 and the drain electrode 5 within 70% is 70% or more and 100% or less in 50 elements, and the on / off ratio of transistor characteristics is less than 90%. The number of devices exceeding 10 5 was 90% or more and 100% or less out of 50 devices, and passed.
実施例３より、シリコーンオイルを含んだ層の表面の水の接触角が５０°の場合には、半導体層６がチャネル部１２を形成できている素子が５０素子中９０％以上１００％以下であり、半導体層６がソース電極４およびドレイン電極５表面を覆っている面積が７０％以内である素子が５０素子中７０％以上１００％以下であり、トランジスタ特性のオンオフ比が１０５を超える素子が、５０素子中９０％以上１００％以下であり、合格となった。 According to the third embodiment, when the contact angle of water on the surface of the layer containing the silicone oil is 50 °, 90% or more and 100% or less of the devices in which the semiconductor layer 6 can form the channel portion 12 are formed. There, the element semiconductor layer 6 is within 70% area covering the source electrode 4 and drain electrode 5 surface is 100% or less than 70% in 50 elements, elements off ratio of the transistor characteristics is more than 10 5 Was 90% or more and 100% or less out of 50 devices, and the test passed.
比較例１および４より、ソース電極４、ソース配線４’、ドレイン電極５および画素電極８の表面の水の接触角が３５°または６５°の場合には、半導体層６がチャネル部１２を形成できている素子が５０素子中７０％以上９０％未満であり、半導体層６がソース電極４およびドレイン電極５表面を覆っている面積が７０％以内である素子が５０素子中７０％以上１００％以下であったが、トランジスタ特性のオンオフ比が１０５を超える素子が、５０素子中０％以上７０％未満であったので、不合格となった。 According to Comparative Examples 1 and 4, when the contact angle of water on the surfaces of the source electrode 4, the source wiring 4 ', the drain electrode 5, and the pixel electrode 8 is 35 ° or 65 °, the semiconductor layer 6 forms the channel portion 12. 70% or more and less than 90% of the 50 devices are formed, and 70% or more and 100% of the 50 devices have an area where the semiconductor layer 6 covers the surface of the source electrode 4 and the drain electrode 5 is 70% or less. Although the values were as follows, the devices with on / off ratios of the transistor characteristics exceeding 10 5 were 0% or more and less than 70% of 50 devices, and thus were rejected.
比較例２、３、５および６より、ソース電極４、ソース配線４’、ドレイン電極５および画素電極８の表面の水の接触角が２０°〜３０°又は７０°〜８０°の場合には、半導体層６がチャネル部１２を形成できている素子が５０素子中０％以上７０％未満であったが、半導体層６がソース電極４およびドレイン電極５表面を覆っている面積が７０％以内である素子が５０素子中０％以上７０％未満であり、トランジスタ特性のオンオフ比が１０５を超える素子が、５０素子中０％以上７０％未満であったので、不合格となった。 According to Comparative Examples 2, 3, 5, and 6, when the contact angle of water on the surface of the source electrode 4, the source wiring 4 ', the drain electrode 5, and the pixel electrode 8 is 20 ° to 30 ° or 70 ° to 80 °, Although the element in which the semiconductor layer 6 can form the channel portion 12 is 0% or more and less than 70% in 50 elements, the area where the semiconductor layer 6 covers the surface of the source electrode 4 and the drain electrode 5 is 70% or less. in a device of less than 70% 0% in 50 elements, elements off ratio of the transistor characteristics is more than 10 5, so was less than 70% 0% or more in 50 elements, were disqualified.
本発明に係る薄膜トランジスタアレイ基板は、電子ペーパーや液晶等を用いた表示装置の駆動に有用である。 The thin film transistor array substrate according to the present invention is useful for driving a display device using electronic paper, liquid crystal, or the like.
１ 基板
２ ゲート電極
２’ ゲート配線
３ ゲート絶縁体層
４ ソース電極
４’ ソース配線
５ ドレイン電極
６ 半導体層
７ 保護層
８ 画素電極
９ 層間絶縁体層
１０ 層間絶縁体層の開口部
１１ 上部画素電極
１２ チャネル部
１３ シリコーンオイル
２０ シリコーンブランケット
３０ 薄膜トランジスタアレイ基板
DESCRIPTION OF SYMBOLS 1 Substrate 2 Gate electrode 2 'Gate wiring 3 Gate insulating layer 4 Source electrode 4' Source wiring 5 Drain electrode 6 Semiconductor layer 7 Protective layer 8 Pixel electrode 9 Interlayer insulating layer 10 Opening of interlayer insulating layer 11 Upper pixel electrode DESCRIPTION OF SYMBOLS 12 Channel part 13 Silicone oil 20 Silicone blanket 30 Thin film transistor array substrate
Claims (3)
前記ゲート電極を含む前記基板上にゲート絶縁体層を形成する工程と、
前記ゲート絶縁体層上にソース配線、ソース電極、ドレイン電極および画素電極を一括して形成する工程と、
少なくとも前記ゲート絶縁体層上の前記ソース電極と前記ドレイン電極との間のチャネル部に液状インクを用いる印刷法により半導体層を形成する工程と、
少なくとも前記半導体層上に保護層を形成する工程とを含む薄膜トランジスタアレイ基板の製造方法であって、
前記ソース配線、ソース電極、ドレイン電極および画素電極を形成する工程において、前記ソース配線、ソース電極、ドレイン電極および画素電極が、撥液性を有するシリコーンオイルを含有するシリコーンブランケットを用いるオフセット印刷法により形成されることにより、前記ソース電極、ソース配線、ドレイン電極および画素電極の表面を覆う撥液性を有する前記シリコーンオイルを含んだ層が形成される、薄膜トランジスタアレイ基板の製造方法。 Forming a gate electrode on the substrate;
Forming a gate insulator layer on the substrate including the gate electrode,
Forming a source wiring, a source electrode, a drain electrode, and a pixel electrode collectively on the gate insulator layer;
Forming a semiconductor layer by a printing method using a liquid ink at least in a channel portion between the source electrode and the drain electrode on the gate insulator layer;
Forming a protective layer on at least the semiconductor layer, a method for manufacturing a thin film transistor array substrate,
The source line, in the step of forming the source electrode, the drain electrode and the pixel electrode, the source wiring, the source electrode, the drain electrode and picture element electrode, the offset using a silicone blanket containing a silicone oil having liquid repellency A method for manufacturing a thin film transistor array substrate , wherein a layer containing the liquid repellent silicone oil which covers the surfaces of the source electrode, the source wiring, the drain electrode and the pixel electrode is formed by a printing method.
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