JP6605323B2 - 半導体装置、データ処理システム及び半導体装置の制御方法 - Google Patents

半導体装置、データ処理システム及び半導体装置の制御方法 Download PDF

Info

Publication number
JP6605323B2
JP6605323B2 JP2015250937A JP2015250937A JP6605323B2 JP 6605323 B2 JP6605323 B2 JP 6605323B2 JP 2015250937 A JP2015250937 A JP 2015250937A JP 2015250937 A JP2015250937 A JP 2015250937A JP 6605323 B2 JP6605323 B2 JP 6605323B2
Authority
JP
Japan
Prior art keywords
data
compressed data
auxiliary information
read
cache
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015250937A
Other languages
English (en)
Other versions
JP2017117145A (ja
Inventor
勝重 松原
圭介 松本
誠二 望月
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2015250937A priority Critical patent/JP6605323B2/ja
Priority to US15/358,133 priority patent/US10229063B2/en
Priority to EP16205314.4A priority patent/EP3185127B1/en
Priority to CN201611201981.1A priority patent/CN106919514B/zh
Publication of JP2017117145A publication Critical patent/JP2017117145A/ja
Priority to US16/204,222 priority patent/US20190095338A1/en
Application granted granted Critical
Publication of JP6605323B2 publication Critical patent/JP6605323B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0875—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with dedicated cache, e.g. instruction or stack
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/04—Addressing variable-length words or parts of words
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0877—Cache access modes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G06F2212/1024—Latency reduction
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1041—Resource optimization
    • G06F2212/1044—Space efficiency improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/30—Providing cache or TLB in specific location of a processing system
    • G06F2212/302—In image processor or graphics adapter
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/40—Specific encoding of data in memory or cache
    • G06F2212/401—Compressed data
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/46—Caching storage objects of specific type in disk cache
    • G06F2212/466—Metadata, control data
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/60—Details of cache memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Memory System (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Description

本発明は、半導体装置、データ処理システム及び半導体装置の制御方法に関し、例えば、圧縮データを外部のメモリに格納する半導体装置、データ処理システム及び半導体装置の制御方法に関する。
近年、画像処理等の様々な演算処理を行う半導体装置が広く利用されている。このような半導体装置は、画像等のデータのメモリへの書き込み及びメモリからの読み出しを行う際に、所定の標準規格による符号化及び復号化や、圧縮及び伸張等を行っている。圧縮データの読み出しに関連する技術として、例えば、特許文献１，２が知られている。
特許文献１では、圧縮データをメモリに格納する際には、その圧縮データの読み出しに用いる補助情報として、その圧縮データが格納されているメモリのアドレス情報を、バス経由でメモリに格納する。メモリから圧縮データを読み出す際には、アドレス情報を用いて、圧縮データを読み出す。
特許文献２では、圧縮データをメモリに格納する際には、補助情報として、その圧縮データのデータサイズ情報を、バス経由でＤＭＡＣ（Direct Memory Access Controller）に格納する。メモリから圧縮データを読み出す際には、データサイズ情報を用いて、圧縮データを読み出す。
特開平１０−２７１２７号公報 特開２００６−０９９７７４号公報
特許文献１，２では、メモリから圧縮データを読み出す際には、バス経由で補助情報を読み出す必要がある。そのため、補助情報の読み出しに起因して、多くのバス／メモリ帯域が消費されてしまうという問題があった。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、メモリに格納された補助情報を格納するキャッシュを備える。半導体装置は、メモリに格納された圧縮データの読み出し指令を受信した場合、その圧縮データの補助情報がキャッシュに格納されていれば、その補助情報をキャッシュから読み出し、その補助情報を用いて、メモリから圧縮データを読み出す。
前記一実施の形態によれば、補助情報の読み出しに起因するバス／メモリ帯域の消費を抑制することができる。
比較例に係るデータ処理システムの構成を示す構成図である。 比較例に係る半導体装置の動作フローを説明するフローチャートである。 実施の形態１に係るデータ処理システムの構成を示す構成図である。 実施の形態１に係る半導体装置の動作フローを説明するフローチャートである。 実施の形態２，３に係るデータ処理システムの構成を示す構成図である。 実施の形態２，３に係る圧縮データを説明するための図である。 実施の形態２に係る半導体装置の動作フローを説明するフローチャートである。 データ長とメモリアクセス効率との関係を示すグラフである。
以下に図面を参照しながら、実施の形態について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ（Central Processing Unit）、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラム等によって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
（１）実施の形態１
＜比較例の構成＞
本実施の形態１の理解を容易とするために、最初に、本発明者が検討した比較例について説明する。そこで、まず、比較例に係るデータ処理システム９の構成について説明する。図１は、比較例に係るデータ処理システム９の構成を示している。図１に示すように、比較例に係るデータ処理システム９は、ＬＳＩ（Large Scale Integration）等である半導体装置１００と、半導体装置１００の外部に設けられたメモリ２０と、を備えている。
メモリ２０は、圧縮データを格納する。また、メモリ２０は、その圧縮データの読み出しに用いる補助情報も格納する。補助情報は、例えば、圧縮データのデータ長を示すデータサイズ情報や、圧縮データが格納されているメモリ２０上のアドレスを示すアドレス情報等である。
半導体装置１００は、制御部１１、伸張部１２、及びデータバス１３を備えている。制御部１１は、メモリ２０に格納されている圧縮データ及び補助情報をデータバス１３経由で読み出す。伸張部１２は、制御部１１がメモリ４０から読み出した圧縮データを伸張する。
＜比較例の動作＞
次に、比較例に係る半導体装置１００の動作について説明する。図２は、比較例に係る半導体装置１００の動作フローを示している。
図２に示すように、制御部１１は、メモリ２０に格納された圧縮データの読み出し指令を受信した場合（ステップＳ１１）、その圧縮データの補助情報を、メモリ２０からデータバス１３経由で読み出す（ステップＳ１２）。
続いて、制御部１１は、補助情報を用いて、メモリ２０からデータバス１３経由で圧縮データを読み出す（ステップＳ１３）。
その後、伸張部１２は、制御部１１がメモリ２０から読み出した圧縮データを伸張する（ステップＳ１４）。
上述のように、比較例に係る半導体装置１００は、メモリ２０から圧縮データを読み出す際には、メモリ２０からデータバス１３経由で補助情報を読み出す必要がある。つまり、比較例に係る半導体装置１００は、メモリ２０からの圧縮データの読み出し毎に、メモリ２０からのデータバス１３経由での補助情報の読み出しが発生してしまう。そのため、圧縮データ以外の補助情報の読み出しに起因して多くのバス／メモリ帯域が消費されてしまうという問題があった。
本実施の形態１によれば、上述のような課題を解決することができる。
＜実施の形態１の構成＞
次に、本実施の形態１に係るデータ処理システム１の構成について説明する。図３は、本実施の形態１に係るデータ処理システム１の構成を示している。図３に示すように、本実施の形態１に係るデータ処理システム１は、図１に示される比較例に係るデータ処理システム９と比較して、半導体装置１００を、半導体装置１０に置き換えた点が異なる。
半導体装置１０は、図１に示される比較例に係る半導体装置１００と比較して、キャッシュ１４が追加された点が異なる。キャッシュ１４は、メモリ２０に圧縮データと共に格納された補助情報を格納するものである。
＜実施の形態１の動作＞
次に、本実施の形態１に係る半導体装置１０の動作について説明する。図４は、本実施の形態１に係る半導体装置１０の動作フローを示している。
図４に示すように、制御部１１は、メモリ２０に格納された圧縮データの読み出し指令を受信した場合（ステップＳ２１）、その圧縮データの補助情報がキャッシュ１４に格納されているか否かを判断する（ステップＳ２２）。
ステップＳ２２において、補助情報がキャッシュ１４に格納されている場合（ステップＳ２２のＹｅｓ）、制御部１１は、キャッシュ１４から補助情報を読み出す（ステップＳ２３）。
一方、補助情報がキャッシュ１４に格納されていない場合（ステップＳ２２のＮｏ）、制御部１１は、メモリ２０からデータバス１３経由で補助情報を読み出し、読み出した補助情報をキャッシュ１４に格納する（ステップＳ２４）。
続いて、制御部１１は、補助情報を用いて、メモリ２０からデータバス１３経由で圧縮データを読み出す（ステップＳ２５）。
その後、伸張部１２は、制御部１１がメモリ２０から読み出した圧縮データを伸張する（ステップＳ２６）。
＜実施の形態１の効果＞
本実施の形態１によれば、圧縮データの読み出し指令を受信した場合、その圧縮データの補助情報がキャッシュ１４に格納されていれば、その補助情報をキャッシュ１４から読み出し、その補助情報を用いて、メモリ２０から圧縮データを読み出す。
したがって、メモリ２０からの圧縮データの読み出し毎に、メモリ２０からのデータバス１３経由での補助情報の読み出しが発生することが回避されるため、補助情報の読み出しに起因してバス／メモリ帯域が消費されてしまうことが抑制される。
（２）実施の形態２
＜実施の形態２の構成＞
本実施の形態２は、実施の形態１の構成をより具体化した一実施の形態に相当するものである。
＜実施の形態２に係るデータ処理システム２の構成＞
まず、本実施の形態２に係るデータ処理システム２の構成について説明する。図５は、本実施の形態２に係るデータ処理システム２の構成を示している。図５に示すように、本実施の形態に係るデータ処理システム２は、ＬＳＩ等である半導体装置３０と、半導体装置３０の外部に設けられたＤＤＲ（Double Data Rate）メモリ４０と、を備えている。半導体装置３０は、図３に示される半導体装置１０に対応し、ＤＤＲメモリ４０は、図３に示されるメモリ２０に対応する。
半導体装置３０は、半導体装置３０内の後述の演算部３１から出力されたデータを圧縮し、圧縮後の圧縮データを、ＤＤＲメモリ４０に格納する。その際、半導体装置３０は、圧縮データの読み出しに用いる補助情報も、ＤＤＲメモリ４０に格納する。本実施の形態２では、上記の補助情報が、圧縮データのデータ長を示すデータサイズ情報であるものとする。
ここで、本実施の形態２が前提としている圧縮データの格納方法について説明する。図６は、本実施の形態２における圧縮データの格納イメージを示している。本実施の形態２では、半導体装置３０は、図６に示すように、データを圧縮し、圧縮後の圧縮データをＤＤＲメモリ４０に格納する。
例えば、半導体装置３０は、演算部３１から出力されたデータを、２５６バイト単位に圧縮する。圧縮後の圧縮データは、データ長が短くなるため、圧縮データを連続してＤＤＲメモリ４０に格納すると、圧縮データのアドレスがずれることになる。この場合、アドレスがずれた圧縮データに直接アクセスするためには、変更前と変更後のアドレスを関連付けて記憶しておく必要がある。
そこで、半導体装置３０は、図６に示すように、圧縮データを、非圧縮（圧縮前）と同じ２５６バイトの先頭アドレスから格納する。つまり、半導体装置３０は、圧縮データをＤＤＲメモリ４０に格納するとき、圧縮単位である２５６バイト単位の先頭アドレスは変更せずに、圧縮データ分のみ格納する。
このように、本実施の形態２では、圧縮データの格納されるアドレスが、非圧縮時のアドレスと２５６バイト単位では同一となる。これにより、圧縮前のアドレス、例えば、バッファの先頭アドレス等を保持する必要がなくなる。また、任意の圧縮データに順不同でアクセス（ランダムアクセス）することも可能になる。
また、半導体装置３０は、ＤＤＲメモリ４０から所望の圧縮データを読み出す際には、２５６バイト単位の先頭アドレスから読み出しを行う。ただし、圧縮データは、データ長が短くなっているため、２５６バイト分全て読み出す必要はなく、圧縮後のデータ長分のみを読み出せばよい。
そこで、本実施の形態２では、半導体装置３０は、所望の圧縮データが格納されているＤＤＲメモリ４０上のアドレス（圧縮前と同じアドレス）と、所望の圧縮データのデータ長を示すデータサイズ情報と、を用いて、ＤＤＲメモリ４０からの所望の圧縮データの読み出しを行う。
そのため、半導体装置３０は、圧縮データをＤＤＲメモリ４０に格納する際に、圧縮データのデータサイズ情報を、補助情報としてＤＤＲメモリ４０に格納する。この際、圧縮データをＤＤＲメモリ４０に格納する格納順番と、その圧縮データのデータサイズ情報をＤＤＲメモリ４０に格納する格納順番と、は一致するものとする。したがって、所望の圧縮データが格納されているＤＤＲメモリ４０上のアドレスを基に、所望の圧縮データのデータサイズ情報（以下、所望のデータサイズ情報と適宜称する）が格納されているＤＤＲメモリ４０上のアドレスを導出可能であるため、所望のデータサイズ情報をＤＤＲメモリ４０から読み出すことが可能となる。
＜実施の形態２に係る半導体装置３０の構成＞
次に、本実施の形態２に係る半導体装置３０の構成について説明する。図５に示すように、半導体装置３０は、演算部３１、演算データリード制御部３２、データサイズ情報キャッシュ部３３、ＤＤＲメモリ制御部３４、圧縮データ伸張部３５、及びデータバス３６を備えている。演算データリード制御部３２、データサイズ情報キャッシュ部３３（ただし、後述のデータサイズ情報バッファ３３５を除く）、及びＤＤＲメモリ制御部３４を組み合わせた構成要素は、図３に示される制御部１１に対応し、圧縮データ伸張部３５は、図３に示される伸張部１２に対応する。
演算部３１は、例えば、画像処理等の演算処理を行う。演算部３１から出力されたデータは、図６のように、圧縮され、ＤＤＲメモリ４０に格納される。なお、本実施の形態２は、ＤＤＲメモリ４０に格納された圧縮データの読み出しに係る構成を主な特徴としているため、データの圧縮に係る構成要素は、図５からは省略されている。
また、演算部３１は、ＤＤＲメモリ４０から所望の圧縮データを読み出す際は、所望の圧縮データの読み出しを行うためのリードリクエスト（読み出し指令）を演算データリード制御部３２に送る。このリードリクエストには、所望の圧縮データの圧縮前のデータのアドレス（所望の圧縮データが格納されているＤＤＲメモリ４０上のアドレスと同じアドレス）と、圧縮前のデータのデータ長と、を含める。例えば、演算部３１が画像処理を行う場合、画像上の所望のデータの位置と、ＤＤＲメモリ４０上の所望のデータのアドレスと、は対応関係にあるため、演算部３１は、画像上の所望のデータの位置に対応するＤＤＲメモリ４０上のアドレスをリードリクエストに含めれば良い。なお、演算部３１が圧縮前のデータのアドレス及びデータ長をリクエストするのは、そのデータが圧縮されて格納されていることを、演算部３１が知らないためである。
演算データリード制御部３２は、ＤＤＲメモリ４０に格納された圧縮データの読み出しに係る制御を行う。例えば、演算データリード制御部３２は、演算部３１からリードリクエストを受信すると、そのリードリクエストをデータサイズ情報キャッシュ部３３に転送する。
データサイズ情報キャッシュ部３３は、演算部３１から演算データリード制御部３２経由でリードリクエストを受信すると、受信したリードリクエストでリクエストされた所望の圧縮データのデータサイズ情報が、後述のデータサイズ情報バッファ３３５に格納されているか否かを判断する。データサイズ情報バッファ３３５に格納されていない場合、データサイズ情報キャッシュ部３３は、ＤＤＲメモリ４０に格納されている所望のデータサイズ情報を、データバス３６経由で読み出し、データサイズ情報バッファ３３５に格納する。そして、データサイズ情報キャッシュ部３３は、所望のデータサイズ情報を基に、演算部３１から受信したリードリクエストに含まれるデータ長を、圧縮後の圧縮データのデータ長に置き換え、そのリードリクエストを、データバス３６経由でＤＤＲメモリ制御部３４に送る。
ＤＤＲメモリ制御部３４は、ＤＤＲメモリ４０の制御を行う。例えば、ＤＤＲメモリ制御部３４は、データサイズ情報キャッシュ部３３からリードリクエストを受信すると、そのリードリクエストを基に、ＤＤＲメモリ４０から圧縮データを読み出す。具体的には、ＤＤＲメモリ制御部３４は、リードリクエストに含まれるアドレスから、リードリクエストに含まれるデータ長分の圧縮データを読み出す。
圧縮データ伸張部３５は、ＤＤＲメモリ制御部３４が読み出した圧縮データを、データバス３６経由で受信し、伸張する。圧縮データ伸張部３５で伸張されたデータは、演算データリード制御部３２経由で演算部３１に送られる。
＜実施の形態２に係るデータサイズ情報キャッシュ部３３の構成＞
次に、本実施の形態２に係るデータサイズ情報キャッシュ部３３の構成について説明する。図５に示すように、データサイズ情報キャッシュ部３３は、演算データリクエスト解析部３３１、リードリクエスト生成部３３２、ＴＡＧ（タグ）バッファ３３３、ＴＡＧバッファ制御部３３４、データサイズ情報バッファ３３５、及びデータサイズ情報バッファ制御部３３６を備えている。データサイズ情報バッファ３３５は、図３に示されるキャッシュ１４に対応する。データサイズ情報キャッシュ部３３内の他の構成要素は、図３に示される制御部１１を構成する構成要素に対応する。
データサイズ情報バッファ３３５は、ＤＤＲメモリ４０に格納されているデータサイズ情報を格納するバッファである。
ＴＡＧバッファ３３３は、データサイズ情報バッファ３３５に格納されているデータサイズ情報を示す管理情報を格納するバッファである。本実施の形態２では、管理情報は、ＤＤＲメモリ４０上のどのアドレスのデータサイズ情報がデータサイズ情報バッファ３３５に格納されているかを示す情報であるとする。
演算データリクエスト解析部３３１は、演算部３１から演算データリード制御部３２経由で、所望の圧縮データの読み出しを行うためのリードリクエストを受信すると、そのリードリクエストを解析し、解析結果に基づく処理を行う。例えば、演算データリクエスト解析部３３１は、リードリクエストに含まれるアドレスを基に、所望の圧縮データのデータサイズ情報が格納されているＤＤＲメモリ４０上のアドレスを導出し、導出したアドレスをＴＡＧバッファ制御部３３４に渡す。
ＴＡＧバッファ制御部３３４は、ＴＡＧバッファ３３３の制御を行う。例えば、ＴＡＧバッファ制御部３３４は、演算データリクエスト解析部３３１からアドレスが渡されると、そのアドレスに格納されている所望のデータサイズ情報が、データサイズ情報バッファ３３５に格納されているか否かを、ＴＡＧバッファ３３３に格納されている管理情報を基に、判断する。所望のデータサイズ情報がデータサイズ情報バッファ３３５に格納されていない場合、ＴＡＧバッファ制御部３３４は、ＤＤＲメモリ４０に格納されている所望のデータサイズ情報の読み出しを行うためのリードリクエストを生成するよう、リードリクエスト生成部３３２に指示する。また、ＴＡＧバッファ制御部３３４は、リードリクエストの生成を指示した所望のデータサイズ情報の管理情報をＴＡＧバッファ３３３に格納する。
データサイズ情報バッファ制御部３３６は、データサイズ情報バッファ３３５の制御を行う。例えば、データサイズ情報バッファ制御部３３６は、ＤＤＲメモリ制御部３４がＤＤＲメモリ４０から所望のデータサイズ情報を読み出すと、所望のデータサイズ情報を、データバス３６経由で受信し、データサイズ情報バッファ３３５に格納する。データサイズ情報バッファ３３５に空き容量が無い場合は、データサイズ情報バッファ制御部３３６は、例えば、最も古いデータサイズ情報を破棄し、最も古いデータサイズ情報が格納されていた領域に新しいデータサイズ情報を格納する。
演算データリクエスト解析部３３１は、所望のデータサイズ情報がデータサイズ情報バッファ３３５又はＤＤＲメモリ４０から読み出された場合、所望のデータサイズ情報を基に、所望の圧縮データのデータ長を判断する。そして、演算データリクエスト解析部３３１は、演算部３１から受信したリードリクエストに含まれるデータ長を、所望の圧縮データのデータ長に置き換えるよう、リードリクエスト生成部３３２に指示する。
リードリクエスト生成部３３２は、演算データリクエスト解析部３３１やＴＡＧバッファ制御部３３４から指示されたリードリクエストを生成し、生成したリードリクエストをデータバス３６経由でＤＤＲメモリ制御部３４に送る。
＜実施の形態２の動作＞
次に、本実施の形態２に係る半導体装置３０の動作について説明する。図７は、本実施の形態２に係る半導体装置３０の動作フローを示している。
図７に示すように、演算データリクエスト解析部３３１は、演算部３１から演算データリード制御部３２経由で、所望の圧縮データの読み出しを行うためのリードリクエストを受信する（ステップＳ３１）。このリードリクエストには、所望の圧縮データの圧縮前のデータのアドレス（所望の圧縮データが格納されているＤＤＲメモリ４０上のアドレスと同じアドレス）と、圧縮前のデータのデータ長と、が含まれる。演算データリクエスト解析部３３１は、受信したリードリクエストに含まれるアドレスを基に、所望の圧縮データのデータサイズ情報が格納されているＤＤＲメモリ４０上のアドレスを導出し、導出したアドレスをＴＡＧバッファ制御部３３４に渡す。続いて、ＴＡＧバッファ制御部３３４は、ＴＡＧバッファ３３３に格納されている管理情報を基に、演算データリクエスト解析部３３１から渡されたアドレスに格納されている所望のデータサイズ情報が、データサイズ情報バッファ３３５に格納されているか否かを判断する（ステップＳ３２）。
ステップＳ３２において、所望のデータサイズ情報がデータサイズ情報バッファ３３５に格納されている場合（ステップＳ３２のＹｅｓ）、データサイズ情報バッファ制御部３３６は、データサイズ情報バッファ３３５から所望のデータサイズ情報を読み出す（ステップＳ３３）。
一方、ステップＳ３２において、所望のデータサイズ情報がデータサイズ情報バッファ３３５に格納されていない場合（ステップＳ３２のＮｏ）、リードリクエスト生成部３３２は、ＴＡＧバッファ制御部３３４の制御の下で、所望のデータサイズ情報の読み出しを行うためのリードリクエストを生成し、生成したリードリクエストをデータバス３６経由でＤＤＲメモリ制御部３４に送る。このリードリクエストに応じて、ＤＤＲメモリ制御部３４は、ＤＤＲメモリ４０から所望のデータサイズ情報を読み出す。ＤＤＲメモリ４０から読み出された所望のデータサイズ情報は、データバス３６経由でデータサイズ情報バッファ制御部３３６で受信される。データサイズ情報バッファ制御部３３６は、受信した所望のデータサイズ情報を、データサイズ情報バッファ３３５に格納する（ステップＳ３４）。また、ＴＡＧバッファ制御部３３４は、所望のデータサイズ情報の管理情報をＴＡＧバッファ３３３に格納する。
続いて、演算データリクエスト解析部３３１は、所望のデータサイズ情報を基に、所望の圧縮データのデータ長を判断する。そして、リードリクエスト生成部３３２は、演算データリクエスト解析部３３１の制御の下で、演算部３１から受信したリードリクエストに含まれるデータ長を、所望の圧縮データのデータ長に置き換える（ステップＳ３５）。
続いて、リードリクエスト生成部３３２は、ステップＳ３５でデータ長を置き換えたリードリクエストを、データバス３６経由でＤＤＲメモリ制御部３４に送る。続いて、このリードリクエストに応じて、ＤＤＲメモリ制御部３４は、ＤＤＲメモリ４０から所望の圧縮データを読み出す（ステップＳ３６）。
その後、圧縮データ伸張部３５は、ＤＤＲメモリ４０から読み出された所望の圧縮データを、データバス３６経由で受信し、受信した所望の圧縮データを伸張する（ステップＳ３７）。圧縮データ伸張部３５で伸張されたデータは、演算データリード制御部３２経由で演算部３１に送られる。
＜実施の形態２の効果＞
次に、本実施の形態２の効果について説明する。本実施の形態２によれば、圧縮データのリードリクエストを受信した場合、その圧縮データのデータサイズ情報がデータサイズ情報バッファ３３５に格納されていれば、そのデータサイズ情報をデータサイズ情報バッファ３３５から読み出し、そのデータサイズ情報を用いて、ＤＤＲメモリ４０から圧縮データを読み出す。
したがって、ＤＤＲメモリ４０からの圧縮データの読み出し毎に、ＤＤＲメモリ４０からのデータバス３６経由でのデータサイズ情報の読み出しが発生することが回避されるため、データサイズ情報の読み出しに起因してバス／メモリ帯域が消費されてしまうことが抑制される。
＜実施の形態２の具体的構成例＞
次に、本実施の形態２を実現する具体的な構成例を説明する。
演算部３１は、動画圧縮規格であるＨ．２６４規格のデコーダであるとする。
圧縮手法は、圧縮後の圧縮データが可変長となる可逆圧縮とする。具体的には、演算部３１から出力されたデータを、６４×４（水平６４画素×垂直４ライン）画素ブロック単位（２５６バイト）で圧縮し、圧縮後の圧縮データのデータ長を６４，１２８，１９２，２５６バイトの４通りのデータ長に丸めて管理するとする。また、データサイズ情報は、６４×４画素ブロックの１つにつき２ビットであるとする。また、圧縮データをＤＤＲメモリ４０に格納する格納順番と、その圧縮データのデータサイズ情報をＤＤＲメモリ４０に格納する格納順番と、は一致するものとする。
ＤＤＲメモリ４０は、ＬＰＤＤＲ４（Low Power DDR4）であるとする。
Ｈ．２６４規格では、動画像は各画像（ピクチャ）単位に圧縮される。圧縮されたピクチャには、大別してＩ／Ｐ／Ｂの３種類が規定されている。
Ｉピクチャは、そのピクチャ自身のデータのみで圧縮されており、そのピクチャ単体で復号(デコード)できる。Ｐ／Ｂピクチャは、そのピクチャと、それ以前にデコードした結果（デコード画像）の差分を取って、そのピクチャを圧縮する。そのため、Ｐ／Ｂピクチャは、Ｉピクチャに比べて圧縮後のデータサイズを小さくすることができる。Ｐ／Ｂピクチャにおいて差分データを生成するとき、参照するデコード画像から任意の位置のデータを選択することができる。例えば、圧縮後のデータ量が最小になるような位置のデータが選択される。
Ｐ／Ｂピクチャにおいて、参照するデコード画像は参照面とも称され、差分データの生成には、輝度用の参照面及び色差用の参照面が必要となる。Ｈ．２６４規格では、輝度用の参照面及び色差用の参照面としてそれぞれで最大３２面の合計６４面を持つことができることが規定されている。
次に、本実施の形態２を上記の具体的な構成例で実現した場合の具体的な効果について説明する。
本実施の形態２では、圧縮データのリードリクエストを受信した場合、その圧縮データのデータサイズ情報がデータサイズ情報バッファ３３５に格納されていれば、データサイズ情報バッファ３３５に格納されているデータサイズ情報を用いて、ＤＤＲメモリ４０から圧縮データを読み出す。そのため、ＤＤＲメモリ４０からの圧縮データの読み出し毎に、ＤＤＲメモリ４０からのデータバス３６経由でのデータサイズ情報の読み出しが発生することが回避される。
もし、圧縮データの読み出し毎に、ＤＤＲメモリ４０からデータバス３６経由でデータサイズ情報の読み出しを行うこととすると、２ビットのデータサイズ情報を読み出すにも、毎回、実質的に１２８バイト長のデータを読み出した場合と同等のバス／メモリ帯域を消費してしまうことになる。これについて図８を用いて説明する。
図８のグラフは、一回のデータ転送長に対するＤＤＲメモリ４０の転送効率（アクセス効率）を示している。データ転送長が１２８バイト以上である場合は１００％近い転送効率であるが、データ転送長が１２８バイトよりも短くなるにしたがって、転送効率が下がる。例えば、６４バイトのときは約５０％の効率となり、２回に１回は転送できない期間が発生する。このように、データ転送長が１２８バイトよりも短いときは、転送ができない期間が発生し、実質的に１２８バイトのデータを転送していることになる。そのため、２ビットのデータサイズ情報を読み出すことは、実質的に１２８バイト長のデータを読み出すことと等価となる。本実施の形態２では、所望のデータサイズ情報がデータサイズ情報バッファ３３５に格納されている限りは、ＤＤＲメモリ４０からのデータバス３６経由でのデータサイズ情報の読み出しが発生しないため、バス／メモリ帯域の消費が抑制される。
また、図８のグラフによれば、データサイズ情報を読み出す場合、所定の読み出し単位分のデータサイズ情報をまとめて読み出すことが望ましい。例えば、所望のデータサイズ情報（２ビット）を含む、１２８バイト分のデータサイズ情報をまとめて読み出すことが好ましい。この場合、リードリクエスト生成部３３２は、例えば、所望のデータサイズ情報のアドレスから１２８バイト分のデータサイズ情報をまとめて読み出すリードリクエストを生成する。このように、所定の読み出し単位分のデータサイズ情報をまとめて読み出すにより、２ビットのデータサイズ情報を個々に読み出す場合と比較して、バス／メモリ帯域の消費がさらに抑制される。
また、データサイズ情報をＤＤＲメモリ４０に格納するのではなく、全て演算部３１内の不図示のＳＲＡＭ（Static Random Access Memory）に格納することとすると、画像サイズにも依存するが、ＦｕｌｌＨＤの場合、９６ＫバイトのＳＲＡＭが必要になってしまう（参照面１面あたり１．５Ｋバイトが６４面分必要となるため）。
これに対して本実施の形態２では、参照面１面当たり１２８バイト単位で、参照面６４面分のデータサイズ情報を管理すると、約８Ｋバイトが必要になるだけであるため、データサイズ情報バッファ３３５は８ＫバイトのＳＲＡＭで済む。
（３）実施の形態３
＜実施の形態３の構成及び動作＞
まず、実施の形態３の構成及び動作について説明する。本実施の形態３は、実施の形態２と構成自体は同様であるが、実施の形態２とは動作が異なる。
実施の形態２では、所定の読み出し単位分（例えば、１２８バイト分）のデータサイズ情報をまとめて読み出してデータサイズ情報バッファ３３５に格納することとしていた。
本実施の形態３は、所定の読み出し単位分のデータサイズ情報を読み出す際に、アドレス領域が連続する、次の所定の読み出し単位分のデータサイズ情報も先行して読み出してデータサイズ情報バッファ３３５に格納する。この場合、リードリクエスト生成部３３２は、例えば、所望のデータサイズ情報のアドレスから１２８バイト分のデータサイズ情報を読み出すと共に、アドレス領域が連続する、次の１２８バイト分のデータサイズ情報も先行して読み出すリードリクエストを生成する。
しかし、本実施の形態３では、データサイズ情報バッファ３３５は、空き容量が無い場合は、最も古いデータサイズ情報を破棄することを想定している。そのため、データサイズ情報バッファ３３５の容量によっては、先行読み出しを行った結果、同時に読み出した前のデータサイズ情報が、データサイズ情報バッファ３３５から破棄されてしまう可能性がある。
そこで、リードリクエスト生成部３３２は、データサイズ情報バッファ３３５の容量に応じて、先行読み出しをするか否かを切り替えることが望ましい。例えば、データサイズ情報バッファ３３５が、データサイズ情報の所定の読み出し単位の２倍以上の容量を持つ場合に限り、先行読み出しを行うことが好ましい。これにより、先行読み出しを行った結果、同時に読み出した前のデータサイズ情報が、データサイズ情報バッファ３３５から破棄されてしまうことが回避される。
＜実施の形態３の効果＞
次に、本実施の形態３の効果について説明する。本実施の形態３によれば、所定の読み出し単位分のデータサイズ情報を読み出す際に、アドレス領域が連続する、次の所定の読み出し単位分のデータサイズ情報も先行して読み出してデータサイズ情報バッファ３３５に格納する。
例えば、演算部３１による圧縮データの読み出しが、局所的にはランダムな読み出しであっても、大域的に見ると、読み出す箇所がアドレス順に遷移する場合がある。その場合、本実施の形態２のように、データサイズ情報を先行して読み出しておくことで、所望のデータサイズ情報がデータサイズ情報バッファ３３５に格納されていなかったときの処理遅延（ミスペナルティ）を防ぐことができ、その結果、演算部３１の処理性能の低下を抑制することができる。
その他の効果は、実施の形態２と同様である。
＜実施の形態３の具体的構成例＞
次に、本実施の形態３を実現する具体的な構成例を説明する。本実施の形態３は、実施の形態２と同様の具体的な構成例で実現するものとする。
Ｈ．２６４規格では、上述の通り、輝度用の参照面及び色差用の参照面としてそれぞれで最大３２面の合計６４面を持つことができる。しかし、実際には、演算部３１が、参照面を上限まで使用しない場合も多い。また、参照面数は、Ｈ．２６４規格では、圧縮データの冒頭のヘッダ部に符号化されて格納されており、演算部３１は、符号化処理を開始する前に、参照面数を知ることができる。
実施の形態２の具体的な構成例によれば、データサイズ情報バッファ３３５は、参照面１面当たり１２８バイト単位で、参照面６４面分のデータサイズ情報を格納することが可能な容量を持つ。
したがって、輝度用の参照面及び色差用の参照面が合計で３２面以下である場合には（例えば、輝度用の参照面及び色差用の参照面がそれぞれ１６面である場合）、先行読み出しを行ったとしても、同時に読み出した前のデータサイズ情報が、データサイズ情報バッファ３３５から破棄されることが回避される。
そこで、輝度用の参照面及び色差用の参照面が合計３２面以下である場合に限り、所望のデータサイズ情報を含む１２８バイト分のデータサイズ情報を読み出す際に、アドレス領域が連続する、次の１２８バイト分のデータサイズ情報も先行して読み出すことが望ましい。
なお、先行読み出しを行う分のデータサイズ情報が、既にデータサイズ情報バッファ３３５に格納されている場合は、先行読み出しは行わない。これにより、データサイズ情報の無駄な読み出しが回避されるため、バス／メモリ帯域の消費がさらに抑制される。
（４）他の実施の形態
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
例えば、上記実施の形態２，３では、圧縮データの読み出しに用いる補助情報が、圧縮データのデータ長を示すデータサイズ情報であるものとして説明したが、これには限定されない。補助情報は、圧縮データが格納されているメモリ上のアドレスを示すアドレス情報でも良い。
この場合、メモリには、圧縮データのアドレス情報を補助情報として格納する。そして、圧縮データのアドレス情報を基に、リードリクエストに含まれるアドレスを、圧縮データが格納されているメモリ上のアドレスに置き換える。
なお、補助情報は、データサイズ情報又はアドレス情報のいずれかを単独で使用しても良いし、データサイズ情報及びアドレス情報の双方を使用しても良い。
１ データ処理システム
１０ 半導体装置
１１ 制御部
１２ 伸張部
１３ データバス
１４ キャッシュ
２０ メモリ
２ データ処理システム
３０ 半導体装置
３１ 演算部
３２ 演算データリード制御部
３３ データサイズ情報キャッシュ部
３３１ 演算データリクエスト解析部
３３２ リードリクエスト生成部
３３３ ＴＡＧバッファ
３３４ ＴＡＧバッファ制御部
３３５ データサイズ情報バッファ
３３６ データサイズ情報バッファ制御部
３４ ＤＤＲメモリ制御部
３５ 圧縮データ伸張部
３６ データバス
４０ ＤＤＲメモリ

Claims (11)

  1. （ａ）圧縮データの圧縮前のデータアドレスと同じにしたメモリ上のデータアドレスに該圧縮データが格納されており、前記メモリに該圧縮データと共に格納された、該圧縮データの読み出しに用いる、該圧縮データのデータ長を示すデータサイズ情報である補助情報が格納されるキャッシュ；及び
    （ｂ）前記メモリに格納された圧縮データの読み出し指令であって該圧縮データの圧縮前のデータアドレス及びデータ長を含む読み出し指令を受信した場合、該圧縮データの補助情報が前記キャッシュに格納されていれば、前記キャッシュから該圧縮データの補助情報を読み出し、該圧縮データの補助情報が前記キャッシュに格納されていなければ、前記メモリから該圧縮データの補助情報を読み出して前記キャッシュに格納し、該圧縮データの補助情報及び前記読み出し指令に含まれる前記データアドレスを用いて、前記メモリから該圧縮データを読み出す制御部；
    を備え、
    前記制御部は、前記メモリから圧縮データの補助情報を読み出して前記キャッシュに格納する場合、該圧縮データの補助情報を含む、所定の読み出し単位分の補助情報を読み出して前記キャッシュに格納し、
    前記制御部は、前記メモリから前記所定の読み出し単位分の補助情報を読み出して前記キャッシュに格納する場合、アドレス領域が連続する、次の前記所定の読み出し単位分の補助情報も先行して読み出して前記キャッシュに格納する、
    半導体装置。
  2. 前記制御部は、前記キャッシュの容量に応じて、次の前記所定の読み出し単位分の補助情報を先行して読み出すか否かを切り替える、
    請求項１に記載の半導体装置。
  3. 前記制御部は、次の前記所定の読み出し単位分の補助情報が前記キャッシュに格納されている場合、次の前記所定の読み出し単位分の補助情報を先行して読み出さない、
    請求項１に記載の半導体装置。
  4. 前記制御部は、前記キャッシュに格納されている補助情報を示す管理情報を保持し、該管理情報に基づいて、読み出し指令を受信した圧縮データの補助情報が前記キャッシュに格納されているか否かを判断する、
    請求項１に記載の半導体装置。
  5. 圧縮データを前記メモリに格納する格納順番と、該圧縮データの補助情報を前記メモリに格納する格納順番と、が一致している、
    請求項１に記載の半導体装置。
  6. （ａ）圧縮データ及び該圧縮データの読み出しに用いる補助情報が格納されたメモリ；及び
    （ｂ）請求項１に記載の半導体装置；
    を備えるデータ処理システム。
  7. 前記制御部は、前記キャッシュの容量に応じて、次の前記所定の読み出し単位分の補助情報を先行して読み出すか否かを切り替える、
    請求項６に記載のデータ処理システム。
  8. 前記制御部は、次の前記所定の読み出し単位分の補助情報が前記キャッシュに格納されている場合、次の前記所定の読み出し単位分の補助情報を先行して読み出さない、
    請求項６に記載のデータ処理システム。
  9. 半導体装置の制御方法であって、
    （ａ）圧縮データの圧縮前のデータアドレスと同じにしたメモリ上のデータアドレスに該圧縮データが格納されており、前記メモリに格納された該圧縮データの読み出し指令であって該圧縮データの圧縮前のデータアドレス及びデータ長を含む読み出し指令を受信した場合、前記メモリに該圧縮データと共に格納された、該圧縮データの読み出しに用いる、該圧縮データのデータ長を示すデータサイズ情報である補助情報が、キャッシュに格納されているか否かを判断するステップ；及び
    （ｂ）圧縮データの補助情報が前記キャッシュに格納されていれば、前記キャッシュから該圧縮データの補助情報を読み出し、該圧縮データの補助情報が前記キャッシュに格納されていなければ、前記メモリから該圧縮データの補助情報を読み出して前記キャッシュに格納し、該圧縮データの補助情報及び前記読み出し指令に含まれる前記データアドレスを用いて、前記メモリから該圧縮データを読み出すステップ；
    を備え、
    前記メモリから圧縮データの補助情報を読み出して前記キャッシュに格納する場合、該圧縮データの補助情報を含む、所定の読み出し単位分の補助情報を読み出して前記キャッシュに格納し、
    前記メモリから前記所定の読み出し単位分の補助情報を読み出して前記キャッシュに格納する場合、アドレス領域が連続する、次の前記所定の読み出し単位分の補助情報も先行して読み出して前記キャッシュに格納する、
    半導体装置の制御方法。
  10. 前記キャッシュの容量に応じて、次の前記所定の読み出し単位分の補助情報を先行して読み出すか否かを切り替える、
    請求項９に記載の半導体装置の制御方法。
  11. 次の前記所定の読み出し単位分の補助情報が前記キャッシュに格納されている場合、次の前記所定の読み出し単位分の補助情報を先行して読み出さない、
    請求項９に記載の半導体装置の制御方法。
JP2015250937A 2015-12-24 2015-12-24 半導体装置、データ処理システム及び半導体装置の制御方法 Active JP6605323B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2015250937A JP6605323B2 (ja) 2015-12-24 2015-12-24 半導体装置、データ処理システム及び半導体装置の制御方法
US15/358,133 US10229063B2 (en) 2015-12-24 2016-11-22 Semiconductor device, data processing system, and semiconductor device control method
EP16205314.4A EP3185127B1 (en) 2015-12-24 2016-12-20 Semiconductor device, data processing system, and semiconductor device control method
CN201611201981.1A CN106919514B (zh) 2015-12-24 2016-12-23 半导体装置、数据处理系统以及半导体装置控制方法
US16/204,222 US20190095338A1 (en) 2015-12-24 2018-11-29 Semiconductor device, data processing system, and semiconductor device control method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015250937A JP6605323B2 (ja) 2015-12-24 2015-12-24 半導体装置、データ処理システム及び半導体装置の制御方法

Publications (2)

Publication Number Publication Date
JP2017117145A JP2017117145A (ja) 2017-06-29
JP6605323B2 true JP6605323B2 (ja) 2019-11-13

Family

ID=57570806

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015250937A Active JP6605323B2 (ja) 2015-12-24 2015-12-24 半導体装置、データ処理システム及び半導体装置の制御方法

Country Status (4)

Country Link
US (2) US10229063B2 (ja)
EP (1) EP3185127B1 (ja)
JP (1) JP6605323B2 (ja)
CN (1) CN106919514B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019061631A (ja) * 2017-09-28 2019-04-18 ルネサスエレクトロニクス株式会社 半導体装置、及びメモリアクセス方法
JP7082529B2 (ja) * 2018-06-06 2022-06-08 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置による処理方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0628108A (ja) * 1992-07-09 1994-02-04 Hitachi Ltd データ記憶システム
JP3516963B2 (ja) * 1993-03-12 2004-04-05 株式会社東芝 メモリアクセス制御装置
JP3037144B2 (ja) 1996-07-09 2000-04-24 神戸日本電気ソフトウェア株式会社 データ圧縮記憶演算装置
US6973542B1 (en) * 2000-07-18 2005-12-06 International Business Machines Corporation Detecting when to prefetch inodes and then prefetching inodes in parallel
JP2003330797A (ja) * 2002-05-16 2003-11-21 Sony Corp 記憶装置、記録及び／又は再生装置、情報記憶システム、記憶方法、プログラム、記録媒体
US8001294B2 (en) 2004-09-28 2011-08-16 Sony Computer Entertainment Inc. Methods and apparatus for providing a compressed network in a multi-processing system
US8093485B2 (en) * 2004-12-17 2012-01-10 Lsi Corporation Method and system for prefetching sound data in a sound processing system
US7506010B2 (en) * 2005-02-08 2009-03-17 Pro Softnet Corporation Storing and retrieving computer data files using an encrypted network drive file system
US7493451B2 (en) 2006-06-15 2009-02-17 P.A. Semi, Inc. Prefetch unit
JP2008225914A (ja) * 2007-03-13 2008-09-25 Fujitsu Ltd プリフェッチ制御装置、記憶装置システムおよびプリフェッチ制御方法
CN101340569A (zh) * 2007-07-06 2009-01-07 扬智科技股份有限公司 高速缓存及其数据处理方法
JP4653830B2 (ja) * 2008-09-19 2011-03-16 株式会社東芝 命令キャッシュシステム
US8595437B1 (en) * 2008-11-21 2013-11-26 Nvidia Corporation Compression status bit cache with deterministic isochronous latency
US8700862B2 (en) * 2008-12-03 2014-04-15 Nvidia Corporation Compression status bit cache and backing store
US8862823B1 (en) * 2008-12-19 2014-10-14 Nvidia Corporation Compression status caching
US8627041B2 (en) * 2009-10-09 2014-01-07 Nvidia Corporation Efficient line and page organization for compression status bit caching
US9317511B2 (en) * 2012-06-19 2016-04-19 Infinidat Ltd. System and method for managing filesystem objects
US10572378B2 (en) * 2014-03-20 2020-02-25 Hewlett Packard Enterprise Development Lp Dynamic memory expansion by data compression
US10838862B2 (en) * 2014-05-21 2020-11-17 Qualcomm Incorporated Memory controllers employing memory capacity compression, and related processor-based systems and methods
US9740621B2 (en) * 2014-05-21 2017-08-22 Qualcomm Incorporated Memory controllers employing memory capacity and/or bandwidth compression with next read address prefetching, and related processor-based systems and methods

Also Published As

Publication number Publication date
CN106919514A (zh) 2017-07-04
US20170185521A1 (en) 2017-06-29
EP3185127A1 (en) 2017-06-28
US10229063B2 (en) 2019-03-12
CN106919514B (zh) 2024-01-02
US20190095338A1 (en) 2019-03-28
EP3185127B1 (en) 2020-03-11
JP2017117145A (ja) 2017-06-29

Similar Documents

Publication Publication Date Title
US8781000B2 (en) Dynamic video data compression
JP5969914B2 (ja) 動画像圧縮伸張装置
JP4991816B2 (ja) 画像処理装置
TWI487380B (zh) A data processing device, a video coding / decoding device and a data processing system
JP2008292542A (ja) 画像処理装置および画像処理方法
JP2006524858A (ja) メモリに記憶されたデータに圧縮を使用するデータ処理装置
JP6679290B2 (ja) 半導体装置
TW201923585A (zh) 資料處理裝置及資料處理方法
JP6605323B2 (ja) 半導体装置、データ処理システム及び半導体装置の制御方法
JP5526641B2 (ja) メモリコントローラ
US10349072B2 (en) Image processing apparatus and control method for the same
JP5100561B2 (ja) 画像処理装置および画像処理方法
JP2009130599A (ja) 動画像復号装置
JP5653328B2 (ja) 画像処理装置及び画像処理システム
JP4748807B2 (ja) 復号回路
US10904578B2 (en) Video processing apparatus and video processing circuits thereof
JP6411250B2 (ja) 画像処理装置、及び画像処理方法
JP5131150B2 (ja) 符号化装置、復号装置、及び画像処理システム
JP5222803B2 (ja) 画像処理装置
US10719440B2 (en) Semiconductor device and memory access method
JPWO2010095181A1 (ja) 可変長復号化装置
JP2005223538A (ja) 画像処理回路
JP2019092075A (ja) 画像符号化装置及びその制御方法並びにプログラム

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160803

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180508

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181024

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181204

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190702

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190828

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190917

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191016

R150 Certificate of patent or registration of utility model

Ref document number: 6605323

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150