JP6529174B2 - 同期整流ｆｅｔ駆動回路 - Google Patents

Description

本発明は、同期整流ＦＥＴを駆動する回路に関する。

安定した電力を供給するための安定化電源は、一般的にシリーズレギュレータとスイッチングレギュレータとに大別される。シリーズレギュレータは、回路面積が小さく低価格であるものの、発熱するため電力消費が多くなる。一方、スイッチングレギュレータは、電力変換効率が高く発熱量も少ない反面、負荷電流が小さくなるとスイッチングによる損失が増加するためかえって効率が低下する。

上述のようなシリーズレギュレータとスイッチングレギュレータとの双方のデメリットを補完する方法として、シリーズレギュレータとスイッチングレギュレータとを併用する電源装置が公知である（例えば、特許文献１参照）。すなわちシリーズレギュレータとスイッチングレギュレータとの併用により、負荷電流が小さいときはシリーズレギュレータで電力を安定化させ、負荷電流が大きくなるとスイッチングレギュレータに切り替えて電力を安定化させることで変換効率を最大化することができる。

特開２０１４−１２８０３８号公報

ところで安定化電源を停止させたときに、安定化電源の出力側に接続される電子機器のコンデンサに電荷が残ることがあり、安定化電源を停止させているにも関わらず出力電圧が高まるプリバイアス状態となる場合がある。このようなプリバイアス状態では、安定化電源を再起動するときに、安定化電源の出力電圧が不安定になることがある。特に同期整流ＦＥＴを駆動するための駆動回路の電源を安定化電源の出力電圧により供給している絶縁型ＤＣ‐ＤＣコンバータの場合は、出力電圧の不安定化に伴って同期整流ＦＥＴの駆動回路の動作も不安定になる虞がある。そして例えば、安定化電源の再起動時に駆動回路の起動電圧が不定領域でチャタリングを起こすと、それによって同期整流ＦＥＴのドレイン‐ソース間の電圧が定格電圧を超過して同期整流ＦＥＴが破損する虞が生じる。

このような課題は、例えば上述の特許文献１に開示された従来技術のように、シリーズレギュレータとスイッチングレギュレータとを組み合わせることにより、出力電圧が安定化するまではシリーズレギュレータで駆動するようにすれば生じない。しかしながらシリーズレギュレータとスイッチングレギュレータとを組み合わせた安定化電源は、多くの場合、大幅な製造コストの上昇を招来することになってしまう。

本発明は、このような状況に鑑みてなされたものであり、その目的とするところは、再起動時に故障する虞が少ない同期整流ＦＥＴ駆動回路を低コストで提供することにある。

＜本発明の第１の態様＞
本発明の第１の態様は、互いに反転する２つのパルス信号を生成して出力する制御回路と、前記２つのパルス信号に基づいて２つの同期整流ＦＥＴの駆動信号を生成して出力する駆動回路と、前記２つのパルス信号の論理和を出力する論理回路と、前記論理回路の出力信号を入力し、所定時間だけ遅延させて出力する信号遅延回路と、を備え、前記駆動回路は、前記信号遅延回路の出力信号がローレベルである間は前記２つの同期整流ＦＥＴの駆動信号を停止する、同期整流ＦＥＴ駆動回路である。

制御回路は、同期整流ＦＥＴ駆動回路の起動時に、互いに反転する２つのパルス信号を生成して駆動回路に出力する。また論理回路は、２つのパルス信号の論理和を計算し信号遅延回路へ出力する。信号遅延回路は、論理回路の出力信号を入力してから所定時間だけ遅延させてハイレベルを出力する。そして駆動回路は、信号遅延回路の出力信号がローレベルである間は２つの同期整流ＦＥＴの駆動信号を停止し、信号遅延回路の出力信号がハイレベルになると２つの同期整流ＦＥＴの駆動信号を生成して２つの同期整流ＦＥＴにそれぞれ出力する。

このような構成であることによって本発明に係る同期整流ＦＥＴ駆動回路は、再起動時に、制御回路から駆動回路へパルス信号が出力されても、駆動回路の電源が安定する所定時間が経つまでは２つの同期整流ＦＥＴは駆動されないことになる。したがってシリーズレギュレータを用いることなく、同期整流ＦＥＴ駆動回路の再起動時に駆動回路のチャタリングが発生することを抑制することができる。これにより本発明の第１の態様によれば、２つの同期整流ＦＥＴが故障する虞が少ない同期整流ＦＥＴ駆動回路を低コストで提供することができるという作用効果が得られる。

本発明によれば、再起動時に故障する虞が少ない同期整流ＦＥＴ駆動回路を低コストで提供することができる。

本発明に係る同期整流ＦＥＴ駆動回路を備える絶縁型ＤＣ‐ＤＣコンバータの回路図である。 本発明に係る同期整流ＦＥＴ駆動回路の各部の出力タイミングを示すタイミングチャートである。 従来技術の絶縁型ＤＣ‐ＤＣコンバータの出力波形である。 本発明に係る絶縁型ＤＣ‐ＤＣコンバータの出力波形である。

以下、本発明の実施形態について図面を参照しながら説明する。
尚、本発明は、以下説明する実施例に特に限定されるものではなく、特許請求の範囲に記載された発明の範囲内で種々の変形が可能であることは言うまでもない。
図１は、本発明に係る同期整流ＦＥＴ駆動回路を備える絶縁型ＤＣ‐ＤＣコンバータ１の回路図である。

絶縁型ＤＣ‐ＤＣコンバータ１は、インバータ回路１０、同期整流回路２０、絶縁トランスＴ、一次側ドライバ３１、「駆動回路」としての二次側ドライバ３２、アイソレータ３３、制御回路３４、論理回路３５、信号遅延回路３６、エラーアンプ３７及びアイソレータ３８を備える。そして本発明に係る「同期整流ＦＥＴ駆動回路」は、これらのうち二次側ドライバ３２、アイソレータ３３、制御回路３４、論理回路３５、信号遅延回路３６により構成される。

インバータ回路１０は、公知のフルブリッジインバータ回路であり、電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）Ｑ１１〜Ｑ１４、コイルＬ１、コンデンサＣ１１を含む。尚、本発明においてインバータ回路１０は、フルブリッジ方式に限定されるものではなく、例えばハーフブリッジ、フライバック、フォーワード等、他の方式のインバータ回路であってもよい。

電界効果トランジスタＱ１１〜Ｑ１４は、半導体スイッチング素子であり、各ゲートが一次側ドライバ３１に接続されている。電界効果トランジスタＱ１１のドレインは、電界効果トランジスタＱ１２のドレインに接続されている。電界効果トランジスタＱ１１のソースは、電界効果トランジスタＱ１３のドレインに接続されており、その接続点は、絶縁トランスＴの一次側コイルＬ１１の巻き終わり端に接続されている。電界効果トランジスタＱ１２のソースは、電界効果トランジスタＱ１４のドレインに接続されており、その接続点は、絶縁トランスＴの一次側コイルＬ１１の巻き始め端に接続されている。電界効果トランジスタＱ１３のソース及び電界効果トランジスタＱ１４のソースは、一次側グランドＧＮＤ１に接続されている。コイルＬ１は、一端側が入力Ｖｉｎに接続されており、電界効果トランジスタＱ１１のドレインと電界効果トランジスタＱ１２のドレインとの接続点に他端側が接続されている。コンデンサＣ１１は、一端側がコイルＬ１の他端側に接続されており、他端側が一次側グランドＧＮＤ１に接続されている。

電界効果トランジスタＱ１１〜Ｑ１４は、一次側ドライバ３１が出力するゲート信号によって同時にＯＮ／ＯＦＦされ、電界効果トランジスタＱ１１、Ｑ１４に対して電界効果トランジスタＱ１２、Ｑ１３が逆位相となるようにＯＮ／ＯＦＦされる。一次側ドライバ３１は、公知のマイコン制御回路である制御回路３４によって制御される。インバータ回路１０で発生した交流電流は、絶縁トランスＴを介して同期整流回路２０へ流れる。

同期整流回路２０は、第１スイッチＱ１、第２スイッチＱ２、コイルＬ２、コンデンサＣ２１を含む。

第１スイッチＱ１及び第２スイッチＱ２は、半導体スイッチング素子であり、例えばＮチャンネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。第１スイッチＱ１は、絶縁トランスＴの二次側コイルＬ２１の巻き始め端にドレインが接続されており、二次側グランドＧＮＤ２にソースが接続されている。第２スイッチＱ２は、絶縁トランスＴの二次側コイルＬ２２の巻き終わり端にドレインが接続されており、二次側グランドＧＮＤ２にソースが接続されている。第１スイッチＱ１のゲート及び第２スイッチＱ２のゲートは、二次側ドライバ３２に接続されている。コイルＬ２は、絶縁トランスＴの二次側コイルＬ２１とＬ２２の接続点（センタータップ）に一端側が接続されており、他端側が出力Ｖｏｕｔに接続されている。コンデンサＣ２１は、出力Ｖｏｕｔと二次側グランドＧＮＤ２との間に接続されている。

第１スイッチＱ１及び第２スイッチＱ２は、二次側ドライバ３２が出力する駆動信号、すなわちゲート信号によってＯＮ／ＯＦＦ制御される。より具体的には第１スイッチＱ１と第２スイッチＱ２は、交互にＯＮ／ＯＦＦするように制御される。また第１スイッチＱ１と第２スイッチＱ２は、同時にＯＦＦになる状態が生じないように制御される。二次側ドライバ３２は、アイソレータ３３を介して制御回路３４に接続されており、制御回路３４によって制御される。アイソレータ３３は、一次側に設けられた制御回路３４と二次側に設けられた二次側ドライバ３２との接続を直流的に絶縁する。

論理回路３５は、２つの入力信号の論理和を計算して出力するＯＲゲートであり、入力端がアイソレータ３３を介して制御回路３４と接続され、出力端が信号遅延回路３６と接続される。

信号遅延回路３６は、入力信号を所定時間だけ遅延させて出力する遅延回路であり、入力端が論理回路３５に接続され、出力端が二次側ドライバ３２に接続される。信号遅延回路３６は、例えば遅延機能を有するボルテージディテクタＩＣ等である。二次側ドライバ３２は、信号遅延回路３６の出力信号がローレベルである間は先述の第１スイッチＱ１及び第２スイッチＱ２に対するＯＮ／ＯＦＦ制御を停止する。そして信号遅延回路３６の出力信号がハイレベルになると、二次側ドライバ３２は、そのＯＮ／ＯＦＦ制御を開始する。

ここで信号遅延回路３６が遅延させる所定の遅延時間は、絶縁型ＤＣ‐ＤＣコンバータ１の仕様によって定められる。これは例えば絶縁型ＤＣ‐ＤＣコンバータ１の出力側に接続される電子機器に対して絶縁型ＤＣ‐ＤＣコンバータ１が想定する負荷コンデンサ容量の許容範囲に基づいて設定される。すなわち負荷コンデンサ容量が許容範囲のうち最大値である場合に、絶縁型ＤＣ‐ＤＣコンバータ１の起動時における出力Ｖｏｕｔが安定水準まで回復するための時間が最長となるため、この時間を信号遅延回路３６で遅延させるよう設定される。

エラーアンプ３７は、絶縁型ＤＣ‐ＤＣコンバータ１の出力Ｖｏｕｔを検出し制御回路３４にフィードバックさせる負帰還回路である。この負帰還回路により制御回路３４は、出力Ｖｏｕｔを監視しながら一次側ドライバ３１及び二次側ドライバ３２のデューティ比を制御して出力Ｖｏｕｔを安定化させる。尚、エラーアンプ３７は、従来技術と同様に、出力Ｖｏｕｔの検出に必要な基準電圧が入力されるほか、負帰還回路における位相補償機能を備える。

アイソレータ３８は、二次側に設けられたエラーアンプ３７と一次側に設けられた制御回路３４との接続を直流的に絶縁する。

次に、絶縁型ＤＣ‐ＤＣコンバータ１の各部の動作について図２を参照しながら説明する。図２は、本発明に係る同期整流ＦＥＴ駆動回路の各部の出力タイミングを示すタイミングチャートである。尚、図２には、絶縁型ＤＣ‐ＤＣコンバータ１の出力Ｖｏｕｔも記載している。

図２において、時刻ｔ１までの間は絶縁型ＤＣ‐ＤＣコンバータ１が動作している状態（定格の直流電圧を出力している状態）である。この状態において制御回路３４は、互いに反転する２つのパルス信号からなるＰＷＭ（ＰＷＭ：Pulse Width Modulation）信号を生成して出力する（制御回路ＯＵＴ１、制御回路ＯＵＴ２）。ただし２つのＰＷＭ信号は、同時にＯＮになる状態が生じないように僅かなデッドタイムが形成されている。そしてこの信号により一次側ドライバ３１は、先述のようにインバータ回路１０を制御する。

また二次側ドライバ３２は、絶縁型ＤＣ‐ＤＣコンバータ１が動作している時刻ｔ１までの間は、制御回路３４が出力する２つのＰＷＭ信号に基づいて、先述のように同期整流回路２０を制御する（二次側ドライバＯＵＴ１、二次側ドライバＯＵＴ２）。

時刻ｔ１において絶縁型ＤＣ‐ＤＣコンバータ１を停止させると、制御回路３４の停止に伴って各部の動作が停止し、出力Ｖｏｕｔが低下していく。論理回路３５の出力信号は、時刻ｔ１においてハイレベルからローレベルに切り替わる。信号遅延回路３６は、リセットされ、それによって時刻ｔ１において出力信号がハイレベルからローレベルに切り替わる。

時刻ｔ２において絶縁型ＤＣ‐ＤＣコンバータ１を再起動させると、制御回路３４は、再び動作を開始して一次側ドライバ３１及び二次側ドライバ３２の制御を再開する。このため一次側ドライバ３１は、時刻ｔ２においてインバータ回路１０の制御を再開することになる。一方、二次側ドライバ３２は、時刻ｔ２の時点では信号遅延回路の出力がローレベルであるため同期整流回路２０を制御するための信号を出力しない。

時刻ｔ２において論理回路３５は、制御回路３４が出力した信号に基づいて制御回路３４の動作開始を検知してハイレベルを出力する。ここで論理回路３５は、制御回路３４が出力する互いに反転する２つのＰＷＭ信号の論理和をとることにより、制御回路３４の動作開始を直ちに確実に検出することができる。また信号遅延回路３６は、所定の時間だけ、すなわち論理回路３５が制御回路３４の動作開始を検出する時刻ｔ２から出力Ｖｏｕｔが安定する時刻ｔ３までの間、信号を遅延させる。

時刻ｔ２から時刻ｔ３までの期間は二次側ドライバ３２が出力を停止しているため、第１スイッチＱ１及び第２スイッチＱ２による同期整流は行われない。そのためこの期間においては、第１スイッチＱ１及び第２スイッチＱ２のボディダイオード（図示せず）によってダイオード整流が行われることになる。

信号遅延回路３６は、所定の遅延時間が経過した時刻ｔ３においてハイレベルを出力する。二次側ドライバ３２は、信号遅延回路３６の出力信号がハイレベルである間、第１スイッチＱ１及び第２スイッチＱ２のＯＮ／ＯＦＦ制御を行うためのゲート信号を出力する。これにより絶縁型ＤＣ‐ＤＣコンバータ１は、時刻ｔ３においてダイオード整流から同期整流に切り替わることになる。

つづいて本発明の効果について図３及び図４を参照しながら説明する。

図３は、従来技術の絶縁型ＤＣ‐ＤＣコンバータの出力波形である。
ここで従来技術の絶縁型ＤＣ‐ＤＣコンバータは、論理回路３５及び信号遅延回路３６が設けられていない以外は図１に図示した絶縁型ＤＣ‐ＤＣコンバータ１と同じ構成である。また従来技術の絶縁型ＤＣ‐ＤＣコンバータにおいて、二次側ドライバ３２は、絶縁型ＤＣ‐ＤＣコンバータの動作中は常に第１スイッチＱ１及び第２スイッチＱ２へ駆動信号を出力する。
図３に示す２つの波形は、従来技術の絶縁型ＤＣ‐ＤＣコンバータの停止時から再起動した後までの出力Ｖｏｕｔと第１スイッチＱ１及び第２スイッチＱ２のドレインソース間電圧Ｖｄｓとを示す。従来技術の絶縁型ＤＣ‐ＤＣコンバータの停止時において出力Ｖｏｕｔの波形は、出力側に接続された電子機器の負荷コンデンサに電荷が残っていることにより、ある程度の大きさの電圧を示すことになる。この状態で従来技術の絶縁型ＤＣ‐ＤＣコンバータを再起動すると、出力Ｖｏｕｔは、電圧が一旦低下した後、出力側の負荷コンデンサ容量に応じて徐々に回復していく。一方、ドレインソース間電圧Ｖｄｓは、再起動時に電圧が急激に増大し、本実施例のＦＥＴの定格電圧である１００Ｖを超過している。このため場合によっては第１スイッチＱ１及び第２スイッチＱ２が破損する虞がある。

図４は、本発明に係る絶縁型ＤＣ‐ＤＣコンバータ１の出力波形である。
図４に示す２つの波形は、本発明に係る絶縁型ＤＣ‐ＤＣコンバータ１の停止時から再起動した後までの出力Ｖｏｕｔと、第１スイッチＱ１及び第２スイッチＱ２のドレインソース間電圧Ｖｄｓとを示す。本発明に係る絶縁型ＤＣ‐ＤＣコンバータ１の出力Ｖｏｕｔの波形は、再起動後の電圧の低下幅が小さく、その後の電圧の回復までに要する時間が短い。また第１スイッチＱ１及び第２スイッチＱ２のＦＥＴにおけるドレインソース間電圧Ｖｄｓについても、再起動時の増大は抑制されており、ＦＥＴの定格電圧以下に抑えられている。

上記説明したように本発明に係る同期整流ＦＥＴ駆動回路は、制御回路３４の起動後に出力される互いに反転する２つのＰＷＭ信号を論理回路３５で直ちに確実に検知し、信号遅延回路３６により出力Ｖｏｕｔが安定するまで二次側ドライバ３２を停止させる。これにより絶縁型ＤＣ‐ＤＣコンバータ１の出力側に負荷コンデンサ容量の大きな電子機器が接続されている場合であっても、第１スイッチＱ１及び第２スイッチＱ２のＦＥＴにおけるドレインソース間電圧Ｖｄｓが定格電圧を超過する虞を低減することができる。また本発明に係る同期整流ＦＥＴ駆動回路は、シリーズレギュレータを用いることなく絶縁型ＤＣ‐ＤＣコンバータ１を構成することができるため製造コストが大幅に上昇することもない。したがって本発明によれば、再起動時に故障する虞が少ない同期整流ＦＥＴ駆動回路を低コストで提供することができる。

１ 絶縁型ＤＣ‐ＤＣコンバータ
１０ インバータ回路
２０ 同期整流回路
３１ 一次側ドライバ
３２ 二次側ドライバ
３３、３８ アイソレータ
３４ 制御回路
３５ 論理回路
３６ 信号遅延回路
３７ エラーアンプ
Ｃ１１、Ｃ２１ コンデンサ
Ｌ１、Ｌ２ コイル
Ｑ１１〜Ｑ１４ 電界効果トランジスタ
Ｑ１ 第１スイッチ
Ｑ２ 第２スイッチ

Claims (1)

1. 互いに反転する２つのパルス信号を生成して出力する制御回路と、
   前記２つのパルス信号に基づいて２つの同期整流ＦＥＴの駆動信号を生成して出力する駆動回路と、
   前記２つのパルス信号の論理和を出力する論理回路と、
   前記論理回路の出力信号を入力し、所定時間だけ遅延させて出力する信号遅延回路と、を備え、
   前記駆動回路は、前記信号遅延回路の出力信号がローレベルである間は前記２つの同期整流ＦＥＴの駆動信号を停止する、同期整流ＦＥＴ駆動回路。