JP6508152B2 - 半導体レーザ装置およびその製造方法 - Google Patents
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Description
本発明は、半導体レーザ装置およびその製造方法に関する。
従来、複数の半導体レーザ素子が形成された半導体チップがサブマウント体に接合され、複数のレーザ光を射出するマルチビーム半導体レーザ装置が広く利用されている。このような半導体レーザ装置は、複写機やレーザビームプリンタに用いられる。
特許文献１には、サブマウント上に電極パターンが形成され、半導体チップ側に形成された表面電極が、半田を介してサブマウント側の電極パターンに接合されたマルチビーム半導体レーザ装置が開示されている。
特許文献１には、サブマウント上に電極パターンが形成され、半導体チップ側に形成された表面電極が、半田を介してサブマウント側の電極パターンに接合されたマルチビーム半導体レーザ装置が開示されている。
上記のような半導体レーザ装置においては、半導体チップがサブマウント体の所定の位置に位置ずれ（中央ずれ）なく実装されることが要求される。
図７は、従来のマルチビーム半導体レーザ装置を構成するサブマウント体１１０の構成例を示す斜視図である。また、図８は、図７に示すサブマウント体１１０の断面図である。サブマウント体１１０は、サブマウント基板１１１と、サブマウント基板１１１上に形成された複数本（ここでは４本）の電極パターン１１２ａ〜１１２ｄと、電極パターン１１２ａ〜１１２ｄ上に形成された半田パターン１１３ａ〜１１３ｄと、を備える。電極パターン１１２ａ〜１１２ｄの一端部は、半田パターン１１３ａ〜１１３ｄを介して半導体チップに形成された表面電極（図７、図８では不図示）に電気的に接続される。また、電極パターン１１２ａ〜１１２ｄの他端部は、ワイヤを接続するためのボンディングパッド１１４ａ〜１１４ｄを構成している。
図７は、従来のマルチビーム半導体レーザ装置を構成するサブマウント体１１０の構成例を示す斜視図である。また、図８は、図７に示すサブマウント体１１０の断面図である。サブマウント体１１０は、サブマウント基板１１１と、サブマウント基板１１１上に形成された複数本（ここでは４本）の電極パターン１１２ａ〜１１２ｄと、電極パターン１１２ａ〜１１２ｄ上に形成された半田パターン１１３ａ〜１１３ｄと、を備える。電極パターン１１２ａ〜１１２ｄの一端部は、半田パターン１１３ａ〜１１３ｄを介して半導体チップに形成された表面電極（図７、図８では不図示）に電気的に接続される。また、電極パターン１１２ａ〜１１２ｄの他端部は、ワイヤを接続するためのボンディングパッド１１４ａ〜１１４ｄを構成している。
さらに、サブマウント基板１１１上には、電極パターン１１２ａ〜１１２ｄと同時に形成される、アライメント用の認識パターン（ダミー電極）１１５が形成されている。半導体チップは、認識パターン１１５を画像認識することでアライメントされ、サブマウント体１１０に実装される。これにより、図９に示すように、半導体チップ１２０に形成された表面電極１２１ａ〜１２１ｄと、サブマウント基板１１１上に形成された電極パターン１１２ａ〜１１２ｄとは、位置ずれなく実装されることになる。
ところが、一般に、サブマウント体１１０において、電極パターン１１２ａ〜１１２ｄと半田パターン１１３ａ〜１１３ｄとは同時には形成せず、電極パターン１１２ａ〜１１２ｄの形成後、マスクを交換して半田パターン１１３ａ〜１１３ｄを形成する。そのため、半田パターン１１３ａ〜１１３ｄを形成する工程における上記マスクの合わせ精度により、図１０に示すように、電極パターン１１２ａ〜１１２ｄと半田パターン１１３ａ〜１１３ｄとの間には位置ずれが発生することがある。
ところが、一般に、サブマウント体１１０において、電極パターン１１２ａ〜１１２ｄと半田パターン１１３ａ〜１１３ｄとは同時には形成せず、電極パターン１１２ａ〜１１２ｄの形成後、マスクを交換して半田パターン１１３ａ〜１１３ｄを形成する。そのため、半田パターン１１３ａ〜１１３ｄを形成する工程における上記マスクの合わせ精度により、図１０に示すように、電極パターン１１２ａ〜１１２ｄと半田パターン１１３ａ〜１１３ｄとの間には位置ずれが発生することがある。
図１０に示すように、電極パターン１１２ａ〜１１２ｄと半田パターン１１３ａ〜１１３ｄとの間に位置ずれが発生している状態で、認識パターン１１５を基準に半導体チップ１２０を実装すると、半導体チップ１２０の表面電極１２１ａ〜１２１ｄは、半田パターン１１３ａ〜１１３ｄに対して位置ずれして搭載されることになる。すると、半導体レーザ装置１３０の駆動時に放熱性の低下が起こり、光出力のドループ特性が悪化するといった問題が生じる。
そこで、本発明は、半導体チップを位置ずれなく実装可能なサブマウント体およびそのサブマウント体を備える半導体レーザ装置、ならびにその製造方法を提供することを課題としている。
そこで、本発明は、半導体チップを位置ずれなく実装可能なサブマウント体およびそのサブマウント体を備える半導体レーザ装置、ならびにその製造方法を提供することを課題としている。
上記課題を解決するために、本発明に係る半導体レーザ装置の一態様は、半導体レーザ素子が形成された半導体チップと、該半導体チップが搭載されたサブマウント体と、を備える半導体レーザ装置であって、前記サブマウント体は、サブマウント基板と、前記サブマウント基板上に形成された電極パターンおよびダミー電極と、前記電極パターン上および前記ダミー電極上にそれぞれ形成された半田層と、を備え、前記電極パターンにおける前記半田層との界面を形成する側の面の一部が、前記半田層によって覆われており、前記ダミー電極における前記半田層との界面を形成する側の面全体が、当該半田層によって覆われており、前記ダミー電極上に形成された半田層の厚みは、前記電極パターン上に形成された半田層の厚みよりも薄い。
このような構成により、ダミー電極と当該ダミー電極上に形成された半田層からなるパターンを、半導体チップの実装時におけるアライメント用の認識パターンとして使用することができる。この認識パターンは、ダミー電極の上面が全て半田層で覆われた構成であるため、例えば画像認識時におけるダミー電極と半田層との境界線の誤認を抑制し、半田層の位置を適切に認識することができる。したがって、半導体チップを電極パターン上に形成された半田層に対して位置ずれなく実装された半導体レーザ装置とすることができる。また、ダミー電極上に形成された半田層の厚みは、電極パターン上に形成された半田層の厚みよりも薄い。つまり、ダミー電極上に形成された半田層をマスクとしてダミー電極をエッチングした場合など、認識パターンの形成工程によってダミー電極上の半田層が薄くなった場合であっても、半田層の位置認識精度に悪影響はない。
このような構成により、ダミー電極と当該ダミー電極上に形成された半田層からなるパターンを、半導体チップの実装時におけるアライメント用の認識パターンとして使用することができる。この認識パターンは、ダミー電極の上面が全て半田層で覆われた構成であるため、例えば画像認識時におけるダミー電極と半田層との境界線の誤認を抑制し、半田層の位置を適切に認識することができる。したがって、半導体チップを電極パターン上に形成された半田層に対して位置ずれなく実装された半導体レーザ装置とすることができる。また、ダミー電極上に形成された半田層の厚みは、電極パターン上に形成された半田層の厚みよりも薄い。つまり、ダミー電極上に形成された半田層をマスクとしてダミー電極をエッチングした場合など、認識パターンの形成工程によってダミー電極上の半田層が薄くなった場合であっても、半田層の位置認識精度に悪影響はない。
また、上記の半導体レーザ装置において、前記ダミー電極における前記サブマウント基板との接触面と、前記ダミー電極における前記半田層との接触面とが、同一形状または略同一形状であってもよい。この場合、認識パターンを上方から見たとき、半田層のみが見える構成とすることができる。したがって、ダミー電極と半田層との境界線の誤認を確実に防止することができ、半田層の位置を精度良く認識することができる。
さらに、上記の半導体レーザ装置において、前記電極パターンおよび前記ダミー電極は、最上層が金（Ａｕ）からなる多層金属膜により構成されており、前記半田層は、金スズ（ＡｕＳｎ）またはスズ銀（ＳｎＡｇ）を含有していてもよい。この場合、スズ（Ｓｎ）や銀（Ａｇ）の酸化防止のために、半田層の表面にＡｕフラッシュ処理を施す場合がある。このように、ダミー電極と半田層とのコントラストが小さくなる場合であっても、適切に半田層の位置を認識することができる。
さらに、上記の半導体レーザ装置において、前記電極パターンおよび前記ダミー電極は、最上層が金（Ａｕ）からなる多層金属膜により構成されており、前記半田層は、金スズ（ＡｕＳｎ）またはスズ銀（ＳｎＡｇ）を含有していてもよい。この場合、スズ（Ｓｎ）や銀（Ａｇ）の酸化防止のために、半田層の表面にＡｕフラッシュ処理を施す場合がある。このように、ダミー電極と半田層とのコントラストが小さくなる場合であっても、適切に半田層の位置を認識することができる。
また、本発明に係る半導体レーザ装置の製造方法の一態様は、サブマウント基板上に電極パターンおよびダミー電極を形成する工程と、前記電極パターンおよび前記ダミー電極を形成する工程の後に、前記電極パターン上の一部および前記ダミー電極上の一部にそれぞれ半田層を形成する工程と、前記電極パターンを保護しつつ、前記ダミー電極と当該ダミー電極上の半田層とが同一形状または略同一形状となるように形成する工程と、前記ダミー電極によって前記半田層の中央位置を基準にアライメントして、半導体レーザ素子が形成された半導体チップを前記電極パターン上の半田層に接合する工程と、を含む。
これにより、半田層の位置を適切に認識し、半導体チップが電極パターン上に形成された半田層に対して位置ずれなく実装された半導体レーザ装置を製造することができる。
さらに、本発明に係る半導体レーザ装置の製造方法の一態様は、サブマウント基板上に電極パターンおよびダミー電極を形成する工程と、前記電極パターンおよび前記ダミー電極を形成する工程の後に、前記電極パターン上の一部および前記ダミー電極上の一部にそれぞれ半田層を形成する工程と、前記電極パターンを保護しつつ、前記ダミー電極と当該ダミー電極上の半田層とが同一形状または略同一形状となるように形成する工程と、前記ダミー電極によってアライメントして、半導体レーザ素子が形成された半導体チップを前記電極パターン上の半田層に接合する工程と、を含み、前記ダミー電極と当該ダミー電極上の半田層とが同一形状または略同一形状となるように形成する工程では、前記ダミー電極上に形成された半田層をマスクとして、前記ダミー電極の前記半田層が形成されていない領域を除去する。
これにより、半田層の位置を適切に認識し、半導体チップが電極パターン上に形成された半田層に対して位置ずれなく実装された半導体レーザ装置を製造することができる。また、容易かつ適切に、ダミー電極と当該ダミー電極上の半田層とが同一形状または略同一形状となるように形成することができる。
これにより、半田層の位置を適切に認識し、半導体チップが電極パターン上に形成された半田層に対して位置ずれなく実装された半導体レーザ装置を製造することができる。
さらに、本発明に係る半導体レーザ装置の製造方法の一態様は、サブマウント基板上に電極パターンおよびダミー電極を形成する工程と、前記電極パターンおよび前記ダミー電極を形成する工程の後に、前記電極パターン上の一部および前記ダミー電極上の一部にそれぞれ半田層を形成する工程と、前記電極パターンを保護しつつ、前記ダミー電極と当該ダミー電極上の半田層とが同一形状または略同一形状となるように形成する工程と、前記ダミー電極によってアライメントして、半導体レーザ素子が形成された半導体チップを前記電極パターン上の半田層に接合する工程と、を含み、前記ダミー電極と当該ダミー電極上の半田層とが同一形状または略同一形状となるように形成する工程では、前記ダミー電極上に形成された半田層をマスクとして、前記ダミー電極の前記半田層が形成されていない領域を除去する。
これにより、半田層の位置を適切に認識し、半導体チップが電極パターン上に形成された半田層に対して位置ずれなく実装された半導体レーザ装置を製造することができる。また、容易かつ適切に、ダミー電極と当該ダミー電極上の半田層とが同一形状または略同一形状となるように形成することができる。
また、本発明に係るサブマウント体の製造方法の一態様は、サブマウント基板上に電極パターンおよびダミー電極を形成する工程と、前記電極パターンおよび前記ダミー電極を形成する工程の後に、前記電極パターン上の一部および前記ダミー電極上の一部にそれぞれ半田層を形成する工程と、前記電極パターン上およびダミー電極上にそれぞれ半田層を形成する工程と、前記電極パターンを保護しつつ、前記ダミー電極と当該ダミー電極上の半田層とが同一形状または略同一形状となるように形成する工程と、を含み、前記ダミー電極と当該ダミー電極上の半田層とが同一形状または略同一形状となるように形成する工程では、前記ダミー電極上に形成された半田層をマスクとして、前記ダミー電極の前記半田層が形成されていない領域を除去する。
これにより、半田層の位置を適切に認識し、半導体チップを電極パターン上に形成された半田層に対して位置ずれなく実装可能なサブマウント体を製造することができる。また、容易かつ適切に、ダミー電極と当該ダミー電極上の半田層とが同一形状または略同一形状となるように形成することができる。
これにより、半田層の位置を適切に認識し、半導体チップを電極パターン上に形成された半田層に対して位置ずれなく実装可能なサブマウント体を製造することができる。また、容易かつ適切に、ダミー電極と当該ダミー電極上の半田層とが同一形状または略同一形状となるように形成することができる。
本発明の半導体レーザ装置によれば、半導体チップを位置ずれなくサブマウント体に実装可能である。したがって、半導体レーザ装置の駆動時における放熱性の低下や、光出力のドループ特性の悪化を抑制することができる。
以下、本発明の実施の形態を図面に基づいて説明する。
（第一の実施形態）
図１は、本実施形態におけるサブマウント体１０の構成例を示す斜視図である。また、図２は、本実施形態におけるサブマウント体１０の構成例を示す断面図である。
サブマウント体１０は、半導体チップが実装されることで半導体レーザ装置を構成する。本実施形態では、半導体チップは、例えば、４個の半導体レーザ素子が形成されたチップとする。ここで、半導体レーザ素子は、１つのエミッタを有するレーザダイオード素子とする。また、半導体レーザ装置は、４本のレーザビームを出射するマルチビーム半導体レーザ装置として説明する。ただし、レーザビームの本数は４本に限定されるものではなく、半導体レーザ装置は、シングルビーム半導体レーザ装置であってもよい。
（第一の実施形態）
図１は、本実施形態におけるサブマウント体１０の構成例を示す斜視図である。また、図２は、本実施形態におけるサブマウント体１０の構成例を示す断面図である。
サブマウント体１０は、半導体チップが実装されることで半導体レーザ装置を構成する。本実施形態では、半導体チップは、例えば、４個の半導体レーザ素子が形成されたチップとする。ここで、半導体レーザ素子は、１つのエミッタを有するレーザダイオード素子とする。また、半導体レーザ装置は、４本のレーザビームを出射するマルチビーム半導体レーザ装置として説明する。ただし、レーザビームの本数は４本に限定されるものではなく、半導体レーザ装置は、シングルビーム半導体レーザ装置であってもよい。
サブマウント体１０は、サブマウント基板１１を備える。サブマウント基板１１は、ＡｌＮ（窒化アルミニウム）、ＳｉＣ（炭化ケイ素）、ＣｕＷ（銅タングステン）などにより構成されている。
サブマウント基板１１の表面には、半導体チップに通電するための複数本（本実施形態では４本）の電極パターン１２ａ〜１２ｄが形成されている。電極パターン１２ａ〜１２ｄは、例えば、Ｔｉ膜、Ｐｔ膜およびＡｕ膜を順次積層した多層金属膜からなる。電極パターン１２ａ〜１２ｄの一端部は、半導体チップをサブマウント体１０に実装した際に、半導体チップに形成された半導体レーザ素子と対向する位置に形成されており、半導体レーザ素子と対向する電極パターン１２ａ〜１２ｄ上には、それぞれ半田パターン１３ａ〜１３ｄが形成されている。
サブマウント基板１１の表面には、半導体チップに通電するための複数本（本実施形態では４本）の電極パターン１２ａ〜１２ｄが形成されている。電極パターン１２ａ〜１２ｄは、例えば、Ｔｉ膜、Ｐｔ膜およびＡｕ膜を順次積層した多層金属膜からなる。電極パターン１２ａ〜１２ｄの一端部は、半導体チップをサブマウント体１０に実装した際に、半導体チップに形成された半導体レーザ素子と対向する位置に形成されており、半導体レーザ素子と対向する電極パターン１２ａ〜１２ｄ上には、それぞれ半田パターン１３ａ〜１３ｄが形成されている。
半田パターン１３ａ〜１３ｄは、例えば、ＡｕＳｎ（金スズ）を含有した半田層により形成されている。なお、半田層を構成する材料はＡｕＳｎに限定されるものではなく、例えば、ＳｎＡｇ（スズ銀）を含有していてもよい。また、ＳｎやＡｇの酸化防止を目的として、半田パターン１３ａ〜１３ｄの表面にはＡｕフラッシュ処理が施されていてもよい。
また、電極パターン１２ａ〜１２ｄの他端部は、それぞれワイヤ（例えば、Ａｕワイヤ等）の一端がボンディングされるボンディングパッド１４ａ〜１４ｄを構成している。
また、電極パターン１２ａ〜１２ｄの他端部は、それぞれワイヤ（例えば、Ａｕワイヤ等）の一端がボンディングされるボンディングパッド１４ａ〜１４ｄを構成している。
さらに、サブマウント基板１１の表面には、半導体チップをサブマウント体１０に実装する際のアライメントに用いる認識パターン１５が形成されている。認識パターン１５は、図２に示すように、ダミー電極１５ａと、ダミー電極１５ａ上に形成された半田層１５ｂとを備える。ここで、ダミー電極１５ａは、電極パターン１２ａ〜１２ｄと同時に形成されるものであり、半田層１５ｂは、半田パターン１３ａ〜１３ｄと同時に形成されるものである。
認識パターン１５は、ダミー電極１５ａにおける半田層１５ｂとの界面を形成する側の面（サブマウント基板１１との接触面に対向する面）が、全て半田層１５ｂによって覆われた構成を有する。さらに、本実施形態では、認識パターン１５は、ダミー電極１５ａにおけるサブマウント基板１１との接触面と、ダミー電極１５ａにおける半田層１５ｂとの接触面とが同一形状または略同一形状となっている。ここで、同一形状または略同一形状とは、例えば、ダミー電極１５ａにおけるサブマウント基板１１との接触面の面積が、ダミー電極１５ａにおける半田層１５ｂとの接触面の面積に対して±１０％以内の範囲内であることをいう。さらに、認識パターン１５を構成する半田層１５ｂの厚みは、電極パターン１２ａ〜１２ｄ上に形成された半田パターン１３ａ〜１３ｄの厚みよりも薄い。
以下、サブマウント体１０の製造方法について、図３を参照しながら説明する。
まず、図３（ａ）に示す第一工程では、サブマウント基板１１上に下地電極を形成する。ここで、下地電極は、電極パターン１２ａ〜１２ｄ、ダミー電極１５ａ´、およびボンディングパッド１４ａ〜１４ｄ（図３（ａ）では不図示）を含む。
下地電極の形成には、リフトオフ法を用いることができる。例えば、サブマウント基板１１上にレジストを塗布し、フォトリソグラフィー工程によりレジストに開口パターンを形成する。次に、下地電極を構成する各膜を被着し、その後、レジストを除去することで余剰被着膜を除去する。このようにして、下地電極を形成することができる。
なお、下地電極の形成方法はリフトオフ法に限定されるものではない。例えば、サブマウント基板１１上に、下地電極を構成する各膜を全面被着し、その後、フォトリソグラフィー工程によりレジストをマスクとして残し、エッチング（イオンミリング等の物理エッチング、ドライエッチング等）を行って下地電極のパターンを形成する方法を用いることもできる。
まず、図３（ａ）に示す第一工程では、サブマウント基板１１上に下地電極を形成する。ここで、下地電極は、電極パターン１２ａ〜１２ｄ、ダミー電極１５ａ´、およびボンディングパッド１４ａ〜１４ｄ（図３（ａ）では不図示）を含む。
下地電極の形成には、リフトオフ法を用いることができる。例えば、サブマウント基板１１上にレジストを塗布し、フォトリソグラフィー工程によりレジストに開口パターンを形成する。次に、下地電極を構成する各膜を被着し、その後、レジストを除去することで余剰被着膜を除去する。このようにして、下地電極を形成することができる。
なお、下地電極の形成方法はリフトオフ法に限定されるものではない。例えば、サブマウント基板１１上に、下地電極を構成する各膜を全面被着し、その後、フォトリソグラフィー工程によりレジストをマスクとして残し、エッチング（イオンミリング等の物理エッチング、ドライエッチング等）を行って下地電極のパターンを形成する方法を用いることもできる。
次に、図３（ｂ）に示す第二工程では、第一工程により形成された下地電極のうち、電極パターン１２ａ〜１２ｄ、ダミー電極１５ａ´上にそれぞれ半田層（半田パターン１３ａ〜１３ｄ、半田層１５ｂ）を形成する。半田層の形成には、上述した下地電極と同様の形成方法を用いることができる。
なお、図３（ｂ）では、電極パターン１２ａ〜１２ｄおよびダミー電極１５ａ´に対して半田パターン１３ａ〜１３ｄおよび半田層１５ｂの位置ずれ（中央ずれ）が発生している場合の例を図示している。この位置ずれは、フォトリソグラフィー工程におけるマスクの合わせ精度に起因して発生し得るものである。また、本実施形態では、下地電極を形成する第一工程と、半田層を形成する第二工程とは別工程であるため、フォトリソグラフィー工程における合わせずれを考慮し、工程順の下流で形成される半田層は、上流で形成される下地電極よりも狭く形成されている。
なお、図３（ｂ）では、電極パターン１２ａ〜１２ｄおよびダミー電極１５ａ´に対して半田パターン１３ａ〜１３ｄおよび半田層１５ｂの位置ずれ（中央ずれ）が発生している場合の例を図示している。この位置ずれは、フォトリソグラフィー工程におけるマスクの合わせ精度に起因して発生し得るものである。また、本実施形態では、下地電極を形成する第一工程と、半田層を形成する第二工程とは別工程であるため、フォトリソグラフィー工程における合わせずれを考慮し、工程順の下流で形成される半田層は、上流で形成される下地電極よりも狭く形成されている。
次に、図３（ｃ）に示す第三工程では、電極パターン１２ａ〜１２ｄ、半田パターン１３ａ〜１３ｄおよびボンディングパッド１４ａ〜１４ｄ（図３（ｃ）では不図示）にマスク（レジスト）１６を塗布する。このとき、ダミー電極１５ａ´および半田層１５ｂはマスクしない。
次に、図３（ｄ）に示す第四工程では、半田層１５ｂをマスクとして、イオンミリング等のエッチングによりダミー電極１５ａ´の半田層１５ｂが形成されていない領域を除去する。これにより、ダミー電極１５ａ´の図３（ｄ）の破線で示す部分（半田層１５ｂからはみ出した部分）が除去され、図３（ｅ）に示すダミー電極１５ａが形成される。
次に、図３（ｄ）に示す第四工程では、半田層１５ｂをマスクとして、イオンミリング等のエッチングによりダミー電極１５ａ´の半田層１５ｂが形成されていない領域を除去する。これにより、ダミー電極１５ａ´の図３（ｄ）の破線で示す部分（半田層１５ｂからはみ出した部分）が除去され、図３（ｅ）に示すダミー電極１５ａが形成される。
このダミー電極１５ａのサブマウント基板１１との接触面と、半田層１５ｂとの接触面とは、同一形状となる。つまり、サブマウント体１０を電極パターン１２ａ〜１２ｄの形成面側（図３（ｅ）の上側）から見たとき、認識パターン１５としては半田層１５ｂしか見えない。このように、電極パターン１２ａ〜１２ｄ、半田パターン１３ａ〜１３ｄおよびボンディングパッド１４ａ〜１４ｄ（図３（ｃ）では不図示）を保護しつつ、ダミー電極１５ａと当該ダミー電極１５ａ上の半田層１５ｂとが同一形状または略同一形状となるように形成する。
また、第四工程において、半田層１５ｂをマスクとしてダミー電極１５ａ´を除去する際に、半田層１５ｂの上面（ダミー電極１５ａ´との接触面に対向する面）も除去される。したがって、第四工程が終了した時点での半田層１５ｂの厚みは、第四工程中マスク１６によって保護されていた半田パターン１３ａ〜１３ｄの厚みよりも薄くなる。
最後に、図３（ｅ）に示す第五工程では、マスク１６を除去する。これにより、サブマウント体１０が形成される。
また、第四工程において、半田層１５ｂをマスクとしてダミー電極１５ａ´を除去する際に、半田層１５ｂの上面（ダミー電極１５ａ´との接触面に対向する面）も除去される。したがって、第四工程が終了した時点での半田層１５ｂの厚みは、第四工程中マスク１６によって保護されていた半田パターン１３ａ〜１３ｄの厚みよりも薄くなる。
最後に、図３（ｅ）に示す第五工程では、マスク１６を除去する。これにより、サブマウント体１０が形成される。
サブマウント体１０に半導体チップを実装する際には、ＣＣＤカメラ等を用いてサブマウント体１０に形成された認識パターン１５を認識し、認識パターン１５の位置（中央位置）を基準として、半導体チップがジャンクションダウンで実装される。サブマウント体１０と対向する半導体チップの表面（下面）には、４個の半導体レーザ素子に対応する４個の表面電極が形成されており、これら表面電極がサブマウント体１０の電極パターン１２ａ〜１２ｄ上に形成された半田パターン１３ａ〜１３ｄに接合されることで、半導体チップの表面電極と電極パターン１２ａ〜１２ｄとが電気的に接続される。これにより、半導体レーザ装置が形成される。
上述したように、サブマウント体１０のサブマウント基板１１はＡｌＮ等のセラミックにより構成されており、認識パターン１５の半田層１５ｂは、表面にＡｕフラッシュが施されたＡｕＳｎやＳｎＡｇにより構成されている。また、認識パターン１５のダミー電極１５ａにおける半田層１５ｂとの界面を形成する側の面は、全て半田層１５ｂによって覆われている。そのため、ＣＣＤカメラにより認識パターン１５を撮像した場合、サブマウント基板１１と半田層１５ｂとのコントラスト（濃淡）により、半田層１５ｂのエッジを適切に認識することができる。つまり、半田層１５ｂの中央位置を適切に認識することができる。
したがって、認識パターン１５を用いて認識された半田層１５ｂの中央位置を基準としてアライメントすれば、図４および図５に示すように、半導体チップ２０の表面電極２１ａ〜２１ｄとサブマウント体１０の半田パターン１３ａ〜１３ｄとの位置ずれ（中央ずれ）を生じさせることなく、半導体チップ２０を実装することができる。
ここで、図４は、半田パターン１３ａ〜１３ｄが、電極パターン１２ａ〜１２ｄに対して位置ずれなく形成できている場合の実装例である。また、図５は、半田パターン１３ａ〜１３ｄが、電極パターン１２ａ〜１２ｄに対して位置ずれして形成されている場合の実装例である。
ここで、図４は、半田パターン１３ａ〜１３ｄが、電極パターン１２ａ〜１２ｄに対して位置ずれなく形成できている場合の実装例である。また、図５は、半田パターン１３ａ〜１３ｄが、電極パターン１２ａ〜１２ｄに対して位置ずれして形成されている場合の実装例である。
半導体チップ２０は、ダミー電極１５ａ上に半田パターン１３ａ〜１３ｄと同時に形成された半田層１５ｂの位置を基準として、サブマウント体１０に実装される。そのため、電極パターン１２ａ〜１２ｄと半田パターン１３ａ〜１３ｄとの位置ずれの有無にかかわりなく、半導体チップ２０の表面電極２１ａ〜２１ｄと半田パターン１３ａ〜１３ｄとの間に位置ずれは生じない。
このように、本実施形態では、認識パターン１５を構成する半田層１５ｂの位置を適切に認識することで、電極パターン１２ａ〜１２ｄ上に形成された半田パターン１３ａ〜１３ｄの位置、つまり、電極パターン１２ａ〜１２ｄに対する半田パターン１３ａ〜１３ｄの位置ずれ量を適切に把握することができる。したがって、半導体チップ２０を位置ずれなくサブマウント体１０に実装することができる。
このように、本実施形態では、認識パターン１５を構成する半田層１５ｂの位置を適切に認識することで、電極パターン１２ａ〜１２ｄ上に形成された半田パターン１３ａ〜１３ｄの位置、つまり、電極パターン１２ａ〜１２ｄに対する半田パターン１３ａ〜１３ｄの位置ずれ量を適切に把握することができる。したがって、半導体チップ２０を位置ずれなくサブマウント体１０に実装することができる。
ところで、半田パターン１３ａ〜１３ｄの位置を認識するためには、電極パターン１２ａ〜１２ｄ上に形成された半田パターン１３ａ〜１３ｄを直接画像認識することも考えられる。
しかしながら、電極パターン１２ａ〜１２ｄは、Ｔｉ膜、Ｐｔ膜およびＡｕ膜を順次積層した多層金属膜からなり、最上層はＡｕ膜である。また、半田パターン１３ａ〜１３ｄは、表面にＡｕフラッシュが施されたＡｕＳｎやＳｎＡｇにより構成されている。そのため、電極パターン１２ａ〜１２ｄと半田パターン１３ａ〜１３ｄとのコントラスト（濃淡）は小さく、電極パターン１２ａ〜１２ｄ上に形成された、電極パターン１２ａ〜１２ｄよりも幅の狭い半田パターン１３ａ〜１３ｄを適切に画像認識することができない。
しかしながら、電極パターン１２ａ〜１２ｄは、Ｔｉ膜、Ｐｔ膜およびＡｕ膜を順次積層した多層金属膜からなり、最上層はＡｕ膜である。また、半田パターン１３ａ〜１３ｄは、表面にＡｕフラッシュが施されたＡｕＳｎやＳｎＡｇにより構成されている。そのため、電極パターン１２ａ〜１２ｄと半田パターン１３ａ〜１３ｄとのコントラスト（濃淡）は小さく、電極パターン１２ａ〜１２ｄ上に形成された、電極パターン１２ａ〜１２ｄよりも幅の狭い半田パターン１３ａ〜１３ｄを適切に画像認識することができない。
つまり、この場合、画像認識時には電極パターン１２ａ〜１２ｄの形状が認識され、認識された電極パターン１２ａ〜１２ｄの位置を基準としてアライメントして、半導体チップ２０がサブマウント体１０に実装されることになる。すると、半導体チップ２０の表面電極２１ａ〜２１ｄは、電極パターン１２ａ〜１２ｄに対して位置ずれなく実装されることになる。ところが、半田パターン１３ａ〜１３ｄが電極パターン１２ａ〜１２ｄに対して位置ずれしている場合、表面電極２１ａ〜２１ｄと半田パターン１３ａ〜１３ｄとの間には位置ずれが発生してしまう。
図６に示すように、サブマウント基板１１上に、ダミー電極１５ａ´とダミー電極１５ａ´よりも幅の狭い半田層１５ｂとによって構成される認識パターン１５´を形成し、この認識パターン１５´を画像認識して半導体チップ２０を実装する場合についても同様である。
ダミー電極１５ａ´は、電極パターン１２ａ〜１２ｄと同様に、最上層はＡｕ膜である。また、ダミー電極１５ａ´上に形成された半田層１５ｂは、半田パターン１３ａ〜１３ｄと同様に、表面にＡｕフラッシュ処理が施されたＡｕＳｎやＳｎＡｇにより構成され、ダミー電極１５ａ´よりも外形は小さい。
ダミー電極１５ａ´は、電極パターン１２ａ〜１２ｄと同様に、最上層はＡｕ膜である。また、ダミー電極１５ａ´上に形成された半田層１５ｂは、半田パターン１３ａ〜１３ｄと同様に、表面にＡｕフラッシュ処理が施されたＡｕＳｎやＳｎＡｇにより構成され、ダミー電極１５ａ´よりも外形は小さい。
そのため、本実施形態のようにダミー電極１５ａ´上に形成された半田層１５ｂをマスクとしてダミー電極１５ａ´をエッチングする処理を行わないと、画像認識時、ダミー電極１５ａ´と半田層１５ｂとの境界線を認識できないために、半田層１５ｂよりも外形の大きいダミー電極１５ａ´が認識されることになる。したがって、半田パターン１３ａ〜１３ｄが電極パターン１２ａ〜１２ｄに対して位置ずれしている場合、半導体チップ実装時には、図６に示すように、半導体チップ２０の表面電極２１ａ〜２１ｄと半田パターン１３ａ〜１３ｄとの間には位置ずれが生じてしまう。
図６に示すように、導体チップ２０の表面電極２１ａ〜２１ｄと半田パターン１３ａ〜１３ｄとがずれた状態で実装された場合、半導体レーザ装置３０´の駆動時に放熱性の低下が起こり、光出力のドループ特性が悪化する、といった問題がある。また、断線や短絡といった不具合も発生し得る。
図６に示すように、導体チップ２０の表面電極２１ａ〜２１ｄと半田パターン１３ａ〜１３ｄとがずれた状態で実装された場合、半導体レーザ装置３０´の駆動時に放熱性の低下が起こり、光出力のドループ特性が悪化する、といった問題がある。また、断線や短絡といった不具合も発生し得る。
また、マルチビーム半導体レーザ装置は、例えばレーザビームプリンタや複写機等に用いられ、近年、高精細化の傾向にある。これを実現するためには、マルチビーム半導体レーザ装置における隣接ビーム間隔の狭ピッチ化が必要であり、サブマウント基板上に形成される電極パターンの幅、および当該電極パターン上に形成される半田パターンの幅も狭くする必要がある。例えば、電極パターンの幅は１５μｍ、半田パターンの幅は１０μｍ、ビームピッチに相当する電極パターンの中心間距離は３０μｍである。このように半田パターンの幅が狭くなるほど、半導体チップの高い実装精度が求められる。
本実施形態では、ダミー電極１５ａ´上に半田層１５ｂを形成し、半田層１５ｂをマスクとして半田層１５ｂからはみ出したダミー電極１５ａ´部分を除去することでダミー電極１５ａを形成する。このように、ダミー電極１５ａを半田層１５ｂと同一形状とした認識パターン１５をアライメント用のパターンとして用いる。そのため、半田層１５ｂの位置、すなわち半田パターン１３ａ〜１３ｄの位置を適切に認識することができる。
したがって、半導体チップ２０の表面電極２１ａ〜２１ｄと半田パターン１３ａ〜１３ｄとの位置ずれを発生させることなく、半導体チップ２０をサブマウント体１０に実装することができる。その結果、半導体レーザ装置３０の駆動時における断線や短絡といった不具合を防止することができる。さらに、半導体チップ２０からの発熱に対する放熱経路の確保と特性歩留低下の改善とを実現することができる。
したがって、半導体チップ２０の表面電極２１ａ〜２１ｄと半田パターン１３ａ〜１３ｄとの位置ずれを発生させることなく、半導体チップ２０をサブマウント体１０に実装することができる。その結果、半導体レーザ装置３０の駆動時における断線や短絡といった不具合を防止することができる。さらに、半導体チップ２０からの発熱に対する放熱経路の確保と特性歩留低下の改善とを実現することができる。
また、ダミー電極１５ａ´を除去する工程においては、ダミー電極１５ａ´以外の下地電極（電極パターン１２ａ〜１２ｄおよびボンディングパッド１４ａ〜１４ｄ）をマスクで覆ったうえで、イオンミリング等によりエッチング処理する。
これにより、電極パターン１２ａ〜１２ｄがエッチングされることを防止し、電極パターン１２ａ〜１２ｄの幅は半田パターン１３ａ〜１３ｄの幅よりも広い状態を維持することができる。そのため、電極パターン１２ａ〜１２ｄにおいては、実装時に溶解した半田が濡れ広がる領域を確保することができ、短絡等の原因となり得る半田玉の発生を抑制することができる。また、ボンディングパッド１４ａ〜１４ｄがエッチングされることを防止することで、ボンディングパッド１４ａ〜１４ｄの表面をＡｕ面のまま維持することができる。そのため、ボンディング性を確保することができる。
これにより、電極パターン１２ａ〜１２ｄがエッチングされることを防止し、電極パターン１２ａ〜１２ｄの幅は半田パターン１３ａ〜１３ｄの幅よりも広い状態を維持することができる。そのため、電極パターン１２ａ〜１２ｄにおいては、実装時に溶解した半田が濡れ広がる領域を確保することができ、短絡等の原因となり得る半田玉の発生を抑制することができる。また、ボンディングパッド１４ａ〜１４ｄがエッチングされることを防止することで、ボンディングパッド１４ａ〜１４ｄの表面をＡｕ面のまま維持することができる。そのため、ボンディング性を確保することができる。
なお、上記実施形態においては、ダミー電極１５ａと半田層１５ｂとからなる認識パターン１５は直円柱、つまり側面視において直方体である場合について説明した。しかしながら、認識パターン１５は、側面視において台形であってもよいし、台形の脚が曲線に変形された形状であってもよい。
また、上記実施形態においては、ダミー電極１５ａ´を形成した後、別プロセスで半田層１５ｂを形成し、半田層１５ｂをマスクとしてダミー電極１５ａ´を除去することで認識パターン１５を形成する場合について説明した。しかしながら、認識パターン１５の形成方法は上記に限定されるものではなく、例えば、ダミー電極１５ａと半田層１５ｂとを同一プロセスで形成してもよい。
また、上記実施形態においては、ダミー電極１５ａ´を形成した後、別プロセスで半田層１５ｂを形成し、半田層１５ｂをマスクとしてダミー電極１５ａ´を除去することで認識パターン１５を形成する場合について説明した。しかしながら、認識パターン１５の形成方法は上記に限定されるものではなく、例えば、ダミー電極１５ａと半田層１５ｂとを同一プロセスで形成してもよい。
１０…サブマウント体、１１…サブマウント基板、１２ａ〜１２ｄ…電極パターン、１３ａ〜１３ｄ…半田パターン、１４ａ〜１４ｄ…ボンディングパッド、１５…認識パターン、１５ａ…ダミー電極、１５ｂ…半田層、１６…マスク（レジスト）、２０…半導体チップ、２１ａ〜２１ｄ…表面電極、３０…半導体レーザ装置
Claims (6)
- 半導体レーザ素子が形成された半導体チップと、該半導体チップが搭載されたサブマウント体と、を備える半導体レーザ装置であって、
前記サブマウント体は、サブマウント基板と、前記サブマウント基板上に形成された電極パターンおよびダミー電極と、前記電極パターン上および前記ダミー電極上にそれぞれ形成された半田層と、を備え、
前記電極パターンにおける前記半田層との界面を形成する側の面の一部が、前記半田層によって覆われており、
前記ダミー電極における前記半田層との界面を形成する側の面全体が、当該半田層によって覆われており、
前記ダミー電極上に形成された半田層の厚みは、前記電極パターン上に形成された半田層の厚みよりも薄いことを特徴とする半導体レーザ装置。 - 前記ダミー電極における前記サブマウント基板との接触面と、前記ダミー電極における前記半田層との接触面とが、同一形状または略同一形状であることを特徴とする請求項１に記載の半導体レーザ装置。
- 前記電極パターンおよび前記ダミー電極は、最上層が金（Ａｕ）からなる多層金属膜により構成されており、
前記半田層は、金スズ（ＡｕＳｎ）またはスズ銀（ＳｎＡｇ）を含有していることを特徴とする請求項１または２に記載の半導体レーザ装置。 - サブマウント基板上に電極パターンおよびダミー電極を形成する工程と、
前記電極パターンおよび前記ダミー電極を形成する工程の後に、前記電極パターン上の一部および前記ダミー電極上の一部にそれぞれ半田層を形成する工程と、
前記電極パターンを保護しつつ、前記ダミー電極と当該ダミー電極上の半田層とが同一形状または略同一形状となるように形成する工程と、
前記ダミー電極によって前記半田層の中央位置を基準にアライメントして、半導体レーザ素子が形成された半導体チップを前記電極パターン上の半田層に接合する工程と、を含むことを特徴とする半導体レーザ装置の製造方法。 - サブマウント基板上に電極パターンおよびダミー電極を形成する工程と、
前記電極パターンおよび前記ダミー電極を形成する工程の後に、前記電極パターン上の一部および前記ダミー電極上の一部にそれぞれ半田層を形成する工程と、
前記電極パターンを保護しつつ、前記ダミー電極と当該ダミー電極上の半田層とが同一形状または略同一形状となるように形成する工程と、
前記ダミー電極によってアライメントして、半導体レーザ素子が形成された半導体チップを前記電極パターン上の半田層に接合する工程と、を含み、
前記ダミー電極と当該ダミー電極上の半田層とが同一形状または略同一形状となるように形成する工程では、
前記ダミー電極上に形成された半田層をマスクとして、前記ダミー電極の前記半田層が形成されていない領域を除去することを特徴とする半導体レーザ装置の製造方法。 - サブマウント基板上に電極パターンおよびダミー電極を形成する工程と、
前記電極パターンおよび前記ダミー電極を形成する工程の後に、前記電極パターン上の一部および前記ダミー電極上の一部にそれぞれ半田層を形成する工程と、
前記電極パターンを保護しつつ、前記ダミー電極と当該ダミー電極上の半田層とが同一形状または略同一形状となるように形成する工程と、を含み、
前記ダミー電極と当該ダミー電極上の半田層とが同一形状または略同一形状となるように形成する工程では、
前記ダミー電極上に形成された半田層をマスクとして、前記ダミー電極の前記半田層が形成されていない領域を除去することを特徴とするサブマウント体の製造方法。
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