JP6493005B2

JP6493005B2 - Semiconductor device

Info

Publication number: JP6493005B2
Application number: JP2015122166A
Authority: JP
Inventors: 浩幸樽見; 小山　和博; 和博小山
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2015-06-17
Filing date: 2015-06-17
Publication date: 2019-04-03
Anticipated expiration: 2035-06-17
Also published as: JP2017010989A

Description

本発明は、窒化物半導体である窒化ガリウム（以下、ＧａＮという）と窒化アルミニウムガリウム（以下、ＡｌＧａＮという）とによるヘテロジャンクション構造を有する半導体装置に関するものである。 The present invention relates to a semiconductor device having a heterojunction structure of gallium nitride (hereinafter referred to as GaN) and aluminum gallium nitride (hereinafter referred to as AlGaN) which are nitride semiconductors.

従来、特許文献１において、ＧａＮのヘテロジャンクション構造を有した横型のスイッチングデバイスとして、電界効果トランジスタであるＨＥＭＴ（High electron mobility transistor：高電子移動度トランジスタ）を備えた半導体装置が提案されている。 Conventionally, Patent Document 1 proposes a semiconductor device including a HEMT (High Electron Mobility Transistor) that is a field effect transistor as a lateral switching device having a GaN heterojunction structure.

この半導体装置には、ＧａＮとＡｌＧａＮとによるヘテロジャンクション構造を有する横型のＨＥＭＴが備えられている。具体的には、基板の上にＧａＮ電子走行層とＡｌＧａＮ電子供給層とを順に積層したＧａＮ系半導体層を備えている。ＡｌＧａＮ電子供給層は、リセス部が形成されることで厚みが薄くされており、リセス部内にゲート電極が備えられ、ゲート電極を挟んだ両側において、ＡｌＧａＮ電子供給層の上にソース電極およびドレイン電極が形成されている。リセス部は、ゲート電極が配置されるゲート埋込部に加えて、ゲート埋込部よりも外側にも設けられており、ゲート埋込部よりもソース側に第１リセス部が設けられ、ドレイン側に第２リセス部が設けられている。 This semiconductor device is provided with a lateral HEMT having a heterojunction structure of GaN and AlGaN. Specifically, a GaN-based semiconductor layer in which a GaN electron transit layer and an AlGaN electron supply layer are sequentially stacked on a substrate is provided. The AlGaN electron supply layer is thinned by forming a recess portion, and a gate electrode is provided in the recess portion. On both sides of the gate electrode, a source electrode and a drain electrode are formed on the AlGaN electron supply layer. Is formed. The recess portion is provided outside the gate buried portion in addition to the gate buried portion in which the gate electrode is disposed, the first recess portion is provided on the source side of the gate buried portion, and the drain A second recess is provided on the side.

このように構成されるＨＥＭＴでは、ゲート電極の両側に位置するＡｌＧａＮ電子供給層の下方において、ピエゾ効果および自発分極効果による２次元電子ガス（以下、２ＤＥＧという）キャリアを誘起する。そして、ゲート電極の下方位置におけるＧａＮ電子走行層の表層部をチャネル部として、２ＤＥＧキャリアおよびチャネル部を通じてソース−ドレイン間に電流を流すという動作を行う。 In the HEMT configured as described above, a two-dimensional electron gas (hereinafter referred to as 2DEG) carrier is induced below the AlGaN electron supply layer located on both sides of the gate electrode due to the piezoelectric effect and the spontaneous polarization effect. Then, with the surface layer portion of the GaN electron traveling layer at a position below the gate electrode as a channel portion, an operation is performed in which a current flows between the source and drain through the 2DEG carrier and the channel portion.

このようなＨＥＭＴにおいて、リセス部を設けることでＡｌＧａＮ電子供給層を薄くしている。これにより、ＡｌＧａＮ電子供給層のうちリセス部が形成された部分にてそれより厚い部分よりも応力を緩和させられ、ピエゾ分極発生を抑制することができ、２ＤＥＧのキャリア濃度（以下、Ｎｓという）を少なくできる。したがって、阻止電圧、すなわち阻止耐圧を低下させないようにすることができる。 In such a HEMT, the AlGaN electron supply layer is thinned by providing a recess. As a result, the stress is relaxed in the portion of the AlGaN electron supply layer where the recess portion is formed, and the generation of piezoelectric polarization can be suppressed, and the 2DEG carrier concentration (hereinafter referred to as Ns) can be suppressed. Can be reduced. Therefore, the blocking voltage, that is, the blocking breakdown voltage can be prevented from being lowered.

特許第５０９３９９１号公報Japanese Patent No. 5093991

しかしながら、ＡｌＧａＮ電子供給層の膜厚と応力との関係にはほぼ臨界性があることが確認されており、Ｎｓの膜厚に対する感度は非常に高い（後述する図２参照）。したがって、ＡｌＧａＮ電子供給層の膜厚が少し異なっただけでＮｓが大きく変わり、Ｎｓの制御が難しく、制御性良く阻止耐圧の低下を抑制できないという問題がある。 However, it has been confirmed that the relationship between the film thickness and stress of the AlGaN electron supply layer is almost critical, and the sensitivity to the film thickness of Ns is very high (see FIG. 2 described later). Accordingly, there is a problem in that Ns changes greatly even if the film thickness of the AlGaN electron supply layer is slightly different, it is difficult to control Ns, and it is difficult to suppress the decrease in the blocking with good controllability.

本発明は上記点に鑑みて、制御性よく阻止耐圧の低下を抑制できる半導体装置を提供することを目的とする。 In view of the above points, an object of the present invention is to provide a semiconductor device capable of suppressing a decrease in the blocking with good controllability.

上記目的を達成するため、請求項１に記載の発明では、電子走行層を構成するＧａＮ層（３）および電子供給部を構成するＡｌＧａＮ層（４）によるヘテロジャンクション構造を有するチャネル形成層と、ＡｌＧａＮ層の上に形成されたマスク絶縁膜（７）と、マスク絶縁膜およびＡｌＧａＮ層が部分的に除去されることにより形成されたリセス部（６）と、リセス部内に形成されたゲート絶縁膜（８）および該ゲート絶縁膜の上に形成されたゲート電極（９）を有して構成されるゲート構造部と、チャネル形成層上において、ゲート構造部を挟んだ両側に配置されたソース電極（１０）およびドレイン電極（１１）と、を有し、ＧａＮ層とＡｌＧａＮ層との界面におけるＧａＮ層側に２次元電子ガスキャリアを誘起すると共に、ゲート電極に対して電圧が印加されたときにリセス部の底部におけるＧａＮ層の表面部にチャネルが形成されることでソース電極とドレイン電極との間に電流を流す横型のスイッチングデバイスを備え、リセス部において、ＡｌＧａＮ層の開口端がマスク絶縁膜の開口端よりも窪んでおり、該窪んだ部分にｎ−ＧａＮ層（５）が備えられていることを特徴としている。 In order to achieve the above object, in the invention according to claim 1, a channel forming layer having a heterojunction structure including a GaN layer (3) constituting an electron transit layer and an AlGaN layer (4) constituting an electron supply unit, A mask insulating film (7) formed on the AlGaN layer, a recess (6) formed by partially removing the mask insulating film and the AlGaN layer, and a gate insulating film formed in the recess (8) and a gate structure portion having a gate electrode (9) formed on the gate insulating film, and a source electrode disposed on both sides of the channel formation layer with the gate structure portion interposed therebetween (10) and a drain electrode (11), inducing two-dimensional electron gas carriers on the GaN layer side at the interface between the GaN layer and the AlGaN layer, and a gate electrode On the other hand, when a voltage is applied, a channel is formed in the surface portion of the GaN layer at the bottom of the recess portion, thereby providing a horizontal switching device that allows current to flow between the source electrode and the drain electrode. The opening end of the AlGaN layer is recessed from the opening end of the mask insulating film, and the n-GaN layer (5) is provided in the recessed portion.

このように、ＧａＮ層とＡｌＧａＮ層によるヘテロジャンクション構造を構成し、ＡｌＧａＮ層のうちリセス部側の側面にｎ−ＧａＮ層を形成している。このため、ＧａＮ層とｎ−ＧａＮ層との界面においては、２ＤＥＧが形成されず、ゲート構造部から離れたＧａＮ層とＡｌＧａＮ層との界面のうちのＧａＮ層側にのみ、ピエゾ効果および自発分極効果によって２ＤＥＧキャリアが誘起される。したがって、ゲート電極に対して電圧を印加していない時には、ゲート構造部の下方に２ＤＥＧが形成されていないことから、ノーマリーオフのデバイスとなる。また、リセス部以外の場所では２ＤＥＧが形成されるようにすることで、オン抵抗の上昇を抑制しつつ、リセス部の下方ではオフ時に２ＤＥＧが形成されないようにでき、阻止耐圧を向上することが可能となる。 In this manner, a heterojunction structure including a GaN layer and an AlGaN layer is formed, and an n-GaN layer is formed on the side surface of the AlGaN layer on the recess portion side. For this reason, 2DEG is not formed at the interface between the GaN layer and the n-GaN layer, and the piezo effect and spontaneous polarization are provided only on the GaN layer side of the interface between the GaN layer and the AlGaN layer away from the gate structure. 2DEG carriers are induced by the effect. Therefore, when no voltage is applied to the gate electrode, the 2DEG is not formed below the gate structure, so that the device is normally off. Further, by forming 2DEG at a place other than the recess portion, it is possible to prevent the 2DEG from being formed at the time of OFF under the recess portion while suppressing an increase in on-resistance, thereby improving the blocking withstand voltage. It becomes possible.

さらに、ＡｌＧａＮ層の膜厚を制御することによってＮｓを低下させようとすると、Ｎｓの膜厚に対する感度が非常に高いことから、Ｎｓを所望の値に制御することが難しい。しかしながら、上記構成とすることで、ＡｌＧａＮ層の膜厚制御に基づくＮｓの制御を行う必要がないため、制御性よく阻止耐圧の低下を抑制することが可能となる。よって、ＡｌＧａＮ層の膜厚を制御することによってＮｓを低下させる場合と比較して、オン抵抗の上昇を抑制しつつ、制御性よく阻止耐圧の低下を抑制することが可能となる。 Furthermore, if Ns is to be reduced by controlling the film thickness of the AlGaN layer, it is difficult to control Ns to a desired value because the sensitivity to the film thickness of Ns is very high. However, with the above configuration, it is not necessary to perform Ns control based on the film thickness control of the AlGaN layer, so that it is possible to suppress the decrease in the blocking with good controllability. Therefore, as compared with the case where Ns is reduced by controlling the film thickness of the AlGaN layer, it is possible to suppress the increase in on-resistance and suppress the decrease in the blocking with good controllability.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each said means shows an example of a corresponding relationship with the specific means as described in embodiment mentioned later.

本発明の第１実施形態にかかる半導体装置の断面図である。1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention. ＡｌＧａＮ層の膜厚とＮｓとの関係を示した図である。It is the figure which showed the relationship between the film thickness of an AlGaN layer, and Ns. 図１に示す半導体装置の製造工程を示した断面図である。FIG. 3 is a cross-sectional view showing a manufacturing process of the semiconductor device shown in FIG. 1.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other will be described with the same reference numerals.

（第１実施形態）
図１を参照して、本実施形態にかかる半導体装置について説明する。図１に示すように、本実施形態にかかる半導体装置は、スイッチングデバイスとして横型のＨＥＭＴを備えた構成とされている。 (First embodiment)
A semiconductor device according to the present embodiment will be described with reference to FIG. As shown in FIG. 1, the semiconductor device according to the present embodiment is configured to include a lateral HEMT as a switching device.

本実施形態の横型のＨＥＭＴは、基板１の表面にバッファ層２を介してｉ型、ｎ型もしくはｐ型のＧａＮ層３が積層された構造体を化合物半導体基板として用いて形成されている。ＧａＮ層３の表面には、ＡｌＧａＮ層４が形成されることでヘテロジャンクション構造が構成されているが、ＧａＮ層３の表面のうちゲート構造部周囲と対応する部分にはｎ−ＧａＮ層５が形成されている。ＡｌＧａＮ層４は、ゲート構造部周囲を除いた位置に形成されており、ｎ−ＧａＮ層５はその内側に形成されている。 The horizontal HEMT of this embodiment is formed using a structure in which an i-type, n-type, or p-type GaN layer 3 is laminated on the surface of a substrate 1 via a buffer layer 2 as a compound semiconductor substrate. A heterojunction structure is formed by forming the AlGaN layer 4 on the surface of the GaN layer 3. The n-GaN layer 5 is formed on the surface of the GaN layer 3 corresponding to the periphery of the gate structure portion. Is formed. The AlGaN layer 4 is formed at a position excluding the periphery of the gate structure, and the n-GaN layer 5 is formed inside thereof.

そして、ＧａＮ層３およびＡｌＧａＮ層４をチャネル形成層として、ＡｌＧａＮ／ＧａＮ界面のＧａＮ層３側にピエゾ効果および自発分極効果によって２ＤＥＧキャリアが誘起されることで横型のＨＥＭＴが動作する。 Then, with the GaN layer 3 and the AlGaN layer 4 as channel forming layers, the 2DEG carriers are induced on the GaN layer 3 side of the AlGaN / GaN interface by the piezoelectric effect and the spontaneous polarization effect, whereby the lateral HEMT operates.

基板１は、Ｓｉ（１１１）やＳｉＣもしくはサファイヤなどの半絶縁性材料や半導体材料によって構成されており、この上にＧａＮ層３を結晶性良く成膜するための下地膜となるバッファ層２が形成されている。バッファ層２は、例えばＡｌＧａＮ−ＧａＮ超格子層などによって構成されている。基板１の上に結晶性良くＧａＮ層３が成膜できる場合には、バッファ層２は無くても構わない。なお、ここでの結晶性とは、ＧａＮ層３中の欠陥や転位などであり、電気的および光学的な特性に対して影響を及ぼすものを意味している。 The substrate 1 is made of a semi-insulating material such as Si (111), SiC, or sapphire, or a semiconductor material, and a buffer layer 2 serving as a base film for forming a GaN layer 3 with good crystallinity thereon. Is formed. The buffer layer 2 is composed of, for example, an AlGaN-GaN superlattice layer. If the GaN layer 3 can be formed on the substrate 1 with good crystallinity, the buffer layer 2 may be omitted. Here, the crystallinity means defects or dislocations in the GaN layer 3 and has an influence on electrical and optical characteristics.

バッファ層２の上には、ＧａＮ層３とＡｌＧａＮ層４が例えばヘテロエピタキシャル成長によって形成されている。 A GaN layer 3 and an AlGaN layer 4 are formed on the buffer layer 2 by, for example, heteroepitaxial growth.

ＧａＮ層３は、ｉ−ＧａＮ、ｎ−ＧａＮもしくはｐ−ＧａＮ等の半導体材料であるＧａＮ系半導体材料で構成された電子走行層を構成するものである。 The GaN layer 3 constitutes an electron transit layer made of a GaN-based semiconductor material that is a semiconductor material such as i-GaN, n-GaN, or p-GaN.

ＡｌＧａＮ層４は、ＧａＮ層３を構成するＧａＮ系半導体材料よりもバンドギャップエネルギーの大きな半導体材料で構成されたものであり、電子供給部を構成している。ＡｌＧａＮ層４は、後述するリセス部６において除去されている。 The AlGaN layer 4 is made of a semiconductor material having a band gap energy larger than that of the GaN-based semiconductor material constituting the GaN layer 3, and constitutes an electron supply unit. The AlGaN layer 4 is removed in a recess 6 described later.

なお、単層で形成したＡｌＧａＮ層の厚みとＮｓとの関係は図２に示す関係となり、厚みが薄いとＮｓが大きく変化する。ただし、ＡｌＧａＮ層がある程度の厚み（図中破線で囲んだ領域）になるとＮｓがＡｌＧａＮ層の厚みに依存するのではなく、Ａｌ混晶比によって一義的に決まる。したがって、ＡｌＧａＮ層４については、ＡｌＧａＮ層４の厚みによってＮｓが大きく変動する範囲ではなく、Ａｌ混晶比によって一義的にＮｓが決まる程度の厚みに設定してある。 Note that the relationship between the thickness of the single-layered AlGaN layer and Ns is as shown in FIG. 2, and Ns greatly changes when the thickness is small. However, when the AlGaN layer has a certain thickness (region surrounded by a broken line in the figure), Ns does not depend on the thickness of the AlGaN layer but is uniquely determined by the Al mixed crystal ratio. Therefore, the AlGaN layer 4 is not set in a range in which Ns greatly varies depending on the thickness of the AlGaN layer 4, but is set to such a thickness that Ns is uniquely determined by the Al mixed crystal ratio.

ｎ−ＧａＮ層５は、ＡｌＧａＮ層４のうち除去された部分の内側に形成されている。リセス部６においてはＡｌＧａＮ層４ではなくｎ−ＧａＮ層５が表面から露出した構造とされている。ｎ−ＧａＮ層５の不純物濃度は、ＧａＮ層３とＡｌＧａＮ層４との界面のうちのＧａＮ層３側に形成される２ＤＥＧのキャリア濃度であるＮｓよりも低く設定されている。例えば、Ｎｓが１×１０¹³／ｃｍ²とされる場合、ｎ−ＧａＮ層５の不純物濃度は例えば１×１０¹²／ｃｍ²以下に設定される。 The n-GaN layer 5 is formed inside the removed portion of the AlGaN layer 4. In the recess portion 6, not the AlGaN layer 4 but the n-GaN layer 5 is exposed from the surface. The impurity concentration of the n-GaN layer 5 is set lower than Ns which is the carrier concentration of 2DEG formed on the GaN layer 3 side in the interface between the GaN layer 3 and the AlGaN layer 4. For example, when Ns is 1 × 10 ¹³ / cm ² , the impurity concentration of the n-GaN layer 5 is set to 1 × 10 ¹² / cm ² or less, for example.

また、ＡｌＧａＮ層４およびｎ−ＧａＮ層５の上にはマスク絶縁膜７が形成されている。マスク絶縁膜７は、後述する電極間を絶縁するものであるが、リセス部６を形成する際のマスクとしても機能する。例えば、マスク絶縁膜７は、シリコン窒化膜（Ｓｉ₃Ｎ₄）によって構成されている。 A mask insulating film 7 is formed on the AlGaN layer 4 and the n-GaN layer 5. The mask insulating film 7 insulates between electrodes to be described later, but also functions as a mask when the recess portion 6 is formed. For example, the mask insulating film 7 is composed of a silicon nitride film (Si ₃ N ₄ ).

マスク絶縁膜７の所望位置からＡｌＧａＮ層４を貫通するようにリセス部６が形成されている。ＡｌＧａＮ層４のうちのリセス部６側の側面はリセス部６から離れており、その間にｎ−ＧａＮ層５が形成されている。換言すれば、マスク絶縁膜７の開口端はＡｌＧａＮ層４の開口端よりも張り出しており、その張り出した部分とＧａＮ層３との間にｎ−ＧａＮ層５が配置されている。 A recess portion 6 is formed so as to penetrate the AlGaN layer 4 from a desired position of the mask insulating film 7. The side surface of the AlGaN layer 4 on the recess 6 side is separated from the recess 6, and the n-GaN layer 5 is formed therebetween. In other words, the opening end of the mask insulating film 7 extends beyond the opening end of the AlGaN layer 4, and the n-GaN layer 5 is disposed between the protruding portion and the GaN layer 3.

さらに、リセス部６内を含めてマスク絶縁膜７の表面を覆うようにゲート絶縁膜８が形成され、リセス部６内におけるゲート絶縁膜８の上にゲート電極９が形成されることでゲート構造部が構成されている。 Further, the gate insulating film 8 is formed so as to cover the surface of the mask insulating film 7 including the inside of the recess portion 6, and the gate electrode 9 is formed on the gate insulating film 8 in the recess portion 6, thereby forming a gate structure. The part is composed.

そして、ゲート構造部を挟んで、ゲート構造部から離れた位置においてゲート絶縁膜８およびマスク絶縁膜７にコンタクトホールが形成されている。これらコンタクトホールを通じてＡｌＧａＮ層４にオーミック接触するようにソース電極１０およびドレイン電極１１が形成されている。このような構成により、本実施形態にかかる横型のＨＥＭＴが構成されている。 A contact hole is formed in the gate insulating film 8 and the mask insulating film 7 at a position away from the gate structure portion with the gate structure portion interposed therebetween. A source electrode 10 and a drain electrode 11 are formed so as to make ohmic contact with the AlGaN layer 4 through these contact holes. With such a configuration, the horizontal HEMT according to the present embodiment is configured.

なお、図示していないが、ゲート電極９やソース電極１０およびドレイン電極１１の表面には、それぞれ、Ａｌなどで構成されるゲート配線層やソース配線層およびドレイン配線層が形成されている。これらは、層間絶縁膜を介して電気的に分離されており、各電極に任意の電圧が印加できるようになっている。 Although not shown, a gate wiring layer, a source wiring layer, and a drain wiring layer made of Al or the like are formed on the surfaces of the gate electrode 9, the source electrode 10, and the drain electrode 11, respectively. These are electrically separated through an interlayer insulating film, and an arbitrary voltage can be applied to each electrode.

このように、本実施形態の半導体装置では、ＧａＮ層３とＡｌＧａＮ層４によるヘテロジャンクション構造を構成し、ＡｌＧａＮ層４のうちリセス部６側の側面を覆うようにｎ−ＧａＮ層５を形成している。このため、ＧａＮ層３とｎ−ＧａＮ層５との界面においては、２ＤＥＧが形成されず、ゲート構造部から離れたＧａＮ層３とＡｌＧａＮ層４との界面のうちのＧａＮ層３側にのみ、ピエゾ効果および自発分極効果によって２ＤＥＧキャリアが誘起される。 Thus, in the semiconductor device of this embodiment, a heterojunction structure including the GaN layer 3 and the AlGaN layer 4 is formed, and the n-GaN layer 5 is formed so as to cover the side surface of the AlGaN layer 4 on the recess portion 6 side. ing. Therefore, 2DEG is not formed at the interface between the GaN layer 3 and the n-GaN layer 5, and only on the GaN layer 3 side of the interface between the GaN layer 3 and the AlGaN layer 4 away from the gate structure portion. 2DEG carriers are induced by the piezo effect and the spontaneous polarization effect.

したがって、ゲート電極９に対して電圧を印加していない時には、ゲート構造部の下方に２ＤＥＧが形成されていないことから、ノーマリーオフのデバイスとなる。そして、ゲート電極９に対して電圧を印加すると、ゲート構造部の下方においてＧａＮ層３の表面部に２ＤＥＧによるチャネル部が形成される。これにより、ソース−ドレイン間において電流が流れるという動作を行う。 Therefore, when no voltage is applied to the gate electrode 9, the 2DEG is not formed below the gate structure, so that the device is normally off. When a voltage is applied to the gate electrode 9, a channel portion of 2DEG is formed on the surface portion of the GaN layer 3 below the gate structure portion. As a result, an operation in which a current flows between the source and the drain is performed.

ここで、Ｎｓを小さくすると阻止耐圧の低下を抑制できるが、Ｎｓを小さくするとオン抵抗を上昇させることとなる。このため、本実施形態の横型のＨＥＭＴのような横型デバイスでは阻止耐圧とオン抵抗とがトレードオフの関係となる。 Here, when Ns is reduced, the reduction of the blocking voltage can be suppressed, but when Ns is reduced, the on-resistance is increased. For this reason, in the lateral device such as the lateral HEMT of this embodiment, the blocking breakdown voltage and the on-resistance have a trade-off relationship.

しかしながら、本実施形態では、リセス部６以外の場所では２ＤＥＧが形成されるようにすることで、オン抵抗の上昇を抑制しつつ、リセス部６の下方ではオフ時に２ＤＥＧが形成されないようにでき、阻止耐圧を向上することが可能となる。また、リセス部６の周囲において、ｎ−ＧａＮ層５を配置しつつ、ｎ−ＧａＮ層５の不純物濃度をＮｓよりも低くしているため、ゲート構造部の角部での電界集中を緩和して電界強度を弱めることが可能となり、阻止耐圧を更に向上させることが可能となる。 However, in the present embodiment, the 2DEG is formed at a place other than the recess portion 6, thereby suppressing an increase in on-resistance and preventing the 2DEG from being formed below the recess portion 6 at the time of off. It is possible to improve the blocking voltage. Further, since the n-GaN layer 5 is disposed around the recess portion 6 and the impurity concentration of the n-GaN layer 5 is lower than Ns, electric field concentration at the corner of the gate structure portion is reduced. Thus, the electric field strength can be weakened, and the blocking withstand voltage can be further improved.

また、ＡｌＧａＮ層４の膜厚を制御することによってＮｓを低下させようとすると、図２に示したようにＮｓの膜厚に対する感度が非常に高いことから、Ｎｓを所望の値に制御することが難しい。しかしながら、本実施形態の構造とすれば、ＡｌＧａＮ層４の膜厚制御に基づくＮｓの制御を行う必要がないため、制御性よく阻止耐圧の低下を抑制することが可能となる。よって、ＡｌＧａＮ層４の膜厚を制御することによってＮｓを低下させる場合と比較して、オン抵抗の上昇を抑制しつつ、制御性よく阻止耐圧の低下を抑制することが可能となる。 Further, if Ns is to be reduced by controlling the film thickness of the AlGaN layer 4, the sensitivity to the film thickness of Ns is very high as shown in FIG. 2, so that Ns is controlled to a desired value. Is difficult. However, with the structure of the present embodiment, it is not necessary to control Ns based on the film thickness control of the AlGaN layer 4, so that it is possible to suppress the decrease in the blocking with good controllability. Therefore, as compared with the case where Ns is reduced by controlling the film thickness of the AlGaN layer 4, it is possible to suppress the increase in the on-resistance and suppress the decrease in the blocking with good controllability.

続いて、本実施形態にかかる半導体装置の製造方法について、図３を参照して説明する。 Next, a method for manufacturing the semiconductor device according to the present embodiment will be described with reference to FIG.

〔図３（ａ）に示す工程〕
まず、基板１の上に必要に応じてバッファ層２を形成し、バッファ層２の上にＧａＮ層３およびＡｌＧａＮ層４をヘテロエピタキシャル成長によって形成する。さらに、ＡｌＧａＮ層４の上に、例えばシリコン窒化膜によって構成されるマスク絶縁膜７を形成する。そして、マスク絶縁膜７の上にレジスト２０を塗布したのち、フォト工程を経てレジスト２０をパターニングし、リセス部６の形成予定領域においてレジスト２０を除去する。 [Step shown in FIG. 3 (a)]
First, the buffer layer 2 is formed on the substrate 1 as necessary, and the GaN layer 3 and the AlGaN layer 4 are formed on the buffer layer 2 by heteroepitaxial growth. Further, a mask insulating film 7 made of, for example, a silicon nitride film is formed on the AlGaN layer 4. And after apply | coating the resist 20 on the mask insulating film 7, the resist 20 is patterned through a photo process, and the resist 20 is removed in the formation area of the recess part 6. Next, as shown in FIG.

〔図３（ｂ）に示す工程〕
レジスト２０をマスクとして、マスク絶縁膜７を異方性エッチングすることでパターニングする。例えば、マスク絶縁膜７をシリコン窒化膜で構成する場合には、フッ素（Ｆ）系のエッチングガス、例えばＣＦ₄、Ｃ₄Ｈ₈などを用いてマスク絶縁膜７のパターニングを行う。このとき、マスク絶縁膜７を異方性エッチングしているが、レジスト２０の後退によってマスク絶縁膜７の開口端部が等方的にエッチングされたようにテーパ状となる。 [Step shown in FIG. 3B]
Using the resist 20 as a mask, the mask insulating film 7 is patterned by anisotropic etching. For example, when the mask insulating film 7 is formed of a silicon nitride film, the mask insulating film 7 is patterned using a fluorine (F) -based etching gas such as CF ₄ or C ₄ H ₈ . At this time, although the mask insulating film 7 is anisotropically etched, the opening end of the mask insulating film 7 is tapered as the resist 20 recedes.

〔図３（ｃ）に示す工程〕
レジスト２０およびマスク絶縁膜７をマスクとして、ＡｌＧａＮ層４およびＧａＮ層３の表面部を除去するリセスエッチングを行うことでリセス部６を形成する。ここでは塩素（Ｃｌ₂）系、例えばＢＣｌ₃やＣｌ₂等のエッチングガスを用いてリセスエッチングを行っている。 [Step shown in FIG. 3 (c)]
By using the resist 20 and the mask insulating film 7 as a mask, recess portions 6 are formed by performing recess etching to remove the surface portions of the AlGaN layer 4 and the GaN layer 3. Here, recess etching is performed using an etching gas such as chlorine (Cl ₂ ), for example, BCl ₃ or Cl ₂ .

このとき、シリコン窒化膜などで構成されるマスク絶縁膜７のエッチングガスに対する選択比が小さいことから、マスク絶縁膜７がハードマスクとなり、ＡｌＧａＮ層４については異方性エッチングしているものの横方向へのエッチングも進む。また、ＧａＮ層３については、マスク絶縁膜７によって覆われている部分はエッチングされず、開口部のみエッチングが進行する。 At this time, since the selection ratio of the mask insulating film 7 composed of a silicon nitride film or the like to the etching gas is small, the mask insulating film 7 serves as a hard mask, and the AlGaN layer 4 is subjected to anisotropic etching although it is anisotropically etched. Etching is also progressing. In addition, as for the GaN layer 3, the portion covered with the mask insulating film 7 is not etched, and the etching proceeds only in the opening.

このため、リセスエッチングを行っただけの状態では、リセス部６は、マスク絶縁膜７の開口端面やＧａＮ層３の凹部側面からＡｌＧａＮ層４の開口端面が窪んだ状態となる。このときのＡｌＧａＮ層４の開口端面はエッチングの面方位依存性により［１−１０−１］面となる。 For this reason, in the state where only the recess etching is performed, in the recess portion 6, the opening end surface of the AlGaN layer 4 is depressed from the opening end surface of the mask insulating film 7 and the concave side surface of the GaN layer 3. At this time, the opening end face of the AlGaN layer 4 becomes a [1-10-1] plane due to the plane orientation dependency of etching.

一般的に、ＧａＮデバイスでは、低コスト化を狙った大面積なＳｉ基板上にＧａＮ膜をヘテロエピタキシャル成長させたＧａＮ単結晶基板（ＧａＮｏｎＳｉウェーハ）が用いられる。しかし、ＳｉとＧａＮの格子定数差が大きく結晶欠陥が多い傾向があり、一般的には１０⁸〜／ｃｍ²程度の結晶欠陥がある。この結晶欠陥は、ウエハプロセスの洗浄工程、特にキャロス洗浄においてエッチングされ易く、この結晶欠陥部で選択的にエッチングが進行し、表面が荒れる問題がある。この対策として、キャロスにエッチングされにくく、また電流コラプス低減に効果があるシリコン窒化膜などを最初に成膜してからプロセスを流動させるようにすることが好ましい。 Generally, in a GaN device, a GaN single crystal substrate (GaN on Si wafer) in which a GaN film is heteroepitaxially grown on a large-area Si substrate aimed at cost reduction is used. However, the difference in lattice constant between Si and GaN tends to be large and there are many crystal defects, and generally there are approximately 10 ⁸ to / cm ² crystal defects. This crystal defect is easily etched in the cleaning process of the wafer process, particularly in the carros cleaning, and there is a problem that the etching progresses selectively at the crystal defect portion and the surface becomes rough. As a countermeasure, it is preferable to first flow a process after forming a silicon nitride film or the like which is hard to be etched by the carros and is effective in reducing current collapse.

ところが、シリコン窒化膜などを用いる場合には、上記したように、リセス部６の側面の一部が窪んだ状態となる。このような状態のまま後工程においてゲート絶縁膜８を形成すると、ゲート絶縁膜８が均一膜厚にできずに信頼性が担保できなくなったり、ゲート絶縁膜８のうち窪んだ部分に形成された部分に電界集中が発生するなどの問題が生じる。このような問題は、従来認識されていなかったものである。このため、ゲート絶縁膜８を形成する前に、図３（ｄ）、（ｅ）に示す工程を行っている。 However, when a silicon nitride film or the like is used, a part of the side surface of the recess portion 6 is depressed as described above. If the gate insulating film 8 is formed in a subsequent process in such a state, the gate insulating film 8 cannot be made uniform and reliability cannot be ensured, or the gate insulating film 8 is formed in a recessed portion of the gate insulating film 8. Problems such as the occurrence of electric field concentration in the portion occur. Such a problem has not been recognized in the past. For this reason, the steps shown in FIGS. 3D and 3E are performed before the gate insulating film 8 is formed.

〔図３（ｄ）に示す工程〕
リセス部６内を含めて、マスク絶縁膜７の上にｎ−ＧａＮ層５を成膜する。このとき、カバレッジ性の良い成膜方法、例えば有機金属化学気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）や原子層エピタキシー法（ＡＬＥ：Atomic Layer Epitaxy）などによってｎ−ＧａＮ層５を形成している。これにより、リセス部６のうち窪んだＡｌＧａＮ層４の開口端面に至るように隙間無くｎ−ＧａＮ層５が形成される。 [Step shown in FIG. 3 (d)]
The n-GaN layer 5 is formed on the mask insulating film 7 including the inside of the recess portion 6. At this time, the n-GaN layer 5 is formed by a film forming method with good coverage, for example, a metal organic chemical vapor deposition (MOCVD) method or an atomic layer epitaxy (ALE) method. ing. Thereby, the n-GaN layer 5 is formed without a gap so as to reach the opening end face of the recessed AlGaN layer 4 in the recess portion 6.

〔図３（ｅ）に示す工程〕
ｎ−ＧａＮ層５のうち、リセス部６の窪み内に形成された部分以外を除去する。例えば、ここでは塩素（Ｃｌ₂）系、例えばＢＣｌ₃やＣｌ₂等のエッチングガスを用いてｎ−ＧａＮ層５のエッチングを行っている。これにより、ＧａＮ層３の表面のうちゲート構造部周囲と対応する部分にのみｎ−ＧａＮ層５が残される。 [Step shown in FIG. 3 (e)]
In the n-GaN layer 5, parts other than the part formed in the recess of the recess part 6 are removed. For example, here, the n-GaN layer 5 is etched using an etching gas such as chlorine (Cl ₂ ), for example, BCl ₃ or Cl ₂ . As a result, the n-GaN layer 5 is left only on the surface of the GaN layer 3 corresponding to the periphery of the gate structure.

この後の工程については図示しないが、ゲート絶縁膜形成工程、ゲート電極９の埋め込みやソース電極１０およびドレイン電極１１のパターニング工程などを行うことで、本実施形態の半導体装置を製造することができる。このような製造方法において、エッチングによってＡｌＧａＮ層４の膜厚調整などを行ってＮｓを調整することはないため、これらの膜厚調整に起因するＮｓの大きな変動は生じず、制御性よく安定したデバイス特性が期待できる。 Although the subsequent steps are not shown, the semiconductor device of the present embodiment can be manufactured by performing a gate insulating film forming step, embedding of the gate electrode 9, and a patterning step of the source electrode 10 and the drain electrode 11. . In such a manufacturing method, Ns is not adjusted by adjusting the film thickness of the AlGaN layer 4 by etching, etc., so that a large fluctuation of Ns due to the film thickness adjustment does not occur, and the controllability is stable. Device characteristics can be expected.

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。 (Other embodiments)
The present invention is not limited to the embodiment described above, and can be appropriately changed within the scope described in the claims.

例えば、上記実施形態では、リセス部６の深さを、ＧａＮ層３の表面が一部除去される深さとしたが、これはリセス部６の深さの一例を示したに過ぎない。例えば、リセス部６をＧａＮ層３の表層部が露出されるまでの深さとしても良いし、リセス部６の底面において２ＤＥＧキャリアが形成されない程度にＡｌＧａＮ層４の一部が残る程度の深さとされていても良い。 For example, in the above embodiment, the depth of the recess portion 6 is set to a depth at which a part of the surface of the GaN layer 3 is removed, but this is only an example of the depth of the recess portion 6. For example, the recess portion 6 may have a depth until the surface layer portion of the GaN layer 3 is exposed, or a depth at which a part of the AlGaN layer 4 remains to the extent that 2DEG carriers are not formed on the bottom surface of the recess portion 6. May be.

なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。 In addition, when indicating the orientation of a crystal, a bar (-) should be attached on a desired number, but there is a limitation on expression based on an electronic application. A bar shall be placed in front of the number.

１基板
３ＧａＮ層
４ＡｌＧａＮ層
５ｎ−ＧａＮ層
６リセス部
７マスク絶縁膜
８ゲート絶縁膜
９ゲート電極
１０ソース電極
１１ドレイン電極 DESCRIPTION OF SYMBOLS 1 Substrate 3 GaN layer 4 AlGaN layer 5 n-GaN layer 6 Recessed part 7 Mask insulating film 8 Gate insulating film 9 Gate electrode 10 Source electrode 11 Drain electrode

Claims

A channel forming layer having a heterojunction structure composed of a GaN layer (3) constituting an electron transit layer and an AlGaN layer (4) constituting an electron supply unit;
A mask insulating film (7) formed on the AlGaN layer;
A recess (6) formed by partially removing the mask insulating film and the AlGaN layer;
A gate structure having a gate insulating film (8) formed in the recess and a gate electrode (9) formed on the gate insulating film;
A source electrode (10) and a drain electrode (11) disposed on both sides of the gate structure portion on the channel formation layer;
A surface of the GaN layer at the bottom of the recess when a voltage is applied to the gate electrode while inducing a two-dimensional electron gas carrier on the GaN layer side at the interface between the GaN layer and the AlGaN layer A lateral switching device that allows a current to flow between the source electrode and the drain electrode by forming a channel in a portion;
In the recess portion, the opening end of the AlGaN layer is recessed from the opening end of the mask insulating film, and the n-GaN layer (5) is provided in the recessed portion.

The semiconductor device according to claim 1, wherein an impurity concentration of the n-GaN layer is lower than a carrier concentration of a two-dimensional electron gas.

A channel forming layer having a heterojunction structure composed of a GaN layer (3) constituting an electron transit layer and an AlGaN layer (4) constituting an electron supply unit;
A mask insulating film (7) formed on the AlGaN layer;
A recess (6) formed by partially removing the mask insulating film and the AlGaN layer;
A gate structure having a gate insulating film (8) formed in the recess and a gate electrode (9) formed on the gate insulating film;
A source electrode (10) and a drain electrode (11) disposed on both sides of the gate structure portion on the channel formation layer;
A surface of the GaN layer at the bottom of the recess when a voltage is applied to the gate electrode while inducing a two-dimensional electron gas carrier on the GaN layer side at the interface between the GaN layer and the AlGaN layer A lateral switching device that allows a current to flow between the source electrode and the drain electrode by forming a channel in a portion;
In the recess portion, the opening end of the AlGaN layer is recessed from the opening end of the mask insulating film, and the n-GaN layer (5) is provided in the recessed portion. ,
Forming the AlGaN layer on the GaN layer;
Forming the mask insulating film on the AlGaN layer;
A predetermined region of the mask insulating film is opened, and recess etching for partially removing the AlGaN layer is performed using the mask insulating film as a mask, so that the opening end of the AlGaN layer is more than the opening end of the mask insulating film. Forming the recess so as to be recessed,
And a step of embedding a recessed portion of the AlGaN layer in the recess portion with the n-GaN layer.

4. The method of manufacturing a semiconductor device according to claim 3, wherein, in the step of forming the mask insulating film, a silicon nitride film is formed as the mask insulating film.