JP6455750B2 - 固体撮像装置及びその駆動方法 - Google Patents

Description

本開示は、固体撮像装置及びその駆動方法に関する。

近年、画素数が増大し撮影フレーム速度が向上している固体撮像装置において、感度の維持や入出力速度の向上が大きな課題となっている。固体撮像装置からの出力信号量は画素数に比例して増大する。また、出力速度はクロック速度の限界により制限を受ける。これにより、フレーム速度が制限を受けることとなる。また、高感度撮影の一分野であるフォトンカウンティング用固体撮像装置では、各画素へ到達するフォトンの所定の計数時間よりも十分速く撮影する必要があるが、出力速度によって同様に撮影速度が制限されてしまう。

このことを解決するため、ここ数年、圧縮センシングと呼ばれる技術に注目が集まってきた（例えば、非特許文献１）。固体撮像装置における圧縮センシングは、固体撮像装置内の全ての画素信号を出力するのではなく、信号をランダムに間引いて出力する。例えば、元々の画素数に対して１／ｎの信号数にまで間引くとすると、信号が１／ｎに「圧縮」されたことになる。このように間引いたとしても、通常元々の画像には数学的に規則性があることを利用して(あるいは規則性を仮定して)、特殊な計算により「圧縮」前の画像を復元するのが圧縮センシングの基本的な方法である。

この技術を固体撮像装置に適用する最大のメリットは、信号量が１／ｎに圧縮されるので、出力速度による制限が大幅に緩和されることである。特にフォトンカウンティング用固体撮像装置では、フォトンが到達せず信号が０の場合が圧倒的に多いので、信号を間引いてもデメリットが少ない。

Ｏｉｋｅ Ｙ，ｅｔ ａｌ．，"ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ｗｉｔｈ Ｐｅｒ−Ｃｏｌｕｍｎ ΣΔ ＡＤＣ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｃｏｍｐｒｅｓｓｅｄ Ｓｅｎｓｉｎｇ，" ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｖｏｌ．４８，ｐｐ．３１８−３２８，Ｊａｎ．２０１３．

上述した圧縮センシングにおける信号量の圧縮の仕方は様々提案されており、単純に所定の画素信号を間引いてもよいが、通常は、信号を損失させないために複数の画素信号を加算することで信号量を少なくして出力する。ただし、互いの画素信号が加算される画素の組を固定した場合（例えば、横方向に隣り合う２つの画素同士を加算するなど）、復元損失が大きくなる。加算される画素の組は、フレームごとに異なる方が復元損失を小さく出来る。しかしながら、通常の固体撮像装置では、固定された画素の組で加算され、フレームごとに加算方法を変えるようなものは存在しない。

本開示は、上記課題に鑑みてなされたものであり、圧縮センシングにおいて画素信号が加算される画素の組を任意に変更できる固体撮像装置及びその駆動方法を提供することを目的とする。

上記課題を解決するため、本開示の一形態に係る固体撮像装置は、行列状に配置された複数の画素と、ｍ（ｍは自然数）個の入力端子及びｍ個の出力端子を有し、当該ｍ個の入力端子から同一行に配置されたｍ個以下の画素の画素データを入力し、当該入力された前記ｍ個以下の画素の画素データが加算された行加算データを、前記ｍ個の画素のそれぞれに対応づけて生成し、当該生成されたｍ個の前記行加算データを前記ｍ個の出力端子から出力する行方向加算器と、前記行方向加算器から出力された前記ｍ個の行加算データのうち、同一画素行及び同一画素列の少なくとも一方に属する画素に対応づけられた前記行加算データを加算し、当該加算されたデータを記憶する列方向加算器とを備え、前記行方向加算器は、画素行ごとに対応づけられ、前記ｍ個の画素のうちのいずれの画素の前記画素データを加算すべきかを示す行列成分で構成され、当該行列成分の異なる複数のｍ行ｍ列の圧縮行列のうち、撮影フレームごとに選択された圧縮行列に基づいて、前記ｍ個の行加算データを並列的に生成することを特徴とする。

本開示の固体撮像装置によれば、ｍ個の画素の画素データを圧縮する場合、行方向加算器の制御信号である圧縮行列を任意に変更することで、画素を加算する組を任意に変更できる。よって、画像品質を維持しつつ高速動作を実現することができる。

実施の形態１に係る固体撮像装置の機能的な構成を示すブロック図である。 実施の形態２に係る固体撮像装置の機能的な構成を示すブロック図である。 実施の形態４に係る固体撮像装置の機能的な構成を示すブロック図である。 実施の形態５に係るおけるクロスバースイッチ部及び加算・記憶回路部の回路構成を示す図である。 実施の形態６に係る固体撮像装置の駆動方法を説明する図である。

以下、本開示に係る固体撮像装置及びその駆動方法の実施の形態について、図面を参照しながら説明する。なお、本開示について、以下の実施の形態及び添付の図面を用いて説明を行うが、これは例示を目的としており、本開示がこれらに限定されることを意図しない。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは一例であり、本開示を限定する主旨ではない。本開示は、請求の範囲だけによって限定される。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、本開示の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。

（実施の形態１）
図１は、実施の形態１に係る固体撮像装置の機能的な構成を示すブロック図である。同図に示された固体撮像装置１は、垂直シフトレジスタ１０１と、２次元状に画素が配列された画素領域１０２と、行方向加算器１０４と、列方向加算器１０５と、水平シフトレジスタ１０６と、出力アンプ１０７とを備える。画素領域１０２は、画素ブロック１０３を含む。本実施の形態における画素ブロック１０３が有する画素の数は、行方向４×列方向４であるが、本開示はこれに限定されるものではない。以下、図１に対応させて、画素ブロック１０３の画素数が４×４であり、４つの加算結果を得る場合について説明するが、画素数及び加算結果はこれに制限されるものではない。

行方向加算器１０４は、画素ブロック１０３の同行間の加算を行い、結果を列方向加算器１０５に転送する。行方向加算器１０４の加算方法は、各行毎に入力される「圧縮行列」によって制御される。図１に示す圧縮行列４ｋ、（４ｋ＋１）、（４ｋ＋２）、及び（４ｋ＋３）のそれぞれにおいて、列方向の４つの行列成分は、同一画素行の４つの画素データの加算内容を表し、行方向の４つの行列成分は同一画素を表す。ここで、行列成分の１は加算、０は加算しないことを表す。なお、図１に示した圧縮行列は一例であり、任意に変更できる。

つまり、行方向加算器１０４は、４個の入力端子及び４個の出力端子を有し、４個の入力端子から同一行に配置された４個以下の画素の画素データを入力し、当該入力された４個以下の画素の画素データが加算された行加算データを、４個の画素のそれぞれに対応づけて生成し、当該生成された４個の行加算データを４個の出力端子から出力する。また、行方向加算器１０４は、画素行ごとに対応づけられ、４個の画素のうちのいずれの画素の画素データを加算すべきかを示す行列成分で構成され、当該行列成分を任意に変更可能なｍ行ｍ列の圧縮行列に基づいて、４個の行加算データを並列的に生成する。

画素行４ｋに対応する圧縮行列４ｋについて、具体的に説明する。ここで、行方向加算器１０４から出力される画素ブロック１０３内の画素行４ｋの４つの行加算データを、左から行加算データ１０、２０、３０、及び４０と表す。また、画素ブロック１０３内の左からｉ番目、下からｊ番目の画素を、画素ｉｊと表す。この場合、行加算データ１０は、圧縮行列４ｋの第１列の行列成分が下から「１００１」となっていることから、画素ブロック１０３内の画素１１及び画素４１の画素データを加算したものとなる。また、行加算データ２０は、圧縮行列４ｋの第２列の行列成分が下から「００００」となっていることから、どの画素データも加算しない信号が０となる。また、行加算データ３０は、圧縮行列４ｋの第３列の行列成分が下から「１０００」となっていることから、画素１１の信号の画素データとなる。また、行加算データ４０は、圧縮行列４ｋの第４列の行列成分が下から「００１０」となっていることから、画素３１の画素データとなる。これにより、画素ブロック１０３内の画素行４ｋにおける画素１１、２１、３１、及び４１に対応した行加算データ１０、２０、３０、及び４０が生成される。

同様にして、画素行（４ｋ＋１）の画素１２、２２、３２、及び４２に対応する行加算データ１１、２１、３１、及び４１は、圧縮行列（４ｋ＋１）に基づいて生成される。また、画素行（４ｋ＋２）の画素１３、２３、３３、及び４３に対応する行加算データ１２、２２、３２、及び４２は、圧縮行列（４ｋ＋２）に基づいて生成される。また、画素行（４ｋ＋３）の画素１４、２４、３４、及び４４に対応する行加算データ１３、２３、３３、及び４３は、圧縮行列（４ｋ＋３）に基づいて生成される。

このようにして得られた、画素ブロック１０３内の各画素に対応した行加算データのうち、同じ画素列に属する画素に対応した行加算データを、行が送られることに列方向加算器１０５で加算する。これにより、行列方向において任意の画素加算が実現でき、圧縮センシングにおいて画素信号が加算される画素の組をフレーム毎に任意に変更することが可能となる。よって、固体撮像装置の性能をほとんど低下させることなく、大幅な高速動作を実現することが可能となる。

（実施の形態２）
図２は、実施の形態２に係る固体撮像装置の機能的な構成を示すブロック図である。同図に示された固体撮像装置２は、垂直シフトレジスタ１０１と、２次元状に画素が配列された画素領域１０２と、クロスバースイッチ部２０１と、加算・記憶回路部２０２と、水平シフトレジスタ１０６と、出力アンプ１０７とを備える。画素領域１０２は、画素ブロック１０３を含む。本実施の形態における画素ブロック１０３が有する画素の数は、行方向４×列方向４であるが、本開示はこれに限定されるものではない。以下、図２に対応させて、画素ブロック１０３の画素数が４×４であり、４つの加算結果を得る場合について説明するが、画素数及び加算結果はこれに制限されるものではない。

クロスバースイッチ部２０１は、クロスバースイッチ２０１ａが行方向に一次元状に配列された行方向加算器である。クロスバースイッチ２０１ａでは、４本の垂直線と４本の水平線との各交点にスイッチが２次元状に配列されている。ここで、クロスバースイッチ２０１ａの各スイッチのオン・オフは、クロスバースイッチ部２０１に入力される「圧縮行列」によって制御される。図２では、計１６個のスイッチに対応して１６個の行列成分を有する圧縮行列４ｋ、（４ｋ＋１）、（４ｋ＋２）、及び（４ｋ＋３）により、各スイッチのオン・オフが制御される。行列成分が０である場合はスイッチがオフ状態であることに対応し、行列成分が１である場合はスイッチがオン状態であることに対応する。

加算・記憶回路部２０２は、加算・記憶回路２０２ａが行方向に一次元状に配列された列方向加算器である。

画素行４ｋに対応する圧縮行列４ｋについて、具体的に説明する。ここで、クロスバースイッチ部２０１から出力される画素ブロック１０３内の画素行４ｋの４つの行加算データを、左から行加算データ１０、２０、３０、及び４０と表す。また、画素ブロック１０３内の左からｉ番目、下からｊ番目の画素を、画素ｉｊと表す。また、クロスバースイッチ２０１ａ内の左からｉ番目、上からｊ番目のスイッチをスイッチｉｊと表す。この場合、行加算データ１０は、圧縮行列４ｋの第１列の行列成分が下から「１００１」となっている。つまり、クロスバースイッチ２０１ａの左端にある垂直線に接続されている加算・記憶回路２０２ａに、画素ブロック１０３内の画素行４ｋの左端の画素１１の画素データと右端の画素４１の画素データとを加算した結果を、行加算データ１０として出力させる。この加算動作について詳細に説明する。

まず、垂直シフトレジスタ１０１のアドレスを行４ｋに合わせる。このとき、画素行４ｋに配置された画素ブロック１０３の４つの画素１１、２１、３１、及び４１から、それぞれに配置された垂直信号線に画素データが出力される。ここで、圧縮行列４ｋの第１列の行列成分は下から「１００１」となっていることから、クロスバースイッチ２０１ａ内のスイッチ１１及び１４に対応する行列成分は１であり、スイッチ１２及び１３に対応する行列成分は０である。これにより、スイッチ１１及び１４が導通することにより、画素１１の画素データと右端の画素４１の画素データとの加算データ（回路によっては２つの画素の平均値になる場合もあるが、ここではこれも加算と呼ぶ）である行加算データ１０が、クロスバースイッチ２０１ａ内の左端の垂直線に出力される。加算・記憶回路部の左端に配置された加算・記憶回路２０２ａは、この行加算データ１０を保持する。

以下同様にして、０である行加算データ２０が、左から２番目に配置された加算・記憶回路２０２ａに保持される。また、スイッチ３１が導通することにより、画素１１の画素データである行加算データ３０が、左から３番目に配置された加算・記憶回路２０２ａに保持される。また、スイッチ４２が導通することにより、画素３１の画素データである行加算データ４０が、左から４番目に配置された加算・記憶回路２０２ａに保持される。

同様にして、画素行（４ｋ＋１）の画素１２、２２、３２、及び４２に対応する行加算データ１１、２１、３１、及び４１は、圧縮行列（４ｋ＋１）に基づいて生成される。そして、行加算データ１１、２１、３１、及び４１は、それぞれ、左端から１番目、２番目、３番目、及び４番目に配置された加算・記憶回路２０２ａにおいて、先に保持されている行加算データと加算されて保持される。また、画素行（４ｋ＋２）の画素１３、２３、３３、及び４３に対応する行加算データ１２、２２、３２、及び４２は、圧縮行列（４ｋ＋２）に基づいて生成される。そして、行加算データ１２、２２、３２、及び４２は、それぞれ、左端から１番目、２番目、３番目、及び４番目に配置された加算・記憶回路２０２ａにおいて、先に保持されている行加算データと加算されて保持される。また、画素行（４ｋ＋３）の画素１４、２４、３４、及び４４に対応する行加算データ１３、２３、３３、及び４３は、圧縮行列（４ｋ＋３）に基づいて生成される。そして、行加算データ１３、２３、３３、及び４３は、それぞれ、左端から１番目、２番目、３番目、及び４番目に配置された加算・記憶回路２０２ａにおいて、先に保持されている行加算データと加算されて保持される。つまり、加算・記憶回路２０２ａは、クロスバースイッチ２０１ａによる複数のスイッチのオンオフ動作により行加算データを加算し、当該加算されたデータを記憶する。最後に、加算・記憶回路部２０２に保持された各加算データを、水平シフトレジスタ１０６を介して出力アンプ１０７から出力する。

上記構成により、行列方向において任意の画素加算が実現でき、圧縮センシングにおいて画素信号が加算される画素の組をフレーム毎に任意に変更することが可能となる。よって、固体撮像装置の性能をほとんど低下させることなく、大幅な高速動作を実現することが可能となる。

（実施の形態３）
実施の形態２に係る加算・記憶回路部２０２では、列方向の画素同士の画素データを加算することはできるが、行方向の画素同士の画素データは加算できない。これに対して、本実施の形態では、以下の構成により、行列２次元方向の加算を実現することが可能となる。

本実施の形態に係る固体撮像装置では、加算・記憶回路２０２ａに入力された行加算データを保持する機能と、保持された行加算データをリセットする機能が付加される。さらに、入力される行加算データが、予め保持されていた行加算データと加算されて新たに保持される機能が追加される。以下、実施の形態２に係る固体撮像装置２と同じ点は説明を省略し、異なる点を中心に説明する。なお、クロスバースイッチ２０１ａに接続されている加算・記憶回路２０２ａのうち、左からｉ番目のものを加算・記憶回路ｉと記す。

一例として、加算・記憶回路１に、画素１１、画素３１、画素２２、画素３４の加算結果を保持させたい場合を説明する。

まず、加算・記憶回路１、加算・記憶回路２、加算・記憶回路３、及び加算・記憶回路４のリセット動作を行う。

次に、垂直シフトレジスタ１０１のアドレス行を４ｋに設定する。さらに、クロスバースイッチ２０１ａ内のスイッチ１１及びスイッチ１３に対応する行列成分が１となり、スイッチ１２及びスイッチ１４に対応する行列成分が０となるように、固体撮像装置に入力される圧縮行列を設定する。このとき、クロスバースイッチ２０１ａの左端にある垂直線には、画素１１と画素３１の行加算データが出力される。これを、加算・記憶回路１で保持する。

次に、垂直シフトレジスタ１０１のアドレス行を（４ｋ＋１）に設定する。さらに、クロスバースイッチ２０１ａ内のスイッチ１１、スイッチ１３、及びスイッチ１４に対応する行列成分が０となり、スイッチ１２に対応する行列成分が１となるように、圧縮行列を設定する。このとき、クロスバースイッチ２０１ａの左端にある垂直線には、画素２２の信号が出力される。これを、加算・記憶回路１に入力することで、先ほど保持した、画素１１と画素３１の加算結果に対しさらに画素２２の画素データが加算される。

次に、垂直シフトレジスタ１０１のアドレス行を（４ｋ＋２）に設定する。さらに、クロスバースイッチ２０１ａ内のスイッチ１１、スイッチ１２、スイッチ１３、及びスイッチ１４に対応する行列成分が０となるよう圧縮行列を設定する。このとき、クロスバースイッチ２０１ａの左端にある垂直線には信号が出力されず、加算・記憶回路１には信号がそのまま保持される。

最後に、垂直シフトレジスタ１０１のアドレス行を（４ｋ＋３）に設定する。さらに、クロスバースイッチ２０１ａ内のスイッチ１１、スイッチ１２、及びスイッチ１４に対応する行列成分が０となり、スイッチ１３に対応する行列成分が１となるように、圧縮行列を設定する。このとき、クロスバースイッチ２０１ａの左端にある垂直線には、画素３４の信号が出力される。これを、加算・記憶回路１に入力することで、先ほど保持した、画素１１、画素３１、及び画素２２の加算データに対し、さらに画素３４の画素データが加算され、目的の動作が達成される。

なお、加算・記憶回路２、加算・記憶回路３、及び加算・記憶回路４に対する動作も、加算・記憶回路１の上記動作と同様に行えばよい。

つまり、クロスバースイッチ２０１ａの４個の入力端子のうち、複数のスイッチのオンオフにより第ｎ番目（ｎは４以下の自然数）の垂直線に接続された入力端子に入力された画素データは互いに加算され、当該加算された画素データは、ｎ番目の垂直線に接続された加算・記憶回路２０２ａに予め記憶されている行加算データに対してさらに加算される。

（実施の形態４）
本開示の固体撮像装置が、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅｓ）型のイメージセンサではなく、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｃｍｉｃｏｎｄｕｃｔｏｒ）型のイメージセンサである場合、相関二重サンプリング（以下ＣＤＳと記す）動作が必要となる。ＣＤＳ動作とは、画素データ電圧から、画素リセット後の画素出力電圧を差し引く動作である。本実施の形態に係る固体撮像装置では、ＣＤＳ動作の機能が付加されている。

図３は、実施の形態４に係る固体撮像装置の機能的な構成を示すブロック図である。同図に示された固体撮像装置３は、垂直シフトレジスタ１０１と、２次元状に画素が配列された画素領域１０２と、クロスバースイッチ部３０１と、加算・記憶回路部２０２と、水平シフトレジスタ１０６と、出力アンプ１０７とを備える。画素領域１０２は、画素ブロック１０３を含む。本実施の形態における画素ブロック１０３が有する画素の数は、行方向４×列方向４であるが、本開示はこれに限定されるものではない。以下、実施の形態３に係る固体撮像装置と同じ点は説明を省略し、異なる点を中心に説明する。

実施の形態３と同じく、例として、加算・記憶回路１に、画素１１、画素３１、画素２２、及び画素３４の画素データを加算した加算データを保持させたい場合を説明する。

まず、クロスバースイッチ３０１ａの各垂直信号線に、信号を一時的に記憶し、その後の信号を引き算する部分（これをクランプ部３０２と呼ぶ）を付加する。次に、以下のような動作を行う。

まず、垂直シフトレジスタ１０１のアドレス行を４ｋに設定し、クロスバースイッチ２０１ａ内のスイッチ１１及びスイッチ１３に対応する行列成分が１となり、スイッチ１２及びスイッチ１４に対応する行列成分が０となるように圧縮行列を設定する。そして、画素動作を、光照射に対応した電圧（これを光信号と呼ぶ）を出力するように設定する。このとき、左端の垂直線には、画素１１及び画素３１の光信号の加算結果が出力される。これを、クロスバースイッチ２０１ａに付加したクランプ部５０１に保持させる（これをクランプと呼ぶ）。

次に、画素動作を、リセット電圧に対応した電圧（これをリセット信号と呼ぶ）を出力するように設定する。このとき、左端のクランプ部３０２に画素１１及び画素３１のリセット信号の加算データが入力され、先ほどクランプした光信号の加算データから差し引かれる。この結果が、加算・記憶回路１に入力される。

次に、垂直シフトレジスタ１０１のアドレス行を（４ｋ＋１）に変更するが、これ以降は、実施の形態３及び上述の方法と同様である。これにより、ＣＤＳ動作を付加するという目的が達成される。なお、ここでは光信号の次にリセット信号が出力されることを仮定して説明したが、その逆、すなわち、リセット信号の後に光信号が出力される場合も同様に行えることはいうまでもない。

つまり、本実施の形態では、クロスバースイッチ部３０１は、４個以下の画素における光信号が加算された行加算データと、当該４個以下の画素におけるリセット信号が加算された行加算データとを差分する。また加算・記憶回路部２０２は、上記差分された行加算データを、加算・記憶回路２０２ａに予め記憶されている行加算データに対し、さらに加算する。

（実施の形態５）
以下、図２及び図４を参照しながら、実施の形態５に係る固体撮像装置を説明する。

図４は、実施の形態５に係るおけるクロスバースイッチ部及び加算・記憶回路部の回路構成を示す図である。本実施の形態に係る固体撮像装置の全体構成は、図１に示された固体撮像装置１と同様である。本実施の形態に係る固体撮像装置は、垂直シフトレジスタ１０１と、２次元状に画素が配列された画素領域１０２と、クロスバースイッチ部４０１と、加算・記憶回路部４０２と、水平シフトレジスタ１０６と、出力アンプ１０７とを備える。クロスバースイッチ部４０１は、４本の垂直線のそれぞれと加算・記憶回路４０２ａとの間に、直列配置されたクランプ用キャパシタ４０５ａ、４０５ｂ、４０５ｃ及び４０５ｄを有する。また、加算・記憶回路４０２ａは、記憶用キャパシタ４０６と、クランプ用スイッチ（リセット用スイッチ）４０３と、加算用キャパシタ４０７とを有する。以下、図４に示されたクロスバースイッチ部４０１及び加算・記憶回路部４０２は、図２に示された画素ブロック１０３に接続されているものとして説明する。

一例として、加算・記憶回路１（図４で最も左に配置された加算・記憶回路４０２ａ）に、画素１１、画素３１、画素２２、及び画素３４の加算データを保持させたい場合を説明する。

まず、垂直シフトレジスタ１０１のアドレスを４ｋ行に設定する。また、クランプ用スイッチ４０３をオン状態とし、入力スイッチ４０４をオン状態とし、記憶用キャパシタ４０６及び加算用キャパシタ４０７に保持される電圧を、クランプ用スイッチ４０３に接続された電圧源の電圧（これをクランプ電圧と呼ぶ）へとリセットする。

次に、入力スイッチ４０４をオフ状態として加算・記憶回路４０２ａをクロスバースイッチ部４０１から分離する。

次に、スイッチ４０１ａ及びスイッチ４０１ｃをオン状態とし、画素１１及び画素３１をクロスバースイッチ部４０１に接続する。それとともに、画素に対し光信号を出力するように設定する。このとき、クランプ用キャパシタ４０５ａには画素１１の光信号が入力され、クランプ用キャパシタ４０５ｃには画素３１の光信号が入力される。

次に、クランプ用スイッチ４０３をオフ状態にする。このとき、加算用キャパシタ４０７に保持される電圧はほぼ変化しない。

次に、画素に対しリセット信号を出力するように設定する。このとき、クランプ用キャパシタ４０５ａ及び４０５ｃの電圧が変化し、それによって加算用キャパシタ４０７に保持される電圧が変化する。すなわち、画素１１の光信号に対するリセット信号の差分と、画素３１の光信号に対するリセット信号の差分との平均値分だけ保持される電圧が変化する。

次に、入力スイッチ４０４をオン状態とする。このとき、記憶用キャパシタ４０６に保持してあったクランプ電圧が、加算用キャパシタ４０７に保持された電圧によって影響を受ける。すなわち、クランプ電圧は、画素１１の光信号に対するリセット信号の差分と、画素３１の光信号に対するリセット信号の差分との平均値分に比例して変化する。

次に、各スイッチを全てオフして４ｋ行の工程を終了する。

次に、垂直シフトレジスタ１０１のアドレスを（４ｋ＋１）行に設定する。まず、クランプ用スイッチ４０３をオン状態にして加算用キャパシタ４０７に保持される電圧をクランプ電圧へとリセットする。

次に、スイッチ４０１ｂをオン状態にし、画素２２をクロスバースイッチ部４０１に接続する。それとともに、画素に対し光信号を出力するように設定する。このとき、クランプ用キャパシタ４０５ｂには画素２２の光信号が入力される。

次に、クランプ用スイッチ４０３をオフ状態にする。このとき、加算用キャパシタ４０７に保持される電圧はほぼ変化しない。

次に、画素に対しリセット信号を出力するように設定する。このとき、クランプ用キャパシタ４０５ｂの電圧が変化し、それによって加算用キャパシタ４０７に保持される電圧が変化する。すなわち、画素２２の光信号に対するリセット信号の差分だけ、保持される電圧が変化する。

次に、入力スイッチ４０４をオン状態とする。このとき、記憶用キャパシタ４０６に保持されていた電圧が、加算用キャパシタ４０７に保持された電圧によって影響を受ける。すなわち、記憶用キャパシタ４０６の電圧は、画素２２の光信号に対するリセット信号の差分に比例して変化する。ここまでで、記憶用キャパシタ４０６には、画素１１、画素３１、及び画素２２の光信号に対するリセット信号の差分に比例した値が保持される（ただし、オフセット電圧は存在する）。

次に、各スイッチを全てオフして（４ｋ＋１）行の工程を終了する。

以下、（４ｋ＋２）行及び（４ｋ＋３）行の工程も同様である。

最後に、（４ｋ＋３）行の工程が終了したとき、記憶用キャパシタ４０６には、画素１１、画素３１、画素２２、及び画素３４の光信号に対するリセット信号の差分の加算データに比例した値が保持されている。

（実施の形態６）
以下、本実施の形態に係る固体撮像装置の駆動方法を、図１及び図５を参照しながら説明する。

図５は、実施の形態６に係る固体撮像装置の駆動方法を説明する図である。本開示の固体撮像装置の回路動作は、実施の形態１〜５に示したとおりであるが、出力信号を得るまでの駆動について、以下に説明する。

まず、新しいフレームへと駆動が移るタイミングで、画素ブロックに対する加算パターンを変化させる。図５には、画素ブロックが４行×４列の場合の加算パターンの例が示されている。具体的には、画素ブロックの最下行を４ｋ行としたとき、入力される圧縮行列が、（４ｋ）行、（４ｋ＋１）行、（４ｋ＋２）行、及び（４ｋ＋３）行それぞれについて示されている。この４行周期の垂直方向の駆動に基づいて、それぞれ対応する圧縮行列が固体撮像装置に入力される。これにより、それぞれの行に対応した加算を行うことが可能となる。

ここで、最終的に加算結果が得られるのは（４ｋ＋３）行が終了した時点である。このとき、水平シフトレジスタ１０６を駆動させ、各画素ブロックの加算結果を出力する。特徴としては、（４ｋ）行あるいは、（４ｋ＋１）行あるいは（４ｋ＋２）行が終了した時点では、目的の加算結果が得られないので、４行に一度のみ出力すればよいことである。ただし、それぞれの行で都度途中の加算結果を出力し、固体撮像装置の外部で加算処理を行ってもよいことはいうまでもない。

つまり、本実施の形態に係る固体撮像装置の駆動方法は、４行４列の画素が配置された画素ブロック１０３において、所定の画素行に配置された４個の画素のうちのいずれの画素の画素データを加算すべきかを示す、任意に変更可能な４行４列の圧縮行列に基づいて、４個以下の画素の画素データが加算された行加算データを、４個の画素のそれぞれに対応づけて生成する行加算ステップと、行加算ステップで生成された行加算データのうち、同一画素列に属する画素に対応づけられた行加算データを加算し、当該加算されたデータを記憶する加算記憶ステップと、加算記憶ステップで画素ブロック１０３の全ての画素行である４行分の行加算データが加算された場合に、当該４行分の行加算データが加算されたデータを出力する出力ステップとを含む。

これにより、同行にある画素同士の加算処理をシリアル的にではなく並列的に行い、その結果を加算・記憶回路に保持し、次行の同様の結果を、加算・記憶回路において、前行までの結果を保持している値に対し加算する。よって、画像品質を維持しつつ高速動作を実現することができる。

（効果など）
以上のように、上記実施の形態に係る固体撮像装置の一態様は、行列状に配置された複数の画素と、ｍ（ｍは自然数）個の入力端子及びｍ個の出力端子を有し、当該ｍ個の入力端子から同一行に配置されたｍ個以下の画素の画素データを入力し、当該入力されたｍ個以下の画素の画素データが加算された行加算データを、ｍ個の画素のそれぞれに対応づけて生成し、当該生成されたｍ個の行加算データをｍ個の出力端子から出力する行方向加算器１０４と、行方向加算器１０４から出力されたｍ個の行加算データのうち、同一画素行及び同一画素列の少なくとも一方に属する画素に対応づけられた行加算データを加算し、当該加算されたデータを記憶する列方向加算器１０５とを備え、行方向加算器１０４は、画素行ごとに対応づけられ、ｍ個の画素のうちのいずれの画素の画素データを加算すべきかを示す行列成分で構成され、当該行列成分を任意に変更可能なｍ行ｍ列の圧縮行列に基づいて、ｍ個の行加算データを並列的に生成する。

これによれば、ｍ個の画素の画素データを圧縮する場合、行方向加算器の制御信号である圧縮行列を任意に変更することで、画素を加算する組を任意に変更できる。よって、画像品質を維持しつつ高速動作を実現することができる。

ここで、行方向加算器は、ｍ本の垂直線とｍ本の水平線との各交点にスイッチが２次元配置されたクロスバースイッチ２０１ａを有し、列方向加算器は、行方向加算器による複数のスイッチのオンオフ動作により行加算データを加算し、当該加算されたデータを記憶する加算・記憶回路２０２ａを有し、複数の画素はｍ行ｍ列の画素ブロック１０３に分割され、画素ブロック１０３のｍ列が、行方向加算器のｍ個の入力端子に対応していてもよい。

これにより、行方向加算器をクロスバースイッチ２０１ａ、列方向加算器を加算・記憶回路２０２ａにより担わせることができる。よって、画像品質を維持しつつ高速動作を実現することができる。

ここで、行方向加算器のｍ個の入力端子のうち、複数のスイッチのオンオフにより第ｎ番目（ｎはｍ以下の自然数）の垂直線に接続された入力端子に入力された画素データは、互いに加算され、当該加算された画素データは、ｎ番目の垂直線に接続された加算・記憶回路２０２ａに予め記憶されている行加算データに対してさらに加算されてもよい。

これにより、画素ブロック内の異なる列同士の信号が行方向加算器内で加算され、加算・記憶回路２０２ａに出力されることで、異なる列同士の組を含む任意の画素の組で加算を行うことができる。

ここで、行方向加算器は、ｍ個以下の画素における光信号が加算された行加算データと、ｍ個以下の画素におけるリセット信号が加算された行加算データとを差分し、加算・記憶回路２０２ａは、差分された行加算データを、加算・記憶回路２０２ａに予め記憶されている行加算データに対し、さらに加算してもよい。

これにより、固体撮像装置で通常行われる光信号とリセット信号の差分、ＣＤＳ（Ｃｏｒｅｌａｔｅｄ ｄｏｕｂｌｅ ｓａｍｐｌｉｎｇ）を付加回路必要なしに行うことができる。

ここで、行方向加算器は、ｍ本の垂直線のそれぞれと加算・記憶回路４０２ａとの間に、直列配置されたクランプ用キャパシタ４０５ａ〜４０５ｄを有し、加算・記憶回路４０２ａは、記憶用キャパシタ４０６と、クランプ用スイッチ４０３とを有してもよい。

これにより、行方向加算器内で異なる列同士の加算を行い、その加算結果を、加算・記憶回路４０２ａ内のキャパシタでさらに加算することが可能となる。

また、上記実施の形態に係る固体撮像装置の駆動方法の一態様は、行列状に配置された複数の画素を有する固体撮像装置の駆動方法であって、ｍ行ｍ列（ｍは自然数）の画素が配置された画素ブロック１０３において、所定の画素行に配置されたｍ個の画素のうちのいずれの画素の画素データを加算すべきかを示す、任意に変更可能なｍ行ｍ列の圧縮行列に基づいて、ｍ個以下の画素の画素データが加算された行加算データを、ｍ個の画素のそれぞれに対応づけて生成する行加算ステップと、行加算ステップで生成された行加算データのうち、同一画素列に属する画素に対応づけられた行加算データを加算し、当該加算されたデータを記憶する加算記憶ステップと、加算記憶ステップで画素ブロック１０３の全ての画素行であるｍ行分の行加算データが加算された場合に、当該ｍ行分の行加算データが加算されたデータを出力する出力ステップとを含む。

これにより、同行にある画素同士の加算処理をシリアル的にではなく並列的に行い、その結果を加算・記憶回路に保持し、次行の同様の結果を、加算・記憶回路において、前行までの結果を保持している値に対し加算する。よって、画像品質を維持しつつ高速動作を実現することができる。

（その他の実施の形態）
以上、本開示の実施の形態に係る固体撮像装置及びその駆動方法について説明したが、本開示は、上記実施の形態１〜６に限定されるものではない。

また、上記実施の形態に係る固体撮像装置に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。

また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。

また、上記実施の形態１〜６に係る、固体撮像装置の機能のうち少なくとも一部を組み合わせてもよい。

また、上記で用いた数字は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された数字に制限されない。さらに、ハイ／ローにより表される論理レベル又はオン／オフにより表されるスイッチング状態は、本開示を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。

また、上記で示した各構成要素の材料は、全て本開示を具体的に説明するために例示するものであり、本開示は例示された材料に制限されない。また、構成要素間の接続関係は、本開示を具体的に説明するために例示するものであり、本開示の機能を実現する接続関係はこれに限定されない。

更に、本開示の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本開示に含まれる。

本開示の固体撮像装置は、特に、微弱な光の検出、または、高速撮影が必要な監視カメラ、ネットワークカメラ、車載カメラ、デジタルカメラ、及び携帯電話などに適用できる。

１、２、３ 固体撮像装置
１０１ 垂直シフトレジスタ
１０２ 画素領域
１０３ 画素ブロック
１０４ 行方向加算器
１０５ 列方向加算器
１０６ 水平シフトレジスタ
１０７ 出力アンプ
２０１、３０１、４０１ クロスバースイッチ部
２０１ａ、３０１ａ クロスバースイッチ
２０２、４０２ 加算・記憶回路部
２０２ａ、４０２ａ 加算・記憶回路
３０２ クランプ部
４０１ａ、４０１ｂ、４０１ｃ、４０１ｄ スイッチ
４０３ クランプ用スイッチ
４０４ 入力スイッチ
４０５ａ、４０５ｂ、４０５ｃ、４０５ｄ クランプ用キャパシタ
４０６ 記憶用キャパシタ
４０７ 加算用キャパシタ

Claims (6)

1. 行列状に配置された複数の画素と、
   ｍ（ｍは自然数）個の入力端子及びｍ個の出力端子を有し、当該ｍ個の入力端子から同一行に配置されたｍ個以下の画素の画素データを入力し、当該入力された前記ｍ個以下の画素の画素データが加算された行加算データを、前記ｍ個の画素のそれぞれに対応づけて生成し、当該生成されたｍ個の前記行加算データを前記ｍ個の出力端子から出力する行方向加算器と、
   前記行方向加算器から出力された前記ｍ個の行加算データのうち、同一画素行及び同一画素列の少なくとも一方に属する画素に対応づけられた前記行加算データを加算し、当該加算されたデータを記憶する列方向加算器とを備え、
   前記行方向加算器は、画素行ごとに対応づけられ、前記ｍ個の画素のうちのいずれの画素の前記画素データを加算すべきかを示す行列成分で構成され、当該行列成分の異なる複数のｍ行ｍ列の圧縮行列のうち、撮影フレームごとに選択された圧縮行列に基づいて、前記ｍ個の行加算データを並列的に生成する
   固体撮像装置。
2. 前記行方向加算器は、ｍ本の垂直線とｍ本の水平線との各交点にスイッチが２次元配置されたクロスバースイッチを有し、
   前記列方向加算器は、前記行方向加算器による複数の前記スイッチのオンオフ動作により前記行加算データを加算し、当該加算されたデータを記憶する加算・記憶回路を有し、
   前記複数の画素はｍ行ｍ列の画素ブロックに分割され、
   前記画素ブロックの前記ｍ列が、前記行方向加算器の前記ｍ個の入力端子に対応している
   請求項１に記載の固体撮像装置。
3. 前記行方向加算器の前記ｍ個の入力端子のうち、前記複数のスイッチのオンオフにより第ｎ番目（ｎはｍ以下の自然数）の前記垂直線に接続された入力端子に入力された画素データは、互いに加算され、当該加算された前記画素データは、前記ｎ番目の前記垂直線に接続された前記加算・記憶回路に予め記憶されている前記行加算データに対してさらに加算される
   請求項２に記載の固体撮像装置。
4. 前記行方向加算器は、前記ｍ個以下の画素における光信号が加算された前記行加算データと、前記ｍ個以下の画素におけるリセット信号が加算された前記行加算データとを差分し、
   前記加算・記憶回路は、前記差分された行加算データを、前記加算・記憶回路に予め記憶されている前記行加算データに対し、さらに加算する
   請求項２に記載の固体撮像装置。
5. 前記行方向加算器は、
   前記ｍ本の垂直線のそれぞれと前記加算・記憶回路との間に、直列配置されたクランプ用キャパシタを有し、
   前記加算・記憶回路は、
   記憶用キャパシタと、
   リセット用スイッチとを有する
   請求項２に記載の固体撮像装置。
6. 行列状に配置された複数の画素を有する固体撮像装置の駆動方法であって、
   ｍ行ｍ列（ｍは自然数）の画素が配置された画素ブロックにおいて、所定の画素行に配置されたｍ個の画素のうちのいずれの画素の画素データを加算すべきかを示す、異なる行列成分を有する複数のｍ行ｍ列の圧縮行列のうち、撮影フレームごとに選択された圧縮行列に基づいて、ｍ個以下の画素の画素データが加算された行加算データを、前記ｍ個の画素のそれぞれに対応づけて生成する行加算ステップと、
   前記行加算ステップで生成された前記行加算データのうち、同一画素列に属する画素に対応づけられた前記行加算データを加算し、当該加算されたデータを記憶する加算記憶ステップと、
   前記加算記憶ステップで前記画素ブロックの全ての画素行であるｍ行分の前記行加算データが加算された場合に、当該ｍ行分の前記行加算データが加算されたデータを出力する出力ステップとを含む
   固体撮像装置の駆動方法。

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