JP6451601B2 - Semiconductor device - Google Patents
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Description
この発明は、樹脂を用いた多層配線構造及びMIM構造を有する半導体装置に関する。 The present invention relates to a semiconductor device having a multilayer wiring structure and a MIM structure using a resin.
マイクロ波帯域等の高い周波数を増幅できる電界効果トランジスタ(MESFET)や高電子移動度トランジスタ(HEMT)を用いたMMIC(モノリシックマイクロ波集積回路)の高性能化が進んでいる。MMICにはキャパシタとしてMIM構造(Metal−Insulator−metal)が用いられ、MIMキャパシタと半導体基板上の他の回路要素間が多層配線構造により接続される。(例えば、特許文献1乃至3参照)。
MMIC (monolithic microwave integrated circuit) using a field effect transistor (MESFET) and a high electron mobility transistor (HEMT) capable of amplifying a high frequency such as a microwave band has been improved. The MMIC uses an MIM structure (Metal-Insulator-metal) as a capacitor, and the MIM capacitor and other circuit elements on the semiconductor substrate are connected by a multilayer wiring structure. (For example, see
従来のMIM構造では、特許文献1のように、層間絶縁層に開口部が設けられ、MIM構造の上部電極が開口部とその周囲に形成され、層間絶縁層の開口部の寸法によりMIM構造の上部電極の面積が決まっていた。このため、層間絶縁層の加工ばらつきによりMIM構造の面積がばらつくと、MIMキャパシタとしての容量値がばらつくという問題があった。特に周波数が高いMMICでは、容量値が小さいMIMキャパシタを用いることが多く、面積のばらつきが容量値に与える影響が大きい。
これに対し、特許文献3のように、上部電極を開口部の端部から離間して形成することが考えられるが、層間絶縁層がある場合、他の回路要素との接続が難しいという問題があった。また、MIMキャパシタにトランジスタを隣接させる場合、段差部での耐湿性を維持することが難しいという問題があった。
In the conventional MIM structure, as in
On the other hand, as in
この発明は上記の問題点を解消するためになされたもので、第1の目的は、多層配線構造におけるMIMキャパシタの容量値のばらつきが小さいとともに、半導体基板上の他の回路要素との接続が容易な半導体装置を得ることを目的とする。 The present invention has been made to solve the above problems, and a first object thereof is that the variation in the capacitance value of the MIM capacitor in the multilayer wiring structure is small, and connection with other circuit elements on the semiconductor substrate is possible. An object is to obtain an easy semiconductor device.
また、第2の目的は、多層配線構造におけるMIMキャパシタの容量値のばらつきが小さいとともに、MIMキャパシタに隣接するトランジスタの耐湿性を維持できる半導体装置を得ることを目的とする。 Another object of the present invention is to obtain a semiconductor device in which the variation in the capacitance value of the MIM capacitor in the multilayer wiring structure is small and the moisture resistance of the transistor adjacent to the MIM capacitor can be maintained.
この発明の半導体装置は、半導体基板と、半導体基板に形成されたMIMキャパシタと回路要素とを備え、MIMキャパシタは、容量領域と下部電極取出し領域を有し、容量領域は、半導体基板に形成された第1の配線層と、第1の配線層を覆うように形成された第1の層間絶縁層と、第1の層間絶縁層に第1の配線層の一部が露出するように形成された第1の開口部と、第1の層間絶縁層と第1の開口部を覆うように形成された誘電体膜と、第1の開口部の内側に開口端部から離間させて誘電体膜と接して形成された第2の配線層と、誘電体膜と第2の配線層を覆うように形成された第2の層間絶縁層と、第2の層間絶縁層に第2の配線層の一部が露出するように形成された第2の開口部と、第2の開口部に第2の配線層と接して形成された第3の配線層と、を有し、下部電極取出し領域は、第1の開口部に隣接して配置され、第1の配線層、第1の層間絶縁層、誘電体膜、第2の配線層、第2の層間絶縁層、第3の配線層を容量領域と共有し、誘電体膜に開口部が設けられ、第1の配線層と第2の配線層とが接することを特徴とする。 The semiconductor device of the present invention includes a semiconductor substrate, an MIM capacitor formed on the semiconductor substrate, and a circuit element. The MIM capacitor has a capacitance region and a lower electrode extraction region, and the capacitance region is formed on the semiconductor substrate. The first wiring layer, the first interlayer insulating layer formed so as to cover the first wiring layer, and a portion of the first wiring layer are exposed in the first interlayer insulating layer. A first opening, a dielectric film formed so as to cover the first interlayer insulating layer and the first opening, and a dielectric film spaced from the opening end inside the first opening A second wiring layer formed in contact with the dielectric layer, a second interlayer insulating layer formed so as to cover the dielectric film and the second wiring layer, and a second wiring layer formed on the second interlayer insulating layer. A second opening formed to be partially exposed, and formed in contact with the second wiring layer in the second opening. And a lower electrode lead-out region is disposed adjacent to the first opening, and includes a first wiring layer, a first interlayer insulating layer, a dielectric film, and a second wiring. The layer, the second interlayer insulating layer, and the third wiring layer are shared with the capacitor region, an opening is provided in the dielectric film, and the first wiring layer and the second wiring layer are in contact with each other. .
この発明においては、MIMキャパシタの容量値のばらつきが小さいとともに、他の回路要素との接続が容易な半導体装置が得られる。 According to the present invention, it is possible to obtain a semiconductor device in which the variation in the capacitance value of the MIM capacitor is small and the connection with other circuit elements is easy.
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。 A semiconductor device according to an embodiment of the present invention will be described with reference to the drawings. The same or corresponding components are denoted by the same reference numerals, and repeated description may be omitted.
実施の形態1
図1は、この発明の実施の形態1における半導体装置を示す断面図である。図1において、1はGaAs、GaN等からなる半導体基板、2はTi/Au、Ni/Au等からなる第1の配線層、3はポリイミド、エポキシ等の樹脂からなる第1の層間絶縁層、4はSiNやSiO2からなる誘電体膜、5はTi/Au、Ni/Au等からなる第2の配線層、6はポリイミド、エポキシ等の樹脂からなる第2の層間絶縁層、7はTi/Au、Ni/Au等からなる第3の配線層を示す。
1 is a cross-sectional view showing a semiconductor device according to a first embodiment of the present invention. In FIG. 1, 1 is a semiconductor substrate made of GaAs, GaN or the like, 2 is a first wiring layer made of Ti / Au, Ni / Au, or the like, 3 is a first interlayer insulating layer made of a resin such as polyimide or epoxy, 4 dielectric film made of SiN or SiO 2, the
8はMIM構造のMIM領域(容量領域)であり、MIM領域8において、第2の配線層5はMIM構造の上部電極9、誘電体膜4はMIM構造の容量膜、第1の配線層2はMIM構造の下部電極10を兼ねる。また、11a、11bは第1の開口部、12a、12bは第2の開口部、13は中継電極であり、14は下部電極取出し領域である。
MIM構造の上部電極9は、第1の開口部11aの内側に、開口部11aの端部から離間させて形成される。
MIM構造の上部電極9は、第2の開口部12aを介して、第3の配線層7により他の回路要素と接続される。MIM構造の下部電極10(第1の配線層2)は、第2の開口部12bを介して、中継電極13を中継して第3の配線層7により他の回路要素と接続される。
The
The
この実施の形態の半導体装置を製造するには、まず半導体基板1上にMIMキャパシタの下部電極10となる第1の配線層2を形成する。
次に第1の層間絶縁体層3となるポリイミドを全面に形成し、層間絶縁体層3を、所定のパタンを有するマスクを用いてエッチングし、第1の開口部11a、11bを形成する。
次にMIMキャパシタの容量膜となる誘電体膜4を全面に形成し、所定のパタンを有するマスクを用い、第1の開口部11bの中継電極13を形成する領域にある誘電体膜4に開口を形成する。
In order to manufacture the semiconductor device of this embodiment, first, the
Next, polyimide to be the first
Next, a
続いて、全面にフォトレジストを形成し、所定のパタンを有するマスクを用い、MIM構造の上部電極9、および中継電極13を形成する領域のフォトレジストを除去した後、全面にTi/Auを真空蒸着により堆積する。Ti/Auを堆積後、フォトレジストを溶解、洗浄すると同時に、フォトレジスト上のTi/Auを除去し、それ以外の領域のTi/Auを残すリフトオフ法により、上部電極9と中継電極13を形成する。
Subsequently, a photoresist is formed on the entire surface, and using a mask having a predetermined pattern, the photoresist in the region where the
この方法により、上部電極9は、第1の開口部11aの内側に、開口部11aの端部から離間させて形成することができる。
By this method, the
続いて、第2の層間絶縁体層6を全面に形成し、第2の層間絶縁体層6の厚みが所定の値になるまで第2の層間絶縁体層6をエッチバックして平坦化する。エッチバックした第2の層間絶縁体層6を、所定のパタンを有するマスクを用いてエッチングし、第2の開口部12a、12bを形成する。
次に全面にTi/Auをスパッタ法により堆積し、堆積後、所定のパタンを有するマスクを用いてイオンミリング等によりTi/Auの不要部分を除去し、第3の配線層7を形成し、図1の半導体装置を製造する。
Subsequently, a second
Next, Ti / Au is deposited on the entire surface by sputtering, and after deposition, unnecessary portions of Ti / Au are removed by ion milling or the like using a mask having a predetermined pattern to form a
本実施の形態によれば、MIM構造の上部電極9を、第1の層間絶縁体層3の第1の開口部11aの内側に、第1の開口部11aの端部から離間させて形成するので、MIM構造の上部電極9の電極のサイズが層間絶縁体層3の開口サイズ及び形状の影響を受けず、容量値のばらつきが低減できる。これにより、特性が均一なMMICが実現できる。
また、MIM構造の上部電極9と第3の配線層7とを直接接続し、MIM構造の下部電極10と第3の配線層7とを中継電極13を介して接続したので、半導体基板上の他の回路要素との接続が容易である。
According to the present embodiment, the
In addition, since the
上記の例では、リフトオフ法を用いたが、第1の開口部11aを開口後、全面にTi/Auをスパッタ等により堆積し、リフトオフ法でなく、エッチングやイオンミリングにより上部電極9を形成することもできる。この場合、第1の開口部11aより小さい大きさを有するマスクを用いるため、上部電極9の形成領域より外側にある誘電体膜4がオーバーエッチングされたり、ダメージが与えられたりする可能性がある。
リフトオフ法を用いると誘電体膜4のオーバーエッチングやダメージの懸念がなく、信頼性の高いMIMキャパシタが得られる効果がある。
In the above example, the lift-off method is used. However, after opening the first opening 11a, Ti / Au is deposited on the entire surface by sputtering or the like, and the
When the lift-off method is used, there is no concern about over-etching or damage of the
第1の層間絶縁体層3に用いられるポリイミドなどの樹脂膜の加工は、一般的にRIEを用いておこない、横方向にもエッチングが広がる。このためマスク設計寸法より開口部が大きくなるだけでなく、樹脂膜の膜厚やエッチングのプロセスばらつきにより開口部の大きさがばらつく。また樹脂開口部の形状が、逆テーパー形状やエッチング残りのため不安定となることがあり、MIMキャパシタの耐圧低下を招くことがある。本願ではこのような問題も生じない。
Processing of a resin film such as polyimide used for the first
実施の形態2
図2は、実施の形態2に係る半導体装置を示す断面図である。図2において、20はMIM領域8に隣接して配置されたMESFET、21はMESFET 20のゲート電極、22はMESFET 20のドレイン電極(またはソース電極)、23はMESFET 20のソース電極(またはドレイン電極)である。ドレイン電極22は、第1の配線層を兼用し、MIMキャパシタの下部電極10と電気的に接続している。
24は誘電体膜であり、原子層堆積装置(ALD:Atomic Layer Deposition)によって作製したALD膜を用いる。原子層堆積装置は、原子層を一層ずつ堆積する成膜装置であり、段差被覆性の高い膜を得ることができる。原子層ALD膜としては、実施の形態1で例示したSiNやSiO2の他、Ta2O5などを用いることができる。上記ではMESFETの例を示したが、HEMTなど他のトランジスタを用いることができる。その他は、実施の形態1と同一または相当する構成要素である。
FIG. 2 is a cross-sectional view showing the semiconductor device according to the second embodiment. In FIG. 2, 20 is a MESFET disposed adjacent to the
Reference numeral 24 denotes a dielectric film, which uses an ALD film manufactured by an atomic layer deposition (ALD). The atomic layer deposition apparatus is a film deposition apparatus that deposits atomic layers one by one, and can obtain a film with high step coverage. As the atomic layer ALD film, Ta 2 O 5 or the like can be used in addition to SiN and SiO 2 exemplified in the first embodiment. Although the example of MESFET was shown above, other transistors, such as HEMT, can be used. Other components are the same as or equivalent to those of the first embodiment.
実施の形態2では、ALD膜を用いた耐湿性の高い誘電体膜24によりMESFET20の周囲を覆うので、MESFET20の耐湿性が向上する。
外部から水分の浸入があった場合、層間絶縁体層3、6は水分を透過しやすいため、MESFET20まで水分が到達し、トランジスタの劣化が生じる可能性があるが、耐湿性の高い誘電体膜24により水分の浸入を抑制することができる。特に、カバレッジが良好で高耐湿であるALD膜を適用することにより、第1の開口部11aとの境界等の段差部分からの水分の浸入を抑制することができ、トランジスタの耐湿性が向上する。
In
When moisture enters from the outside, the
実施の形態3
実施の形態3では、誘電体膜24をALD膜からなる下層誘電体膜と、プラズマCVDにより形成したプラズマCVD膜からなる上層保護膜との2層構造の膜とする。その他は実施の形態2と同じである。
この実施の形態では、下層誘電体膜をTa2O5、上層保護膜をSiNとした。ALD膜とプラズマCVD膜の上下の関係は反転しても良い。
In the third embodiment, the dielectric film 24 is a film having a two-layer structure of a lower dielectric film made of an ALD film and an upper protective film made of a plasma CVD film formed by plasma CVD. The rest is the same as in the second embodiment.
In this embodiment, the lower dielectric film is Ta 2 O 5 and the upper protective film is SiN. The upper and lower relationship between the ALD film and the plasma CVD film may be reversed.
ALD膜は、膜種や膜質によりリーク電流が生じることがある。一方、プラズマCVD膜、特にSiN膜はリーク電流が非常に小さく、電気特性が良好なMIMが得られる。ALD膜とプラズマCVD膜の2層構造とすることで、MIMキャパシタのリーク電流を抑制し、かつトランジスタの耐湿性を確保することができる。 The ALD film may cause a leak current depending on the film type and film quality. On the other hand, a plasma CVD film, particularly a SiN film, has a very small leakage current, and an MIM having good electrical characteristics can be obtained. With the two-layer structure of the ALD film and the plasma CVD film, the leakage current of the MIM capacitor can be suppressed and the moisture resistance of the transistor can be ensured.
実施の形態4
図3は、実施の形態3に係る半導体装置を示す断面図である。図3において、31は、MESFETの周囲を覆う保護膜24の段差部を覆うように形成された段差保護膜である。段差保護膜31は、上部電極9と同様、第2の配線層5として形成される。その他は実施の形態2と同じである。
FIG. 3 is a cross-sectional view showing a semiconductor device according to the third embodiment. In FIG. 3, 31 is a step protective film formed so as to cover the step portion of the protective film 24 covering the periphery of the MESFET. The step
この実施の形態では、MESFET20の周囲を覆う誘電体膜24の段差部分における誘電体膜24のカバレッジが向上する。
外部から水分の浸入があった場合、第1の開口部11aとの境界等の段差部分から水分が浸入しMESFET20が劣化する可能性があるが、段差保護膜31により水分の浸入を抑制することができ、トランジスタの耐湿性が向上する。
上記の例では、誘電体膜24としてALD膜を用いたが、プラズマCVD膜など他の膜を用いた場合に、段差部分の耐湿性向上のために適用することもできる。
In this embodiment, the coverage of the dielectric film 24 at the step portion of the dielectric film 24 covering the periphery of the
When moisture enters from the outside, moisture may enter from a stepped portion such as a boundary with the first opening 11a and the
In the above example, the ALD film is used as the dielectric film 24. However, when another film such as a plasma CVD film is used, it can be applied to improve the moisture resistance of the stepped portion.
1 半導体基板
2 第1の配線層
3 第1の層間絶縁層
4 誘電体膜
5 第2の配線層
6 第2の層間絶縁層
7 第3の配線層
8 MIM領域
9 上部電極
10 下部電極
11a、11b 第1の開口部
12a、12b 第2の開口部
13 中継電極
14 下部電極取出し領域
20 MESFET
21 ゲート電極
22 ドレイン電極
23 ソース電極
31 段差保護膜
DESCRIPTION OF
DESCRIPTION OF
21
Claims (4)
前記半導体基板に形成されたMIMキャパシタと回路要素とを備え、
前記MIMキャパシタは、容量領域と下部電極取出し領域を有し、
前記容量領域は、前記半導体基板に形成された第1の配線層と、
前記第1の配線層を覆うように形成された第1の層間絶縁層と、
前記第1の層間絶縁層に、前記第1の配線層の一部が露出するように形成された第1の開口部と、
前記第1の層間絶縁層と前記第1の開口部を覆うように形成された誘電体膜と、
前記第1の開口部の内側に、開口端部から離間させて前記誘電体膜と接して形成された第2の配線層と、
前記誘電体膜と前記第2の配線層を覆うように形成された第2の層間絶縁層と、
前記第2の層間絶縁層に、前記第2の配線層の一部が露出するように形成された第2の開口部と、
前記第2の開口部に前記第2の配線層と接して形成された第3の配線層と、を有し、
前記下部電極取出し領域は、前記第1の開口部に隣接して配置され、
前記第1の配線層、前記第1の層間絶縁層、前記誘電体膜、前記第2の配線層、前記第2の層間絶縁層、前記第3の配線層を前記容量領域と共有し、
前記誘電体膜に開口部が設けられ、前記第1の配線層と前記第2の配線層とが接し、
前記回路要素は、前記第3の配線層と接続されることを特徴とする半導体装置。 A semiconductor substrate;
An MIM capacitor formed on the semiconductor substrate and a circuit element;
The MIM capacitor has a capacitance region and a lower electrode extraction region,
The capacitance region includes a first wiring layer formed on the semiconductor substrate,
A first interlayer insulating layer formed to cover the first wiring layer;
A first opening formed in the first interlayer insulating layer so as to expose a part of the first wiring layer;
A dielectric film formed to cover the first interlayer insulating layer and the first opening;
A second wiring layer formed on the inner side of the first opening and in contact with the dielectric film and spaced from the opening end;
A second interlayer insulating layer formed to cover the dielectric film and the second wiring layer;
A second opening formed in the second interlayer insulating layer so that a part of the second wiring layer is exposed;
A third wiring layer formed in contact with the second wiring layer in the second opening,
The lower electrode extraction region is disposed adjacent to the first opening;
Sharing the first wiring layer, the first interlayer insulating layer, the dielectric film, the second wiring layer, the second interlayer insulating layer, and the third wiring layer with the capacitor region;
An opening is provided in the dielectric film, and the first wiring layer and the second wiring layer are in contact with each other,
The semiconductor device is characterized in that the circuit element is connected to the third wiring layer.
前記半導体基板に形成されたMIMキャパシタとトランジスタとを備え、
前記MIMキャパシタは、前記半導体基板に形成された第1の配線層と、
前記第1の配線層を覆うように形成された第1の層間絶縁層と、
前記第1の層間絶縁層に、前記第1の配線層の一部が露出するように形成された第1の開口部と、
前記第1の層間絶縁層と前記第1の開口部を覆うように形成された誘電体膜と、
前記第1の開口部の内側に、開口端部から離間させて前記誘電体膜と接して形成された第2の配線層と、
前記誘電体膜と前記第2の配線層を覆うように形成された第2の層間絶縁層と、
前記第2の層間絶縁層に、前記第2の配線層の一部が露出するように形成された第2の開口部と、
前記第2の開口部に前記第2の配線層と接して形成された第3の配線層と、を有し、
前記トランジスタは、前記第1の開口部に隣接して配置され、
前記トランジスタの上部と側面部は、前記第1の層間絶縁層、前記誘電体膜、および前記第2の層間絶縁層により、順に取囲んで覆われ、
前記トランジスタのドレイン電極とソース電極は、前記第1の配線層を共有し、
前記誘電体膜が、原子層が順に堆積されたALD膜であることを特徴とする半導体装置。 A semiconductor substrate;
A MIM capacitor and a transistor formed on the semiconductor substrate;
The MIM capacitor includes a first wiring layer formed on the semiconductor substrate;
A first interlayer insulating layer formed to cover the first wiring layer;
A first opening formed in the first interlayer insulating layer so as to expose a part of the first wiring layer;
A dielectric film formed to cover the first interlayer insulating layer and the first opening;
A second wiring layer formed on the inner side of the first opening and in contact with the dielectric film and spaced from the opening end;
A second interlayer insulating layer formed to cover the dielectric film and the second wiring layer;
A second opening formed in the second interlayer insulating layer so that a part of the second wiring layer is exposed;
A third wiring layer formed in contact with the second wiring layer in the second opening,
The transistor is disposed adjacent to the first opening;
The upper and side portions of the transistor are sequentially surrounded and covered by the first interlayer insulating layer, the dielectric film, and the second interlayer insulating layer,
The drain electrode and the source electrode of the transistor share the first wiring layer,
The semiconductor device, wherein the dielectric film is an ALD film in which atomic layers are sequentially deposited.
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