JP6411695B2 - Silicon carbide semiconductor device and method for manufacturing silicon carbide semiconductor device - Google Patents
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Description
本発明は,炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関し,特に,メサ構造を有する炭化珪素バイポーラ素子およびその製造方法に関する。 The present invention relates to a silicon carbide semiconductor device and a method for manufacturing a silicon carbide semiconductor device, and more particularly to a silicon carbide bipolar element having a mesa structure and a method for manufacturing the same.
持続可能な社会の実現における最も重要な課題は,エネルギー資源の枯渇と,CO2等の温室効果ガスの過量排出である。このため,エネルギー効率に優れ,CO2排出量の少ない電力変換装置が重要となってきている。電力変換装置の多くは,スイッチング素子である絶縁ゲートバイポーラトランジスタ(IGBT: Insulated Gate Bipolar Transistor)と整流素子であるPiNダイオード(PND)を並列接続したパワーモジュールで構成されている。このため,半導体素子の損失低減が,電力変換装置の省エネ化に直結する。The most important issue in the implementation of a sustainable society, the depletion of energy resources are excessive emissions of greenhouse gases such as CO 2. For this reason, a power converter having excellent energy efficiency and low CO 2 emission has become important. Many of the power conversion devices are configured by a power module in which an insulated gate bipolar transistor (IGBT) as a switching element and a PiN diode (PND) as a rectifying element are connected in parallel. For this reason, the loss reduction of the semiconductor element is directly linked to energy saving of the power converter.
半導体素子の損失低減技術として,4H型炭化珪素(4H−SiC, 以下ではSiCと記載)で素子を形成する方法が注目されている。しかしながら,現在の炭化珪素バイポーラ素子において,順方向に電流が流れる際に電圧が増加する通電劣化の問題がある。その原因は,エピ成長或いはデバイス製造プロセス中に,炭化珪素結晶中にBPD(Basal Plane Dislocation)が入り,順方向電流が流れる際に電子と正孔の再結合によってBPDが拡張し,積層欠陥面積が大きくなるためである。特に,バイポーラ素子のメサ加工工程において,メサ壁部にBPDが発生しやすい。特許文献1に開示の技術では,メサ構造が形成された炭化珪素バイポーラ型半導体装置において,メサ壁部やメサ周辺部に,p型の層または高抵抗のアモルファス層を形成することで,n型ドリフト層とp型電荷注入層の間のpn接合界面と,メサ壁部またはメサ周辺部の表面とを空間的に分離する通電劣化防止層を設けている。
As a technique for reducing the loss of a semiconductor element, a method of forming an element using 4H type silicon carbide (4H—SiC, hereinafter referred to as SiC) has been attracting attention. However, the current silicon carbide bipolar device has a problem of deterioration of energization in which the voltage increases when current flows in the forward direction. The cause is that during the epitaxial growth or device manufacturing process, BPD (Basal Plane Dislocation) enters the silicon carbide crystal, and when forward current flows, the BPD expands due to recombination of electrons and holes, resulting in a stacking fault area. This is because of the increase. In particular, BPD is likely to occur on the mesa wall in the mesa processing process of the bipolar element. In the technique disclosed in
しかしながら,特許文献1に開示の技術では,メサ壁部までがp型となっているために,メサ壁部近傍で正孔が生じ得る。メサ壁部近傍で正孔が生じ得るために,電子と正孔の再結合によって通電劣化防止の効果は限定的になる。
However, in the technique disclosed in
そこで,本発明は,メサ構造を有する炭化珪素バイポーラ素子において,優れた通電劣化防止の効果を提供することを目的とする。 Therefore, an object of the present invention is to provide an excellent effect of preventing current deterioration in a silicon carbide bipolar device having a mesa structure.
本発明では,メサ構造の内部に形成されているn型不純物の濃度よりもp型不純物の濃度の方が高い第1領域と,メサ構造の側面に沿って,p型不純物の濃度よりもn型不純物の濃度の方が高い第2領域と,設けることで上述の課題を解決する。 In the present invention, the first region where the concentration of the p-type impurity is higher than the concentration of the n-type impurity formed inside the mesa structure, and the n-type impurity concentration than the concentration of the p-type impurity along the side surface of the mesa structure. By providing the second region having a higher type impurity concentration, the above-described problem is solved.
本発明によれば,優れた通電劣化防止の効果を得ることができ,信頼性の高い炭化珪素半導体装置を提供することができる。 According to the present invention, it is possible to obtain an excellent effect of preventing current deterioration and to provide a highly reliable silicon carbide semiconductor device.
以下,本発明の実施の形態について,図面を参照して詳細に説明する。但し,以下で説明する実施形態では,メサ構造を有する炭化珪素バイポーラ素子の内,炭化珪素PiNダイオード(SiC−PND)または炭化珪素ゲートターンオフサイリスタ(SiC−GTO)を例として説明するが,本発明はSiC−PNDやSiC−GTOに限定されるものではない。なお,実施の形態を説明するための全図において,同一部材には原則として同一の符号を付し,その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. However, in the embodiments described below, a silicon carbide PiN diode (SiC-PND) or a silicon carbide gate turn-off thyristor (SiC-GTO) among silicon carbide bipolar elements having a mesa structure will be described as an example. Is not limited to SiC-PND or SiC-GTO. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.
本実施例の炭化珪素半導体装置であるn型SiC−PND100を図1及び図2を用いて説明する。図1は,本実施例のn型SiC−PND100の上面図である。図2は,本実施例のSiC−PND100の図1での破線A−A’に対応する箇所での断面図である。
An n-type SiC-
図2に示すように,本実施例のn型SiC−PND100は,n型バルク4H−SiC基板101の上に,n型バルク4H−SiC基板101よりも不純物濃度の低い炭化珪素半導体層であるn型ドリフト層102が形成されている。さらに,n型ドリフト層102の上に炭化珪素層であるホール注入層103が形成されている。
As shown in FIG. 2, the n-type SiC-
n型バルク4H−SiC基板101は,窒素(N)やリン(P)などを不純物として含むn型単結晶SiCの層であり,例えば昇華法などによって製造することができる。n型バルク4H−SiC基板101の不純物濃度は,例えば1×1016cm−3以上2×1020cm−3未満である。n型バルク4H−SiC基板101の厚さは,例えば100μm以上1000μm未満である。The n-type bulk 4H—
n型ドリフト層102は,例えばエピタキシャル成長法によって形成することができる。n型ドリフト層102に含まれる窒素(N)やリン(P)などの不純物の濃度は,例えば1×1013cm−3以上1×1018cm−3未満である。The n-
ホール注入層103は,アルミニウム(Al)やホウ素(B)などのp型不純物含む炭化珪素層である。ホール注入層103のp型物不純物の濃度は,例えば1×1017cm−3以上1×1021cm−3未満である。ホール注入層103では,n型不純物の濃度よりもp型不純物の濃度の方が高い。ホール注入層103はp型半導体層であり,n型ドリフト層102とpn接合している。ホール注入層103は,例えばエピタキシャル成長法によって形成することができる。エピタキシャル成長法では,ホール注入層103に選択的にp型不純物を導入できる。また,ホール注入層103をn型半導体層へのp型不純物のイオン注入によっても形成できる。ホール注入層103の厚さは,例えば0.5μm以上30μm未満である。The
図2に示すように,ホール注入層103,及びホール注入層103からn型ドリフト層102への通電経路は,メサ構造内に設けられている。図1及び図2に示すように,メサ構造の側面の下を含むメサ構造の周囲には,p型電界緩和層104が形成されている。図2に示すように,p型電界緩和層104はホール注入層103に接している。p型電界緩和層104は,p型不純物イオンの注入によって形成でき,不純物濃度は例えば1×1014cm−3以上5×1018cm−3未満である。p型電界緩和層104によって,逆方向電圧が印加された際に,p型電界緩和層104に空乏層が広がり,ホール注入層103の端部への電界集中を緩和することができ,n型SiC−PND100の耐圧性能を向上できる。As shown in FIG. 2, the
本願では,メサ構造の側面部分をメサ壁部108と呼び,メサ壁部108の下端部からp型電界緩和層104の表面の一部の領域をメサ下端周辺部109と呼び,メサ壁部108の上端部からホール注入領域103表面の一部の領域をメサ上端周辺部111と呼ぶ。メサ下端周辺部109の横幅Wn1は,1nm以上100μm未満であり,例えば10μmにすることができる。メサ上端周辺部111の横幅Wn2は,1nm以上100μm未満であり,例えば5μmにすることができる。In the present application, the side portion of the mesa structure is referred to as a
n型SiC−PND100は,メサ上端周辺部111,メサ壁部108及びメサ下端周辺部109に沿って,n型電流防止層110を有している。n型電流防止層110では,p型不純物の濃度よりもn型不純物の濃度の方が高い。n型電流防止層110の厚さTnは,1nm以上2μm未満であり,例えば100nmにすることができる。n型電流防止層110は,n型不純物のカウンタードーピングにより形成することができる。n型電流防止層110は,n型半導体層であるので,p型半導体層のホール注入層103及びp型電界緩和層104とpn接合する。n型電流防止層110が,メサ上端周辺部111,メサ壁部108及びメサ下端周辺部109に沿って形成されていることにより,メサ壁部108の周辺全体でホールの発生を防ぐことができる。The n-type SiC-
メサ構造の上部には,ホール注入層103に接してアノード電極106が設けられている。n型バルク4H−SiC基板101の裏面にはカソード電極107が設けられている。アノード電極106が設けられている箇所を除いて,n型SiC−PND100の表面には,パッシベーション膜105が設けられている。パッシベーション膜105は,SiO2または窒化シリコンで形成することができる。On the top of the mesa structure, an
本実施例のn型SiC−PND100の製造方法を図3(a)〜(d)の製造過程の断面図を用いて説明する。図3(a)に示したように,n型バルク4H−SiC基板101の上に,n型バルク4H−SiC基板101よりも不純物濃度の低いn型ドリフト層102となるn型炭化珪素層が形成され,さらに,n型半導体層の上にホール注入層103となるp型炭化珪素層が形成されている炭化珪素ウェハを準備する。次に,図3(b)に示すように,準備した炭化珪素ウェハに対し,ドライエッチングで周囲部分のp型炭化珪素層とn型炭化珪素層を除去することでメサ構造を形成する。
A method for manufacturing the n-type SiC-
その後,図3(c)に示すように,メサ構造の周囲に,例えばマスクプロセスによりメサ構造の底面及び側面から,p型不純物として,例えばアルミニウムをイオン注入することにより,p型電界緩和層104を形成する。ここで,p型電界緩和層104は,ホール注入層103に接するように,ホール注入層103の下へ延伸して形成される。次に,図3(d)に示すように,メサ壁部108と,その周辺部であるメサ上端周辺部111及びメサ下端周辺部109と,にn型不純物として例えば窒素を,マスクプロセスによりイオン注入することにより,n型半導体層であるn型電流防止層110を形成する。ここで,p型電界緩和層104がホール注入層103に接するようにホール注入層103の下へ延伸して形成される際に,メサ壁部108からもイオン注入がなされるために,メサ壁部108周辺には,ホール注入層103のp型不純物の濃度とp型電界緩和層104のp型不純物の濃度との和のp型不純物の濃度となる部分が形成される。したがって,n型電流防止層110を形成する際には,ホール注入層103のp型不純物の濃度とp型電界緩和層104のp型不純物の濃度との和よりも高い濃度のn型不純物を注入する。また,n型電流防止層110のn型不純物の濃度は,n型ドリフト層102のn型不純物の濃度よりも高い。
After that, as shown in FIG. 3C, for example, aluminum is ion-implanted as a p-type impurity around the mesa structure from the bottom surface and side surface of the mesa structure by, for example, a mask process, to thereby form the p-type
その後,注入したイオンを活性化するためにアニールを行う。次に,アノード電極106と,パッシベーション膜105と,カソード電極107と,を形成し,図2に示した構造を得る。
Thereafter, annealing is performed to activate the implanted ions. Next, the
本発明の効果を図4に示した。図4には,n型電流防止層110を設けたSiC−PNDの通電による順方向電圧の経時変化を実線で,比較例としてn型電流防止層110が設けられていないSiC−PNDの通電による順方向電圧の経時変化を破線で,それぞれ示した。図4から,比較例のn型電流防止層110が設けられていないダイオードでは,通電によって順方向電圧が増加するのに対して,n型電流防止層110を設けた場合には,メサ壁部108付近ではn型電流防止層110のためにホールが発生しないので,BPDの拡張が抑制され,順方向電圧がほとんど増加しないことが分かる。このように,本発明によって,優れた通電劣化防止の効果を得ることができ,信頼性の高い炭化珪素半導体装置を提供することができる。
The effect of the present invention is shown in FIG. In FIG. 4, the time-dependent change of the forward voltage due to the energization of the SiC-PND provided with the n-type
図5に本実施例の半導体装置を示す。図5に示した半導体装置の実施例1のn型SiC−PND100との違いは,p型抵抗低減層501がアノード電極106の下に形成されている点である。p型抵抗低減層501の不純物濃度は,ホール注入層103の不純物濃度よりも高く,例えば1×1017cm−3以上1×1022cm−3未満である。p型抵抗低減層501は,p型不純物として,例えばアルミニウムをイオン注入することで形成することができる。p型抵抗低減層501の外周部分はn型電流防止層110と重なっていてもよいが,離れていてもよい。p型不純物を高濃度に有するp型抵抗低減層501を形成することによって,アノード電極106のコンタクト抵抗を低減することができる。FIG. 5 shows a semiconductor device of this example. The difference from the n-type SiC-
図6に本実施例の半導体装置を示す。図6に示した半導体装置の実施例1のn型SiC−PND100との違いは,n型BPD低減層601がn型バルク4H−SiC基板101とn型ドリフト層102の間に形成されている点である。n型BPD低減層601の厚さは,例えば0.5μm以上50μm未満で,不純物濃度は例えば1×1015cm−3以上1×1020cm−3未満である。n型BPD低減層601によって,n型バルク基板1中に存在するBPDの一部がTED(Threading Edge Dislocation)に変化し,n型ドリフト層102とホール注入層103の中のBPDを大幅に低減することができる。FIG. 6 shows a semiconductor device of this example. The difference from the n-type SiC-
本実施例では,実施例1乃至3の炭化珪素半導体装置の終端構造の変形例を示す。図7(a)及び図7(b)には,本実施例の炭化珪素半導体装置の上面図を示す。 In this example, a modification of the termination structure of the silicon carbide semiconductor device of Examples 1 to 3 is shown. 7A and 7B are top views of the silicon carbide semiconductor device of this example.
図7(a)は,FLR(Field Limiting Ling)構造の例である。図8(a)に,図7(a)の破線B−B’に対応する箇所での要部断面図を示す。図8(a)に示すように,p型電界緩和層104の外側に,リング状にp型半導体領域701a,p型半導体領域701b,及びp型半導体領域701cが設けられており,FLR構造が形成されている。p型電界緩和層104がFLR構造に囲まれていることによって,より効果的に電界を緩和できる。
FIG. 7A shows an example of a FLR (Field Limiting Ring) structure. FIG. 8A shows a cross-sectional view of the main part at a location corresponding to the broken line B-B ′ in FIG. As shown in FIG. 8A, a p-
図7(b)は,JTE(Junction Termination Extension)構造の例である。図8(b)に,図7(b)の破線C−C’に対応する箇所での要部断面図を示す。図8(b)に示すように,p型電界緩和層104の外側に,p型電界緩和層104よりもp型不純物の濃度が低いp型半導体領域701d,p型半導体領域701dよりもp型不純物の濃度が低いp型半導体領域701e,及びp型半導体領域701dよりもp型不純物の濃度が低いp型半導体領域701fが設けられており,JTE構造が形成されている。p型電界緩和層104がJTE構造に接続されていることによって,より効果的に電界を緩和できる。
FIG. 7B is an example of a JTE (Junction Termination Extension) structure. FIG. 8B shows a cross-sectional view of the main part at a location corresponding to the broken line C-C ′ in FIG. As shown in FIG. 8B, on the outside of the p-type
本実施例では,本発明を適用したゲートターンオフサイリスタ(GTO)の例を示す。図9に,本実施例のSiC−GTOの断面構造を示す。 In this embodiment, an example of a gate turn-off thyristor (GTO) to which the present invention is applied is shown. FIG. 9 shows a cross-sectional structure of the SiC-GTO of this example.
本実施例のSiC−GTOには,n型バルク4H−SiC基板101の上にp型フィールドストップ層1001が形成されている。p型フィールドストップ層1001の上には,p型ドリフト層1002が形成されている。p型ドリフト層1002の上には,n型導電層1003が形成されている。n型導電層1003の上には,ホール注入層103が形成されている。n型導電層1003のメサ構造の外周部分には,n型導電層1004が形成されている。n型導電層1004の上には,ゲート電極1005が形成されている。
In the SiC-GTO of this embodiment, a p-type
n型バルク4H−SiC基板101は,例えば昇華法などによって形成される窒素(N)やリン(P)などを含むn型単結晶SiCの層である。n型バルク4H−SiC基板101の厚さは,例えば100μm以上1000μm未満である。n型バルク4H−SiC基板101の不純物濃度は,例えば1×1016cm−3以上2×1020cm−3未満である。The n-type bulk 4H—
p型フィールドストップ層1001は,例えばエピタキシャル成長法によって形成されたアルミニウム(Al)やホウ素(B)などのp型不純物を含む層である。p型フィールドストップ層1001のp型不純物の濃度は,例えば1×1015cm−3以上1×1019cm−3未満である。The p-type
p型ドリフト層1002は,例えばエピタキシャル成長法によって形成することができる。p型ドリフト層1002のp型不純物の濃度は,例えば1×1012cm−3以上1×1018cm−3未満である。The p-
n型導電層1003は,例えばエピタキシャル成長法によって形成することができる。n型導電層1003のn型不純物の濃度は,例えば1×1015cm−3以上1×1019cm−3未満である。The n-
ホール注入層103は,例えばエピタキシャル成長法によって形成することができる。ホール注入層103の厚さは,例えば0.5μm以上30μm未満であり,不純物濃度は例えば1×1017cm−3以上1×1021cm−3未満である。The
n型導電層1004は,例えばn型不純物のイオン注入によって形成することができる。
The n-
実施例1と同様に,ホール注入層103からn型導電層1003への通電経路はメサ構造の内部にある。メサ構造の上部には,ホール注入層103に接してアノード電極106が設けられている。n型バルク4H−SiC基板101の裏面にはカソード電極107が設けられている。
Similar to the first embodiment, the energization path from the
実施例1と同様に,メサ上端周辺部111,メサ壁部108及びメサ下端周辺部109に沿って,n型電流防止層110が設けられている。n型電流防止層110では,p型不純物の濃度よりもn型不純物の濃度の方が高い。n型電流防止層110の厚さは,1nm以上2μm未満であり,例えば100nmにすることができる。n型電流防止層110は,n型不純物のカウンタードーピングにより形成することができる。
Similar to the first embodiment, the n-type
図10に,実施例1乃至4に示した炭化珪素半導体装置の適用例を示す。図10に示したように,本実施例の電力変換装置は例えば,鉄道車両に用いることができる。 FIG. 10 shows an application example of the silicon carbide semiconductor device shown in the first to fourth embodiments. As shown in FIG. 10, the power conversion device of this embodiment can be used for, for example, a railway vehicle.
図10は,鉄道車両に適用される三相モータシステムの一例を示すブロック図である。鉄道車両には架線RTからパンダグラフPGを介して電力が供給される。架線RTの高圧交流電圧は,例えば25kVまたは15kVである。この高圧交流電圧は,絶縁型の主変圧器MTRによって,例えば3.3kVの交流電圧に降圧される。降圧された交流電圧は,コンバータAC/DCによって直流電圧3.3kVに順変換される。その後,この直流電圧はキャパシタCLを介してインバータDC/ACによって交流電圧に変換され,三相モータM3に所望の三相交流電圧が出力されて,三相モータM3が駆動する。なお,符号WHLは車輪を示す。 FIG. 10 is a block diagram showing an example of a three-phase motor system applied to a railway vehicle. Electric power is supplied to the railway vehicle from the overhead line RT via the panda graph PG. The high-voltage AC voltage of the overhead line RT is, for example, 25 kV or 15 kV. This high-voltage AC voltage is stepped down to an AC voltage of, for example, 3.3 kV by the insulated main transformer MTR. The stepped-down AC voltage is forward converted to a DC voltage of 3.3 kV by the converter AC / DC. Thereafter, the DC voltage is converted into an AC voltage by the inverter DC / AC via the capacitor CL, and a desired three-phase AC voltage is output to the three-phase motor M3, thereby driving the three-phase motor M3. Reference sign WHL indicates a wheel.
ここで,図10の鉄道車両の三相モータシステムを構成するコンバータAC/DCのIGBTに並列接続される還流ダイオードFRDに,実施例1乃至4のn型SiC−PND100を適用することができる。n型SiC−PND100を適用することにより,リーク電流が減少するので,損失が小さく高効率な電力変換装置を提供することができる。
Here, the n-type SiC-
また本発明の効果により損失の小さな電力変換装置になるために放熱フィン等の削減が可能となり三相モータシステムの体積を小さくすることができる。これにより,例えば三相モータシステムを含む床下部品の小型化による鉄道車両の低床化を図ることができる。また,例えば,床下部品の小型化によって鉄道車両の一部に蓄電池SBを新たに設置できるスペースを確保することができるので,車両を減速させる際に,車輪WHLを経由して電力を架線RTに戻すだけでなく,蓄電池SBに電力を蓄積することもできる。その結果,鉄道車両の回生効率を向上させることができる。言い換えれば,鉄道システムのライフサイクルコストを低減することができる。 Further, since the power conversion device has a small loss due to the effect of the present invention, the number of heat radiation fins can be reduced, and the volume of the three-phase motor system can be reduced. As a result, for example, the floor of the railway vehicle can be reduced by downsizing the underfloor parts including the three-phase motor system. In addition, for example, by downsizing the underfloor parts, it is possible to secure a space where a storage battery SB can be newly installed in a part of the railway vehicle. Therefore, when the vehicle is decelerated, power is transferred to the overhead line RT via the wheels WHL. In addition to returning, it is also possible to store power in the storage battery SB. As a result, the regeneration efficiency of the railway vehicle can be improved. In other words, the life cycle cost of the railway system can be reduced.
100:n型SiC−PND,101:n型バルク4H−SiC基板,102:n型ドリフト層,103:ホール注入層,104:p型電界緩和層,105:パッシベーション膜,106:アノード電極,107:カソード電極,108:メサ壁部,109メサ下端周辺部,110:n型電流防止層,111:メサ上端周辺部。 100: n-type SiC-PND, 101: n-type bulk 4H-SiC substrate, 102: n-type drift layer, 103: hole injection layer, 104: p-type electric field relaxation layer, 105: passivation film, 106: anode electrode, 107 : Cathode electrode, 108: mesa wall portion, 109 mesa lower end peripheral portion, 110: n-type current prevention layer, 111: mesa upper end peripheral portion.
Claims (13)
前記メサ構造の側面に沿って、p型不純物の濃度よりもn型不純物の濃度の方が高い第2領域と、
前記側面の下に形成され、前記第1領域に接続する,n型不純物の濃度よりもp型不純物の濃度の方が高い第3領域と、
を有することを特徴とする炭化珪素半導体装置。 A first region having a p-type impurity concentration higher than an n-type impurity concentration formed inside the mesa structure;
A second region having a higher n-type impurity concentration than a p-type impurity concentration along a side surface of the mesa structure;
A third region formed under the side surface and connected to the first region and having a higher p-type impurity concentration than an n-type impurity concentration;
A silicon carbide semiconductor device comprising:
前記メサ構造の上にはアノード電極が形成されていることを特徴とする炭化珪素半導体装置。 The silicon carbide semiconductor device according to claim 1,
A silicon carbide semiconductor device, wherein an anode electrode is formed on the mesa structure.
前記第2領域は、前記第1領域および前記第3領域に接していることを特徴とする炭化珪素半導体装置。 The silicon carbide semiconductor device according to claim 1 ,
The silicon carbide semiconductor device, wherein the second region is in contact with the first region and the third region.
前記第3領域は,FLR構造に囲まれていることを特徴とする炭化珪素半導体装置。 The silicon carbide semiconductor device according to claim 1 ,
The silicon carbide semiconductor device, wherein the third region is surrounded by an FLR structure.
前記第3領域はJTE構造に接続していることを特徴とする炭化珪素半導体装置。 The silicon carbide semiconductor device according to claim 1 ,
The silicon carbide semiconductor device, wherein the third region is connected to a JTE structure.
前記第1領域とpn接合を形成しているn型のドリフト層を有することを特徴とする炭化珪素半導体装置。 The silicon carbide semiconductor device according to claim 1,
A silicon carbide semiconductor device comprising an n-type drift layer forming a pn junction with the first region.
前記メサ構造の外側にゲート電極を有することを特徴とする炭化珪素半導体装置。 The silicon carbide semiconductor device according to claim 1,
A silicon carbide semiconductor device comprising a gate electrode outside the mesa structure.
前記メサ構造の側面に沿って、n型の第2半導体領域と、
前記側面の下に形成され、前記第1半導体領域に接続する,n型不純物の濃度よりもp型不純物の濃度の方が高い第3半導体領域と、
を有することを特徴とする炭化珪素半導体装置。 A p-type first semiconductor region formed inside the mesa structure;
Along the side surface of the mesa structure, an n-type second semiconductor region;
A third semiconductor region formed under the side surface and connected to the first semiconductor region and having a higher p-type impurity concentration than an n-type impurity concentration;
A silicon carbide semiconductor device comprising:
前記メサ構造の上にはアノード電極が形成されていることを特徴とする炭化珪素半導体装置。 The silicon carbide semiconductor device according to claim 8 ,
A silicon carbide semiconductor device, wherein an anode electrode is formed on the mesa structure.
前記第2半導体領域は、前記第1半導体領域および前記第3半導体領域に接していることを特徴とする炭化珪素半導体装置。 The silicon carbide semiconductor device according to claim 8 ,
The silicon carbide semiconductor device, wherein the second semiconductor region is in contact with the first semiconductor region and the third semiconductor region.
前記メサ構造の外側にゲート電極を有することを特徴とする炭化珪素半導体装置。 The silicon carbide semiconductor device according to claim 8 ,
A silicon carbide semiconductor device comprising a gate electrode outside the mesa structure.
前記第2炭化珪素層を内部に含むメサ構造を前記ウェハ表面に形成し、
前記メサ構造の側面および底面に第3濃度でp型の不純物を注入し、
前記メサ構造の側面に第4濃度でn型の不純物を注入し、
前記第4濃度は、前記第1濃度と前記第2濃度の和の値よりも高いことを特徴とする炭化珪素半導体装置の製造方法。 Preparing a wafer having a second silicon carbide layer containing a p-type impurity at a second concentration on the first silicon carbide layer containing an n-type impurity at a first concentration;
Forming a mesa structure including the second silicon carbide layer on the wafer surface;
Injecting p-type impurities at a third concentration into the side and bottom surfaces of the mesa structure;
Injecting an n-type impurity at a fourth concentration into the side surface of the mesa structure;
The method for manufacturing a silicon carbide semiconductor device, wherein the fourth concentration is higher than a sum of the first concentration and the second concentration.
前記ウェハの裏面側にカソード電極を形成することを特徴とする炭化珪素半導体装置の製造方法。 It is a manufacturing method of the silicon carbide semiconductor device according to claim 12 ,
A method of manufacturing a silicon carbide semiconductor device, comprising forming a cathode electrode on a back side of the wafer.
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