JP6388867B2 - Ｎｆｃイニシエータ送信波形を生成するためのパルス整形 - Google Patents

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Description

関連出願の相互参照
[0001] 本出願は、その開示の全体が参照により本明細書に組み込まれる、２０１２年９月２７日に出願された「PULSE SHAPING FOR GENERATING NFC INITIATOR TRANSMIT WAVEFORM」と題する米国仮出願第６１／７０６，５８１号の利益を主張する。
[0002] 本開示は、一般に、ワイヤレス通信および無線周波数識別の装置および方法に関する。より詳細には、本開示はパルス整形装置および方法に関する。
[0003] ニアフィールド通信（ＮＦＣ：Near Field Communication）システムは、１３．５６ＭＨｚでのイニシエータ（initiator）とターゲットとの間の短距離ワイヤレス通信を可能にする。イニシエータは、プロキシミティ（Proximity）タイプＡ、Ｂ、およびＦと、ビシニティ（Vicinity）プロトコルとを含む、ＮＦＣ標準プロトコルを使用して、イニシエータに近いターゲットのＲＦＩＤタグを読み取る。
[0004] 電子機器におけるＮＦＣインターフェースの使用は、非接触集積回路カード（たとえば、無線周波数識別（ＲＦＩＤ：radio frequency identification）カード）の機能と同様の機能をもつポータブルデバイスを与える。さらに、ＮＦＣインターフェースを備えた電子機器は、他のＮＦＣデバイスと通信するために無線周波数（ＲＦ）リーダーおよび／またはライターとして動作することが可能であり得る。ＮＦＣの基本的側面は、ＲＦ範囲における電磁波の使用と、情報コンテンツの送信が、たとえば数センチメートルの範囲内で、短い距離のみにわたって実現されることとである。
[0005] ＮＦＣシステムが、動作上の要求を満たすためにより強力な信号を放射するにつれて、電力消費は増加する。ＦＣＣとＥＴＳＩとを含む規制機関が帯域外放射（out-of-band emission）を規制する。帯域外放射を低減し、および／または電力消費を低減するシステム、方法、および装置の改善が望まれる。
[0006] 添付の特許請求の範囲内のシステム、方法およびデバイスの様々な実装形態は、それぞれいくつかの態様を有し、それらのうちの単一の態様が、単独で、本明細書で説明する望ましい属性を担当するとは限らない。添付の特許請求の範囲を限定することなしに、いくつかの顕著な特徴について本明細書で説明する。
[0007] １つの革新はワイヤレス通信のための装置を含み、いくつかの実装形態は、本明細書で説明する特徴（態様）のうちの１つまたは複数を含み得る。一実装形態では、本装置は、複数のビットパターンを記憶するように構成されたメモリユニットと、複数のビットパターンのうちの第１の選択されたビットパターンを使用して第１の信号を生成するように構成された第１の回路とを含む。第１の回路は、複数のビットパターンのうちの第２の選択されたビットパターンを使用して第２の信号を生成するようにさらに構成され得る。本装置は、第１の回路に結合された増幅器をさらに含み得る。増幅器は、第１の信号と第２の信号とに基づいてキャリア周波数においてパルス幅変調信号を生成するように構成され得る。
[0008] いくつかの実装形態では、本装置は、パルス幅変調信号のより高次の高調波をフィルタするように構成された第２の回路をさらに含む。第２の回路は、ニアフィールド通信（ＮＦＣ）送信信号を生成するようにさらに構成され得る。いくつかの実装形態では、複数のビットパターンは、各プロトコル、変調インデックス（modulation index）、およびデータレート組合せについてのより高次の高調波を低減するためにパルス幅変調信号を整形するビットパターンを備える。
[0009] いくつかの実装形態では、本装置は、第２の回路に動作可能に結合された送信機をさらに含み得る。送信機は、ニアフィールド通信（ＮＦＣ）送信信号を送信するように構成される。いくつかの実装形態では、増幅器はＤ級電力増幅器である。第２の回路は整合ネットワークフィルタであり得る。いくつかの実装形態では、複数のビットパターンの各々が３２ビットを含んでいる。複数のビットパターンのうちの選択されたビットパターンは、送信コード化ビットが０であるか１であるかに基づいて選択され得る。いくつかの実装形態では、第１の回路は、キャリア周波数の各サイクルについて複数のビットパターンのうちの１つを選択するように構成される。第１の回路の構成は、より高いデューティサイクルをもつビットパターンのために消費されるであろうコモンモード電流よりも、より低いデューティサイクルをもつビットパターンのために、より少ないコモンモード電流を消費し得る。
[0010] いくつかの実装形態では、複数のビットパターンは、５０％未満のデューティサイクルをもつ少なくとも１つのビットパターンを含む、複数のデューティサイクルをもつビットパターンを含む。複数のビットパターンは、第１の位相第２の位相への遷移における異なる位相ステップに対応するビットパターンを含み得る。いくつかの実装形態では、第１の回路は、位相遷移におけるアンダーシュート（undershoot）とオーバーシュート（overshoot）の両方を低減するために、最初に、第１の位相に対応する複数のビットパターンのうちの１つを選択し、次いで、第１の位相から第２の位相への遷移における異なる位相ステップに対応する複数のビットパターンのうちの１つを選択し、最後に、第２の位相に対応する複数のビットパターンのうちの１つを選択するように構成され得る。
[0011] いくつかの実装形態では、ニアフィールド通信送信信号は、１２８に分周されたキャリア周波数のデータレートおよび９０％〜１００％の変調インデックス、または６４に分周されたキャリア周波数のデータレートおよび２５％〜１００％の変調インデックスをもつ、タイプＡプロキシミティニアフィールド通信信号になるように構成される。いくつかの実装形態では、ニアフィールド通信送信信号は、３２に分周されたキャリア周波数のデータレートおよび２５％〜１００％の変調インデックスをもつタイプＡプロキシミティニアフィールド通信信号になるように構成される。いくつかの実装形態では、ニアフィールド通信送信信号は、１６に分周されたキャリア周波数のデータレートおよび２５％〜１００％の変調インデックスをもつタイプＡプロキシミティニアフィールド通信信号になるように構成される。
[0012] いくつかの実装形態では、ニアフィールド通信送信信号は、１２８に分周されたキャリア周波数のデータレートおよび８％〜１５％の変調インデックス、または６４に分周されたキャリア周波数のデータレートおよび８％〜１５％の変調インデックスをもつ、タイプＢプロキシミティニアフィールド通信信号になるように構成される。いくつかの実装形態では、ニアフィールド通信送信信号は、３２に分周されたキャリア周波数のデータレートおよび８％〜１５％の変調インデックスをもつタイプＢプロキシミティニアフィールド通信信号になるように構成されるか、または、他の実装形態では、１６に分周されたキャリア周波数のデータレートおよび８％〜１５％の変調インデックスをもつタイプＢプロキシミティニアフィールド通信信号になるように構成される。
[0013] いくつかの実装形態では、ニアフィールド通信送信信号は、６４に分周されたキャリア周波数のデータレートおよび８％〜１４％の変調インデックスをもつタイプＦプロキシミティニアフィールド通信信号になるように構成される。いくつかの実装形態では、ニアフィールド通信送信信号は、３２に分周されたキャリア周波数のデータレートおよび８％〜１４％の変調インデックスをもつタイプＦプロキシミティニアフィールド通信信号になるように構成される。
[0014] いくつかの実装形態では、ニアフィールド通信送信信号は、５１２に分周されたキャリア周波数のデータレートおよび１０％〜１００％の変調インデックスをもつビシニティニアフィールド通信信号になるように構成される。いくつかの実装形態では、ニアフィールド通信送信信号は、８１９２に分周されたキャリア周波数のデータレートおよび１０％〜１００％の変調インデックスをもつビシニティニアフィールド通信信号になるように構成される。
[0015] 別の革新は、整形された信号を生成することを含む、ニアフィールド通信（ＮＦＣ）のために信号を整形するための方法であり、ここで、整形された信号を生成することは、複数のビットパターンを記憶することと、複数のビットパターンのうちの第１のビットパターンを選択することと、複数のビットパターンのうちの第２のビットパターンを選択することと、第１のビットパターンと第２のビットパターンとに基づいてキャリア周波数においてパルス幅変調信号を生成することとを含む。
[0016] いくつかの実装形態では、信号を整形するための方法は、第１の選択されたビットパターンに対応する第１の信号を生成することと、第２の選択されたビットパターンに対応する第２の信号を生成することとをさらに含み、ここにおいて、パルス幅変調信号を生成することは、第１の信号と第２の信号とを増幅器に入力することを備え、ここにおいて、パルス幅変調信号は増幅器からの出力信号である。
[0017] いくつかの実装形態では、信号を整形するための方法は、パルス幅変調信号のより高次の高調波をフィルタすることと、ニアフィールド通信（ＮＦＣ）送信信号を生成することとをさらに含む。いくつかの実装形態では、本方法は、各プロトコル、変調インデックス、およびデータレート組合せについてより高次の高調波を低減するためにパルス幅変調信号を整形する複数のビットパターンから選択することをさらに含む。いくつかの実装形態では、本方法は、ニアフィールド通信（ＮＦＣ）信号を送信することをさらに含む。
[0018] いくつかの実装形態は、位相ステップのＮ要素シーケンスを定義することをさらに含み、ここにおいて、Ｎは２を超える。いくつかの例では、第１の要素が第１の位相に対応し得、第Ｎの要素が第２の位相に対応し得る。第２〜Ｎ−１の要素が、第１の位相から第２の位相への遷移における異なる位相ステップに対応し得る。第２〜Ｎ−１の要素は、第２の位相が第１の位相を超えるときに単調に増加し得る。第２〜Ｎ−１の要素は、第２の位相が第１の位相よりも小さいときに単調に減少し得る。いくつかの実装形態は、位相ステップのＮ要素シーケンスの各々のために整形された信号を生成することをさらに含み得る。各位相ステップのために選択された第１のビットパターンと各位相ステップのための第２のビットパターンとが位相ステップに対応し、それにより、第１の位相から第２の位相への遷移におけるアンダーシュートとオーバーシュートの両方が低減し得る。Ｎは、３と３２との間で変動し得る。
[0019] 別の革新は、複数のビットパターンを記憶するための手段を含む、整形された信号を生成するための手段を備える、ニアフィールド通信（ＮＦＣ）のために信号を整形するためのデバイスである。本デバイスは、複数のビットパターンのうちの第１のビットパターンを選択するための手段と、第１の選択されたビットパターンに対応する第１の信号を生成するための手段とをさらに含む。本デバイスは、複数のビットパターンのうちの第２のビットパターンを選択するための手段と、第２の選択されたビットパターンに対応する第２の信号を生成するための手段とをさらに含む。本デバイスは、第１の波形と第２の波形とに基づいてキャリア周波数においてパルス幅変調信号を生成するための手段をさらに含む。
[0020] いくつかの実装形態では、１つまたは複数のメモリユニットが複数のビットパターンを記憶する。第１の回路が複数のビットパターンのうちの第１のビットパターンを選択する。第１の回路は、第１の選択されたビットパターンに対応する第１の信号を生成する。第１の回路は複数のビットパターンのうちの第２のビットパターンを選択する。第１の回路は、第２の選択されたビットパターンに対応する第２の信号を生成する。増幅器が、第１の波形と第２の波形との間の差に基づいてキャリア周波数においてパルス幅変調信号を生成する。
[0021] いくつかの実装形態では、本デバイスは、パルス幅変調信号の第２の回路より高次の高調波をフィルタするための手段と、パルス幅変調信号からニアフィールド通信（ＮＦＣ）送信信号を生成するための手段とをさらに備える。いくつかの実装形態では、第２の回路が、より高次の高調波をフィルタし、ニアフィールド通信（ＮＦＣ）送信信号を生成する。
[0022] 別の革新は、実行されたとき、整形された信号を生成することを装置に行わせるコードを備える非一時的コンピュータ可読媒体であり、いくつかの実装形態は、本明細書で説明する特徴のうちの１つまたは複数を含み得る。たとえば、コードは、実行されたとき、複数のビットパターンを記憶することと、第１の回路が複数のビットパターンの第１のビットパターンを選択することと、第１の回路が、第１の選択されたビットパターンに対応する第１の信号を生成することと、第１の回路が複数のビットパターンの第２のビットパターンを選択することと、第１の回路が、第２の選択されたビットパターンに対応する第２の信号を生成することと、増幅器が、第１の信号と第２の信号とに基づいてキャリア周波数においてパルス幅変調信号を生成することとをメモリユニットに行わせる。
[0023] いくつかの実装形態では、非一時的コンピュータ可読媒体は、実行されたとき、第２の回路がパルス幅変調信号のより高次の高調波をフィルタすることと、第２の回路がニアフィールド通信（ＮＦＣ）送信信号を生成することとを装置に行わせるコードをさらに含む。いくつかの実装形態では、複数のビットパターンは、各プロトコル、変調インデックス、およびデータレート組合せについてより高次の高調波を低減するためにパルス幅変調信号を整形するビットパターンを備える。
[0024] 別の革新はワイヤレス通信のためのプロセッサであり、いくつかの実装形態は、本明細書で説明する特徴のうちの１つまたは複数を含み得る。一例では、本プロセッサは、複数のビットパターンを記憶するように構成されたメモリユニットと、複数のビットパターンのうちの第１の選択されたビットパターンに対応する第１の信号を生成するように構成され、複数のビットパターンのうちの第２の選択されたビットパターンに対応する第２の信号を生成するようにさらに構成された回路とを含む。回路はハードウェアおよび／またはソフトウェア構成要素を含むことができる。本プロセッサは、回路に結合された増幅器をさらに含み得、増幅器は、第１の信号と第２の信号とに基づいてキャリア周波数においてパルス幅変調信号を生成するように構成される。増幅器はハードウェアおよび／またはソフトウェア構成要素を含み得る。
[0025] 本明細書で説明する主題の１つまたは複数の実装形態の詳細は、添付の図面および以下の説明に示されている。他の特徴、態様、および利点は、説明、図面、および特許請求の範囲から明らかになる。以下の図の相対寸法は一定の縮尺で描かれていないことがあることに留意されたい。
[0026] 通信システム、たとえば、ＲＦＩＤまたはＮＦＣシステムの一例を示す概略図。 [0027] イニシエータとターゲットとを有するシステムの一例を示すブロック図。 [0028] イニシエータの一例のいくつかの詳細を示す概略図。 [0029] Ｄ級電力増幅器スイッチング回路の実装形態の一例を示す概略図。 [0030] 整合ネットワークの実装形態の一例を示す概略図。 [0031] 異なる入力のための増幅器出力を示す概略図。 [0032] 異なるパルスコード変調信号のための様々な出力の例を示す６つのタイミング図のセット。 [0033] 入力ＭＰ１、ＭＰ２、ＭＮ１、およびＭＮ２を用いた、キャリア周波数のサイクルにわたるパルス波変調信号Ｖ0の生成の一例を示す図。 [0034] いくつかの実施形態による、入力クロッキング信号ＭＰ１、ＭＰ２、ＭＮ１、およびＭＮ２によって駆動される４つの電力増幅器状態を示すタイミング図。 [0035] ５０％のデューティサイクルをもつ信号が、より短いデューティサイクルをもつ信号よりも多いコモンモード電流を消費することを示すタイミング図の一例を示す図。 ５０％のデューティサイクルをもつ信号が、より短いデューティサイクルをもつ信号よりも多いコモンモード電流を消費することを示すタイミング図の一例を示す図。 [0036] ０、３／３２、８／３２、および１５／３２のデューティサイクルをもつパルス波変調信号の例を示す図。 [0037] 様々なデューティサイクルにわたる、パルス波変調信号とそれらの第１高調波とのプロットのセットの一例を示す図。 [0038] ニアフィールド通信のために信号を整形するためのプロセスの実装形態を示すフローチャート。 [0039] いくつかの実装形態による、ニアフィールド通信のために信号を整形するために使用されるデバイスの要素を示す図。
[0040] 図面に示す様々な特徴は一定の縮尺で描かれていないことがある。したがって、様々な特徴の寸法は、明快のために恣意的に拡大または縮小されていることがある。さらに、図面のいくつかは、所与のシステム、方法またはデバイスの構成要素のすべてを示しているとは限らない。最後に、明細書および図の全体にわたって、同じ特徴を示すために同じ参照番号が使用されることがある。
[0041] 添付の図面に関して以下に示す発明を実施するための形態は、本開示の例示的な実装形態を説明するものであり、本開示が実施され得る唯一の実装形態を表すものではない。この明細書全体にわたって使用する「例示的」という用語は、「例、事例、または例示の働きをすること」を意味し、必ずしも他の例示的な実装形態よりも好ましいまたは有利であると解釈すべきではない。発明を実施するための形態は、本開示の例示的な実装形態の完全な理解を与えるための具体的な詳細を含む。いくつかの事例では、いくつかのデバイスをブロック図の形式で示す。
[0042] 説明を簡単にするために、方法を一連の行為として図示し説明し得るが、いくつかの行為は、１つまたは複数の態様によれば、本明細書で図示し説明する順序とは異なる順序で、および／または他の行為と同時に行われ得るので、方法は行為の順序によって限定されないことを理解し、諒解されたい。たとえば、方法は、状態図など、一連の相互に関係する状態またはイベントとして代替的に表現され得ることを、当業者は理解し、諒解するであろう。さらに、１つまたは複数の態様による方法を実施するために、図示のすべての行為が必要とされるとは限らない。
[0043] ニアフィールド通信（ＮＦＣ）システムが、動作上の要求を満たすためにより強力な信号を放射するにつれて、電力消費が増加する。ＦＣＣとＥＴＳＩとを含む規制機関が帯域外放射を規制する。本開示は、帯域外放射を低減し、スペクトル整形によって電流消費を低減し、遷移ランプアップ／ランプダウンを制御し、デューティサイクルを制御することによって、放射要件と、電流消費要件と、オーバーシュート／アンダーシュート要件とを満たすためのデバイスおよび方法を導入する。
[0044] 開示する１つの革新はスペクトル整形のフレキシブルな手法である。設計者が動作パラメータのセットのための最適なスペクトル形状を判断すると、本明細書で導入するシステム、方法、および装置は、最適なスペクトル形状の生成を可能にする。入力信号としてビットパターンのペアを有する、増幅器からの差動出力が所望の整形されたパルス幅変調波形であるように、ビットパターンのペアが定義され得る。個々のビットを変更することは、予測可能性をもつ信号形状を変更する。パルス幅変調波形は、より高次の高調波を低減し、それによって帯域外放射を低減する、整合ネットワークを使用してフィルタされ得る。より高次の高調波を低減するために、パルス幅変調信号ペアを整形し、整合ネットワークを使用してフィルタするこの手法は、効率的なスペクトル整形を可能にする。
[0045] パルス幅変調波形を生成するそのような方法は、より高次の高調波を低減する整合ネットワークを使用してフィルタする固定の方法とともに使用され得る。低減されたより高次の高調波をもつ信号は、より低い帯域外放射を放射し得る。
[0046] 新しい値への遷移中に、信号オーバーシュートおよび信号アンダーシュートが生じる。それらの値が遷移中に新しい値を超えるとき、信号はオーバーシュートする。それらの値が遷移中に新しい値よりも小さくなるとき、信号はアンダーシュートする。オーバーシュートおよびアンダーシュートは、より長い遷移（ランプアップまたはランプダウン）時間を使用して、新しい値へのより漸進的な遷移を用いて最小限に抑えられ得る。異なる信号形状は、異なるオーバーシュートおよびアンダーシュート特性をもたらす。本開示では、位相値ランプアップおよびランプダウン時間を制御するスペクトル整形を通して信号オーバーシュートおよびアンダーシュートを低減するための機構についても説明する。オーバーシュートおよびアンダーシュート挙動も、振幅変調信号の低い変調インデックスと高い変調インデックスとの間の遅延時間を制御することによって低減され得る。
[0047] 所与の信号形状のためのデューティサイクルを最適化することの利点は、より低い電流消費と、帯域外放射に寄与する高調波を低減することとを含み得る。
[0048] ニアフィールド通信（ＮＦＣ）システムは、たとえば、１３．５６ＭＨｚでのイニシエータとターゲットとの間の短距離ワイヤレス通信を可能にする。イニシエータは、プロキシミティタイプＡ、Ｂ、およびＦと、ビシニティプロトコルとを含む、ＮＦＣ標準プロトコルを使用して、イニシエータに近いターゲットのＲＦＩＤタグを読み取る。技術タイプおよび対応するデータレートおよび変調インデックスのいくつかの例を（以下の）表１に示す。
Figure 0006388867
[0049] 図１は、ＲＦＩＤまたはＮＦＣシステム１００の概略ブロック図である。ＲＦＩＤシステム１００は、複数のＲＦＩＤタグ１０２Ａ〜Ｄと、複数のＲＦＩＤリーダー１０４Ａ〜Ｃと、アプリケーションサーバ１１０とを含む。ＲＦＩＤタグ１０２Ａ〜Ｄはそれぞれ、限定はしないが、インベントリを追跡すること、ステータスを追跡すること、ロケーション判断、アセンブリ進行などを含む、様々な目的のために特定のオブジェクトに関連し得る。ＲＦＩＤタグ１０２Ａ〜Ｄは、内部電源を含む能動デバイス、またはＲＦＩＤリーダー１０４Ａ〜Ｃから電力を導出する受動デバイスであり得る。
[0050] 各ＲＦＩＤリーダー１０４Ａ〜Ｃは、それのカバレージエリア内で１つまたは複数のＲＦＩＤタグ１０２Ａ〜Ｄとワイヤレス通信し得る。たとえば、ＲＦＩＤタグ１０２Ａおよび１０２ＢはＲＦＩＤリーダー１０４Ａのカバレージエリア内にあり得、ＲＦＩＤタグ１０２Ｂおよび１０２ＣはＲＦＩＤリーダー１０４Ｂのカバレージエリア内にあり得、ＲＦＩＤタグ１０２Ｃおよび１０２ＤはＲＦＩＤリーダー１０４Ｃのカバレージエリア内にあり得る。一実装形態では、ＲＦＩＤリーダー１０４Ａ〜ＣとＲＦＩＤタグ１０２Ａ〜Ｄとの間のＲＦ通信機構は後方散乱技法であり、それにより、ＲＦＩＤリーダー１０４Ａ〜Ｃは、ＲＦ信号を介してＲＦＩＤタグ１０２Ａ〜Ｄにデータを要求し、ＲＦタグ１０２Ａ〜Ｄは、ＲＦＩＤリーダー１０４Ａ〜Ｃによって与えられたＲＦ信号を変調および後方散乱することによって、要求されたデータで応答する。別の実装形態では、ＲＦＩＤリーダー１０４Ａ〜ＣとＲＦＩＤタグ１０２Ａ〜Ｄとの間のＲＦ通信機構はインダクタンス技法であり、それにより、ＲＦＩＤリーダー１０４Ａ〜Ｃは、ＲＦＩＤタグ１０２Ａ〜Ｄに関するデータにアクセスするためにＲＦ信号を介してＲＦＩＤタグ１０２Ａ〜Ｄと通信する。いずれの実装形態も、ＲＦＩＤタグ１０２Ａ〜Ｄは、ＲＦ信号と同じＲＦキャリア周波数上で、要求されたデータをＲＦＩＤリーダー１０４Ａ〜Ｃに与える。
[0051] このようにして、ＲＦＩＤリーダー１０４Ａ〜Ｃは、それのカバレージエリア内でＲＦＩＤタグ１０２Ａ〜Ｄの各々からアプリケーションサーバ１１０に要求され得るデータ（または情報）を収集し得る。収集されたデータは、次いで、ワイヤードまたはワイヤレス接続１０８を介して、および／または可能な通信機構、たとえば、ピアツーピア通信接続を介してアプリケーションサーバ１１０に搬送される。さらに、および／または代替として、アプリケーションサーバ１１０は、関連するＲＦＩＤリーダー１０４Ａ〜Ｃを介してＲＦＩＤタグ１０２Ａ〜Ｄのうちの１つまたは複数にデータを与え得る。そのようなダウンロードされた情報は、アプリケーション依存であり、大幅に異なり得る。ダウンロードされたデータを受信すると、ＲＦＩＤタグは、その中の不揮発性メモリにそのデータを記憶することができる。
[0052] 別の実装形態では、ＲＦＩＤリーダー１０４Ａ〜Ｃは、各ＲＦＩＤリーダーがアプリケーションサーバ１１０への別個のワイヤードまたはワイヤレス接続１０８を必要としないように、ピアツーピアベースで随意に通信し得る。たとえば、ＲＦＩＤリーダー１０４ＡおよびＲＦＩＤリーダー１０４Ｂは、後方散乱技法、ワイヤレスＬＡＮ技法、および／または任意の他のワイヤレス通信技法を利用してピアツーピアベースで通信し得る。この例では、ＲＦＩＤリーダー１０４Ｂは、アプリケーションサーバ１１０へのワイヤードまたはワイヤレス接続１０８を含まないことがある。ＲＦＩＤリーダー１４Ａ〜Ｃとアプリケーションサーバ１１０との間の通信がワイヤードまたはワイヤレス接続１０８を通して搬送される実装形態では、ワイヤードまたはワイヤレス接続１０８は、複数のワイヤード規格（たとえば、イーサネット（登録商標）、ファイアーワイヤ（登録商標）など）および／またはワイヤレス通信規格（たとえば、ＩＥＥＥ８０２．１１ｘ、Ｂｌｕｅｔｏｏｔｈ（登録商標）など）のうちのいずれか１つを利用し得る。
[0053] 図１のＲＦＩＤシステムは、所望のロケーション（たとえば、建築物、オフィスサイトなど）全体にわたって分散された多数のＲＦＩＤリーダー１０４Ａ〜Ｃを含むように拡張され得、ＲＦＩＤタグは、機器、インベントリ、人員などに関連し得る。さらに、アプリケーションサーバ１１０は、ワイドエリアネットワークカバレージを与えるために別のサーバおよび／またはネットワーク接続に結合され得る。
[0054] 図２に、ＲＦＩＤまたはＮＦＣシステム２００の例示的な概略ブロック図を示す。ＲＦＩＤシステム２００は、ＲＦＩＤトランシーバ（またはイニシエータ）２０２と、ＲＦＩＤタグなどのリモートユニット（ターゲット）２１４とを備える。ＲＦＩＤトランシーバ２０２は、１つまたは複数のトランシーバループ２０４に接続された、電動リーダー制御回路２１０を備え得る。トランシーバループ２０４は、本明細書では、ＡＣ電流２１２がそれを通って流れることができる、導電性材料から製造されるコイルまたはループアンテナ、すなわち、電磁コイルと呼ぶ。トランシーバループ２０４は、円形、楕円形などであり得るが、他のサイズおよび形状が可能である。トランシーバループ２０４を通って流れるＡＣ電流２１２は、様々な周波数（たとえば、１００ｋＨｚ〜２０ＭＨｚ）において磁気エネルギーまたは磁束２２２の送信をもたらし得る。放射される周波数の波長は、ＲＦＩＤトランシーバ２０２上のループ２０４のサイズよりもはるかに長くなり得る。
[0055] リモートユニット２１４がＲＦＩＤトランシーバ２０２に十分に近い場合、トランシーバ２０２からの磁束２２２は、ＡＣをリモートユニット２１４中の導電性材料の１つまたは複数のリモートユニットループ２２０上に結合させることができる。リモートユニット２１４は、電磁コイルとリモートユニット制御回路２１８とを有する、非電動デバイス（すなわち、バッテリー、または連続電力を印加する他の手段をもたない）であり得る。リモートユニット制御回路２１８内で、交互方向に流れる発振電流２２４は整流ダイオードによって整流され得、それにより、バイパスキャパシタの両端間に電圧を確立させることができる。バイパスキャパシタが十分な電圧を確立すると、リモートユニット制御回路２１８は、電源投入され、動作可能になり得る。ＲＦＩＤトランシーバ２０２から、結合および変調されたＡＣ信号２２２を受信することによって、リモートユニットは、ＲＦＩＤトランシーバから情報（たとえば、コマンド）を受信し、検出することができる。
[0056] 動作可能になると、リモート制御回路２１８はまた、リモートユニットループ２２０から見たインピーダンスを変更することによってＲＦＩＤトランシーバ２０２に信号を送り得る。これは、効果的にスイッチを用いてリモートユニットループ２２０を短絡するかまたは開くことによって達成され得る。リモートユニット２１４がリーダー２０２に十分に近い場合、リモートユニット中のリモートユニットループ２２０によって生成された変調電磁界は、ＲＦＩＤトランシーバ２０２のリーダーループ２０４上に結合され得る。ＲＦＩＤトランシーバに送られる信号は、低速で、１００ビット程度のデータであり、リモートユニットがそれにアタッチされるデバイスのシリアル番号またはモデル番号、クレジットカード番号、個人識別情報、セキュリティコードおよびパスワードなどの情報をトランシーバ２０２に与える。
[0057] 図３は、イニシエータの一例、たとえば、図２のイニシエータ２０２のいくつかの詳細を示す概略図である。ターゲット２１４がイニシエータ２０２の範囲内に入ったとき、イニシエータは、ターゲット２１４との通信を確立するために、ＮＦＣイニシエータ送信波形を生成し、送信する。従来のシステムは、最初に、高いキャリアレベルが送信されるか、低いキャリアレベルが送信されるかに基づいて位相値だけオフセットされた、キャリア周波数において５０％のデューティサイクルの２つの周期的パルスを生成する。増幅器３２０（たとえば、Ｄ級電力増幅器）は、周期的パルスを受信し、パルス幅変調波形を生成する。整合ネットワーク３３０は、変調波形を受信し、フィルタし、ＮＦＣキャリア周波数を中心とするバンドパスフィルタとして働く。イニシエータ２０２は、得られたＮＦＣイニシエータ送信波形をターゲット２１４に送信する。
[0058] いくつかの実装形態は、静的位相値をもつ５０％のデューティサイクルの周期的パルスを使用して、ＮＦＣイニシエータ送信波形を生成するが、これは、少なくともいくつかの事例において問題があり得る。たとえば、得られたＮＦＣイニシエータ送信波形は、プロトコル、変調インデックス、またはデータレートによって最適化されない。Ｄ級増幅器の出力における高調波成分は、信号形状が異なる場合よりも高い。Ｄ級増幅器は、より低いデューティサイクルの場合に消費されるであろう電流よりも多くの電流を消費し得る。ＮＦＣイニシエータ送信波形は、位相遷移中のオーバーシュート挙動とアンダーシュート挙動の両方を示す。オーバーシュートおよびアンダーシュート挙動は、位相値ランプアップおよびランプダウン時間を制御するスペクトル整形を通して低減され得る。オーバーシュートおよびアンダーシュート挙動はまた、振幅変調信号の低い変調インデックスと高い変調インデックスとの間の遅延時間を制御することによって低減され得る。
[0059] いくつかの実装形態では、増幅器３２０は、イニシエータサブシステム３１０からパルスを受信し、パルス幅変調波形出力信号を生成する。図４は、増幅器の例示的な表現である。整合ネットワーク３３０は、パルス幅変調波形を受信し、フィルタし、ＮＦＣキャリア周波数を中心とするバンドパスフィルタとして働く。図５は、例示的な整合ネットワークの実装形態の概略図である。イニシエータ２０２の送信アンテナ２０６は、得られたＮＦＣイニシエータ送信波形をターゲット２１４の受信アンテナ２１６に送信する。
[0060] 実装形態は、ＮＦＣイニシエータ送信波形のためのパルス整形のためのシステムおよび方法を含み得る。ビットパターンはメモリ３１４に記憶され得る。メモリ３１４はアドレス指定可能なメモリユニットを備え得る。１つまたは複数のルックアップテーブル、または別のデータ構造は、メモリ３１４に記憶され得る。本明細書で使用するメモリは、情報を保持する構造（たとえば、ファイル、ルックアップテーブル、データベース）を指すこともあり、物理メモリデバイスに関して使用されることに限定されない。
[0061] 第１のビットパターン（ＭＰ１）は波形のサイクルのタイムスライスのためのビットを含んでいる。いくつかの実装形態では、サイクルは３２個のタイムスライスに分割され、その結果、３２ビットが生じる。１または０のビット値は、そのタイムスライスにおいて＋１または０の振幅に対応する。対応するタイムスライスをもつ第２の対応するビットパターン（ＭＰ２）が第１のビットストリングから減算されたとき、得られた信号は、各タイムスライスにおいて、３つの値、すなわち＋１、０、または−１のうちの１つを有し得る。ビットストリングパターンのペアを記憶するためにこの機構を与えることによって、（＋１、０、−１）の任意のシーケンスが生成され、増幅器に入力され得る。また、これは、キャリア周波数の各サイクルについて必要に応じてＮＦＣイニシエータ送信波形の整形を可能にする、増幅器３２０へのパルスパターン入力を整形するためのフレキシブルな機構を与える。
[0062] サイクルによって異なるビットパターンが選択され得る。これにより、シンボル間の漸進的遷移または位相遷移を伴うイニシエータ送信波形の生成が可能になる。たとえば、第１の位相から第２の位相に遷移するために使用され得る異なる位相ステップに対応するビットパターンの各々を含むビットパターンのシーケンスが、メモリ３１４に記憶され得る。次いで、プロセッサ３１２は、漸進的遷移のための所望の遷移形状を有する波形を生成するために、連続サイクルにおいてこれらのビットパターンの各々を選択することができる。いくつかの実装形態では、メモリ３１４はルックアップテーブルを備える。
[0063] 増幅器３２０への入力を生成するためのビットパターンを含んでいるルックアップテーブルを有するメモリ３１４は、従来の方法で識別されるいくつかの問題の緩和を可能にする。得られたＮＦＣイニシエータ送信波形は、各プロトコル、変調インデックス、およびデータレート組合せについてビットパターンを最適化することによって、プロトコル、変調インデックス、またはデータレートによって最適化され得る。より高次の高調波を低減し、それによって帯域外送信を低減するために、信号を整形することによって、Ｄ級増幅器３２０の出力における高調波成分が低減される。したがって、ＦＣＣ／ＥＴＳＩ帯域外放射要件を満たすことはより容易であり得る。増幅器３２０は、パルスを適切に整形し、より低いデューティサイクルを導入することによって低い電流量を消費し得る。オーバーシュートおよびアンダーシュート挙動は、ランプアップおよびランプダウン時間を制御する時系列スペクトル整形と、振幅変調信号の低い変調インデックスと高い変調インデックスとの間の遅延時間を制御することとを通して低減され得る。
[0064] いくつかの実装形態では、イニシエータサブシステム３１０によって生成されたパルスはすべて、１３．５６ＭＨｚのキャリア周波数に等しい周波数を有する。イニシエータ２０２の送信アンテナによって送信された波形はＮＦＣデジタルプロトコル技術仕様に準拠する。イニシエータ２０２の送信アンテナによって送信された波形は、プロキシミティＮＦＣおよびビシニティＮＦＣのためのＩＳＯ／ＩＥＣ仕様に準拠する。
[0065] いくつかの実装形態では、イニシエータサブシステム３１０は、３２ｆc（ｆc＝１３．５６ＭＨｚはキャリア周波数である）で動作するクロックを使用して、図４に示された増幅器への、ｆcでの所望の入力クロックＭＰ１およびＭＰ２（ビットパターンＭＰ１およびＭＰ２から形成された信号）を生成する。それはまた、負荷変調（ＬＭ：load modulated）受信信号を復調するためにＬＯ信号を生成する。
[0066] さらに図４を参照すると、入力クロックＭＮ１およびＭＮ２は、図８および９に示すように、ＲＦアナログブロック３１６内の信号ＭＰ１およびＭＰ２から生成され得る。増幅器３２０は、これらの４つの入力を使用して、パルス幅変調信号を生成する。ＭＰ１およびＭＰ２からＭＮ１およびＭＮ２を生成するために非重複（non-overlapping）クロックを生成することにより、シュートスルー電流を回避する。
[0067] いくつかの実装形態では、信号ＭＰ１およびＭＰ２はイニシエータサブシステム３１０内で生成される。プロセッサ３１２は、メモリ３１４から、いくつかの実装形態では、所与のシンボル値のための１６個の利用可能なロケーションと、動作状態とを含んでいる、３２ビットのビットパターンを引き出す。ビットパターンがそこから引き出されるロケーションまたはアドレスは、送信コード化ビットが０であるか１であるかに依存する。
[0068] あらゆる送信ビットがコード化ビットにマッピングされる。コード化ビットはメモリ３１４から選択される。表２に、データレートおよびプロキシミティ変調タイプに基づいて、プロセッサ３１２がどのようにコード化ビットを選択するかを示す。コード化ビットは、逆極性モードにあるときに応じて反転され得る。
Figure 0006388867
[0069] たとえば、ｆbはビットレートを示し得、ｆcbはコード化ビットレートを示し得る。その場合、ｆcb＝Ｎcbｆbであり、ここで、Ｎcbはビット当たりのコード化ビットの数であり、
Figure 0006388867
である。Ｄは、データレートに応じて１２８、６４、３２または１６の値をとるビットレート除数である。コード化ビット当たりのサイクルの数Ｎは、関係式
Figure 0006388867
を使用して取得され得る。表３に、様々なプロキシミティタイプのためのＮの値とデータレートとを記載する。
Figure 0006388867
[0070] ビシニティモードでは、表４に示すように拡散コードが選択される。コード化ビット当たりのサイクルの数は、ビシニティタイプＶ２およびＶ８ではＮ＝１２８に固定される。したがって、
Figure 0006388867
である。
Figure 0006388867
[0071] 表５にビシニティフレーム構造を示す。
Figure 0006388867
[0072] Ｖ２では、２ビットごとに８つのコード化ビットにマッピングし、したがってビット当たりのコード化ビットの数Ｎcb＝４である。Ｖ８では、８ビットごとに５１２個のコード化ビットにマッピングし、したがってＮcb＝６４である。
[0073] データレートは、
Figure 0006388867
として計算され得る。ビシニティモードは、Ｖ２のためのｆc／２9の高データレートと、Ｖ８のためのｆc／２13の低データレートとの２つのデータレートをサポートする。表６にこれらのパラメータを示す。
Figure 0006388867
[0074] いくつかの実装形態では、イニシエータサブシステム３１０は、増幅器３２０のための２つの入力として使用される２つの波形ＭＰ１およびＭＰ２を生成する。これらの波形は、キャリア周波数の３２倍のクロックを使用して生成され得る。プロセッサ３１２は、メモリ３１４中の１６個のＭＰ１記憶ロケーションのうちの１つからビットパターンを読み取る。この周期的波形の各サイクルは３２ビットのパターンによって表され得る。たとえば、
Figure 0006388867
である。
[0075] ＭＰ２波形も、ＭＰ２のための１６個の記憶ロケーションのうちの１つに記憶された３２ビットパターンを使用して生成される。ロケーションまたはアドレス（したがってパターン）はサイクルごとに変化し得る。ＭＰ２波形の１つのサイクルは、
Figure 0006388867
であり得る。
[0076] 増幅器３２０は差動出力ＯＵＴ＝ｖ（ＭＰ１−ＭＰ２）を形成し、ここで、ｖは増幅器の利得である。図６に示されているように、０、＋ｖおよび−ｖの３つの可能な出力がある。
[0077] ビットパターンは、所望の形状に波形を生成するために使用される。出力波形の所望の形状が識別されると、所望の出力波形を達成する適切なビットパターンペアが判断され得る。ビットパターンと、それぞれ２つのビットパターンに基づく出力波形の対応する形状とのいくつかの例が図７に示されている。
[0078] 表７に、どのようにビットパターンのペアと、ビットパターンを使用して生成され得る得られたＰＷＭ波形との例を示す。波形のパルス幅は、選択されたビットパターンの結果として図７において漸進的に増加する。各コード化ビットは所与のビットパターンによって表される。
Figure 0006388867
[0079] 異なるシンボル値または位相間の遷移がオーバーシュートまたはアンダーシュートを引き起こし得る。より漸進的な遷移は、遷移時間（ランプアップまたはランプダウン）を増加させるが、オーバーシュートおよびアンダーシュートを低減することができる。たとえば、コード化ビット０および１は、それぞれ、表７中のアドレス０およびアドレス１５におけるビットパターンによって表され得る。アドレス０からアドレス１５への、１ステップでの遷移により、過度のアンダーシュートおよびオーバーシュートが生じ得る。より漸進的な遷移がオーバーシュートおよびアンダーシュートを低減することができる。たとえば、３ステップでの遷移（アドレス０、５、１０、次いで１５）は、コード化ビット０からコード化ビット１に遷移するのに３つのキャリアサイクルを要するが、オーバーシュートおよびアンダーシュートの低減をもたらす。より漸進的な遷移を伴う追加のステップは、遷移時のオーバーシュートおよびアンダーシュートをさらに低減することになる。いくつかの実装形態では、遷移は１６ステップで行われる。いくつかの実装形態では、遷移は、わずか４ステップ、３２以上のステップ、またはその間の任意の数のステップで行われる。
[0080] 図８に、ＭＰ１、ＭＰ２、ＭＮ１、およびＭＮ２に対応する信号入力を用いた、キャリア周波数のサイクルにわたるパルス波変調信号Ｖ0の生成のための一例を示す。この例における生成された信号は７／１６のデューティサイクルδを有する。いくつかの実装形態では、パルス波変調信号は、元のＭＰ１およびＭＰ２入力信号に関する小さい遅延を有する。
[0081] 図９に、ＭＰ１、ＭＰ２、ＭＮ１、およびＭＮ２に対応する入力信号によって駆動される４つの増幅器３２０状態を示す。状態１において、Ｖ0＝＋ｖであり、電流は、正のサイクルにおいて４０２を、ＶDDからＰＭＯＳスイッチＭｐ１を通ってインダクタの正端子に流れ、インダクタの負電流からＮＭＯＳスイッチＭｎ２を通って接地に流れる。状態３において、Ｖ0＝−ｖであり、電流は、負のサイクルにおいて４０４を、ＶDDからＰＭＯＳスイッチＭｐ２を通ってインダクタの負端子に流れ、インダクタの正端子からＮＭＯＳスイッチＭｎ１を通って接地に流れる。状態２および４の間、Ｖ0＝０である。状態４の間、スイッチＭｐ１およびＭｐ２は閉じており、ノード（＋）および（−）に接続されたキャパシタが充電する。状態２の間、スイッチＭｎ１およびＭｎ２は閉じており、キャパシタは接地に放電し、コモンモード電流を消費する。
[0082] 増幅器３２０が状態２において動作する時間を低減することにより、コモンモード電流消費が低減する。図１０Ａにおいて、入力信号ｐｈｉ＿１およびｐｈｉ＿２は、それぞれ５０％のデューティサイクルを有する。増幅器３２０は、出力信号ＴＸ＿ｏｕｔを生成するために、同様の時間量の間、状態２および状態４において動作する。対照的に、図１０Ｂの入力信号ｐｈｉ＿１およびｐｈｉ＿２は、それぞれ、出力信号ＴＸ＿ｏｕｔを生成するために５０％未満のデューティサイクルを有する。増幅器３２０は、出力信号ＴＸ＿ｏｕｔを生成するために、状態２において、状態４においてよりも著しく少ない時間動作し、それにより、図１０Ａと比較したとき、消費されるコモンモード電流が著しく低減する。
[0083] 図１１に、得られた出力信号出力信号Ｖ0とともに入力信号ＭＰ１およびＭＰ２のペアを示す例示的なグラフを示す。グラフ１１０５では、２つの入力信号は同じである。差ＭＰ２−ＭＰ１は期間全体にわたって０であり、それにより、出力デューティサイクルδ＝０／３２が生じる。グラフ１１１０では、ＭＰ２は３つの送信クロックサイクル（τ＝３）だけ遅延される。得られた出力信号Ｖ0は、ＭＰ１がＭＰ２を超えるときに−１の値をもち、ＭＰ１がＭＰ２よりも小さいときに＋１の値をもつ、デューティサイクルδ＝０／３２を有する。グラフ１１１５では、τ＝８である。ＭＰ１とＭＰ２との間のこのより大きい遅延により、Ｖ0のための出力デューティサイクルδ＝８／３２が生じる。グラフ１１２０では、τ＝１５である。信号ＭＰ１およびＭＰ２は、期間の大部分にわたって反対の値を有し、それにより、δ＝１５／３２の出力デューティサイクルが生じる。パルス波変調信号は、バンドパスフィルタとして働く整合ネットワーク３３０を通過する。理想的なバンドパスフィルタを仮定すると、第１高調波のみが通過される。５０％のデューティサイクルをもつ入力信号から生成される。
[0084] 図１２に、デューティサイクルδとフィルタされた信号との間の関係を示す例示的なグラフを示す。グラフ１２０５では、δ＝０／３２である。信号ｘ（ｔ）は、より高いデューティサイクルをもつ信号よりも低い大きさを有する。グラフ１２１０では、図１１のグラフ１１１０に対応するδ＝３／３２である。信号ｘ（ｔ）は、期間にわたってグラフ１２０５の信号よりも高い大きさに達する。δ＝８／３２をもつグラフ１２１５は図１１のグラフ１１１５に対応する。δ＝１５／３２をもつグラフ１２２０は図１１のグラフ１１２０に対応する。デューティサイクルが増加するにつれて、第１高調波の強度も増加する。パルス幅変調信号は、すべてのタイプおよびデータレートのためのＮＦＣ送信信号を生成するために使用され得る。そのためには、デューティサイクルδ0の信号がコード化ビット「０」を送信するために使用され、デューティサイクルδ1のパルス幅変調信号がコード化ビット「１」を送信するために使用される。たとえば、コード化ビット「１」のための１５／３２のデューティサイクル（δ1＝１５／３２）を仮定する。表８に示されているように、コード化ビット「０」のためのデューティサイクルδ0が変化すると、変調インデックスが変化する。
Figure 0006388867
[0085] 図１３は、ニアフィールド通信のために信号を整形するためのプロセスを示すフローチャートである。ブロック１３０２は、複数のビットパターンを記憶するステップを示す。ブロック１３０４は、複数のビットパターンから第１のビットパターンを選択することを示し、第１のビットパターンは、第１の選択されたビットパターンに対応するパルスパターンをもつ第１の波形（ＭＰ１）を生成するために使用される。ブロック１３０８は、複数のビットパターンから第２のビットパターンを選択することを示し、第２のビットパターンは、第２の選択されたビットパターンに対応するパルスパターンをもつ第２の波形（ＭＰ２）を生成するために使用される。ブロック１３１２において、プロセス１３００は、第１の波形と第２の波形との間の差に基づいてキャリア周波数においてパルス幅変調信号を生成する。
[0086] いくつかの実装形態では、１つまたは複数のメモリユニットが複数のビットパターンを記憶する。第１の回路が複数のビットパターンのうちの第１のビットパターンを選択する。第１の回路は、第１の選択されたビットパターンに対応するパルスパターンをもつ第１の波形（ＭＰ１）を生成する。第１の回路は複数のビットパターンのうちの第２のビットパターンを選択する。第１の回路は、第２の選択されたビットパターンに対応するパルスパターンをもつ第２の波形（ＭＰ２）を生成する。増幅器が、第１の波形と第２の波形とに基づいてキャリア周波数においてパルス幅変調信号を生成する。
[0087] いくつかの実装形態では、さらなるステップは、パルス幅変調信号の第２の回路より高次の高調波をフィルタすることと、ニアフィールド通信（ＮＦＣ）送信信号を生成することとを備える。いくつかの実装形態では、第２の回路が、より高次の高調波をフィルタし、ニアフィールド通信（ＮＦＣ）送信信号を生成する。送信機が、ニアフィールド通信（ＮＦＣ）送信信号を送信する。ビットパターンは、各プロトコル、変調インデックス、およびデータレート組合せについてより高次の高調波を低減するためにパルス幅変調信号を整形する。
[0088] オーバーシュートおよびアンダーシュートを低減するために、いくつかの実装形態は位相ステップのＮ要素シーケンスを定義し、ここにおいて、Ｎは２を超える。第１の要素が第１の位相に対応する。第Ｎの要素が第２の位相に対応する。第２〜Ｎ−１の要素が、第１の位相から第２の位相への遷移における異なる位相ステップに対応する。第２〜Ｎ−１の要素は、第２の位相が第１の位相を超えるときに単調に増加する。第２〜Ｎ−１の要素は、第２の位相が第１の位相よりも小さいときに単調に減少する。いくつかの実装形態は、位相ステップのＮ要素シーケンスの各々のために整形された信号を生成し、ここにおいて、各位相ステップのために選択された第１のビットパターンと各位相ステップのための第２のビットパターンとが位相ステップに対応し、それにより、第１の位相から第２の位相への遷移におけるアンダーシュートとオーバーシュートの両方が低減する。Ｎは、オーバーシュートおよびアンダーシュートを低減するために遷移時間に応じて、３と３２との間で変動し得る。
[0089] 図１４に、ニアフィールド通信のために信号を整形するために使用されるデバイスの要素を示す。デバイス１４００は、複数のビットパターンを記憶するための手段１４０２を備える。デバイス１４００は、複数のビットパターンから第１のビットパターンを選択するための手段１４０４と、第１の選択されたビットパターンに対応するパルスパターンをもつ第１の信号を生成するための手段１４０６とをさらに備える。デバイス１４００は、複数のビットパターンから第２のビットパターンを選択するための手段１４０８と、第２の選択されたビットパターンに対応するパルスパターンをもつ第２の信号を生成するための手段１４１０とをさらに備える。デバイス１４００は、第１の波形と第２の波形とに基づいてキャリア周波数においてパルス幅変調信号を生成するための手段１４１２をさらに備える。たとえば、パルス幅変調信号生成手段１４１２は、差動出力を形成するために一方の波形を他方の波形から減算し得る。
[0090] 複数のビットパターン記憶手段１４０２は、図１３に示されたブロック１３０２に関して上記で説明した機能のうちの１つまたは複数を実行するように構成され得る。記憶手段１４０２は、図３に示された、プロセッサ３１２とメモリ３１４とのうちの１つまたは複数を含み得る。第１のビットパターンを選択するための手段１４０４は、ブロック１３０４に関して上記で説明した機能のうちの１つまたは複数を実行するように構成され得る。選択手段１４０４は、図３に示された、プロセッサ３１２とメモリ３１４とのうちの１つまたは複数を含み得る。第１の信号を生成する手段１４０６は、ブロック１３１２に関して上記で説明した機能のうちの１つまたは複数を実行するように構成され得る。第１の信号を生成する手段１４０６は、プロセッサ３１２とメモリ３１４とのうちの１つまたは複数を含み得る。
[0091] 第２のビットパターンを選択する手段１４０８は、ブロック１３０８に関して上記で説明した機能のうちの１つまたは複数を実行するように構成され得る。第２のビットパターンを選択する手段１４０８は、図３に示された、プロセッサ３１２とメモリ３１４とのうちの１つまたは複数を含み得る。第２の信号を生成する手段１４１０は、ブロック１３１２に関して上記で説明した機能のうちの１つまたは複数を実行するように構成され得る。第２の信号を生成する手段１４１０は、プロセッサ３１２とメモリ３１４とのうちの１つまたは複数を含み得る。ためのパルス幅変調信号を生成する手段１４１２は、ブロック１３１２に関して上記で説明した機能のうちの１つまたは複数を実行するように構成され得る。パルス幅変調信号を生成する手段１４１２は、プロセッサ３１２と、メモリ３１４と、ＲＦアナログブロック３１６と、ＬＯ生成器３１８と、増幅器３２０とのうちの１つまたは複数を含み得る。
[0092] いくつかの実装形態では、１つまたは複数のメモリユニットが複数のビットパターンを記憶する。第１の回路が複数のビットパターンのうちの第１のビットパターンを選択する。第１の回路は、第１の選択されたビットパターンに対応するパルスパターンをもつ第１の波形（ＭＰ１）を生成する。第１の回路は複数のビットパターンのうちの第２のビットパターンを選択する。第１の回路は、第２の選択されたビットパターンに対応するパルスパターンをもつ第２の波形（ＭＰ２）を生成する。増幅器は、第１の波形と第２の波形との間の差に基づいてキャリア周波数においてパルス幅変調信号を生成する。
[0093] いくつかの実装形態では、本デバイスは、パルス幅変調信号の第２の回路より高次の高調波をフィルタするための手段と、ニアフィールド通信（ＮＦＣ）送信信号を生成するための手段とをさらに備える。いくつかの実装形態では、第２の回路が、より高次の高調波をフィルタし、ニアフィールド通信（ＮＦＣ）送信信号を生成する。送信機が、ニアフィールド通信（ＮＦＣ）送信信号を送信するための手段を与える。ビットパターンは、各プロトコル、変調インデックス、およびデータレート組合せについてより高次の高調波を低減するためにパルス幅変調信号を整形する。
[0094] オーバーシュートおよびアンダーシュートを低減するために、いくつかの実装形態は、位相ステップのＮ要素シーケンスを定義するための手段を含んでおり、ここにおいて、Ｎは２を超える。第１の要素が第１の位相に対応する。第Ｎの要素が第２の位相に対応する。第２〜Ｎ−１の要素が、第１の位相から第２の位相への遷移における異なる位相ステップに対応する。第２〜Ｎ−１の要素は、第２の位相が第１の位相を超えるときに単調に増加する。第２〜Ｎ−１の要素は、第２の位相が第１の位相よりも小さいときに単調に減少する。いくつかの実装形態は、位相ステップのＮ要素シーケンスの各々のために整形された信号を生成し、ここにおいて、各位相ステップのために選択された第１のビットパターンと各位相ステップのための第２のビットパターンとが位相ステップに対応し、それにより、第１の位相から第２の位相への遷移におけるアンダーシュートとオーバーシュートの両方が低減する。Ｎは、オーバーシュートおよびアンダーシュートを低減するために遷移時間に応じて、３と３２との間で変動し得る。
[0095] 本明細書で開示する実装形態に関して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得る。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップを、上記では概してそれらの機能に関して説明した。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。説明した機能は、特定の適用例ごとに様々な方法で実装され得るが、そのような実装の決定は、本出願の実装の範囲からの逸脱を生じるものと解釈すべきではない。
[0096] 本明細書で開示した実装形態に関して説明した様々な例示的なブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、個別ゲートまたはトランジスタ論理、個別ハードウェア構成要素、あるいは本明細書で説明した機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行され得る。汎用プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成として実装され得る。
[0097] 本明細書で開示した実装委形態に関して説明した方法またはアルゴリズムのステップおよび機能は、直接ハードウェアで実施されるか、プロセッサによって実行されるソフトウェアモジュールで実施されるか、またはその２つの組合せで実施され得る。ソフトウェアで実装される場合、機能は、１つまたは複数の命令またはコードとして有形の非一時的コンピュータ可読媒体上に記憶されるか、あるいは有形の非一時的コンピュータ可読媒体を介して送信され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ ＲＯＭ、または当技術分野で知られている任意の他の形態の記憶媒体中に常駐し得る。記憶媒体は、プロセッサがその記憶媒体から情報を読み取り、その記憶媒体に情報を書き込み得るように、プロセッサに結合される。代替として、記憶媒体はプロセッサに一体化され得る。本明細書で使用するディスク（disk）およびディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザーディスク（登録商標）（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）およびＢｌｕ−ｒａｙ（登録商標）ディスク（disc）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザで光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含まれるべきである。プロセッサおよび記憶媒体はＡＳＩＣ中に常駐し得る。ＡＳＩＣはユーザ端末内に常駐し得る。代替として、プロセッサおよび記憶媒体は、ユーザ端末中に個別構成要素として常駐し得る。
[0098] 本開示を要約するために、本出願のいくつかの態様、利点および新規の特徴について、本明細書で説明してきた。本出願の特定の実装形態に従って、必ずしもすべてのそのような利点が達成されるとは限らないことを理解されたい。したがって、本出願は、必ずしも、本明細書で教示されるか、または示唆され得る他の利点を達成する必要なしに、本明細書で教示する１つの利点または利点のグループを達成するか、または最適化する形で実施されるか、または行われ得る。
[0099] 上記で説明した実装形態の様々な修正は当業者には容易に明らかであり得、本明細書で定義した一般原理は、本出願の趣旨または範囲から逸脱することなく他の実装形態に適用され得る。したがって、本出願は、本明細書で示した実装形態に限定されるものではなく、本明細書で開示した原理および新規の特徴に一致する最も広い範囲を与えられるべきである。
以下に、出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
複数のビットパターンを記憶するように構成されたメモリユニットと、
前記複数のビットパターンのうちの第１の選択された１つを使用して第１の信号を生成するように構成され、前記複数のビットパターンのうちの第２の選択された１つに対応する第２の信号を生成するように構成された第１の回路と、
前記第１の回路に結合され、前記第１の信号と前記第２の信号とに基づいてキャリア周波数においてパルス幅変調信号を生成するように構成された増幅器とを備えるワイヤレス通信のための装置。
［Ｃ２］
ニアフィールド通信（ＮＦＣ）送信信号を生成するために前記パルス幅変調信号のより高次の高調波をフィルタするように構成された第２の回路をさらに備える、Ｃ１に記載の装置。
［Ｃ３］
前記複数のビットパターンは、各プロトコル、変調インデックス、およびデータレート組合せについてより高次の高調波を低減するために前記パルス幅変調信号を整形するビットパターンを備える、Ｃ１に記載の装置。
［Ｃ４］
前記第２の回路に動作可能に結合された送信機をさらに備え、前記送信機が、前記ニアフィールド通信（ＮＦＣ）送信信号を送信するように構成された、Ｃ２に記載の装置。
［Ｃ５］
前記増幅器がＤ級電力増幅器である、Ｃ１に記載の装置。
［Ｃ６］
前記第２の回路が整合ネットワークフィルタである、Ｃ２に記載の装置。
［Ｃ７］
前記複数のビットパターンの各々が３２ビットを含んでいる、Ｃ３に記載の装置。
［Ｃ８］
前記複数のビットパターンのうちの前記第１の選択された１つは、送信コード化ビットが０であるか１であるかに基づいて選択され、前記複数のビットパターンのうちの前記第２の選択された１つは、送信コード化ビットが０であるか１であるかに基づいて選択される、Ｃ１に記載の装置。
［Ｃ９］
前記第１の回路が、前記キャリア周波数の各サイクルについて前記複数のビットパターンのうちの１つを選択するようにさらに構成された、Ｃ１に記載の装置。
［Ｃ１０］
前記複数のビットパターンが、５０％未満のデューティサイクルをもつ少なくとも１つのビットパターンを含む、複数の異なるデューティサイクルをもつビットパターンを含む、Ｃ１に記載の装置。
［Ｃ１１］
前記複数のビットパターンが、第１の位相から第２の位相への遷移における異なる位相ステップに対応するビットパターンを含む、Ｃ１に記載の装置。
［Ｃ１２］
前記第１の回路は、位相遷移におけるアンダーシュートとオーバーシュートの両方を低減するために、最初に、前記第１の位相に対応する前記複数のビットパターンのうちの１つを選択し、次いで、前記第１の位相から前記第２の位相への前記遷移における異なる位相ステップに対応する前記複数のビットパターンのうちの１つを選択し、最後に、前記第２の位相に対応する前記複数のビットパターンのうちの１つを選択するように構成された、Ｃ１１に記載の装置。
［Ｃ１３］
前記ニアフィールド通信（ＮＦＣ）送信信号が、１２８に分周されたキャリア周波数のデータレートおよび９０％〜１００％の変調インデックス、６４に分周されたキャリア周波数のデータレートおよび２５％〜１００％の変調インデックス、３２に分周されたキャリア周波数のデータレートおよび２５％〜１００％の変調インデックス、または１６に分周されたキャリア周波数のデータレートおよび２５％〜１００％の変調インデックスのうちの１つから選択された特性を有する、タイプＡプロキシミティニアフィールド通信（ＮＦＣ）信号になるように構成された、Ｃ１に記載の装置。
［Ｃ１４］
前記ニアフィールド通信（ＮＦＣ）送信信号が、８％〜１５％の変調インデックスと、１２８に分周されたキャリア周波数、６４に分周されたキャリア周波数、３２に分周されたキャリア周波数、または１６に分周されたキャリア周波数のうちの１つから選択されたデータレートとを有する、タイプＢプロキシミティニアフィールド通信信号になるように構成された、Ｃ１に記載の装置。
［Ｃ１５］
前記ニアフィールド通信（ＮＦＣ）送信信号、６４に分周されたキャリア周波数のデータレートおよび８％〜１４％の変調インデックス、または３２に分周されたキャリア周波数のデータレートおよび８％〜１４％の変調インデックスのうちの１つから選択された特性を有する、タイプＦプロキシミティニアフィールド通信信号になるように構成された、Ｃ１に記載の装置。
［Ｃ１６］
前記ニアフィールド通信（ＮＦＣ）送信信号が、５１２に分周されたキャリア周波数のデータレートおよび１０％〜１００％の変調インデックス、ならびに８１９２に分周されたキャリア周波数および１０％〜１００％の変調インデックスのうちの１つから選択された特性をもつ、ビシニティニアフィールド通信信号になるように構成された、Ｃ１に記載の装置。
［Ｃ１７］
ニアフィールド通信（ＮＦＣ）のために信号を整形するための方法であって、
複数のビットパターンを記憶することと、
前記複数のビットパターンのうちの第１のビットパターンを選択することと、
前記複数のビットパターンのうちの第２のビットパターンを選択することと、
前記第１のビットパターンと前記第２のビットパターンとの間の差に基づいてキャリア周波数においてパルス幅変調信号を生成することとを備える、整形された信号を生成することを備える、方法。
［Ｃ１８］
前記第１の選択されたビットパターンに対応する第１の信号を生成することと、前記第２の選択されたビットパターンに対応する第２の信号を生成することとをさらに備え、ここにおいて、パルス幅変調信号を生成することが、前記第１の信号と前記第２の信号とを増幅器に入力することを備え、ここにおいて、前記パルス幅変調信号が前記増幅器からの出力信号である、Ｃ１７に記載の方法。
［Ｃ１９］
前記パルス幅変調信号のより高次の高調波をフィルタすることと、
ニアフィールド通信（ＮＦＣ）送信信号を生成することとをさらに備える、Ｃ１７に記載の方法。
［Ｃ２０］
各プロトコル、変調インデックス、およびデータレート組合せについて、より高次の高調波を低減するために前記パルス幅変調信号を整形する前記複数のビットパターンから選択することをさらに備える、Ｃ１７に記載の方法。
［Ｃ２１］
前記ニアフィールド通信（ＮＦＣ）送信信号を送信することをさらに備える、Ｃ１９に記載の方法。
［Ｃ２２］
位相ステップのＮ要素シーケンスを定義することと、ここにおいて、Ｎが２を超え、ここにおいて、第１の要素が第１の位相に対応し、第Ｎ番目の要素が第２の位相に対応し、第２〜Ｎ−１の要素が、前記第１の位相から前記第２の位相への遷移における異なる位相ステップに対応し、前記第２〜Ｎ−１の要素は、前記第２の位相が前記第１の位相を超えるときに単調に増加し、前記第２〜Ｎ−１の要素は、前記第２の位相が前記第１の位相よりも小さいときに単調に減少する、
位相ステップの前記Ｎ要素シーケンスの各々について整形された信号を生成することと、ここにおいて、各位相ステップについて選択された前記第１のビットパターンと各位相ステップについて前記第２のビットパターンとが前記位相ステップに対応し、それにより、前記第１の位相から前記第２の位相への前記遷移におけるアンダーシュートとオーバーシュートの両方が低減するをさらに備える、Ｃ１７に記載の方法。
［Ｃ２３］
位相ステップの前記Ｎ要素シーケンスが、３≦Ｎ≦３２となるような、整数個の位相ステップを含んでいる、Ｃ２２に記載の方法。
［Ｃ２４］
ニアフィールド通信（ＮＦＣ）のために信号を整形するためのデバイスであって、
複数のビットパターンを記憶するための手段と、
前記複数のビットパターンのうちの第１のビットパターンを選択するための手段と、
前記第１の選択されたビットパターンに対応する第１の信号を生成するための手段と、
前記複数のビットパターンのうちの第２のビットパターンを選択するための手段と、
前記第２の選択されたビットパターンに対応する第２を生成するための手段と、
第１の波形と第２の波形とに基づいてキャリア周波数においてパルス幅変調信号を生成するための手段とを備える、信号生成器を備える、デバイス。
［Ｃ２５］
複数のビットパターンを記憶するための前記手段がメモリユニットを備え、第１のビットパターンを選択するための前記手段が第１の回路を備え、第１の信号を生成するための前記手段が前記第１の回路を備え、第２のビットパターンを選択するための前記手段が第１の回路を備え、第２の信号を生成するための前記手段が前記第１の回路を備え、パルス幅変調信号を生成するための前記手段が増幅器を備える、Ｃ２４に記載のデバイス。
［Ｃ２６］
前記パルス幅変調信号のより高次の高調波をフィルタするための手段と、
前記フィルタされたパルス幅変調信号からニアフィールド通信送信信号を生成するための手段とをさらに備える、Ｃ２４に記載のデバイス。
［Ｃ２７］
より高次の高調波をフィルタするための前記手段が第２の回路を備え、ニアフィールド通信送信信号を生成するための前記手段が前記第２の回路を備える、Ｃ２６に記載のデバイス。
［Ｃ２８］
実行されたとき、
メモリユニットによって複数のビットパターンを記憶することと、
第１の回路によって前記複数のビットパターンのうちの第１のビットパターンを選択することと、
第１の回路によって前記第１の選択されたビットパターンに対応する第１の信号を生成することと、
第１の回路によって前記複数のビットパターンのうちの第２のビットパターンを選択することと、
第１の回路によって前記第２の選択されたビットパターンに対応する第２の信号を生成することと、
増幅器によって前記第１の信号と前記第２の信号とに基づいてキャリア周波数においてパルス幅変調信号を生成することとを装置に行わせることによって、整形された信号を生成することを前記装置に行わせる命令を備える非一時的コンピュータ可読媒体。
［Ｃ２９］
実行されたとき、
第２の回路によって前記パルス幅変調信号のより高次の高調波をフィルタすることと、
前記第２の回路によってニアフィールド通信（ＮＦＣ）送信信号を生成することとを装置に行わせる命令をさらに備える、Ｃ２８に記載の非一時的コンピュータ可読媒体。
［Ｃ３０］
複数のビットパターンを記憶するように構成されたメモリユニットと、
前記複数のビットパターンのうちの第１の選択された１つに対応する第１の信号を生成するように構成され、前記複数のビットパターンのうちの第２の選択された１つに対応する第２の信号を生成するように構成された回路と、
前記回路に結合され、前記第１の信号と前記第２の信号とに基づいてキャリア周波数においてパルス幅変調信号を生成するように構成された増幅器とを備える、ワイヤレス通信のためのプロセッサ。

Claims (30)

  1. 複数のビットパターンを記憶するように構成されたメモリユニットと、
    前記複数のビットパターンのうちの第１の選択された１つを使用して第１の信号を生成するように構成され、前記複数のビットパターンのうちの第２の選択された１つに対応する第２の信号を生成するように構成された第１の回路と、
    前記第１の回路に結合され、前記第１の信号と前記第２の信号との間の差に基づいてキャリア周波数においてパルス幅変調信号を生成するように構成された増幅器と
    を備えるワイヤレス通信のための装置。
  2. ニアフィールド通信（ＮＦＣ）送信信号を生成するために前記パルス幅変調信号のより高次の高調波をフィルタするように構成された第２の回路をさらに備える、請求項１に記載の装置。
  3. 前記複数のビットパターンは、各プロトコル、変調インデックス、およびデータレート組合せについて、より高次の高調波を低減するために前記パルス幅変調信号を整形するビットパターンを備える、請求項１に記載の装置。
  4. 前記増幅器がＤ級電力増幅器である、請求項１に記載の装置。
  5. 前記複数のビットパターンのうちの前記第１の選択された１つは、送信コード化ビットが０であるか１であるかに基づいて選択され、前記複数のビットパターンのうちの前記第２の選択された１つは、送信コード化ビットが０であるか１であるかに基づいて選択される、請求項１に記載の装置。
  6. 前記第１の回路が、前記キャリア周波数の各サイクルについて前記複数のビットパターンのうちの１つを選択するようにさらに構成された、請求項１に記載の装置。
  7. 前記複数のビットパターンが、５０％未満のデューティサイクルをもつ少なくとも１つのビットパターンを含む、複数の異なるデューティサイクルをもつビットパターンを含む、請求項１に記載の装置。
  8. 前記複数のビットパターンが、第１の位相から第２の位相への遷移における異なる位相ステップに対応するビットパターンを含む、請求項１に記載の装置。
  9. 前記第２の回路に動作可能に結合された送信機をさらに備え、前記送信機が、前記ニアフィールド通信（ＮＦＣ）送信信号を送信するように構成された、請求項２に記載の装置。
  10. 前記第２の回路が整合ネットワークフィルタである、請求項２に記載の装置。
  11. 前記ニアフィールド通信（ＮＦＣ）送信信号が、１２８に分周されたキャリア周波数のデータレートおよび９０％〜１００％の変調インデックス、６４に分周されたキャリア周波数のデータレートおよび２５％〜１００％の変調インデックス、３２に分周されたキャリア周波数のデータレートおよび２５％〜１００％の変調インデックス、または１６に分周されたキャリア周波数のデータレートおよび２５％〜１００％の変調インデックスのうちの１つから選択された特性を有する、タイプＡプロキシミティニアフィールド通信（ＮＦＣ）信号になるように構成された、請求項２に記載の装置。
  12. 前記ニアフィールド通信（ＮＦＣ）送信信号が、８％〜１５％の変調インデックスと、１２８に分周されたキャリア周波数、６４に分周されたキャリア周波数、３２に分周されたキャリア周波数、または１６に分周されたキャリア周波数のうちの１つから選択されたデータレートとを有する、タイプＢプロキシミティニアフィールド通信信号になるように構成された、請求項２に記載の装置。
  13. 前記ニアフィールド通信（ＮＦＣ）送信信号、６４に分周されたキャリア周波数のデータレートおよび８％〜１４％の変調インデックス、または３２に分周されたキャリア周波数のデータレートおよび８％〜１４％の変調インデックスのうちの１つから選択された特性を有する、タイプＦプロキシミティニアフィールド通信信号になるように構成された、請求項２に記載の装置。
  14. 前記ニアフィールド通信（ＮＦＣ）送信信号が、５１２に分周されたキャリア周波数のデータレートおよび１０％〜１００％の変調インデックス、ならびに８１９２に分周されたキャリア周波数および１０％〜１００％の変調インデックスのうちの１つから選択された特性をもつ、ビシニティニアフィールド通信信号になるように構成された、請求項２に記載の装置。
  15. 前記複数のビットパターンの各々が３２ビットを含んでいる、請求項３に記載の装置。
  16. 前記第１の回路は、位相遷移におけるアンダーシュートとオーバーシュートの両方を低減するために、最初に、前記第１の位相に対応する前記複数のビットパターンのうちの１つを選択し、次いで、前記第１の位相から前記第２の位相への前記遷移における異なる位相ステップに対応する前記複数のビットパターンのうちの１つを選択し、最後に、前記第２の位相に対応する前記複数のビットパターンのうちの１つを選択するように構成された、請求項８に記載の装置。
  17. ニアフィールド通信（ＮＦＣ）のために信号を整形するための方法であって、
    整形信号を生成すること、を備え、前記整形信号を生成することは、
    複数のビットパターンを記憶することと、
    前記複数のビットパターンのうちの第１のビットパターンを選択することと、
    前記複数のビットパターンのうちの第２のビットパターンを選択することと、
    前記第１のビットパターンと前記第２のビットパターンとの間の差に基づいてキャリア周波数においてパルス幅変調信号を生成することと
    を備える、方法。
  18. 選択された前記第１のビットパターンに対応する第１の信号を生成することと、
    選択された前記第２のビットパターンに対応する第２の信号を生成することと
    をさらに備え、
    ここにおいて、パルス幅変調信号を生成することが、前記第１の信号と前記第２の信号とを増幅器に入力することを備え、ここにおいて、前記パルス幅変調信号が前記増幅器からの出力信号である、請求項１７に記載の方法。
  19. 前記パルス幅変調信号のより高次の高調波をフィルタすることと、
    ニアフィールド通信（ＮＦＣ）送信信号を生成することと
    をさらに備える、請求項１７に記載の方法。
  20. 前記パルス幅変調信号を整形する前記複数のビットパターンから１つのビットパターンを選択することをさらに備え、選択された前記ビットパターンは、各プロトコル、変調インデックス、およびデータレート組合せについて、より高次の高調波を低減するために選択される、請求項１７に記載の方法。
  21. 前記ニアフィールド通信（ＮＦＣ）送信信号を送信することをさらに備える、請求項１９に記載の方法。
  22. 位相ステップのＮ要素シーケンスを定義することと、ここにおいて、Ｎが２を超え、ここにおいて、第１の要素が第１の位相に対応し、第Ｎ番目の要素が第２の位相に対応し、第２〜Ｎ−１の要素が、前記第１の位相から前記第２の位相への遷移における異なる位相ステップに対応し、前記第２〜Ｎ−１の要素は、前記第２の位相が前記第１の位相を超えるときに単調に増加し、前記第２〜Ｎ−１の要素は、前記第２の位相が前記第１の位相よりも小さいときに単調に減少する、
    位相ステップの前記Ｎ要素シーケンスの各々について整形された信号を生成することと、ここにおいて、各位相ステップについて選択された前記第１のビットパターンと各位相ステップについて前記第２のビットパターンとが前記位相ステップに対応し、それにより、前記第１の位相から前記第２の位相への前記遷移におけるアンダーシュートとオーバーシュートの両方が低減する
    をさらに備える、請求項１７に記載の方法。
  23. 位相ステップの前記Ｎ要素シーケンスが、３≦Ｎ≦３２となるような、整数個の位相ステップを含んでいる、請求項２１に記載の方法。
  24. 信号生成器を備える、ニアフィールド通信（ＮＦＣ）のために信号を整形するためのデバイスであって、前記信号生成器は、
    複数のビットパターンを記憶するための手段と、
    前記複数のビットパターンのうちの第１のビットパターンを選択するための手段と、
    選択された前記第１のビットパターンに対応する第１の波形を生成するための手段と、
    前記複数のビットパターンのうちの第２のビットパターンを選択するための手段と、
    選択された前記第２のビットパターンに対応する第２の波形を生成するための手段と、
    第１の波形と第２の波形との間の差に基づいてキャリア周波数においてパルス幅変調信号を生成するための手段と
    を備える、デバイス。
  25. 複数のビットパターンを記憶するための前記手段はメモリユニットを備え、第1のビットパターンを選択するための前記手段は第1の回路を備え、第１の波形を生成するための手段は前記第1の回路を備え、第２のビットパターンを選択するための前記手段は前記第１の回路を備え、第２の波形を生成するための前記手段は、前記第１の回路を備え、パルス幅変調信号を生成するための前記手段は増幅器を備える、請求項２４に記載のデバイス。
  26. 前記パルス幅変調信号のより高次の高調波をフィルタするための手段と、
    前記フィルタされたパルス幅変調信号からニアフィールド通信送信信号を生成するための手段と
    をさらに備える、請求項２４に記載のデバイス。
  27. より高次の高調波をフィルタするための前記手段は、第２の回路を備え、ニアフィールド通信送信信号を生成するための前記手段は前記第２の回路を備える、請求項２６に記載のデバイス。
  28. 実行されたとき、
    メモリユニットによって複数のビットパターンを記憶することと、
    第１の回路によって前記複数のビットパターンのうちの第１のビットパターンを選択することと、
    第１の回路によって選択された前記第１のビットパターンに対応する第１の信号を生成することと、
    第１の回路によって前記複数のビットパターンのうちの第２のビットパターンを選択することと、
    第１の回路によって選択された前記第２のビットパターンに対応する第２の信号を生成することと、
    増幅器によって前記第１の信号と前記第２の信号との間の差に基づいてキャリア周波数においてパルス幅変調信号を生成することと
    を装置に行わせることによって、整形された信号を生成することを前記装置に行わせる命令を備える、コンピュータ可読記憶媒体。
  29. 実行されたとき、
    第２の回路によって前記パルス幅変調信号のより高次の高調波をフィルタすることと、
    前記第２の回路によってニアフィールド通信（ＮＦＣ）送信信号を生成することと
    を装置に行わせる命令をさらに備える、請求項２８に記載のコンピュータ可読記憶媒体。
  30. 複数のビットパターンを記憶するように構成されたメモリユニットと、
    前記複数のビットパターンのうちの第１の選択された１つに対応する第１の信号を生成するように構成され、前記複数のビットパターンのうちの第２の選択された１つに対応する第２の信号を生成するように構成された回路と、
    前記回路に結合され、前記第１の信号と前記第２の信号との間の差に基づいてキャリア周波数においてパルス幅変調信号を生成するように構成された増幅器と
    を備える、ワイヤレス通信のためのプロセッサ。
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