JP6385516B2

JP6385516B2 - 撮像装置

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Publication number: JP6385516B2
Application number: JP2017088824A
Authority: JP
Inventors: 健太郎月田; 愉喜男荒岡; 俊明小野
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2017-04-27
Filing date: 2017-04-27
Publication date: 2018-09-05
Anticipated expiration: 2033-07-04
Also published as: JP2017127038A

Description

本発明は、撮像装置に関する。

多画素化したエリア型固体撮像装置において、高速読み出しの方法が提案されている（例えば、特許文献１参照）。特許文献１では、複数の読み出し回路からの信号を複数の水平出力線に読み出し時に、１列分の信号に対して複数列分の読み出し充電期間（静定時間）を確保し、信号をマルチプレクスすることで、低消費電力でかつ高速な信号読み出しが可能となっている。

特開２００５−１４３０７８号公報

しかし、特許文献１では、水平出力線が偶数存在する構成において、偶数列おきに読み出すような間引き駆動を行った場合、特定の水平出力線が高頻度で駆動され、読み出し充電期間が通常読み出し時に比べ減少してしまい、信号振幅が小さくなってしまう。

本発明の目的は、間引き駆動や加算駆動を行う場合に読み出し充電期間が減少することを防止できる撮像装置を提供することである。

本発明の撮像装置は、行列状に配され、ぞれぞれ光電変換により画素信号を生成する第１画素回路と、列毎に設けられ、前記列毎の第１画素回路の画素信号を読み出す複数の第１読み出し回路と、を有する第１グループと、行列状に配され、ぞれぞれ光電変換により画素信号を生成する第２画素回路と、列毎に設けられ、前記列毎の第２画素回路の画素信号を読み出す第２読み出し回路と、を有する第２グループと、前記第１読み出し回路と前記第２読み出し回路に対し、複数列毎の第１及び第２読み出し回路の出力端子に共通に接続される複数の第１出力線と、複数列の第１画素回路の画素信号を加算する第１加算部と、複数列の第２画素回路の画素信号を加算する第２加算部と、を有し、前記第１グループは、前記第１画素回路と前記第１読み出し回路の組を複数有する第１組と、前記第１組とは異なり、前記第１画素回路と前記第１読み出し回路の組を複数有する第２組と、を有し、前記第２グループは、前記第２画素回路と前記第２読み出し回路の組を複数有する第３組と、前記第３組とは異なり、前記第２画素回路と前記第２読み出し回路の組を複数有する第４組と、を有し、前記第１加算部及び前記第２加算部が加算しない場合には、前記第１組内の第１画素回路の画素信号がそれぞれ出力される複数の第１出力線と、前記第３組内の第２画素回路の画素信号がそれぞれ出力される複数の第１出力線とは同じであり、前記第２組内の第１画素回路の画素信号がそれぞれ出力される複数の第１出力線と、前記第４組内の第２画素回路の画素信号がそれぞれ出力される複数の第１出力線とは同じであり、前記第１組内の第１画素回路の画素信号がそれぞれ出力される複数の第１出力線と、前記第２組内の第１画素回路の画素信号がそれぞれ出力される複数の第１出力線とは異なり、前記第１加算部が、前記第１組内の第１画素回路の画素信号を加算し、前記第２組内の第１画素回路の画素信号を加算し、前記第２加算部が、前記第３組内の第２画素回路の画素信号を加算し、前記第４組内の複数の第２画素回路の画素信号を加算する場合には、前記第１加算部により前記第１組内の第１画素回路の画素信号が加算された画素信号が出力される第１出力線と、前記第２加算部により前記第３組内の第２画素回路の画素信号が加算された画素信号が出力される第１出力線とは異なり、前記第１加算部により前記第２組内の第１画素回路の画素信号が加算された画素信号が出力される第１出力線と、前記第２加算部により前記第４組内の第２画素回路の画素信号が加算された画素信号が出力される第１出力線とは異なることを特徴とする。

間引き駆動や加算駆動を行う場合に、第１出力線の充電期間の減少を防止し、信号振幅の低減を防止することができる。

第１の実施形態による撮像装置の構成図である。第１の実施形態による全画素読み出しのタイミングチャートである。画素回路の構成例を示す図である。２列毎の加算間引き読み出しモードの回路図である。２列毎の加算間引き読み出しのタイミングチャートである。第２の実施形態による水平・垂直加算を示す図である。２列毎の加算間引き読み出しのタイミングチャートである。

（第１の実施形態）
図１は、本発明の第１の実施形態による撮像装置の構成例を示す図である。撮像装置は、２次元行列状に配置された複数の画素回路１と、同じ列の画素回路１の出力端子に接続された垂直信号線１１１−１〜１１８−１，１１１−２〜１１８−２等とを有する。画素回路１は、光電変換により画素信号を生成する。垂直信号線１１１−１〜１１８−１，１１１−２〜１１８−２等には、画素回路１の電流源４が接続される。複数の読み出し回路５０は、複数の画素回路１の列毎に設けられ、列毎の画素回路１の画素信号を読み出す。各列の読み出し回路５０は、入力トランジスタ２と、電流源３−１〜３−１１等と、列選択スイッチ１０１−１〜１０８−１，１０１−２〜１０８−２等とを有する。入力トランジスタ２及び電流源３−１等は、ソースフォロワ回路を構成する。入力トランジスタ２は、ゲートが垂直信号線１１１−１等に接続され、ドレインが電源電位ノードに接続される。電流源３−１〜３−１１等は、入力トランジスタ２のソース及びグランド電位ノード間に接続される。列選択スイッチ１０１−１〜１０８−１，１０１−２〜１０８−２等は、ゲートが制御線２１−１〜２８−１，２１−２〜２８−２等に接続され、ドレインが入力トランジスタ２のソースに接続され、ソースが第１の水平出力線５−１〜５−８に接続される。列選択スイッチ１０１−１〜１０８−１のソースは、それぞれ、第１の水平出力線５−１〜５−８に接続される。列選択スイッチ１０１−２〜１０８−２のソースは、それぞれ、第１の水平出力線５−１〜５−８に接続される。列選択スイッチ１０１−１〜１０８−１，１０１−２〜１０８−２等は、ソースフォロワ回路２，３−１等を第１の水平出力線５−１〜５−８に接続するためのスイッチである。複数の画素回路１と読み出し回路５０を、８列毎に１グループとする。例えば、第１のグループは、垂直信号線１１１−１〜１１８−１と、列選択スイッチ１０１−１〜１０８−１とを有する。第２のグループは、垂直信号線１１１−２〜１１８−２と、列選択スイッチ１０１−２〜１０８−２とを有する。第１の水平出力線５−１〜５−８は、８本に限定されず、２ｎ本でもよい。ｎは１以上の整数である。２ｎ本の第１の水平出力線５−１〜５−８は、２ｎ列おきの読み出し回路５０の出力端子に共通に接続される。

電流源３−１〜３−８等と列選択スイッチ１０１−１〜１０８−１等は、列選択スイッチ制御回路２０からの制御線２１−１〜２８−１等により、オン（導通）／オフ（非導通）制御される。電流源３−１等がオンに制御されることにより、読み出し回路５０が読み出し動作し、列選択スイッチ１０１−１〜１０８−１等がオンすることで、垂直信号線１１１−１等の信号は、第１の水平出力線５−１〜５−８に読み出される。電流源３−１等のオフ制御により、読み出し回路５０は動作を停止するので、電力消費は発生しない。また、第１の水平出力線５−１〜５−８に読み出された信号は、次の列選択スイッチ１０１−１等がオン制御されるまで保持される。第１の水平出力線５−１〜５−８に読み出された信号は、グループ選択スイッチ３１〜３８により第２の水平出力線６に読み出される。グループ選択スイッチ３１〜３８は、グループ選択制御回路３０によりグループ単位で制御される。また、列選択スイッチ制御回路２０及びグループ選択制御回路３０は、信号読み出しモードを制御する読み出しモード切り替え回路４０により制御される。信号読み出しモードは、全画素回路１から信号を読み出す全画素読み出しモードと、一部の画素回路１から信号を読み出す間引き読み出しモードとがある。読み出しモード切り替え回路４０が全画素読み出しモードを指定する場合には、列選択スイッチ制御回路２０は、全てのグループの列選択スイッチ１０１−１等を駆動する。間引き読み出しモードの指定する場合には、列選択スイッチ制御回路２０は、読み出すグループの読み出し回路５０あるいは列選択スイッチ１０１−１等だけを駆動させる。

図２は、第１の実施形態による全画素読み出しモードの駆動方法を示すフローチャートである。本実施形態は、８列を１グループとし、隣接する読み出し回路５０のオン時間をずらしながらオーバラップさせる。これにより、例えば１列目においては入力トランジスタ２と電流源３−１とで構成される、ソースフォロワ回路が、寄生容量が大きい第１の水平出力線５−１〜５−８を充電するための時間を確保する。第１の水平出力線５−１〜５−８の信号は、寄生容量が小さい第２の水平出力線６に高速に読み出される。

時刻ｔ１では、列選択スイッチ制御回路２０は、制御線２１−１をハイレベルにし、列選択スイッチ１０１−１及び電流源３−１をオンさせる。この時、電流源３−１を除く他の電流源は完全に停止か、もしくは小電流を流していてもよい。グループ選択スイッチ３１がオンする時刻ｔ４までは、信号が第２の水平出力線６に出力されることはないので、第１の水平出力線５−１の電位は画素回路１の画素信号に応じたレベルへと遷移していく。

次に、時刻ｔ２では、列選択スイッチ制御回路２０は、制御線２２−１をハイレベルにし、列選択スイッチ１０２−１及び電流源３−２をオンさせる。第１の水平出力線５−２の電位は、画素回路１の画素信号に応じたレベルへと遷移していく。次に、時刻ｔ３では、列選択スイッチ制御回路２０は、制御線２３−１をハイレベルにし、列選択スイッチ１０３−１及び電流源３−３をオンさせる。第１の水平出力線５−３の電位は、画素回路１の画素信号に応じたレベルへと遷移していく。図２では省略しているが、列選択スイッチ１０８−１及び電流源３−８までは、上記と同様に、一定の時間差でオンし、第１の水平出力線５−１〜５−８を画素信号に対応した電位にプリチャージしておく。他のグループの画素信号は、電流源３−９等及び列選択スイッチ１０１−２等がオフしているために、第１の水平信号線５−１〜５−８には読み出されない。

次に、時刻ｔ４では、グループ選択スイッチ３１がオンし、第１の水平信号線５−１にチャージされている第１のグループの１列目の信号は第２の水平信号線６に読み出され、出力アンプ７を介して出力される。

次に、時刻ｔ５では、列選択スイッチ制御回路２０は、制御線２１−１をローレベルにし、列選択スイッチ１０１−１、電流源３−１及びグループ選択スイッチ３１をオフさせる。それと同時又は少し後に、列選択スイッチ制御回路２０は、制御線２１−２をハイレベルにし、第２のグループの列選択スイッチ１０１−２及び電流源３−９をオンさせ、第１の水平出力線５−１の電位を垂直信号線１１１−２の信号に応じた電位に充電を開始させる。

次に、時刻ｔ６では、列選択スイッチ制御回路２０は、制御線２２−１をローレベルにし、列選択スイッチ１０２−１、電流源３−２及びグループ選択スイッチ３２をオフさせる。それと同時又は少し後に列選択スイッチ制御回路２０は、制御線２２−２をハイレベルにし、第２のグループの列選択スイッチ１０２−２及び電流源３−１０をオンさせ、第１の水平出力線５−２の電位を垂直信号線１１２−２の信号に応じた電位に充電開始させる。

次に、時刻ｔ７では、列選択スイッチ制御回路２０は、制御線２３−１をローレベルにし、列選択スイッチ１０３−１、電流源３−３及びグループ選択スイッチ３３をオフさせる。それと同時又は少し後に列選択スイッチ制御回路２０は、制御線２３−２をハイレベルにし、第２のグループの列選択スイッチ１０３−２及び電流源３−１１をオンさせ、第１の水平出力線５−３の電位を垂直信号線１１３−２の信号に応じた電位に充電開始させる。以下、同様に繰り返す。

上記のように、画素信号の第１の水平出力線５−１〜５−８への充電時間をグループ間でマルチプレクスする。これにより、第１の水平出力線５−１〜５−８の静定時間（充電時間）を確保して、第２の水平出力線６へ高速に読み出し、かつ必要最低限な期間だけ電流源３−１等をオンするため、消費電力を削減できる効果がある。

水平方向のｎ個の画素回路１とｎ個の読み出し回路５０を１グループで構成し、各グループのソースフォロワ回路２，３−１等の駆動開始のずらし時間を１列分とし、ｎ個分の駆動時間を確保する。これにより、最終的な１列の画素信号の読み出し時間を１列分にすることができる。本実施形態は、８列を１グループとしたが、水平方向の画素数や要求される駆動速度応じて、１グループを２以上の任意の列数で構成してもよい。上述の読み出し回路５０は、これに限るものではなく、ボルテージフォロワ回路あるいは差動アンプでも良い。

次に、間引き読み出しモードについて説明する。図３は、画素回路１−１〜１−３等の構成例を示す回路図である。画素回路１−１〜１−３は、図１の画素回路１に対応する。光電変換素子８１は、例えばフォトダイオードであり、入射された光を電荷に変換することにより、画素信号を生成する。光電変換素子８１の画素信号は、画素ソースフォロワ及びクランプ回路を経てメモリ８２にサンプルホールドされる。加算スイッチ（加算部）８３は、複数の画素回路１−１及び１−２等を接続するためのスイッチである。間引き読み出しモードでは、アクティブになる読み出し回路５０の数が全画素読み出しモードよりも少なくなる。ここでは、間引き読み出しモードにおいて、異なる列の画素からの画素信号を加算する例を説明する。この場合に、制御線９５−１によって加算スイッチ８３がオンし、隣接する画素回路１−１及び１−２のメモリ８２の信号が平均化され、平均化された同じ信号が両方の画素回路１−１及び１−２のメモリ８２に保持される。加算スイッチ８３は、異なる列の複数の画素回路１−１及び１−２の画素信号を加算する。メモリ８２に保持された信号は、行選択線９３の制御信号によってソースフォロワを介して垂直信号線９６−１及び９６−２に出力される。垂直信号線６６−１及び９６−２は、図１の垂直信号線１１１−１及び１１２−１等に対応する。

図４は、第１列から順に、２列毎に１列の間引きを行い読み出す場合に、選択される読み出し回路５０と第１の水平出力線５−１〜５−８を接続した図を示す。間引きを分かり易くするために、図４では、間引き読み出しを行わない読み出し回路５０は、第１の水平出力線５−１〜５−８に接続されていない。読み出し回路５０は、図１の入力トランジスタ２と、電流源３−１等と、列選択スイッチ１０１−１等を有する。図４においては、２画素加算での間引き読み出しを行っており、選択される第１の水平出力線は、まず５−１、５−３、５−５、５−７の順で選択され、次に５−２、５−４、５−６、５−８の順で選択される。これは、５−１、５−３、５−５、５−７が繰り返して選択されてしまうと、第１の水平出力線の読み出された信号の静定時間（充電時間）が半分になってしまい、正しい信号を得られないおそれがある。これに対し、１グループの８画素列が８本の第１の水平出力線５−１〜５−８に読み出される間引き読み出しでは、奇数番目のグループでは奇数列の読み出し回路５０の信号は、奇数番目の第１の水平出力線５−１、５−３、５−５、５−７に読み出される。偶数番目のグループでは、偶数列目の読み出し回路５０の信号は、偶数番目の第１の水平出力線５−２、５−４、５−６、５−８に読み出される。すなわち、複数の読み出し回路５０のうちの第１のグループ（奇数番目グループ）は、２ｎ本の第１の水平出力線５−１〜５−８のうちの第１のグループ５−１、５−３、５−５、５−７に画素信号を出力する。また、複数の読み出し回路５０のうちの第２のグループ（偶数番目グループ）は、２ｎ本の第１の水平出力線５−１〜５−８のうちの第２のグループ５−２、５−４、５−６、５−８に画素信号を出力する。

図５は、画素回路１の駆動を含めた２画素加算間引き読み出しモードの駆動方法を示すタイミングチャートである。時刻ｔ４１では、画素イネーブル線９１のローレベルにより画素イネーブル線９１のｐＭＯＳトランジスタをオンにした状態で、リセット制御線９４のローレベルによりリセット制御線９４のｐＭＯＳトランジスタをオンにし、フォトダイオード８１をリセットする。その後、リセット制御線９４のハイレベルによりリセット制御線９４のｐＭＯＳトランジスタをオフさせる。

次に、時刻ｔ４２では、サンプルホールド制御線９２のローレベルによりサンプルホールド制御線９２のｐＭＯＳトランジスタをオンさせ、フォトダイオード８１の画素信号をメモリ８２にサンプリングする。その後、サンプルホールド制御線９２のハイレベルによりサンプルホールド制御線９２のｐＭＯＳトランジスタをオフさせ、信号をメモリ８２にホールドさせる。

次に、時刻ｔ４３では、制御線９５−１のローレベルにより、画素加算スイッチ８３がオンし、隣接する２個の画素回路１−１及び１−２のメモリ８２の画素信号が加算される。例えば、画素１−１及び１−２の信号が加算され、画素１−３及び１−４の信号が加算され、以降も同様に、２画素が加算される。

次に、時刻ｔ４４では、行選択線９３のハイレベルにより、行選択線９３のｎＭＯＳトランジスタがオンし、メモリ８２の信号に応じた信号が垂直信号線９６−１等に出力される。

次に、時刻ｔ４５では、制御線２１−１がハイレベルになり、第１のグループの第１列目の読み出し回路５０の列選択スイッチ１０１−１及び電流源３−１がオンする。次に、時刻ｔ４６では、制御線２３−１がハイレベルになり、第３列目の読み出し回路５０の列選択スイッチ１０３−１及び電流源３−３がオンする。制御線２２−１はローレベルが維持されるので、第２列目の読み出し回路５０の列選択スイッチ１０２−１及び電流源３−２はオフのままである。次に、時刻ｔ４７では、制御線２５−１がハイレベルになり、第５列目の読み出し回路５０の列選択スイッチ１０５−１及び電流源３−５がオンする。制御線２４−１はローレベルが維持されるので、第４列目の読み出し回路５０の列選択スイッチ１０４−１及び電流源３−４はオフのままである。次に、制御線２７−１がハイレベルになり、第７列目の読み出し回路５０の列選択スイッチ１０７−１及び電流源３−７がオンする。制御線２６−１はローレベルが維持されるので、第６列目の読み出し回路５０の列選択スイッチ１０６−１及び電流源３−６はオフのままである。奇数番目のグループでは、奇数番目の読み出し回路５０を順にオンしていく。

次に、時刻ｔ４８では、制御線２２−２がハイレベルになり、第２のグループの第２列目（第１０列目）の読み出し回路５０の列選択スイッチ１０２−２及び電流源３−１０がオンする。次に、制御線２４−２がハイレベルになり、第２のグループの第４列目（第１２列目）の読み出し回路５０の列選択スイッチ１０４−２及び電流源３−１２がオンする。次に、制御線２６−２がハイレベルになり、第２のグループの第６列目（第１４列目）の読み出し回路５０の列選択スイッチ１０６−２及び電流源３−１４がオンする。次に、時刻ｔ４９では、制御線２８−２がハイレベルになり、第２のグループの第８列目（第１６列目）の読み出し回路５０の列選択スイッチ１０８−２及び電流源３−１６がオンする。偶数番目のグループでは、偶数番目の読み出し回路５０を順にオンしていく。

以上のように、複数の読み出し回路５０は、１列目、３列目、５列目、７列目、１０列目、１２列目、１４列目、１６列目の順番で読み出しを行う。

また、時刻ｔ４９では、グループ選択スイッチ３１がオンし、垂直信号線５−１の信号は、第２の垂直信号線６に読み出され、出力アンプ７を介して出力される。次に、時刻ｔ５０では、グループ選択スイッチ３３がオンし、垂直信号線５−３の信号は、第２の垂直信号線６に読み出され、出力アンプ７を介して出力される。次に、グループ選択スイッチ３５がオンし、垂直信号線５−５の信号は、第２の垂直信号線６に読み出され、出力アンプ７を介して出力される。次に、グループ選択スイッチ３７がオンし、垂直信号線５−７の信号は、第２の垂直信号線６に読み出され、出力アンプ７を介して出力される。

また、時刻ｔ５０では、制御線２１−３がハイレベルになり、第３のグループの第１列の読み出し回路５０の列選択スイッチ１０１−３及び電流源３−１７がオンする。第１のグループと同様に、奇数番目のグループでは、奇数番目の読み出し回路５０を順にオンしていく。

また、グループ選択スイッチ３７がオフした後、グループ選択スイッチ３２がオンし、垂直信号線５−２の信号は、第２の垂直信号線６に読み出され、出力アンプ７を介して出力される。次に、グループ選択スイッチ３４がオンし、垂直信号線５−４の信号は、第２の垂直信号線６に読み出され、出力アンプ７を介して出力される。次に、グループ選択スイッチ３６がオンし、垂直信号線５−６の信号は、第２の垂直信号線６に読み出され、出力アンプ７を介して出力される。次に、グループ選択スイッチ３８がオンし、垂直信号線５−８の信号は、第２の垂直信号線６に読み出され、出力アンプ７を介して出力される。

本実施形態では、奇数番目のグループでは、奇数番目の読み出し回路５０を順にオンし、偶数番目のグループでは、偶数番目の読み出し回路５０を順にオンする。仮に、全グループで奇数番目の読み出し回路５０を順にオンすると、間引き読み出しモードは、全画素読み出しモードに対して、第１の水平出力線５−１〜５−８の信号の静定時間（充電時間）が半分になってしまい、信号振幅が小さくなってしまう。本実施形態は、間引き読み出しモードでも、全画素読み出しモードと同じ静定時間（充電時間）を確保しながら、高速に間引き読み出しを行うことができる。

本実施形態では、第１のグループの間引き読み出しは、奇数列から開始したが、偶数列から開始しても良い。その場合、第２のグループは、奇数列から読み出しを開始することになる。

また、列選択スイッチ１０１−１等の駆動時間が１／２になって、信号振幅が小さくても良ければ、常に奇数列又は偶数列のみの間引き読み出しを行っても良い。また、駆動時間を８列分確保しても良いが、この場合、間引き読み出し時間が２倍になる。

また、上述では、２列毎に１列の間引き読み出しであったが、間引き列数が偶数列毎に１列の場合、上記の読み出し方法を適用できる。次に、画素回路１からをｄ列毎に１列読み出す場合（ｄ＞０の整数）に、最も静定時間を長く確保しながら高速に駆動する方法を説明する。その方法では、第１の水平出力線５−１〜５−８に接続される列の駆動を終了するまでは、同じ第１の水平出力線５−１〜５−８に接続される列を選択しないように制御する。その際、信号読み出し期間（例えば、ｔ２５−ｔ２４）や読み出しグループ間の駆動開始のずらし時間（例えば、ｔ４６−ｔ４５）は、｛第１の水平出力線の静定期間（例えば、ｔ５０−ｔ４５）｝／ｎとすることで、最適な駆動を行うことができる。

本実施形態では、加算スイッチ８３により加算される画素回路１−１及び１−２の組みに接続される複数列の読み出し回路５０のうちでいずれか１個の列の読み出し回路５０のみが読み出しを行う。２ｎ本の第１の水平出力線５−１〜５−８のすべては、複数の読み出し回路５０のいずれかから画素信号が入力される。

また、本実施形態では、間引き読み出しモードにおいて、隣接列の画素からの画素信号を加算する例を説明したが、画素信号の加算を行わずに、一部の列の画素からの画素信号を読み出さなくてもよい。

（第２の実施形態）
図６は、本発明の第２の実施形態のよる画素回路の構成例を示す図であり、水平方向及び垂直方向の画素加算を行うことができる。図６では、２行２列の画素回路１−１，１−２，１−５，１−６を示すが、実際の画素回路の数は行列状に数百から数千画素で構成される。水平方向及び垂直方向に隣接する画素回路１−１，１−２，１−５，１−６の画素信号は、メモリ８２で加算される。制御線９５−１によって水平加算スイッチ（加算部）８３がオンすると、水平方向に隣接する画素回路１−１及び１−２のメモリ８２が接続され、水平方向に隣接する画素回路１−５及び１−６のメモリ８２が接続される。また、制御線９７−１によって垂直加算スイッチ（加算部）８５がオンすると、画素回路１−２及び１−２のメモリ８２と画素回路１−５及び１−６のメモリ８２とが接続される。これにより、４個の画素１−１，１−２，１−５，１−６のメモリ８２が相互に接続され、４個の画素信号が加算される。加算スイッチ８３及び８５は、異なる列及び異なる行の複数の画素回路１−１，１−２，１−５，１−６の画素信号を加算する。４画素加算結果は、メモリ８２に蓄積される。それ以外は、本実施形態は、第１の実施形態と同様である。

図７は、間引き読み出しモードの駆動方法を示すタイミングチャートである。時刻ｔ５１からｔ５３までは、図５の時刻ｔ４１からｔ４３までと同じ駆動である。時刻ｔ５３では、制御線９５−１及び９７−１をローレベルにすることにより、水平加算スイッチ８３及び垂直加算スイッチ８５がオンし、４個の画素回路１−１，１−２，１−５，１−６の信号が加算される。時刻ｔ５４からｔ６１までは、図５の時刻ｔ４４以降と同じ駆動である。ただし、時刻ｔ５４では、１行目の行選択線９３−１のハイレベルにより行選択線９３−１のｎＭＯＳトランジスタをオンさせる。１行目及び２行目の画素回路１−１，１−２，１−５，１−６の加算読み出しが終了した後、時刻ｔ６１では、１行目の行選択線９３−１のローレベルにより行選択線９３−１のｎＭＯＳトランジスタをオフさせ、１行目の画素ソースフォロワ出力をとめる。次に、時刻ｔ６２では、３行目の行選択線９３−３（図６では省略）のハイレベルにより行選択線９３−３のｎＭＯＳトランジスタをオンさせ、３行目及び４行目の４画素の加算信号を垂直信号線に出力させる。以降の駆動は、５行目及び６行目について、上記の１行目及び２行目の駆動と同様の駆動を行う。本実施形態では、第１の水平出力線５−１〜５−８の数及び加算画素数、間引き読み出し数の制限は、第１の実施形態と同様である。垂直方向の画素数及び加算画素数は、上記の例に限定されない。

図６の構成で、隣接する画素回路１−１，１−２，１−５，１−６同士がスイッチ８３及び８５によって接続されているため、例えば、２×２の４画素で信号を加算する場合に、仮にいずれかのスイッチが故障して動作しなくても、４画素分の信号を加算できる。さらに、各スイッチ８３及び８５に対して並列にスイッチを設けることで、スイッチ８３又は８５の故障が生じても、画素信号を加算することができる。すなわち、複数の画素回路間でスイッチ８３及び８５をそれぞれ並列に接続する。並列に設けられたスイッチは、同一の制御線で制御すれば良い。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１画素回路、５−１〜５−８第１の水平出力線、５０読み出し回路、８３加算スイッチ

Claims

行列状に配され、ぞれぞれ光電変換により画素信号を生成する第１画素回路と、
列毎に設けられ、前記列毎の第１画素回路の画素信号を読み出す複数の第１読み出し回路と、
を有する第１グループと、
行列状に配され、ぞれぞれ光電変換により画素信号を生成する第２画素回路と、
列毎に設けられ、前記列毎の第２画素回路の画素信号を読み出す第２読み出し回路と、
を有する第２グループと、
前記第１読み出し回路と前記第２読み出し回路に対し、複数列毎の第１及び第２読み出し回路の出力端子に共通に接続される複数の第１出力線と、
複数列の第１画素回路の画素信号を加算する第１加算部と、
複数列の第２画素回路の画素信号を加算する第２加算部と、
を有し、
前記第１グループは、
前記第１画素回路と前記第１読み出し回路の組を複数有する第１組と、
前記第１組とは異なり、前記第１画素回路と前記第１読み出し回路の組を複数有する第２組と、
を有し、
前記第２グループは、
前記第２画素回路と前記第２読み出し回路の組を複数有する第３組と、
前記第３組とは異なり、前記第２画素回路と前記第２読み出し回路の組を複数有する第４組と、
を有し、
前記第１加算部及び前記第２加算部が加算しない場合には、
前記第１組内の第１画素回路の画素信号がそれぞれ出力される複数の第１出力線と、前記第３組内の第２画素回路の画素信号がそれぞれ出力される複数の第１出力線とは同じであり、
前記第２組内の第１画素回路の画素信号がそれぞれ出力される複数の第１出力線と、前記第４組内の第２画素回路の画素信号がそれぞれ出力される複数の第１出力線とは同じであり、
前記第１組内の第１画素回路の画素信号がそれぞれ出力される複数の第１出力線と、前記第２組内の第１画素回路の画素信号がそれぞれ出力される複数の第１出力線とは異なり、
前記第１加算部が、前記第１組内の第１画素回路の画素信号を加算し、前記第２組内の第１画素回路の画素信号を加算し、前記第２加算部が、前記第３組内の第２画素回路の画素信号を加算し、前記第４組内の複数の第２画素回路の画素信号を加算する場合には、
前記第１加算部により前記第１組内の第１画素回路の画素信号が加算された画素信号が出力される第１出力線と、前記第２加算部により前記第３組内の第２画素回路の画素信号が加算された画素信号が出力される第１出力線とは異なり、
前記第１加算部により前記第２組内の第１画素回路の画素信号が加算された画素信号が出力される第１出力線と、前記第２加算部により前記第４組内の第２画素回路の画素信号が加算された画素信号が出力される第１出力線とは異なることを特徴とする撮像装置。
行列状に配置され、光電変換により画素信号を生成する画素回路と、
列毎に設けられ、前記列毎に配される複数の画素回路の画素信号を読み出す読み出し回路と、
前記列のうち異なる列に配される画素回路の画素信号を加算する加算部と、
第１乃至第２ｎの第１出力線と（ｎは２以上の整数）、
を有し、
前記読み出し回路は、それぞれ２ｎ列おきに、前記第１乃至第２ｎの第１出力線のうち共通の１つに画素信号を入力し、
前記加算される画素回路が配される列に設けられる読み出し回路のうち、いずれか１つの読み出し回路が前記第１乃至第２ｎの第１出力線のうちのいずれか１つに画像信号を入力し、
隣り合う２ｎ列に配される画素回路及び読み出し回路を有する第１グループにおいて、画像信号は、前記第１乃至第２ｎの第１出力線のうち、それぞれ互いに異なる奇数番目の第１出力線に入力され、
第１グループの隣に配され、隣り合う２ｎ列に配される画素回路及び読み出し回路を有する第２グループにおいて、画像信号は、前記第１乃至第２ｎの第１出力線のうち、それぞれ互いに異なる偶数番目の第１出力線に入力されることを特徴とする撮像装置。
２ｎ列（ｎは１以上の整数）に設けられ、ぞれぞれ光電変換により画素信号を生成する第１画素回路と、
前記２ｎ列のうち、それぞれ異なる列毎に設けられ、前記列毎の第１画素回路の画素信号を読み出す２ｎ個の第１読み出し回路と、
を有する第１グループと、
２ｎ列に設けられ、ぞれぞれ光電変換により画素信号を生成する第２画素回路と、
前記２ｎ列のうち、それぞれ異なる列毎に設けられ、前記列毎の第２画素回路の画素信号を読み出す２ｎ個の第２読み出し回路と、
を有する第２グループと、
前記２ｎ個の第１読み出し回路と前記２ｎ個の第２読み出し回路に対し、２ｎ列毎の第１及び第２読み出し回路の出力端子に共通に接続される２ｎ本の第１出力線と、
隣り合う列の第１画素回路の画素信号を加算する第１加算部と、
隣り合う列の第２画素回路の画素信号を加算する第２加算部と、
を有し、
前記第１読み出し回路の出力端子は、それぞれ、前記２ｎ本の第１出力線のうちの異なる第１出力線に接続され、
前記第２読み出し回路の出力端子は、それぞれ、前記２ｎ本の第１出力線のうちの異なる第１出力線に接続され、
前記２ｎ個の第１読み出し回路について、前記第１加算部により画素信号が加算される前記第１画素回路が設けられる前記列の前記第１読み出し回路では、いずれか１列の読み出し回路が読み出しを行い、
前記２ｎ個の第２読み出し回路について、前記第２加算部により画素信号が加算される前記第２画素回路が設けられる前記列の前記第２読み出し回路では、いずれか１列の読み出し回路が読み出しを行い、
前記２ｎ本の第１出力線のうち、奇数番目の第１出力線には、それぞれ異なる第１読み出し回路からの信号が出力され、
前記２ｎ本の第１出力線のうち、偶数番目の第１出力線には、それぞれ異なる第２読み出し回路からの信号が出力されることを特徴とする撮像装置。
前記第１画素回路及び前記第１読み出し回路並びに前記第２画素回路及び前記第２読み出し回路として、前記第１グループと前記第２グループが交互に配されている請求項１または３に記載の撮像装置。
前記画素回路及び前記読み出し回路として、前記第１グループと前記第２グループが交互に配されている請求項２に記載の撮像装置。
前記第１加算部及び前記第２加算部は、それぞれ、更に異なる行に配される第１画素回路及び第２画素回路の画素信号を加算することを特徴とする請求項１または３に記載の撮像装置。
前記加算部は、更に異なる行に配される画素回路の画素信号を加算することを特徴とする請求項２に記載の撮像装置。
前記第１グループの前記第１読み出し回路は、１列目、３列目、５列目、７列目の順で読み出しを行い、前記第２グループの前記第２読み出し回路は、１０列目、１２列目、１４列目、１６列目の順で読み出しを行うことを特徴とする請求項１または３に記載の撮像装置。
前記第１グループの前記読み出し回路は、１列目、３列目、５列目、７列目の順で読み出しを行い、前記第２グループの前記読み出し回路は、１０列目、１２列目、１４列目、１６列目の順で読み出しを行うことを特徴とする請求項２に記載の撮像装置。
前記第１読み出し回路及び前記第２読み出し回路は、それぞれ、ソースフォロワ回路と、前記ソースフォロワ回路を前記複数の第１出力線のいずれかに接続するための列選択スイッチとを有し、
前記ソースフォロワ回路の電流源及び前記列選択スイッチを制御することにより、前記第１読み出し回路及び前記第２読み出し回路の読み出し制御をそれぞれ行うことを特徴とする請求項１に記載の撮像装置。
前記読み出し回路は、ソースフォロワ回路と、前記ソースフォロワ回路を前記第１乃至第２ｎの第１出力線のいずれかに接続するための列選択スイッチとを有し、
前記ソースフォロワ回路の電流源及び前記列選択スイッチを制御することにより、前記読み出し回路の読み出し制御を行うことを特徴とする請求項２に記載の撮像装置。
前記第１読み出し回路及び前記第２読み出し回路は、それぞれ、ソースフォロワ回路と、前記ソースフォロワ回路を前記２ｎ本の第１出力線のいずれかに接続するための列選択スイッチとを有し、
前記ソースフォロワ回路の電流源及び前記列選択スイッチを制御することにより、前記第１読み出し回路及び前記第２読み出し回路の読み出し制御をそれぞれ行うことを特徴とする請求項３に記載の撮像装置。
前記第１加算部及び第２加算部は、それぞれ、スイッチであることを特徴とする請求項１または３に記載の撮像装置。
前記加算部は、スイッチであることを特徴とする請求項２に記載の撮像装置。
前記スイッチに並列に接続されるスイッチを更に有することを特徴とする請求項１３または１４に記載の撮像装置。
前記複数の第１出力線は、それぞれ対応するスイッチを介して第２出力線に接続されていることを特徴とする請求項１に記載の撮像装置。
前記第１乃至第２ｎの第１出力線は、それぞれ対応するスイッチを介して第２出力線に接続されていることを特徴とする請求項２に記載の撮像装置。
前記２ｎ本の第１出力線は、それぞれ対応するスイッチを介して第２出力線に接続されていることを特徴とする請求項３に記載の撮像装置。
前記スイッチは、前記複数の第１出力線のそれぞれが異なる時刻に前記第２出力線に接続されるよう、前記複数の第１出力線と前記第２出力線の接続を制御することを特徴とする請求項１６に記載の撮像装置。
前記スイッチは、前記第１乃至第２ｎの第１出力線のそれぞれが異なる時刻に前記第２出力線に接続されるよう、前記第１乃至第２ｎの第１出力線と前記第２出力線の接続を制御することを特徴とする請求項１７に記載の撮像装置。
前記スイッチは、前記２ｎ本の第１出力線のそれぞれが異なる時刻に前記第２出力線に接続されるよう、前記２ｎ本の第１出力線と前記第２出力線の接続を制御することを特徴とする請求項１８に記載の撮像装置。