JP6376797B2 - チャージポンプ回路 - Google Patents

Description

本発明は、チャージポンプ回路に係り、特に、ソフトスタート特性の向上等を図ったものに関する。

チャージポンプ回路は、フライングキャパシタと出力平滑キャパシタに、これらを充放電するスイッチ素子を組み合わせて、電源電圧の２乃至３倍の出力を得ることができるよう構成されたものである。
かかるチャージポンプ回路は、インダクタを用いたスイッチング電源に比較して、インダクタが不要なことや、スイッチングに伴うノイズが少ない事などにより、特に、バッテリー等で駆動する機器において多く利用されている。

その一方、チャージポンプ回路の効率は、一般的に、インダクタを用いたスイッチング電源に対して悪く、出力する電流の少ない用途に限定されていた。しかしながら、近年は、ＬＥＤの駆動等にも用いられ、求められる出力電流能力も向上してきている。

チャージポンプ回路の出力電流を増やす場合、スイッチ素子のＯＮ抵抗を小さくし、また、フライングキャパシタの容量も増加させる必要がある。その結果、動作開始時に、フライングキャパシタを充電するために、電源回路からスイッチ素子がＯＮとなった瞬間に大きな電流（突入電流）が流れ込み、電源電圧の不安定化を招いたり、また、突入電流に起因してグランド電位が不安定になる等の問題が発生する。

従来、上述のような問題を解決するために、例えば、図７に示されたような回路が用いられていた。
以下、同図を参照しつつ、この従来回路について説明する。
この従来回路においては、フライングキャパシタＣ１の充放電を行うスイッチ素子、すなわち、ソフトスタート用出力素子として、ＯＮ抵抗の比較的大きなＮチャンネルＭＯＳトランジスタＭＮ１０とＰチャンネルＭＯＳトランジスタＭＰ４の対と、ＯＮ抵抗の比較的小さなＮチャンネルＭＯＳトランジスタＭＮ１とＰチャンネルＭＯＳトランジスタＭＰ１の対とを、フライングキャパシタＣ１に対して並列的に設け、その動作時期を違えることで、いわゆるソフトスタートを可能とした構成となっている。

すなわち、チャージポンプ回路の動作開始前において、ソフトスタート信号入力端子ＩＮ_Ｓの電圧は論理値”Ｌｏｗ”に相当するレベルにあり、これによって、ＭＯＳトラジスタＭＮ１，ＭＰ１はＯＦＦ状態に維持されるようになっている。
また、チャージポンプ回路の動作開始前において、パルス信号入力端子ＰＷＭは、論理値”Ｌｏｗ”に相当するレベルにあり、これによって、ＭＯＳトランジスタＭＰ４はＯＮ、ＭＯＳトランジスタＭＮ１０はＯＦＦ状態にある。
さらに、かかる状態にあって、フライングキャパシタＣ１には電荷が蓄積されておらず、両端子電位差は０Ｖであるとする。

かかる前提の下、パルス信号入力端子ＰＷＭに所定の繰り返しパルス信号が印加されると、ＭＯＳトランジスタＭＰ４，ＭＮ１０は、交互にＯＮ、ＯＦＦを繰り返す。
例えば、始めにパルス信号入力端子ＰＷＭの電圧が論理値”Ｈｉｇｈ”に相当するレベルとなると、ＭＯＳトランジスタＭＰ４がＯＦＦ、ＭＮ１０がＯＮとなり、この時、フライングキャパシタＣ１に流れる電流Ｉｃｐのピーク値は、下記する式１により表すことができる。

Ｉｃｐ＝（ＶIN−ＶC1−ＶF1）／Ｒ_ＯＮ１０・・・式１

ここで、ＩｃｐはフライングキャパシタＣ１に流れ込む電源電流のピーク値、ＶINは電源電圧、ＶC1はフライングキャパシタＣ１の端子間電圧、ＶF1は、ダイオードＤ１の順方向電圧、Ｒ_ＯＮ１０は、ＭＯＳトランジスタＭＮ１０のＯＮ抵抗値である。

フライングキャパシタＣ１の端子間電圧ＶC1は、ＭＯＳトランジスタＭＮ１０が最初にＯＮしたタイミングにおいては０Ｖである。ＭＯＳトランジスタＭＰ４，ＭＮ１０は、それぞれＭＰ１，ＭＮ１に比較してＯＮ抵抗が大きく、結果として、チャージポンプ動作開始時の電源電流のピーク値は低く抑えられるようになっている。

動作開始から一定時間経過後、ソフトスタート信号入力端子ＩＮ_Ｓの電圧は、論理値”Ｈｉｇｈ”に相当する電圧となり、ＭＯＳトランジスタＭＰ１，ＭＮ１も、パルス信号に同期して交互にＯＮ、ＯＦＦを繰り返すこととなるが、この時点では、フライングキャパシタＣ１の両端の電位差ＶC1は、数Ｖに達しており、ＯＮ抵抗の小さなＭＯＳトランジスタＭＰ１，ＭＮ１がスイッチ動作を開始しても、電源から流れる電流は小さく抑えられる。
なお、従来のチャージポンプ回路は、例えば、特許文献１等に開示されている。

特開２００９−１２４８２５号公報（第６−１９頁、図１−図７）

しかしながら、上述のようなソフトスタート機能を設けたチャージポンプ回路にあっても、起動時に大きな突入電流を抑えることができるものの、ＯＮ抵抗が低い素子が動作を開始する際に、一時的ではあるが大きな突入電流が流れてしまうという問題がある。
チャージポンプ回路は、その動作上、フライングキャパシタの一端が、電源側のスイッチ素子とグランド側のスイッチ素子の一定周期での交互のＯＮ・ＯＦＦによって、電源とグランドに交互に接続されるようになっているため、フライングキャパシタの充放電時間は、それぞれ一定である。

この為、図７に示された従来回路において、ＯＮ抵抗が大きなスイッチ素子であるＭＯＳトランジスタＭＰ４，ＭＮ１０では、１回のＯＮ時間に充放電できる電荷量には限界がある。
この従来回路においては、出力電圧端子ＶＯＵＴから負荷抵抗器ＲＬ１を介して常に電荷がグランドへ流出している。流出する電荷量が少ない場合は、この電荷の移動量だけで十分であるが、これを超える電荷の移動、すなわち、出力電流が大きい場合は、一定時間経過してもフライングキャパシタＣ１の両端端子間の電位差は、電源電圧に比べて低い状態で安定する。その後、ＭＯＳトランジスタＭＰ１，ＭＮ１が交互にスイッチング動作を開始した際に、そのＯＮ抵抗の違いにより一時的に大きな電流が電源から流れることとなる。

図９には、この場合のＭＮ１とＭＮ１０のドレイン電流の合計値の起動時からの変化が模式的に示されており、同図によれれば、ソフトスタート終了時に一時的に大きな突入電流が流れることが確認できるものとなっている。
なお、ＭＯＳトランジスタＭＮ１とＭＮ１０のドレイン電流の合計値は、図７において実線矢印Ｉc1で示された電流である。

このような不都合を緩和する手法としては、例えば、図８に示されたように、異なるＯＮ抵抗を有する複数のＭＯＳトランジスタをスイッチ素子として、起動時から順次スイッチ動作せしめてゆく構成が考えられる。
なお、図８において、ＯＮ抵抗は、ＭＯＳトランジスタＭＰ６，ＭＮ１２の対、ＭＯＳトランジスタＭＰ５，ＭＮ１の対、ＭＯＳトランジスタＭＰ２，ＭＮ２の対の順に小さくなっている。
かかる回路は、確かに先の不都合を緩和できるが、スイッチ素子数の増加による回路の複雑化を招くという問題がある。

このように、チャージポンプ回路の動作開始時の突入電流のピーク値を抑えるためには、フライングキャパシタの端子間電圧が小さい場合には、スイッチ素子に流れる電流を低く制限して、フライングキャパシタの端子間電圧の拡大に応じて、次第にその電流量を増加させることが理想的である。

本発明は、上記実状に鑑みてなされたもので、簡易な回路構成でソフトスタート期間経過後のフライングキャパシタへの突入電流の増加を招くことないチャージポンプ回路を提供するものである。

上記本発明の目的を達成するため、本発明に係るチャージポンプ回路は、
電源印加端子とグランドとの間に、電源印加端子側から第１のスイッチ素子としての第１のＰチャンネルＭＯＳ ＦＥＴ、第２のスイッチ素子としての第１のＮチャンネルＭＯＳ ＦＥＴの順に直列接続され、前記電源印加端子に第１のダイオードのアノードが接続され、前記第１のダイオードのカソードに第２のダイオードのアノードが接続され、前記第１及び第２のスイッチ素子の相互の接続点にフライングキャパシタの一端が接続され、前記フライングキャパシタの他端は前記第１及び第２のダイオードの相互の接続点に接続され、前記第２のダイオードのカソードとグランドとの間に平滑用キャパシタが接続され、前記第１及び第２のスイッチ素子を交互に導通、非導通として、フライングキャパシタを充放電せしめることによって、前記第２のダイオードのカソードと接続された前記平滑用キャパシタの一端にチャージポンプ出力電圧が出力可能に構成されてなるチャージポンプ回路において、
前記第２のスイッチ素子の導通抵抗を制御する制御端子に対して、前記制御端子の電圧を制限するゲート電圧制限回路を設け、
前記ゲート電圧制限回路は、２つのＭＯＳ ＦＥＴを有し、前記２つのＭＯＳ ＦＥＴの内、一方のＭＯＳ ＦＥＴはダイオード接続状態とされ、前記２つのＭＯＳ ＦＥＴの内、他方のＭＯＳ ＦＥＴは、前記ダイオード接続状態とされた前記一方のＭＯＳ ＦＥＴ側から定電流の流入可能となるように前記一方のＭＯＳ ＦＥＴと直列接続されて設けられ、前記２つのＭＯＳ ＦＥＴは、当該ゲート電圧制限回路が設けられた前記第２のスイッチ素子とカレントミラー回路を構成し、前記フライングキャパシタの充電電圧が０Ｖのときには、前記第２のスイッチ素子のドレイン電流を、前記定電流に、前記ゲート電圧制限回路の一方のＭＯＳ ＦＥＴのゲート幅Ｗ２に対する前記第２のスイッチ素子に用いられるＭＯＳ ＦＥＴのゲート幅Ｗ１の比を乗じて求められる電流に制限し、前記第２のスイッチ素子を前記制限された電流に応じた導通抵抗とする一方、前記第１及び第２のスイッチ素子の相互の接続点と接続された前記フライングキャパシタの一端の電圧を前記ゲート電圧制限回路の他方のＭＯＳ ＦＥＴのゲートに印加せしめることで、前記フライングキャパシタの充電電圧が増加するに従い前記他方のＭＯＳ ＦＥＴをＯＮ状態からＯＦＦ状態へ遷移せしめて前記第２のスイッチ素子の導通抵抗を低下せしめ得るように構成されて、前記制御端子の電圧を制限するよう構成されてなるものである。

本発明によれば、フライングキャパシタの導通、非導通を制御する第１及び第２のスイッチ素子の導通抵抗を制御する各々の制御端子の少なくともいずれか一方の始動時における電圧を、フライングキャパシタの充電電圧に応じて制限するようにしたので、始動時にスイッチ素子に流れる電流が抑圧制御され、従来に比して、比較的簡易な回路構成で、始動時にスイッチ素子へ流れこむ電流のピーク値を緩やか変化させることができるという効果を奏するものである。

本発明の実施の形態におけるチャージポンプ回路の第１の実施例を示す回路図である。 本発明の実施の形態におけるチャージポンプ回路の起動時のスイッチ素子への突入電流の変化を模式的に示した模式図である。 本発明の実施の形態におけるチャージポンプ回路の第２の実施例を示す回路図である。 図３に示されたチャージポンプ回路に用いられるゲート電圧制御回路の具体回路構成例を示す回路図である。 本発明の実施の形態におけるチャージポンプ回路の第３の実施例を示す回路図である。 本発明の実施の形態におけるチャージポンプ回路の第４の実施例を示す回路図である。 従来のチャージポンプ回路の第１の構成例を示す回路である。 従来のチャージポンプ回路の第２の構成例を示す回路である。 図７に示された従来回路における起動時におけるスイッチ素子への突入電流の変化を模式的に示した模式図である。

以下、本発明の実施の形態について、図１乃至図６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるチャージポンプ回路の第１の実施例について、図１を参照しつつ説明する。
この第１の実施例におけるチャージポンプ回路は、フライングキャパシタ（図１においては「Ｃ１」と表記）２１と、平滑用キャパシタ（図１においては「Ｃ２」と表記）２２と、切替回路１０１と、ゲート制御回路１０２と、ゲート電圧制限回路１０３とに大別されて構成されたものとなっている。

以下、回路構成について具体的に説明すれば、まず、電源電圧が印加される電源印加端子（図１においては「ＶＩＮ」と表記）３１と、チャージポンプ出力電圧が得られる出力端子（図１においては「ＶＯＵＴ」と表記）３２との間には、電源印加端子３１側から第１及び第２のダイオード（図１においては、それぞれ「Ｄ１」、「Ｄ２」と表記）８，９が直列接続されている。
すなわち、第１のダイオード８は、そのアノードが電源印加端子３１に接続される一方、カソードが第２のダイオード９のアノードに接続され、第２のダイオード９のカソードは出力端子３２に接続されている。

電源印加端子３１には、直流電源１０の正極側が接続され、この直流電源１０の負極側は、固定電圧点に接続に維持されている。本発明の実施の形態において、固定電圧はグランドとされている。
第１のダイオード８のカソードと第２のダイオード９のアノードとの接続点には、フライングキャパシタ２１の一端が接続される一方、他端は後述する切替回路１０１及びゲート電圧制限回路１０３に接続されている。

また、出力端子３２には、平滑用キャパシタ２２の一端が接続される一方、平滑用キャパシタ２２の他端は固定電圧点に接続されている。
切替回路１０１は、フライングキャパシタ２１の充放電の切り替え行うもので、本発明の実施の形態においては、第１のスイッチ素子としての第１のＰチャンネルＭＯＳ ＦＥＴ（図１においては「ＭＰ１」と表記）１と、第２のスイッチ素子としての第１のＮチャンネルＭＯＳ ＦＥＴ（図１においては「ＭＮ１」と表記）１１を有して構成されたものとなっている。

すなわち、第１のＰチャンネルＭＯＳ ＦＥＴ１と第１のＮチャンネルＭＯＳ ＦＥＴ１１は、電源印加端子３１とグランド側との間に、電源印加端子３１側から、第１のＰチャンネルＭＯＳ ＦＥＴ１、第１のＮチャンネルＭＯＳ ＦＥＴ１１の順に直列接続されて設けられている。
なお、以下の説明において、説明の便宜上、ＰチャンネルＭＯＳ ＦＥＴを「ＰＭＯＳ」と称し、ＮチャンネルＭＯＳ ＦＥＴを「ＮＭＯＳ」と称することとする。

具体的には、第１のＰＭＯＳ１のドレインと第１のＮＭＯＳ１１のドレインは、相互に接続されると共に、フライングキャパシタ２１の他端に接続される一方、第１のＰＭＯＳ１のソースは電源印加端子３１に、第１のＮＭＯＳ１１のソースはグランド側に、それぞれ接続されている。
そして、第１のＰＭＯＳ１のゲートと第１のＮＭＯＳ１１のゲートは、後述するようにゲート電圧制限回路１０３を介してゲート制御回路１０２に接続されている。

ゲート制御回路１０２は、切替回路１０１の第１のＰＭＯＳ１及び第１のＮＭＯＳ１１の導通・非導通（ＯＮ・ＯＦＦ）を制御するものである。
本発明の実施の形態におけるゲート制御回路１０２は、第２及び第３のＰＭＯＳ（図１においては、それぞれ「ＭＰ２」、「ＭＰ３」と表記）２，３と、第４及び第５のＮＭＯＳ（図１においては、それぞれ「ＭＮ４」、「ＭＮ５」と表記）１４，１５と、定電流源６とを有して構成されたものとなっている。

第２のＰＭＯＳ２と第４のＮＭＯＳ１４は、電源印加端子３１とグランドとの間に、電源印加端子３１側から第２のＰＭＯＳ２、第４のＮＭＯＳ１４が直列接続されて設けられている。
すなわち、第２のＰＭＯＳ２と第４のＮＭＯＳ１４は、各々のドレインが相互に接続されると共に、その接続点は、先の第１のＰＭＯＳ１のゲートに接続される一方、第２のＰＭＯＳ２のソースは電源印加端子３１へ、第４のＮＭＯＳ１４のソースはグランドに、それぞれ接続されたものとなっている。
そして、第２のＰＭＯＳ２のゲートと第４のＮＭＯＳ１４のゲートは、相互に接続されると共に、パルス信号印加端子３３に接続されている。

また、定電流源６、第３のＰＭＯＳ３、及び、第５のＮＭＯＳ１５は、電源印加端子３１側とグランドとの間に、電源印加端子３１側から順に直列接続されて設けられている。
すなわち、定電流源６の一端は電源印加端子３１に接続され、他端は第３のＰＭＯＳ３のソースに接続されており、第３のＰＭＯＳ３のドレインは、第５のＮＭＯＳ１５のドレインに接続されると共に、第１のＮＭＯＳ１１のゲートに接続されている。また、第５のＮＭＯＳ１５のソースは、グランドに接続される一方、ゲートは、第３のＰＭＯＳ３のゲートと共に、パルス信号印加端子３３に接続されている。

ゲート電圧制限回路１０３は、切替回路１０１のスイッチ素子としてのＭＯＳ ＦＥＴのゲート電圧を始動時において後述するように制御するもので、この第１の実施例においては、第１のＮＭＯＳ１１のゲート電圧を制限するよう構成されたものとなっている。
すなわち、ゲート電圧制限回路１０３は、第２及び第３のＮＭＯＳ１２，１３を有して構成されており、第１のＮＭＯＳ１１のゲートとグランドとの間に、ゲート側から順に第２及び第３のＮＭＯＳ１２，１３が直列接続されて設けられたものとなっている。

具体的には、第２のＮＭＯＳ１２のソースと第３のＮＭＯＳ１３のドレインが相互に接続される一方、第２のＮＭＯＳ１２は、ゲートとドレインが接続され、ダイオード接続状態とされて、ゲートとドレインの接続点は、第１のＮＭＯＳ１１のゲートに接続されると共に、第３のＰＭＯＳ３のドレインと第５のＮＭＯＳ１５のドレインの接続点に接続されている。
また、第３のＮＭＯＳ１３のソースはグランドに接続される一方、ゲートは、第１のＰＭＯＳ１のドレインと第１のＮＭＯＳ１１のドレインの相互の接続点にフライングキャパシタ２１の他端と共に接続されている。

次に、上記構成におけるチャージポンプ回路が停止状態から第１のＰＭＯＳ１と第１のＮＭＯＳ１１がスイッチング動作を開始して、出力端子３２に電源電圧ＶＩＮに応じた出力電圧が出力されるまでの動作過程について説明する。
電源印加端子３１に電源電圧ＶＩＮが印加された状態で、スイッチング動作が開始される前において、第１のＰＭＯＳ１はＯＮ状態に、第１のＮＭＯＳ１１はＯＦＦ状態に、それぞれ保持されているものとする。
かかる状態においては、フライングキャパシタ２１には電荷は蓄積されておらず、その両端子間の電位差は０Ｖである。

しかして、パルス信号印加端子３３に繰り返しパルス信号が印加されると、パルス信号が論理値”Ｌｏｗ”に相当するレベルにある場合、ゲート制御回路１０２の第３のＰＭＯＳ３はＯＮ、第５のＮＭＯＳ１５はＯＦＦとなる。
第３のＰＭＯＳ３のＯＮにより第１のＮＭＯＳ１１のゲート電圧は引き上げられるが、第３のＰＭＯＳ３を通過する電流値は、定電流源６の出力電流値Ｉｇに制限される。また、この場合、第３のＰＭＯＳ３を通過した電流は、第２及び第３のＮＭＯＳ１２，１３を通過してグランドに流れる込むこととなる。

第３のＰＭＯＳ２のＯＮにより第１のＮＭＯＳ１１がＯＮとなるが、この瞬間においては、フライングキャパシタ２１の両端子間の電位差は０Ｖであるため、フライングキャパシタ２１に電荷が蓄積されるまで第１のＮＭＯＳ１１のドレインと接続されているフライングキャパシタ２１の一端（図１においては「ＳＷ」と表記）の電圧は、ほぼ電源電圧に近い状態となる。

その結果、ゲート電圧制限回路１０３の第３のＮＭＯＳ１３はＯＮ状態であり、第２のＮＭＯＳ１２のソース電位はグランドレベルまで引き下げられている。そして、この第２のＮＭＯＳ１２のドレイン及びゲートは、第１のＮＭＯＳ１１のゲートに接続されているため、この場合、第１のＮＭＯＳ１１のゲート電圧は、第２のＮＭＯＳ１２のゲート・ソース間電圧に制限され、第１のＮＭＯＳ１１と第２のＮＭＯＳ１２はカレントミラー回路と同様の構成になる。

ここで、第１及び第２のＮＭＯＳ１１，１２のゲート長が等しい場合、第１のＮＭＯＳ１１のドレイン電流ＩDN1は、下記する式２で算出される電流値に制限される。

ＩDN1＝Ｉ１×Ｗ１／Ｗ２・・・式２

ここで、Ｉ１は、定電流源６の出力電流、Ｗ１は、第１のＮＭＯＳ１１のゲート幅、Ｗ２は第２のＮＭＯＳ１２のゲート幅である。
この第１のＮＭＯＳ１１のゲート・ソース間電圧が電源電圧ＶＩＮよりも十分に低ければ、本回路におけるチャージポンプ動作開始時のフライングキャパシタ２１に流れる電流のピーク値は、ゲート電圧制限回路１０３を有しない従来回路に比較して、低く抑えられることとなる。

しかして、この後、パルス信号が論理値”Ｈｉｇｈ”に相当するレベルと論理値”Ｌｏｗ”に相当するレベルを一定周期で繰り返し、それにより、第１のＮＭＯＳ１１がＯＮの時に第１のダイオード８を介してフライングキャパシタ２１に電荷が蓄積される一方、第１のＰＭＯＳ１がＯＮの時に第２のダイオード９を介して平滑用キャパシタ２２に電荷が移送されることとなる。

その結果、出力端子３２の電圧が上昇すると共に、フライングキャパシタ２１の両端子間の電位差も増加してゆく。この為、第１のＮＭＯＳ１１がＯＮとなった際のドレイン電圧、換言すれば、フライングキャパシタ２１の一端（端子ＳＷ）の電圧は、次第に低下してゆく。この電圧が低下してゆくことにより、第３のＮＭＯＳ１３のゲート・ソース間電位差も低下し、第３のＮＭＯＳ１３は、次第にＯＮ状態からＯＦＦ状態へ遷移してゆくこととなる。

したがって、第１のＮＭＯＳ１１のゲート・ソース間電位差は、スイッチ動作開始時よりも引き上げられ、第１のＮＭＯＳ１１のドレイン電流は増加してゆく。この第１のＮＭＯＳ１１のドレイン電流の増加が、さらにフライングキャパシタ２１の充電を促進し、最終的には、第３のＮＭＯＳ１３が完全にＯＦＦ状態となり、第１のＮＭＯＳ１１のゲート電圧は電源電圧まで引き上げられることとなる。

上述のような一連の動作により、電源印加端子３１から流入する電流は、スイッチ動作開始時には、式２で表される電流に制限され、パルス信号により第１のＰＭＯＳ１と第１のＮＭＯＳ１１が交互にＯＮ、ＯＦＦを繰り返すことにより、次第に第１のＮＭＯＳ１１のＯＮ抵抗とドレイン・ソース間電位差により定まる電流値へ変化してゆくこととなる。

図２には、本発明の実施の形態におけるチャージポンプ回路の始動時からの第１のＮＭＯＳ１１のドレイン電流の変化例が模式的に示されており、以下、同図について説明する。
まず、図２において、横軸は時間の経過を、縦軸は第１のＮＭＯＳ１１のドレイン電流の大きさを、それぞれ示している。
同図によれば、ドレイン電流は、先に述べたように式２で表される電流値で流れ始め、フライングキャパシタ２１が充電されるに従い、その値は増加してゆくが、充電の進行によりフライングキャパシタ２１の端子間の電位差が電源電圧に近づくに従い緩やかに低下してゆくこととなることが確認できるものとなっている。

次に、本発明の実施の形態におけるチャージポンプ回路と従来回路との相違点について説明する。
先ず、本発明の実施の形態におけるチャージポンプ回路は、図７に示された従来回路と異なり、スイッチ素子（第１のＮＭＯＳ１１）のＯＮ抵抗が急激に切り替わるものではなく、フライングキャパシタ２１の充電の進行状態に沿って次第に変化してゆくものとなっている。この為、ＯＮ抵抗が切り替わってゆく際の従来回路のような一時的な突入電流の増加を抑えられものとなっている。

また、従来回路においては、起動後、一定の遅延時間経過後にソフトスタート信号の印加電圧を切り替える回路が必要になる。その為、例えば、ＰＷＭ信号のパルス等をカウントするカウンター回路等が必要となる。
これに対して、本発明の実施の形態におけるチャージポンプ回路は、フライングキャパシタを充電してゆく時間を利用してソフトスタート時間の生成を行っているため、従来回路と異なり、上述のようなカウンタ回路等を必要とせず、回路構成がより簡素になる。

次に、第２の実施例のチャージポンプ回路に付いて、図３及び図４を参照しつつ説明する。
なお、図１に示された第１の実施例における回路の構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
第２の実施例のチャージポンプ回路は、ゲート電圧制限回路（図３においては「VG-CONT」と表記）１０３Ａが後述するように、図１におけるゲート電圧制限回路１０３の回路構成と異なる点を除けば、基本的には図１に示された回路構成と同様の構成を有するものである。

図４には、ゲート電圧制限回路１０３Ａの具体的な回路構成が示されており、以下、同図を参照しつつ説明する。
このゲート電圧制限回路１０３Ａは、概括的には、図１に示されたゲート電圧制限回路１０３を２重に構成したものということができるものである。
以下、具体的に説明すれば、まず、このゲート電圧制限回路１０３Ａは、第２及び第３のＮＭＯＳ１２，１３と、第６及び第７のＮＭＯＳ（図１４においては、それぞれ「ＭＮ６」、「ＭＮ７」と表記）１６，１７と、第１乃至第３の抵抗器（図４においては、それぞれ「Ｒ１」、「Ｒ２」、「Ｒ３」と表記）２５〜２７を有して構成されたものとなっている。

図４において、端子ＩＮ１は、第３のＰＭＯＳ３のドレインと第５のＮＭＯＳ１５のドレインの相互の接続点と第１のＮＭＯＳ１１のゲートに接続される部位である。また、端子ＩＮ２は、フライングキャパシタ２１の一端が接続される第１のＰＭＯＳ１のドレインと第１のＮＭＯＳ１１のドレインの相互の接続点に接続される部位である。そして、端子ＶＬは、固定電圧点、すなわち、本発明の実子の形態においては、グランドに接続される部位である。

第１のＮＭＯＳ１１のゲートとグランドとの間に、ゲート側から順に第２及び第３のＮＭＯＳ１２，１３が直列接続されて設けられた点は、先のゲート電圧制限回路１０３（図１参照）と同一である。
そして、第６及び第７のＮＭＯＳ１６，１７も同様に、第１のＮＭＯＳ１１のゲートとグランドとの間に、ゲート側から順に第６及び第７のＮＭＯＳ１６，１７が直列接続されて設けられたものとなっている。

すなわち、第６のＮＭＯＳ１６のソースと第７のＮＭＯＳ１７のドレインが相互に接続される一方、第６のＮＭＯＳ１６は、ゲートとドレインが接続され、ダイオード接続状態とされて、ゲートとドレインの接続点は、第２のＮＭＯＳ１２のドレインと共に端子ＩＮ１に接続されている。そして、第７のＮＭＯＳ１７のソースはグランドに接続されている。

また、第３のＮＭＯＳ１３のゲートは、次述するように第１の抵抗器２５を介して、第７のＮＭＯＳ１７のゲートは、第１及び第２の抵抗器２５，２６を介して、フライングキャパシタ２１の一端（端子ＳＷ）に接続されている。
すなわち、第１乃至第３の抵抗器２５〜２７は、フライングキャパシタ２１とグランドとの間に、フライングキャパシタ２１側から順に直列接続されて設けらている。

そして、第１の抵抗器２５と第２の抵抗器２６の相互の接続点に第３のＮＭＯＳ１３のゲートが、第２の抵抗器２６と第３の抵抗器２７の相互の接続点に第７のＮＭＯＳ１７のゲートが、それぞれ接続されている。これによって、第３及び第７のＮＭＯＳ１３，１７のゲートには、第１乃至第３の抵抗器２５〜２７によって分圧されたフライングキャパシタ２１の端子電圧の分圧電圧であって、各々のゲートが接続された抵抗器の位置に対応した分圧電圧が印加されるようになっている。

かかる構成においては、第３のＮＭＯＳ１３と第７のＮＭＯＳ１７がＯＦＦ状態となる際のフライングキャパシタ２１の端子ＳＷの端子電圧が異なるため、フライングキャパシタ２１の充電に応じて制限される第１のＮＭＯＳ１１のゲート・ソース間電圧の制限値は複数、すなわち、この実施例においては２つになり、起動時の際により滑らかにフライングキャパシタ２１を充電する電圧が変化せしめられることとなる。
なお、かかる点を除いて、回路動作は、先の図１に示された回路と基本的に同様であるので、ここでの再度の詳細な説明は省略することとする。

次に、第３の実施例について、図５を参照しつつ説明する。
なお、図１に示された第１の実施例における回路の構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
第３の実施例のチャージポンプ回路は、図１に示された回路における出力電圧と逆極性の出力電圧が得られるよう構成されたものである。

以下、図１に示された回路構成と異なる部分について説明する。
まず、第１のダイオード８は、そのカソードがグランドに接続される一方、アノードが第２のダイオード９のカソードと共にフライングキャパシタ２１の一端（端子ＳＷに接続される一端と反対側）に接続されたものとなっている。また、第２のダイオード９のアノードは平滑用キャパシタ２２の一端と共に出力端子３２に接続されている。

また、定電流源６は、第４のＮＭＯＳ１４のソースとグランドとの間に直列接続されて設けられており、第３のＮＭＯＳ１３のソースは、電源印加端子３１に直接接続されている。
さらに、ゲート電圧制限回路１０３Ｂは、第４及び第５のＰＭＯＳ（図５においては、それぞれ「ＭＰ４」、「ＭＰ５」と表記）４，５を有して構成され、後述するように第１のＰＭＯＳ１のゲート電圧を、図１に示されたゲート電圧制限回路１０３同様に制限するものとなっている。
すなわち、第１のＰＭＯＳ１のゲートと電源印加端子３１との間に、電源印加端子３１側から順に第４及び第５のＰＭＯＳ４，５が直列接続されて設けられたものとなっている。

具体的には、第４及び第５のＰＭＯＳ４，５は、第４のＰＭＯＳ４のドレインと第５のＰＭＯＳ５のソースが相互に接続される一方、第５のＰＭＯＳ５は、ゲートとドレインが接続され、ダイオード接続状態とされて、ゲートとドレインの接続点は、第１のＰＭＯＳ１のゲートに接続されると共に、第２のＰＭＯＳ２のドレインと第４のＮＭＯＳ１４のドレインの接続点に接続されている。
また、第４のＰＭＯＳ４のソースは、電源印加端子３１に接続される一方、ゲートは、第１のＰＭＯＳ１のドレインと第１のＮＭＯＳ１１のドレインの相互の接続点にフライングキャパシタ２１の他端と共に接続されている。

次に、かかる構成における動作について説明する。
まず、パルス信号により第１のＰＭＯＳ１と第１のＮＭＯＳ１１が、交互にＯＮ・ＯＦＦ動作を開始する直前においては、第１のＰＭＯＳ１がＯＦＦで、第１のＮＭＯＳ１１がＯＮ状態にあると仮定する。

しかして、パルス信号印加端子３３へのパルス信号の印加と共に、第１のＰＭＯＳ１と第１のＮＭＯＳ１１が交互にＯＮ・ＯＦＦ動作を開始することにより、第１のＰＭＯＳ１がＯＮ、第１のＮＭＯＳ１１がＯＦＦの期間にフライングキャパシタ２１が充電される一方、第１のＰＭＯＳ１がＯＦＦ、第１のＮＭＯＳ１１がＯＮの期間にフライングキャパシタ２１の電荷が平滑用キャパシタ２２に移動せしめられることとなる。
その結果、出力端子３２には、グランド電圧よりも低い電圧、すなわち、負極性の電圧が出力されることとなる。

フライングキャパシタ２１に充電がなされていない状態においては、第１のＮＭＯＳ１１がＯＦＦで、第１のＰＭＯＳ１がＯＮ状態にあっても、切替回路１０１と接続されるフライングキャパシタ２１の一端（端子ＳＷ）の電圧は、グランド電圧付近のままであるため、ゲート電圧制限回路１０３Ｂの第４のＰＭＯＳ４がＯＮ状態とされ、第１のＰＭＯＳ１のゲート・ソース間電位差は、第５のＰＭＯＳ５のゲート・ソース間電位差に制限される。
その後、フライングキャパシタ２１が充電されるに従い、第４のＰＭＯＳ４は徐々ににＯＦＦ状態に遷移してゆき、図１で説明したゲート電圧制限回路１０３同様に、突入電流が制限されることとなる。

次に、第４の実施例について、図６を参照しつつ説明する。
なお、図１に示された第１の実施例における回路の構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の実施例のチャージポンプ回路は、図１における第１及び第２のダイオード８，９に代えて、第８及び第９のＮＭＯＳ（図６においては、それぞれ「ＭＮ８」、「ＭＮ９」と表記）１８，１９を用いると共に、これら第８及び第９のＮＭＯＳ１８，１９の駆動制御のためのゲート制御回路（図６においては「G-CONT」と表記）１０４が設けられた点が、図１に示された回路と異なっているが、他の構成部分は、基本的に図１に示された回路と同様の構成となっている。

図１に示された回路においては、電源印加端子３１とフライングキャパシタ２１の一端との間、また、このフライングキャパシタ２１の一端と出力端子３１との間に、それぞれ第１のダイオード８、第２のダイオード９が接続されて設けられた構成が採られていた。

かかる構成においては、例えば、第１のＮＭＯＳ１１がＯＮで、第１のＰＭＯＳ１がＯＦＦの期間において、フライングキャパシタ２１を充電する場合、ダイオードの順方向電圧だけ、電源印加端子３１とフライングキャパシタ２１の第１のダイオード８のカソードと接続される一端との間に電位差が生じ、この電位差とダイオードに流れる電流による電力損失が発生する。
第４の実施例は、上述のダイオードで生じる電力損失を抑圧、低減するため、ダイオードに代えて、第８及び第９のＮＭＯＳ１８，１９を用いるようにしたものである。

すなわち、第８のＮＭＯＳ１８のドレインと第９のＮＭＯＳ１９のソースが相互に接続される一方、第８のＮＭＯＳ１８のソースは、電源印加端子３１に、第９のＮＭＯＳ１９のドレインは、出力端子３１に、それぞれ接続されたものとなっている。
そして、第８及び第９のＮＭＯＳ１８，１９のゲートには、それぞれ、ゲート制御回路１０４の出力信号が印加されるようになっている。

ゲート制御回路１０４は、パルス信号印加端子３３に印加されるパルス信号が入力されるようになっており、このパルス信号に同期して、第１のＮＭＯＳ１１がＯＮの期間は、第８のＮＭＯＳ１８がＯＮ状態、第９のＮＭＯＳ１９がＯＦＦ状態となる一方、第１のＰＭＯＳ１がＯＮの期間は、逆に、第８のＮＭＯＳ１８がＯＦＦ状態、第９のＮＭＯＳ１９がＯＮ状態となるよう、第８及び第９のＮＭＯＳ１８，１９のゲートへ制御信号を出力するよう構成されたものとなっている。

かかる構成においては、図１の回路と比較して、電源印加端子３１とフライングキャパシタ２１の一端との間の電位差が小さくなり、先に述べたような電力損失の低減が図られるものとなっている。

回路始動時の突入電流の更なる低減が所望されるチャージポンプ回路に適用できる。

１０１…切替回路
１０２…ゲート制御回路
１０３…ゲート電圧制限回路
１０４…ゲート制御回路

Claims (6)

1. 電源印加端子とグランドとの間に、電源印加端子側から第１のスイッチ素子としての第１のＰチャンネルＭＯＳ ＦＥＴ、第２のスイッチ素子としての第１のＮチャンネルＭＯＳ ＦＥＴの順に直列接続され、前記電源印加端子に第１のダイオードのアノードが接続され、前記第１のダイオードのカソードに第２のダイオードのアノードが接続され、前記第１及び第２のスイッチ素子の相互の接続点にフライングキャパシタの一端が接続され、前記フライングキャパシタの他端は前記第１及び第２のダイオードの相互の接続点に接続され、前記第２のダイオードのカソードとグランドとの間に平滑用キャパシタが接続され、前記第１及び第２のスイッチ素子を交互に導通、非導通として、フライングキャパシタを充放電せしめることによって、前記第２のダイオードのカソードと接続された前記平滑用キャパシタの一端にチャージポンプ出力電圧が出力可能に構成されてなるチャージポンプ回路において、
   前記第２のスイッチ素子の導通抵抗を制御する制御端子に対して、前記制御端子の電圧を制限するゲート電圧制限回路を設け、
   前記ゲート電圧制限回路は、２つのＭＯＳ ＦＥＴを有し、前記２つのＭＯＳ ＦＥＴの内、一方のＭＯＳ ＦＥＴはダイオード接続状態とされ、前記２つのＭＯＳ ＦＥＴの内、他方のＭＯＳ ＦＥＴは、前記ダイオード接続状態とされた前記一方のＭＯＳ ＦＥＴ側から定電流の流入可能となるように前記一方のＭＯＳ ＦＥＴと直列接続されて設けられ、前記２つのＭＯＳ ＦＥＴは、当該ゲート電圧制限回路が設けられた前記第２のスイッチ素子とカレントミラー回路を構成し、前記フライングキャパシタの充電電圧が０Ｖのときには、前記第２のスイッチ素子のドレイン電流を、前記定電流に、前記ゲート電圧制限回路の一方のＭＯＳ ＦＥＴのゲート幅Ｗ２に対する前記第２のスイッチ素子に用いられるＭＯＳ ＦＥＴのゲート幅Ｗ１の比を乗じて求められる電流に制限し、前記第２のスイッチ素子を前記制限された電流に応じた導通抵抗とする一方、前記第１及び第２のスイッチ素子の相互の接続点と接続された前記フライングキャパシタの一端の電圧を前記ゲート電圧制限回路の他方のＭＯＳ ＦＥＴのゲートに印加せしめることで、前記フライングキャパシタの充電電圧が増加するに従い前記他方のＭＯＳ ＦＥＴをＯＮ状態からＯＦＦ状態へ遷移せしめて前記第２のスイッチ素子の導通抵抗を低下せしめ得るように構成されて、前記制御端子の電圧を制限することを特徴とするチャージポンプ回路。
2. 前記ゲート電圧制限回路を、 前記制御端子の電圧の制限動作を開始する際の動作開始電圧を異ならしめて複数設け、
   前記複数のゲート電圧制限回路の各々の前記他方のＭＯＳ ＦＥＴのゲートには、それぞれ、前記フライングキャパシタの充電電圧の異なる分圧電圧を印加せしめ、前記各々の他方のＭＯＳ ＦＥＴがＯＦＦ状態となる際の電圧を異ならしめることで、前記第２のスイッチ素子の導通抵抗を複数に設定可能に構成されてなることを特徴とする請求項１記載のチャージポンプ回路。
3. 前記第１及び第２のダイオードに代えて、第３及び第４のスイッチ素子を設けると共に、前記第３及び第４のスイッチ素子を前記第１及び第２のスイッチ素子に同期して導通、非導通とするゲート制御回路を設け、前記ゲート制御回路は、前記第１のスイッチ素子がＯＮ状態となる際に前記第４のスイッチ素子を同時にＯＮ状態とする一方、前記第２のスイッチ素子がＯＮ状態となる際に前記第３のスイッチ素子を同時にＯＮ状態とするよう構成されてなることを特徴とする請求項１、又は、請求項２記載のチャージポンプ回路。
4. 電源印加端子とグランドとの間に、電源印加端子側から第１のスイッチ素子としての第１のＰチャンネルＭＯＳ ＦＥＴ、第２のスイッチ素子としての第１のＮチャンネルＭＯＳ ＦＥＴの順に直列接続され、前記グランドに第１のダイオードのカソードが接続され、前記第１のダイオードのアノードに第２のダイオードのカソードが接続され、前記第１及び第２のスイッチ素子の相互の接続点にフライングキャパシタの一端が接続され、前記フライングキャパシタの他端は前記第１及び第２のダイオードの相互の接続点に接続され、前記第２のダイオードのアノードとグランドとの間に平滑用キャパシタが接続され、前記第１及び第２のスイッチ素子を交互に導通、非導通として、フライングキャパシタを充放電せしめることによって、前記第２のダイオードのアノードと接続された前記平滑用キャパシタの一端にチャージポンプ出力電圧が出力可能に構成されてなるチャージポンプ回路において、
   前記第１のスイッチ素子の導通抵抗を制御する制御端子に対して、前記制御端子の電圧を制限するゲート電圧制限回路を設け、
   前記ゲート電圧制限回路は、２つのＭＯＳ ＦＥＴを有し、前記２つのＭＯＳ ＦＥＴの内、一方のＭＯＳ ＦＥＴはダイオード接続状態とされ、前記２つのＭＯＳ ＦＥＴの内、他方のＭＯＳ ＦＥＴは、前記ダイオード接続状態とされた前記一方のＭＯＳ ＦＥＴ側から定電流の流入可能となるように前記一方のＭＯＳ ＦＥＴと直列接続されて設けられ、前記２つのＭＯＳ ＦＥＴは、当該ゲート電圧制限回路が設けられた前記第１のスイッチ素子とカレントミラー回路を構成し、前記フライングキャパシタの充電電圧が０Ｖのときには、前記第１のスイッチ素子のドレイン電流を、前記定電流に、前記ゲート電圧制限回路の一方のＭＯＳ ＦＥＴのゲート幅Ｗ２に対する前記第１のスイッチ素子に用いられるＭＯＳ ＦＥＴのゲート幅Ｗ１の比を乗じて求められる電流に制限し、前記第１のスイッチ素子を前記制限された電流に応じた導通抵抗とする一方、前記第１及び第２のスイッチ素子の相互の接続点と接続された前記フライングキャパシタの一端の電圧を前記ゲート電圧制限回路の他方のＭＯＳ ＦＥＴのゲートに印加せしめることで、前記フライングキャパシタの充電電圧が増加するに従い前記他方のＭＯＳ ＦＥＴをＯＮ状態からＯＦＦ状態へ遷移せしめて前記第１のスイッチ素子の導通抵抗を低下せしめ得るように構成されて、前記制御端子の電圧を制限することを特徴とするチャージポンプ回路。
5. 前記ゲート電圧制限回路を、 前記制御端子の電圧の制限動作を開始する際の動作開始電圧を異ならしめて複数設け、
   前記複数のゲート電圧制限回路の各々の前記他方のＭＯＳ ＦＥＴのゲートには、それぞれ、前記フライングキャパシタの充電電圧の異なる分圧電圧を印加せしめ、前記各々の他方のＭＯＳ ＦＥＴがＯＦＦ状態となる際の電圧を異ならしめることで、前記第１のスイッチ素子の導通抵抗を複数に設定可能に構成されてなることを特徴とする請求項４記載のチャージポンプ回路。
6. 前記第１及び第２のダイオードに代えて、第３及び第４のスイッチ素子を設けると共に、前記第３及び第４のスイッチ素子を前記第１及び第２のスイッチ素子に同期して導通、非導通とするゲート制御回路を設け、前記ゲート制御回路は、前記第１のスイッチ素子がＯＮ状態となる際に前記第３のスイッチ素子を同時にＯＮ状態とする一方、前記第２のスイッチ素子がＯＮ状態となる際に前記第４のスイッチ素子を同時にＯＮ状態とするよう構成されてなることを特徴とする請求項４、又は、請求項５記載のチャージポンプ回路。

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