JP6367939B2

JP6367939B2 - 基板内のソレノイドインダクタ

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Publication number: JP6367939B2
Application number: JP2016529451A
Authority: JP
Inventors: デイク・ダニエル・キム; ヨン・キュ・ソン; シャオナン・ジャン; ジョンヘ・キム
Original assignee: クアルコム，インコーポレイテッド
Priority date: 2013-11-13
Filing date: 2014-11-06
Publication date: 2018-08-01
Anticipated expiration: 2034-11-06
Also published as: EP3069356B1; JP2016538721A; WO2015073295A1; CN105723477B; US20150130021A1; US9806144B2; EP3069356A1; CN105723477A

Description

関連出願の相互参照
本出願は、その内容全体が参照によって本明細書に組み込まれる、２０１３年１１月１３日に米国特許商標庁に出願された、米国非仮特許出願第１４／０７９，４８８号の優先権および利益を主張する。

様々な特徴は、基板内のソレノイドインダクタに関する。

平面状インダクタが、らせん状に交差させて作られる。インダクタンスを達成するために、多巻きが必要である。しかしながら、多巻きは、平面状インダクタが占める面積を増加させる。図１は、平面状インダクタ１００の例を示す。図１に示すように、平面状インダクタ１００は、巻線のセット１０２、第１のポート１０４、ビア１０６、および第２のポート１０８を含む。平面状インダクタ１００は、基板内の平面状インダクタである。巻線のセット１０２は、３．５回の巻きを形成するらせん状配線のセットである。らせん状配線のセットは、基板上の金属層である。第１のポート１０４は、巻線のセット１０２の第１の端部に結合される。ビア１０６は、巻線のセット１０２の第２の端部に結合される。第２のポート１０８は、ビア１０６に結合される。いくつかの実装形態では、第２のポート１０８は、第２の金属層（たとえば、交差層）である。

巻線のセット１０２は、外側の巻きに渦電流損をもたらし得る内側の巻き（たとえば、３．５回の巻き）を有する。そのような渦電流損は、インダクタのＱ値（Ｑ）を低減し得る。図１に示すように、ビア１０６は、インダクタ１００の中央に大きく厚い金属被覆を加える、大きいビアである。ビア１０６は、インダクタ１００のＱ値も低下させる。

したがって、半導体デバイスのインダクタ設計の改善が求められる。理想的には、そのようなインダクタは、半導体デバイスのより良好なインダクタンス性能、より低い抵抗値、およびより良好なＱ値を有する。

本明細書で説明する様々な特徴、装置、および方法は、基板内のソレノイドインダクタを提供する。

第１の例は、基板と基板内のインダクタとを含む集積デバイスを提供する。インダクタは、巻線のセットを含む。巻線のセットは、内周囲を含む。巻線のセットは、配線のセットとビアのセットとを含む。配線のセットおよびビアのセットは、巻線のセットの内周囲の外側に配置される。

一態様によれば、巻線のセットは、キャプチャパッドのセットをさらに含む。配線のセットは、キャプチャパッドのセットを介してビアのセットに結合される。

一態様によれば、巻線のセットは、外周囲を含む。パッドのセットは、少なくとも一部が巻線のセットの外周囲の外側にあるように配線のセットに結合される。

一態様によれば、巻線のセットは、外周囲を含み、パッドのセットは、キャプチャパッドのセットがインダクタの内側部分および巻線のセットから突出するように配線のセットに結合される。

一態様によれば、配線のセットは、第１の配線および第２の配線を含み、ビアのセットは、第１のビアおよび第２のビアを含み、パッドのセットは、第１のパッドおよび第２のパッドを含む。いくつかの実装形態では、第１の配線は、第１のパッドを介して第１のビアに結合され、第１のビアは、第２のパッドを介して第２の配線に結合される。

一態様によれば、インダクタは、ソレノイドインダクタである。

一態様によれば、基板は、少なくとも誘電体、ガラス、セラミック、および／またはシリコンのうちの１つを含む。

一態様によれば、巻線のセットは、非円形巻線を有する。

一態様によれば、集積デバイスは、音楽プレーヤ、ビデオプレーヤ、エンタテイメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイルフォン、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、および／またはラップトップコンピュータのうちの少なくとも１つに組み込まれる。

第２の例は、基板と、基板内の誘導性手段とを提供する。誘導性手段は、基板内の横方向に沿った電気的横方向経路を提供するための第１の手段を含む。電気的横方向経路は、第１の周囲の周りにある。誘導性手段は、基板内の垂直方向に沿った電気的垂直方向経路を提供するための第２の手段をさらに含む。電気的垂直方向経路は、第１の周囲の外側にある。

一態様によれば、第１の周囲は、第１の手段の内周囲である。

一態様によれば、電気的横方向経路は、第２の周囲の周りにある。電気的垂直方向経路は、少なくとも一部が第２の周囲の外側にある。

一態様によれば、第２の手段は、誘導性手段の内側部分および第１の手段から突出する。

一態様によれば、第１の手段は、第１の配線および第２の配線を含み、第２の手段は、第１のビア、第２のビア、第１のキャプチャパッド、および第２のキャプチャパッドを含む。

一態様によれば、第１の周囲は、第１の周である。

一態様によれば、誘導性手段は、ソレノイドインダクタである。

一態様によれば、誘導性手段は、非円形巻線を有する。

一態様によれば、装置は、音楽プレーヤ、ビデオプレーヤ、エンタテイメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイルフォン、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、および／またはラップトップコンピュータのうちの少なくとも１つに組み込まれる。

第３の例は、集積デバイスを提供するための方法を提供する。本方法は、基板を設ける。本方法は、基板内に配線のセットを設ける。本方法は、配線のセットおよびビアのセットが基板内のインダクタとして動作するように構成された巻線のセットを形成するように基板内にビアのセットを設ける。巻線のセットは、内周囲を含む。配線のセットおよびビアのセットは、巻線のセットの内周囲の外側に配置されるように基板内に設けられる。

一態様によれば、本方法は、基板内にキャプチャパッドのセットをさらに設ける。キャプチャパッドのセットは、配線のセットがキャプチャパッドのセットを介してビアのセットに結合されるように基板内に設けられる。配線のセット、ビアのセット、およびキャプチャパッドのセットは、巻線のセットを形成するように基板内に設けられる。

一態様によれば、巻線のセットは、外周囲を含み、パッドのセットは、キャプチャパッドのセットの少なくとも一部が巻線のセットの外周囲の外側にあるように配線のセットに結合される。

一態様によれば、巻線のセットは、外周囲を含み、キャプチャパッドのセットは、インダクタの内側部分および巻線のセットから突出するように配線のセットに結合される。

一態様によれば、巻線のセットは、非円形巻線を有する。

種々の特徴、性質、および利点は、同様の参照文字が全体を通じて対応するものを識別する図面と併せて読まれたとき、以下に記載の詳細な説明から明らかになる場合がある。

従来のインダクタを示す図である。新規のソレノイドインダクタの平面図である。新規のソレノイドインダクタの斜視図である。新規のソレノイドインダクタの側面図である。新規のソレノイドインダクタの別の側面図である。新規のソレノイドインダクタのさらに別の側面図である。非円形巻線を有する新規のソレノイドインダクタの平面図である。非円形巻線を有する新規のソレノイドインダクタの平面図である。別の新規のソレノイドインダクタの平面図である。別の新規のソレノイドインダクタの斜視図である。新規のソレノイドインダクタの側面図である。別の新規のソレノイドインダクタの別の側面図である。別の新規のソレノイドインダクタのさらに別の側面図である。非円形巻線を有する新規のソレノイドインダクタの平面図である。非円形巻線を有する新規のソレノイドインダクタの平面図である。低熱膨張係数の銅複合材料を有する基板を製造するためのめっき処理の短縮されたシーケンスを示す図である。低熱膨張係数の銅複合材料を有する基板を製造するためのめっき処理の短縮されたシーケンスを示す図である。低熱膨張係数の銅複合材料を有する基板を製造するためのめっき処理の短縮されたシーケンスを示す図である。低熱膨張係数の銅複合材料を有する基板を製造するためのめっき処理の短縮されたシーケンスを示す図である。低熱膨張係数の銅複合材料を有する基板を製造するためのモディファイドセミアディティブ工法（ｍＳＡＰ）パターニングプロセスの流れ図である。基板の層上のｍＳＡＰパターニングプロセスのシーケンスを示す図である。低熱膨張係数の銅複合材料を有する基板を製造するためのセミアディティブ工法（ＳＡＰ）パターニングプロセスの流れ図である。基板の層上のＳＡＰパターニングプロセスのシーケンスを示す図である。概念的なめっき処理の流れ図である。ソレノイドインダクタを含む基板を設けるための方法の流れ図である。本明細書で説明する集積デバイス、基板、および／またはＰＣＢを組み込み得る様々な電子デバイスを示す図である。

以下の説明では、本開示の様々な態様の完全な理解をもたらすために具体的な詳細が与えられる。しかしながら、態様は、これらの特定の詳細なしで実施され得ることは、当業者によって理解されるであろう。たとえば、回路は、不必要な詳細で態様を不明瞭にすることを避けるために、ブロック図で示されている場合がある。他の例では、周知の回路、構造、および技術は、本開示の態様を不明瞭にしないために、詳細には示されていない場合がある。

概説
いくつかの新規の特徴は、基板と基板内のインダクタとを含む集積デバイス（たとえば、半導体デバイス）に関する。いくつかの実装形態では、インダクタは、ソレノイドインダクタである。インダクタは、巻線のセットを含む。巻線のセットは、内周囲（たとえば、内周）を有する。巻線のセットは、配線のセットとビアのセットとを含む。配線のセットおよびビアのセットは、巻線のセットの内周囲の外側に配置される。いくつかの実装形態では、巻線のセットは、キャプチャパッドのセットをさらに含む。配線のセットは、キャプチャパッドのセットを介してビアのセットに結合される。いくつかの実装形態では、巻線のセットは、外周囲（たとえば、外周）を有する。パッドのセットは、巻線のセットの外周囲の外側に少なくとも一部があるように配線のセットに結合される。いくつかの実装形態では、巻線のセットは、外周囲を含み、キャプチャパッドのセットは、インダクタの内側部分および巻線のセットから突出するように配線のセットに結合される。いくつかの実装形態では、配線のセットは、第１の配線および第２の配線を含み、ビアのセットは、第１のビアおよび第２のビアを含み、パッドのセットは、第１のキャプチャパッドおよび第２のキャプチャパッドを含む。いくつかの実装形態では、第１の配線は、第１のパッドを介して第１のビアに結合され、第１のビアは、第２のパッドを介して第２の配線に結合される。いくつかの実装形態では、基板は、少なくとも誘電体、ガラス、セラミック、および／またはシリコンのうちの１つを含む。いくつかの実装形態では、基板は、パッケージング用基板である。

基板内の例示的なソレノイドインダクタ
図２〜図３は、デバイス（たとえば、集積デバイス、半導体デバイス）用の新規のインダクタを概念的に示す。詳細には、図２は、巻線のセット２０２、第１のキャプチャパッド２０４、第２のキャプチャパッド２０６、第１のポート２０７、および第２のポート２０９を含むインダクタ２００の上面図を示す。いくつかの実装形態では、インダクタ２００は、ソレノイドインダクタである。いくつかの実装形態では、インダクタ２００は、基板（たとえば、ラミネート基板、ガラス基板、セラミック基板、シリコン基板）内に配置される。巻線のセット２０２は、らせん状配線（たとえば、金属層）を含む。図２に示すように、インダクタ２００は、内周囲２２０（たとえば、内周）および外周囲２２２（たとえば、外周）を有する。いくつかの実装形態では、巻線のセット２０２（たとえば、配線）は、内周囲２２０および外周囲２２２を有する。内周囲２２０は、内半径を有する。図２にさらに示すように、インダクタ２００の構成要素のいずれも、内周囲２２０内に配置されていない。すなわち、インダクタ２００の構成要素のすべてが、内周囲２２０上、または内周囲２２０の外側にある。いくつかの実装形態では、第１のパッド２０４および第２のパッド２０６は、渦電流損を低減／最小化するために内周囲２２０の外側にある。いくつかの実装形態では、渦電流損を低減／最小化することは、巻線のセット２０２および／またはインダクタ２００のＱ値（Ｑ）の増加をもたらし得る。

図２は、第１のキャプチャパッド２０４および第２のキャプチャパッド２０６が内周囲２２０および外周囲２２２から突出することも示す。特に、図２に示すように、いくつかの実装形態では、第１のパッド２０４の少なくとも一部分（たとえば、一部またはすべて）が、巻線のセット２０２の外周囲２２２の外側にある。同様に、いくつかの実装形態では、第２のパッド２０６の少なくとも一部分（たとえば、一部またはすべて）が、巻線のセット２０２の外周囲２２２の外側にある。いくつかの実装形態では、第１のパッド２０４の少なくとも一部分および第２のパッド２０６の少なくとも一部分が、渦電流損を低減／最小化するために外周囲２２２の外側にある。いくつかの実装形態では、渦電流損を低減／最小化することは、巻線のセット２０２および／またはインダクタ２００のＱ値（Ｑ）の増加をもたらし得る。

図３は、インダクタ２００の斜視図を示す。いくつかの実装形態では、インダクタ２００は、ソレノイドインダクタである。図３に示すように、巻線のセット２０２は、第１の金属層２１２、第２の金属層２１４、および第３の金属層２１６を含む。いくつかの実装形態では、第１の金属層２１２は、基板（たとえば、ラミネート基板、ガラス基板、セラミック基板、シリコン基板）内の第１の配線である。この基板は、パッケージング用基板であり得る。いくつかの実装形態では、第２の金属層２１４は、基板内の第２の配線である。いくつかの実装形態では、第３の金属層２１６は、基板内の第３の配線である。いくつかの実装形態では、第１、第２、および第３の金属層２１２、２１４、および２１６は、基板内のらせんを画定する。第１の金属層２１２は、第１のポート２０７に結合される。第３の金属層２１６は、第２のポート２０９に結合される。

図３は、インダクタ２００が、第１のキャプチャパッド２０４、第２のキャプチャパッド２０６、第３のキャプチャパッド２２４、第４のキャプチャパッド２２６、第１のビア２３４、および第２のビア２３６を含むことも示す。いくつかの実装形態では、巻線のセット２０２は、第１のパッド２０４、第２のパッド２０６、第３のパッド２２４、第４のパッド２２６、第１のビア２３４、および第２のビア２３６を含む。いくつかの実装形態では、第１のパッド２０４は、第１の金属層２１２の一部分である。いくつかの実装形態では、第２のパッド２０６は、第２の金属層２１４の一部分である。

図３に示すように、第１のポート２０７は、第１の金属層２１２に結合される。第１の金属層２１２は、第１のパッド２０４に結合される。第１のパッド２０４は、第１のビア２３４に結合される。第１のビア２３４は、第３のパッド２２４に結合される。第３のパッド２２４は、第２の金属層２１４に結合される。第２の金属層２１４は、第２のパッド２０６に結合される。第２のパッド２０６は第２のビア２３６に結合される。第２のビア２３６は、第４のパッド２２６に結合される。第４のパッド２２６は、第３の金属層２１６に結合される。第３の金属層２１６は、第２のポート２０９に結合される。インダクタ２００の構成要素のいずれも、内周囲２２０内に配置されていない。すなわち、インダクタ２００の構成要素のすべてが、内周囲２２０上、または内周囲２２０の外側にある。

いくつかの実装形態では、第１のキャプチャパッド２０４、第２のキャプチャパッド２０６、第３のキャプチャパッド２２４、および第４のキャプチャパッド２２６は、渦電流損を低減／最小化するために内周囲２２０の外側にある。いくつかの実装形態では、渦電流損を低減／最小化することは、巻線のセット２０２および／またはインダクタ２００のＱ値（Ｑ）の増加をもたらし得る。

図３は、第１のパッド２０４、第２のパッド２０６、第３のパッド２２４、および第４のパッド２２６が、内周囲２２０および外周囲２２２から（たとえば、ソレノイドインダクタの内側部分から）突出することも示す。特に、図３に示すように、いくつかの実装形態では、第１のパッド２０４の少なくとも一部分（たとえば、一部またはすべて）が、巻線のセット２０２の外周囲２２２の外側にある。同様に、いくつかの実装形態では、第２のパッド２０６の少なくとも一部分（たとえば、一部またはすべて）が、巻線のセット２０２の外周囲２２２の外側にある。加えて、いくつかの実装形態では、第３のパッド２２４の少なくとも一部分（たとえば、一部またはすべて）が、巻線のセット２０２の外周囲２２２の外側にある。さらに、いくつかの実装形態では、第４のパッド２２６の少なくとも一部分（たとえば、一部またはすべて）が、巻線のセット２０２の外周囲２２２の外側にある。いくつかの実装形態では、第１のパッド２０４の少なくとも一部分、第２のパッド２０６の少なくとも一部分、第３のパッド２２４の少なくとも一部分、および第４のパッド２２６の少なくとも一部分が、渦電流損を低減／最小化するために外周囲２２２の外側にある。いくつかの実装形態では、渦電流損を低減／最小化することは、巻線のセット２０２および／またはインダクタ２００のＱ値（Ｑ）の増加をもたらし得る。

図２〜図３は巻線の円形のセットを含むインダクタ（たとえば、ソレノイドインダクタ）を示すが、いくつかの実装形態では、巻線のセットは、非円形（たとえば、楕円、方形、矩形、六角形、八角形）であり得る。非円形巻線が使用される事例では、巻線のこれらの非円形セットは、依然として、内周囲、外周囲、内周、および外周を有し得る。インダクタの非円形巻線の例については、図７〜図８および図１４〜図１５で説明する。

いくつかの実装形態では、巻線のセットの周囲（たとえば、内周囲、外周囲、内周、外周）を画定および／または決定するために、巻線のセットに結合されるセットパッドの位置および／または寸法が熟考または考慮されるべきでない（すなわち、巻線のセットの周囲（たとえば、内周囲、外周囲、内周、外周）を画定および／または決定する際に、パッドのセットは除外されるべきである）。同様に、いくつかの実装形態では、巻線のセットの周囲（たとえば、内周囲、外周囲、内周、外周）を画定および／または決定するために、巻線のセットに結合されるセットビアの位置および／または寸法が熟考または考慮されるべきでない（すなわち、巻線のセットの周囲を画定および／または決定する際に、ビアのセットは除外されるべきである）。たとえば、いくつかの実装形態では、巻線のセットの周囲（たとえば、内周囲、外周囲、内周、外周）を画定および／または決定する際に、配線のセットのみが考慮されるべきである。

図４は、インダクタ２００の側面図を示す。いくつかの実装形態では、インダクタ２００は、ソレノイドインダクタである。図４に示すように、巻線のセット２０２は、第１の金属層２１２、第２の金属層２１４、および第３の金属層２１６を含む。いくつかの実装形態では、第１の金属層２１２は、基板（基板は図示せず）内の第１の配線である。いくつかの実装形態では、第２の金属層２１４は、基板内の第２の配線である。いくつかの実装形態では、第３の金属層２１６は、基板内の第３の配線である。いくつかの実装形態では、第１、第２、および第３の金属層２１２、２１４、および２１６は、基板（基板は図示せず）内のらせんを画定する。

図４は、インダクタ２００が、第１のキャプチャパッド２０４、第２のキャプチャパッド２０６、第３のキャプチャパッド２２４、第４のキャプチャパッド２２６、第１のビア２３４、および第２のビア２３６を含むことも示す。いくつかの実装形態では、巻線のセット２０２は、第１のパッド２０４、第２のパッド２０６、第３のパッド２２４、第４のパッド２２６、第１のビア２３４、および第２のビア２３６を含む。いくつかの実装形態では、第１のパッド２０４は、第１の金属層２１２の一部分である。第１のパッド２０４および第１の金属層２１２は、Ｍ１金属層上にある。いくつかの実装形態では、第２のパッド２０６および／または第３のパッド２２４は、第２の金属層２１４の一部分である。第２のパッド２０６、第３のパッド２２４、および第２の金属層２１４は、Ｍ２金属層上にある。いくつかの実装形態では、第４のパッド２２６は、第３の金属層２１６の一部分である。第４のパッド２２６および第３の金属層２１６は、Ｍ３金属層上にある。

第１の金属層２１２は、第１のパッド２０４に結合される。第１のパッド２０４は、第１のビア２３４に結合される。第１のビア２３４は、第３のパッド２２４に結合される。第３のパッド２２４は、第２の金属層２１４に結合される。第２の金属層２１４は、第２のパッド２０６に結合される。第２のパッド２０６は第２のビア２３６に結合される。第２のビア２３６は、第４のパッド２２６に結合される。第４のパッド２２６は、第３の金属層２１６に結合される。

図５〜図６は、基板（たとえば、ラミネート基板、パッケージング用基板）内のインダクタ（たとえば、ソレノイドインダクタ）の側面図を示す。いくつかの実装形態では、図５〜図６は、集積デバイス（たとえば、基板）内の図２〜図３のインダクタ２００（たとえば、ソレノイドインダクタ）の側面図を示す。図５〜図６において基板のすべての構成要素（たとえば、配線）が認識でき得るとは限らないことに留意されたい。

図５は、第１の誘電体層５０２、第２の誘電体層５０４、および第３の誘電体層５０６を含む集積デバイス５００の例を示す。いくつかの実装形態では、第１の誘電体層５０２、第２の誘電体層５０４、および第３の誘電体層５０６は、集積デバイス５００の基板（たとえば、ラミネート基板）を形成および／または画定する。いくつかの実装形態では、４つ以上の誘電体層が存在する場合があることに留意されたい。

いくつかの実装形態では、第１の誘電体層５０２は、コア層である。いくつかの実装形態では、第２の誘電体層５０４および第３の誘電体層５０６は、プリプレグ層である。いくつかの実装形態では、基板は、第１の配線５１０、第１のパッド５１２、第１のビア５１４、第２のパッド５１６、第２の配線５１８、第３のパッド５２０、第２のビア５２２、第４のパッド５２４、および第３の配線５２６を含む。いくつかの実装形態では、第１の配線５１０、第１のパッド５１２、第１のビア５１４、第２のパッド５１６、第２の配線５１８、第３のパッド５２０、第２のビア５２２、第４のパッド５２４、および第３の配線５２６は、基板内のインダクタ（たとえば、ソレノイドインダクタ）として動作するように構成される。

第１の配線５１０は、第１のパッド５１２に結合される。第１のパッド５１２は、第１のビア５１４に結合される。第１のビア５１４は、第２のパッド５１６に結合される。第２のパッド５１６は、第２の配線５１８に結合される。第２の配線５１８は、第３のパッド５２０に結合される。第３のパッド５２０は、第２のビア５２２に結合される。第２のビア５２２は、第４のパッド５２４に結合される。第４のパッド５２４は、第３の配線５２６に結合される。

第１の配線５１０、第１のパッド５１２、第１のビア５１４、第２のパッド５１６、第２の配線５１８、および第３のパッド５２０は、第１の誘電体層５０２内に配置される。さらに、図５に示すように、第１の配線５１０および第１のパッド５１２は、基板の第１の金属層（Ｍ１）上に配置された金属材料（たとえば、銅）である。加えて、第２のパッド５１６、第２の配線５１８、および第３のパッド５２０は、基板の第２の金属層（Ｍ２）上に配置された金属材料（たとえば、銅）である。第２のビア５２２、第４のパッド５２４、および第３の配線５２６は、第２の誘電体層５０４内に配置される。第４のパッド５２４および第３の配線５２６は、基板の第３の金属層（Ｍ３）上に配置された金属材料（たとえば、銅）である。

いくつかの実装形態では、第１のパッド５１２は、図３のパッド２０４に対応する。いくつかの実装形態では、第２のパッド５１６は、図３のパッド２２４に対応する。いくつかの実装形態では、第３のパッド５２０は、図３のパッド２０６に対応する。いくつかの実装形態では、第４のパッド５２４は、図３のパッド２２６に対応する。いくつかの実装形態では、図５の配線（たとえば、配線５１０、５１８、５２６）は、基板（たとえば、パッケージング用基板）内のトレースである。

図６は、基板層６０２、第１の誘電体層６０４、および第２の誘電体層６０６を含む集積デバイス６００の別の例を示す。いくつかの実装形態では、基板層６０２、第１の誘電体層６０４、および第２の誘電体層６０６は、集積デバイス６００のパッケージング用基板を形成および／または画定する。いくつかの実装形態では、３つまたは４つ以上の誘電体層が存在する場合があることに留意されたい。

いくつかの実装形態では、基板層６０２は、少なくとも誘電体、ガラス、セラミック、および／またはシリコンのうちの１つである。いくつかの実装形態では、パッケージング用基板は、第１の配線６１０、第１のパッド６１２、第１のビア６１４、第２のパッド６１６、第２の配線６１８、第３のパッド６２０、第２のビア６２２、第４のパッド６２４、および第３の配線６２６を含む。いくつかの実装形態では、第１の配線６１０、第１のパッド６１２、第１のビア６１４、第２のパッド６１６、第２の配線６１８、第３のパッド６２０、第２のビア６２２、第４のパッド６２４、および第３の配線６２６は、パッケージング用基板内のインダクタ（たとえば、ソレノイドインダクタ）として動作するように構成される。

第１の配線６１０は、第１のパッド６１２に結合される。第１のパッド６１２は、第１のビア６１４に結合される。第１のビア６１４は、第２のパッド６１６に結合される。第２のパッド６１６は、第２の配線６１８に結合される。第２の配線６１８は、第３のパッド６２０に結合される。第３のパッド６２０は、第２のビア６２２に結合される。第２のビア６２２は、第４のパッド６２４に結合される。第４のパッド６２４は、第３の配線６２６に結合される。

第１の配線６１０および第１のパッド６１２は、第２の誘電体層６０６内に配置される。図６に示すように、第１の配線６１０および第１のパッド６１２は、パッケージング用基板の第１の金属層（Ｍ１）上に配置された金属材料（たとえば、銅）である。第１のビア６１４は、基板層６０２内に配置される。第２のパッド６１６、第２の配線６１８、および第３のパッド６２０は、第１の誘電体層６０４内に配置される。第２のパッド６１６、第２の配線６１８、および第３のパッド６２０は、パッケージング用基板の第２の金属層（Ｍ２）上に配置された金属材料（たとえば、銅）である。第４のパッド６２４および第３の配線６２６は、第１の誘電体層６０４上に配置される。いくつかの実装形態では、第４のパッド６２４および第３の配線６２６は、別の誘電体層（図示せず）内に配置される。第４のパッド６２４および第３の配線６２６は、パッケージング用基板の第３の金属層（Ｍ３）上に配置された金属材料（たとえば、銅）である。

いくつかの実装形態では、第１のパッド６１２は、図３のパッド２０４に対応する。いくつかの実装形態では、第２のパッド６１６は、図３のパッド２２４に対応する。いくつかの実装形態では、第３のパッド６２０は、図３のパッド２０６に対応する。いくつかの実装形態では、第４のパッド６２４は、図３のパッド２２６に対応する。いくつかの実装形態では、配線（たとえば、配線６１０、６１８、６２６）は、パッケージング用基板内のトレースである。

いくつかの実装形態では、インダクタの配線（たとえば、配線２１２、２１４、２１６）の幅は、インダクタのビア（たとえば、ビア２３４、２３６）および／またはパッド（たとえば、パッド２０４、２２４、２０６、２２６）の幅／サイズ／直径よりも小さい。いくつかの実装形態では、インダクタのビア（たとえば、ビア２３４、２３６）および／またはパッド（たとえば、パッド２０４、２２４、２０６、２２６）の幅／サイズ／直径は、インダクタの配線（たとえば、配線２１２、２１４、２１６）の幅よりも大きい。たとえば、配線は第１の幅を有する場合があり、パッド（たとえば、キャプチャパッド）は第２の幅（たとえば、第２の直径）を有する場合があり、ビアは第３の幅（たとえば、第３の直径）を有する場合がある。いくつかの実装形態では、第１の幅は、第２の幅よりも小さい場合がある。いくつかの実装形態では、第１の幅は、第３の幅よりも小さい場合がある。いくつかの実装形態では、配線の幅は、インダクタの外半径と、インダクタの内半径との間の差（たとえば、インダクタの外周と内周との間の差の半分）として定義される。いくつかの実装形態では、インダクタのパッド（たとえば、キャプチャパッド）は、インダクタの配線と重なり得ることにも留意されたい。

いくつかの実装形態では、インダクタ（たとえば、ソレノイドインダクタ）はより多い巻きを有する場合があり、および／または基板内の４つ以上の金属層上にある場合がある。そのようなインダクタ（たとえば、ソレノイドインダクタ）の１つまたは複数の例については、図９〜図１３で説明する。

非円形巻線を有する、基板内の例示的なソレノイドインダクタ
図７〜図８は、デバイス（たとえば、集積デバイス、半導体デバイス）用の新規のインダクタを概念的に示す。詳細には、図７は、巻線のセット７０２、第１のキャプチャパッド７０４、第２のキャプチャパッド７０６、第１のポート７０７、および第２のポート７０９を含むインダクタ７００の上面図を示す。巻線のセット７０２は、非円形である。特に、巻線のセット７０２は、八角形のらせんを形成する。いくつかの実装形態では、インダクタ７００は、ソレノイドインダクタである。いくつかの実装形態では、インダクタ７００は、基板（たとえば、ラミネート基板、ガラス基板、セラミック基板、シリコン基板）内に配置される。巻線のセット７０２は、らせん状配線（たとえば、金属層）を含む。いくつかの実装形態では、インダクタ７００は、インダクタ２００が円形のらせんを有する一方でインダクタ７００が八角形のらせんを有することを除けば、図２のインダクタ２００と同様である。

図７に示すように、インダクタ７００は、内周囲７２０および外周囲７２２を有する。いくつかの実装形態では、巻線のセット７０２は、内周囲７２０および外周囲７２２を有する。図７にさらに示すように、インダクタ７００の構成要素のいずれも、内周囲７２０内に配置されていない。すなわち、インダクタ７００の構成要素のすべてが、内周囲７２０上、または内周囲７２０の外側にある。いくつかの実装形態では、第１のパッド７０４および第２のパッド７０６は、渦電流損を低減／最小化するために内周囲７２０の外側にある。いくつかの実装形態では、渦電流損を低減／最小化することは、巻線のセット７０２および／またはインダクタ７００のＱ値（Ｑ）の増加をもたらし得る。

図７は、第１のキャプチャパッド７０４および第２のキャプチャパッド７０６が内周囲７２０および外周囲７２２から突出することも示す。特に、図７に示すように、いくつかの実装形態では、第１のパッド７０４の少なくとも一部分（たとえば、一部またはすべて）が、巻線のセット７０２の外周囲７２２の外側にある。同様に、いくつかの実装形態では、第２のパッド７０６の少なくとも一部分（たとえば、一部またはすべて）が、巻線のセット７０２の外周囲７２２の外側にある。いくつかの実装形態では、第１のパッド７０４の少なくとも一部分および第２のパッド７０６の少なくとも一部分が、渦電流損を低減／最小化するために外周囲７２２の外側にある。いくつかの実装形態では、渦電流損を低減／最小化することは、巻線のセット７０２および／またはインダクタ７００のＱ値（Ｑ）の増加をもたらし得る。

図８は、内周および外周が示された、図７のインダクタ７００を示す。詳細には、図８は、インダクタ７００の内周８００および外周８０２を示す。いくつかの実装形態では、巻線のセット７０２は、内周８００および外周８０２を有する。内周８００は、内半径を有する。図７にさらに示すように、インダクタ７００の構成要素のいずれも、内周８００内に配置されていない。すなわち、インダクタ７００の構成要素のすべてが、内周８００上、または内周８００の外側にある。いくつかの実装形態では、第１のパッド７０４および第２のパッド７０６は、渦電流損を低減／最小化するために内周８００の外側にある。いくつかの実装形態では、渦電流損を低減／最小化することは、巻線のセット７０２および／またはインダクタ７００のＱ値（Ｑ）の増加をもたらし得る。

図８は、第１のキャプチャパッド７０４および第２のキャプチャパッド７０６が内周８００および外周８０２から突出することも示す。特に、図８に示すように、いくつかの実装形態では、第１のパッド７０４の少なくとも一部分（たとえば、一部またはすべて）が、巻線のセット７０２の外周８０２の外側にある。同様に、いくつかの実装形態では、第２のパッド７０６の少なくとも一部分（たとえば、一部またはすべて）が、巻線のセット７０２の外周８０２の外側にある。いくつかの実装形態では、第１のパッド７０４の少なくとも一部分および第２のパッド７０６の少なくとも一部分が、渦電流損を低減／最小化するために外周８０２の外側にある。いくつかの実装形態では、渦電流損を低減／最小化することは、巻線のセット７０２および／またはインダクタ７００のＱ値（Ｑ）の増加をもたらし得る。

いくつかの実装形態では、図７〜図８のインダクタ７００は、図３〜図６で図示および説明したインダクタと同様の、かつ／または同一の構造および／またはプロファイルを有し得る。

基板内の例示的なソレノイドインダクタ
図９〜図１０は、デバイス（たとえば、半導体デバイス）用の別の新規のインダクタを概念的に示す。詳細には、図９は、巻線のセット９０２、第１のパッド９０４、第２のパッド９０６、第３のパッド９０８、第１のポート９０７、および第２のポート９０９を含むインダクタ９００の上面図を示す。いくつかの実装形態では、インダクタ９００は、基板（たとえば、ラミネート基板、ガラス基板、セラミック基板、シリコン基板）内に配置される。巻線のセット９０２は、らせん状配線（たとえば、金属層）を含む。図９に示すように、インダクタ９００は、内周囲９２０（たとえば、内周）および外周囲９２２（たとえば、外周）を有する。いくつかの実装形態では、巻線のセット９０２は、内周囲９２０および外周囲９２２を有する。内周囲９２０は、内半径を有する。図９にさらに示すように、インダクタ９００の構成要素のいずれも、内周囲９２０内に配置されていない。すなわち、インダクタ９００の構成要素のすべてが、内周囲９２０上、または内周囲９２０の外側にある。

いくつかの実装形態では、第１のパッド９０４、第２のパッド９０６、および第３のパッド９０８は、渦電流損を低減／最小化するために内周囲９２０の外側にある。いくつかの実装形態では、渦電流損を低減／最小化することは、巻線のセット９０２および／またはインダクタ９００のＱ値（Ｑ）の増加をもたらし得る。

図９は、第１のパッド９０４、第２のパッド９０６、および第３のパッド９０８が内周囲９２０および外周囲９２２から突出することも示す。特に、図９に示すように、いくつかの実装形態では、第１のパッド９０４の少なくとも一部分（たとえば、一部またはすべて）が、巻線のセット９０２の外周囲９２２の外側にある。同様に、いくつかの実装形態では、第２のパッド９０６の少なくとも一部分（たとえば、一部またはすべて）が、巻線のセット９０２の外周囲９２２の外側にある。さらに、いくつかの実装形態では、第３のパッド９０８の少なくとも一部分（たとえば、一部またはすべて）が、巻線のセット９０２の外周囲９２２の外側にある。いくつかの実装形態では、第１のパッド９０４の少なくとも一部分、第２のパッド９０６の少なくとも一部分、および第３のパッド９０８の少なくとも一部分が、渦電流損を低減／最小化するために外周囲９２２の外側にある。いくつかの実装形態では、渦電流損を低減／最小化することは、巻線のセット９０２および／またはインダクタ９００のＱ値（Ｑ）の増加をもたらし得る。

図１０は、インダクタ９００の斜視図を示す。いくつかの実装形態では、インダクタ９００は、ソレノイドインダクタである。図９に示すように、巻線のセット９０２は、第１の金属層９１２、第２の金属層９１４、第３の金属層９１６、および第４の金属層９１８を含む。いくつかの実装形態では、第１の金属層９１２は、基板（たとえば、ラミネート基板、ガラス基板、セラミック基板、シリコン基板）内の第１の配線である。いくつかの実装形態では、第２の金属層９１４は、基板内の第２の配線である。いくつかの実装形態では、第３の金属層９１６は、基板内の第３の配線である。いくつかの実装形態では、第４の金属層９１８は、基板内の第４の配線である。いくつかの実装形態では、第１、第２、第３、および第４の金属層９１２、９１４、９１６、および９１８は、基板（たとえば、パッケージング用基板）内のらせんを画定する。第１の金属層９１２は、第２のポート９０９に結合される。第４の金属層９１８は、第１のポート９０７に結合される。

図１０は、インダクタ９００が、第１のパッド９０４、第２のパッド９０６、第３のパッド９０８、第４のパッド９２４、第５のパッド９２６、第６のパッド９２８、第１のビア９３４、第２のビア９３６、および第３のビア９３８を含むことも示す。いくつかの実装形態では、巻線のセット９０２は、第１のパッド９０４、第２のパッド９０６、第３のパッド９０８、第４のパッド９２４、第５のパッド９２６、第６のパッド９２８、第１のビア９３４、第２のビア９３６、および第３のビア９３８を含む。いくつかの実装形態では、第１のパッド９０４は、第１の金属層９１２の一部分である。いくつかの実装形態では、第２のパッド９０６は、第２の金属層９１４の一部分である。いくつかの実装形態では、第３のパッド９０８は、第３の金属層９１６の一部分である。

図１０に示すように、第２のポート９０９は、第１の金属層９１２に結合される。第１の金属層９１２は、第１のパッド９０４に結合される。第１のパッド９０４は、第１のビア９３４に結合される。第１のビア９３４は、第４のパッド９２４に結合される。第４のビア９２４は、第２の金属層９１４に結合される。第２の金属層９１４は、第２のパッド９０６に結合される。第２のパッド９０６は、第２のビア９３６に結合される。第２のビア９３６は、第５のパッド９２６に結合される。第５のパッド９２６は、第３の金属層９１６に結合される。第３の金属層９１６は、第３のパッド９０８に結合される。第３のパッド９０８は、第３のビア９３８に結合される。第３のビア９３８は、第６のパッド９２８に結合される。第６のパッド９２８は、第４の金属層９１８に結合される。第４の金属層９１８は、第５のポート９０７に結合される。インダクタ９００の構成要素のいずれも、内周囲９２０内に配置されていない。すなわち、インダクタ９００の構成要素のすべてが、内周囲９２０上、または内周囲９２０の外側にある。

いくつかの実装形態では、第１のパッド９０４、第２のパッド９０６、第３のパッド９０８、第４のパッド９２４、第５のパッド９２６、および第６のパッド９２８は、渦電流損を低減／最小化するために内周囲９２０の外側にある。いくつかの実装形態では、渦電流損を低減／最小化することは、巻線のセット９０２および／またはインダクタ９００のＱ値（Ｑ）の増加をもたらし得る。

図１０は、第１のパッド９０４、第２のパッド９０６、第３のパッド９０８、第４のパッド９２４、第５のパッド９２６、および第６のパッド９２８が、内周囲９２０および外周囲９２２から（たとえば、ソレノイドインダクタの内側部分から）突出することも示す。図１０に示すように、いくつかの実装形態では、第１のパッド９０４の少なくとも一部分（たとえば、一部またはすべて）が、巻線のセット９０２の外周囲９２２の外側にある。同様に、いくつかの実装形態では、第２のパッド９０６の少なくとも一部分（たとえば、一部またはすべて）が、巻線のセット９０２の外周囲９２２の外側にある。加えて、いくつかの実装形態では、第３のパッド９０８の少なくとも一部分（たとえば、一部またはすべて）が、巻線のセット９０２の外周囲９２２の外側にある。

さらに、いくつかの実装形態では、第４のパッド９２４の少なくとも一部分（たとえば、一部またはすべて）が、巻線のセット９０２の外周囲９２２の外側にある。同様に、いくつかの実装形態では、第５のパッド９２６の少なくとも一部分（たとえば、一部またはすべて）が、巻線のセット９０２の外周囲９２２の外側にある。加えて、いくつかの実装形態では、第６のパッド９２８の少なくとも一部分（たとえば、一部またはすべて）が、巻線のセット２０２の外周囲９２２の外側にある。

いくつかの実装形態では、第１のパッド９０４の少なくとも一部分、第２のパッド９０６の少なくとも一部分、第３のパッド９０８の少なくとも一部分、第４のパッド９２４の少なくとも一部分、第５のパッド９２６の少なくとも一部分、および第６のパッド９２８の少なくとも一部分が、渦電流損を低減／最小化するために外周囲９２２の外側にある。いくつかの実装形態では、渦電流損を低減／最小化することは、巻線のセット９０２および／またはインダクタ９００のＱ値（Ｑ）の増加をもたらし得る。

図９〜図１０は巻線の円形のセットを含むインダクタ（たとえば、ソレノイドインダクタ）を示すが、いくつかの実装形態では、巻線のセットは、非円形（たとえば、楕円、方形、矩形、六角形、八角形）であり得る。非円形巻線が使用される事例では、巻線のこれらの非円形セットは、依然として、内周囲、外周囲、内周、および外周を有し得る。インダクタの非円形巻線の例については、図１４〜図１５で説明する。

図１１は、インダクタ９００の側面図を示す。いくつかの実装形態では、インダクタ９００は、ソレノイドインダクタである。図１１に示すように、巻線のセット９０２は、第１の金属層９１２、第２の金属層９１４、第３の金属層９１６、および第４の金属層９１８を含む。いくつかの実装形態では、第１の金属層９１２は、基板（図示せず）内の第１の配線である。いくつかの実装形態では、第２の金属層９１４は、基板内の第２の配線である。いくつかの実装形態では、第３の金属層９１６は、基板内の第３の配線である。いくつかの実装形態では、第４の金属層９１８は、基板内の第４の配線である。いくつかの実装形態では、第１、第２、第３、および第４の金属層９１２、９１４、９１６、および９１８は、基板（たとえば、パッケージング用基板）内のらせんを画定する。

図１１は、インダクタ９００が、第１のパッド９０４、第２のパッド９０６、第３のパッド９０８、第４のパッド９２４、第５のパッド９２６、第６のパッド９２８、第１のビア９３４、第２のビア９３６、および第３のビア９３８を含むことも示す。いくつかの実装形態では、巻線のセット９０２は、第１のパッド９０４、第２のパッド９０６、第３のパッド９０８、第４のパッド９２４、第５のパッド９２６、第６のパッド９２８、第１のビア９３４、第２のビア９３６、および第３のビア９３８を含む。いくつかの実装形態では、第１のパッド９０４は、第１の金属層９１２の一部分である。第１のパッド９０４および第１の金属層９１２は、Ｍ１金属層上にある。いくつかの実装形態では、第２のパッド９０６および／または第４のパッド９２４は、第２の金属層９１４の一部分である。第２のパッド９０６、第４のパッド９２４、および第２の金属層９１４は、Ｍ２金属層上にある。いくつかの実装形態では、第３のパッド９０８および第５のパッド９２６は、第３の金属層９１６の一部分である。第３のパッド９０８、第５のパッド９２６、および第３の金属層９１６は、Ｍ３金属層上にある。いくつかの実装形態では、第６のパッド９２８は、第４の金属層９１８の一部分である。第６のパッド９２８および第４の金属層９１８は、Ｍ４金属層上にある。

図１２〜図１３は、基板（たとえば、ラミネート基板、パッケージング用基板）内のインダクタ（たとえば、ソレノイドインダクタ）の側面図を示す。いくつかの実装形態では、図１２〜図１３は、集積デバイス（たとえば、基板）内の図９〜図１０のインダクタ９００（たとえば、ソレノイドインダクタ）の側面図を示す。図１２〜図１３において基板のすべての構成要素（たとえば、配線）が認識でき得るとは限らないことに留意されたい。

図１２は、第１の誘電体層１２０２、第２の誘電体層１２０４、および第３の誘電体層１２０６を含む集積デバイス１２００の例を示す。いくつかの実装形態では、第１の誘電体層１２０２、第２の誘電体層１２０４、および第３の誘電体層１２０６は、集積デバイス１２００の基板（たとえば、ラミネート基板）を形成および／または画定する。いくつかの実装形態では、４つ以上の誘電体層が存在する場合があることに留意されたい。

いくつかの実装形態では、第１の誘電体層１２０２は、コア層である。いくつかの実装形態では、第２の誘電体層１２０４および第３の誘電体層１２０６は、プリプレグ層である。いくつかの実装形態では、基板は、第１の配線１２０７、第１のパッド１２０８、第１のビア１２０９、第２のパッド１２１０、第２の配線１２１１、第３のパッド１２１２、第２のビア１２１４、第４のパッド１２１６、第３の配線１２１８、第５のパッド１２２０、第３のビア１２２２、第６のパッド１２２４、および第４の配線１２２６を含む。いくつかの実装形態では、第１の配線１２０７、第１のパッド１２０８、第１のビア１２０９、第２のパッド１２１０、第２の配線１２１１、第３のパッド１２１２、第２のビア１２１４、第４のパッド１２１６、第３の配線１２１８、第５のパッド１２２０、第３のビア１２２２、第６のパッド１２２４、および第４の配線１２２６は、基板内のインダクタ（たとえば、ソレノイドインダクタ）として動作するように構成される。

第１の配線１２０７は、第１のパッド１２０８に結合される。第１のパッド１２０８は、第１のビア１２０９に結合される。第１のビア１２０９は、第２のパッド１２１０に結合される。第２のパッド１２１０は、第２の配線１２１１に結合される。第２の配線１２１１は、第３のパッド１２１２に結合される。第３のパッド１２１２は、第２のビア１２１４に結合される。第２のビア１２１４は、第４のパッド１２１６に結合される。第４のパッド１２１６は、第３の配線１２１８に結合される。第３の配線１２１８は、第５のパッド１２２０に結合される。第５のパッド１２２０は、第３のビア１２２２に結合される。第３のビア１２２２は、第６のパッド１２２４に結合される。第６のパッド１２２４は、第４の配線１２２６に結合される。

第１の配線１２０７、第１のパッド１２０８、および第１のビア１２０９は、第３の誘電体層１２０６内に配置される。さらに、図１２に示すように、第１の配線１２０７および第１のパッド１２０８は、基板の第１の金属層（Ｍ１）上に配置された金属材料（たとえば、銅）である。第２のパッド１２１０、第２の配線１２１１、第３のパッド１２１２、第２のビア１２１４、第４のパッド１２１６、第３の配線１２１８、および第５のパッド１２２０は、第１の誘電体層１２０２内に配置される。加えて、第２のパッド１２１０、第２の配線１２１１、および第３のパッド１２１２は、基板の第２の金属層（Ｍ２）上に配置された金属材料（たとえば、銅）である。第４のパッド１２１６、第３の配線１２１８、および第５のパッド１２２０は、基板の第３の金属層（Ｍ３）上に配置された金属材料（たとえば、銅）である。第３のビア１２２２、第６のパッド１２２４、および第４の配線１２２６は、第２の誘電体層１２０４内に配置される。第６のパッド１２２４および第４の配線１２２６は、基板の第４の金属層（Ｍ４）上に配置された金属材料（たとえば、銅）である。

いくつかの実装形態では、第１のパッド１２０８は、図３のパッド９０４に対応する。いくつかの実装形態では、第２のパッド１２１０は、図９のパッド９２４に対応する。いくつかの実装形態では、第３のパッド１２１２は、図９のパッド９０６に対応する。いくつかの実装形態では、第４のパッド１２１６は、図９のパッド９２６に対応する。いくつかの実装形態では、第５のパッド１２２０は、図９のパッド９０８に対応する。いくつかの実装形態では、第６のパッド１２２４は、図９のパッド９２８に対応する。いくつかの実装形態では、図１２の配線（たとえば、配線１２０７、１２１０、１２１８、１２２６）は、基板（たとえば、パッケージング用基板）内のトレースである。

図１３は、基板層１３０２、第１の誘電体層１３０４、および第２の誘電体層１３０６を含む集積デバイス１３００の別の例を示す。いくつかの実装形態では、基板層１３０２、第１の誘電体層１３０４、および第２の誘電体層１３０６は、集積デバイス１３００のパッケージング用基板を形成および／または画定する。いくつかの実装形態では、３つまたは４つ以上の誘電体層が存在する場合があることに留意されたい。

いくつかの実装形態では、基板層１３０２は、少なくとも誘電体、ガラス、および／またはシリコンのうちの１つである。いくつかの実装形態では、基板は、第１の配線１３０７、第１のパッド１３０８、第１のビア１３０９、第２のパッド１３１０、第２の配線１３１１、第３のパッド１３１２、第２のビア１３１４、第４のパッド１３１６、第３の配線１３１８、第５のパッド１３２０、第３のビア１３２２、第６のパッド１３２４、および第４の配線１３２６を含む。いくつかの実装形態では、第１の配線１３０７、第１のパッド１３０８、第１のビア１３０９、第２のパッド１３１０、第２の配線１３１１、第３のパッド１３１２、第２のビア１３１４、第４のパッド１３１６、第３の配線１３１８、第５のパッド１３２０、第３のビア１３２２、第６のパッド１３２４、および第４の配線１３２６は、基板内のインダクタ（たとえば、ソレノイドインダクタ）として動作するように構成される。

第１の配線１３０７は、第１のパッド１３０８に結合される。第１のパッド１３０８は、第１のビア１３０９に結合される。第１のビア１３０９は、第２のパッド１３１０に結合される。第２のパッド１３１０は、第２の配線１３１１に結合される。第２の配線１３１１は、第３のパッド１３１２に結合される。第３のパッド１３１２は、第２のビア１３１４に結合される。第２のビア１３１４は、第４のパッド１３１６に結合される。第４のパッド１３１６は、第３の配線１３１８に結合される。第３の配線１３１８は、第５のパッド１３２０に結合される。第５のパッド１３２０は、第３のビア１３２２に結合される。第３のビア１３２２は、第６のパッド１３２４に結合される。第６のパッド１３２４は、第４の配線１３２６に結合される。

第１の配線１３０７、第１のパッド１３０８、第１のビア１３０９、第２のパッド１３１０、第２の配線１３１０、および第３のパッド１３１２は、第２の誘電体層１３０６内に配置される。さらに、図１３に示すように、第１の配線１３０７および第１のパッド１３０８は、基板の第１の金属層（Ｍ１）上に配置された金属材料（たとえば、銅）である。加えて、第２のパッド１３１０、第２の配線１３１１、および第３のパッド１３１２は、基板の第２の金属層（Ｍ２）上に配置された金属材料（たとえば、銅）である。第２のビア１３１４は、基板１３０２内に配置される。第４のパッド１３１６、第３の配線１３１８、第５のパッド１３２０、および第３のビア１３２２は、第１の誘電体層１３０４内に配置される。第４のパッド１３１６、第３の配線１３１８、および第５のパッド１３２０は、基板の第３の金属層（Ｍ３）上に配置された金属材料（たとえば、銅）である。第６のパッド１３２４および第４の配線１３２６は、第１の誘電体層１３０４上に配置される。いくつかの実装形態では、第６のパッド１３２４および第４の配線１３２６は、別の誘電体層（図示せず）内に配置される。第６のパッド１３２４および第４の配線１３２６は、基板の第４の金属層（Ｍ４）上に配置された金属材料（たとえば、銅）である。

いくつかの実装形態では、第１のパッド１３０８は、図３のパッド９０４に対応する。いくつかの実装形態では、第２のパッド１３１０は、図９のパッド９２４に対応する。いくつかの実装形態では、第３のパッド１３１２は、図９のパッド９０６に対応する。いくつかの実装形態では、第４のパッド１３１６は、図９のパッド９２６に対応する。いくつかの実装形態では、第５のパッド１３２０は、図９のパッド９０８に対応する。いくつかの実装形態では、第６のパッド１３２４は、図９のパッド９２８に対応する。いくつかの実装形態では、図１３の配線（たとえば、配線１３０７、１３１１、１３１８、１３２６）は、基板（たとえば、パッケージング用基板）内のトレースである。

いくつかの実装形態では、インダクタの配線（たとえば、配線９１２、９１４、９１６、９１８）の幅は、インダクタのビア（たとえば、ビア９３４、９３６、９３８）および／またはパッド（たとえば、パッド９０４、９２４、９０６、９２６、９０８、９２８）の幅／サイズ／直径よりも小さい。いくつかの実装形態では、インダクタのビア（たとえば、ビア９３４、９３６、９３８）および／またはパッド（たとえば、パッド９０４、９２４、９０６、９２６、９０８、９２８）の幅／サイズ／直径は、インダクタの配線（たとえば、配線９１２、９１４、９１６、９１８）の幅よりも大きい。たとえば、配線は第１の幅を有する場合があり、パッド（たとえば、キャプチャパッド）は第２の幅（たとえば、第２の直径）を有する場合があり、ビアは第３の幅（たとえば、第３の直径）を有する場合がある。いくつかの実装形態では、第１の幅は、第２の幅よりも小さい場合がある。いくつかの実装形態では、第１の幅は、第３の幅よりも小さい場合がある。いくつかの実装形態では、配線の幅は、インダクタの外半径と、インダクタの内半径との間の差（たとえば、インダクタの外周と内周との間の差の半分）として定義される。いくつかの実装形態では、インダクタのパッド（たとえば、キャプチャパッド）は、インダクタの配線と重なり得ることにも留意されたい。

非円形巻線を有する、基板内の例示的なソレノイドインダクタ
図１４〜図１５は、デバイス（たとえば、半導体デバイス）用の別の新規のインダクタを概念的に示す。詳細には、図１４は、巻線のセット１４０２、第１のパッド１４０４、第２のパッド１４０６、第３のパッド１４０８、第１のポート１４０７、および第２のポート１４０９を含むインダクタ１４００の上面図を示す。いくつかの実装形態では、インダクタ１４００は、基板および／またはダイ内に配置される。巻線のセット１４０２は、八角形のらせん状配線（たとえば、金属層）を含む。いくつかの実装形態では、インダクタ１４００は、インダクタ９００が円形のらせんを有する一方でインダクタ１４００が八角形のらせんを有することを除けば、図９のインダクタ９００と同様である。

図１４に示すように、インダクタ１４００は、内周囲１４２０および外周囲１４２２を有する。いくつかの実装形態では、巻線のセット１４０２は、内周囲１４２０および外周囲１４２２を有する。図１４にさらに示すように、インダクタ１４００の構成要素のいずれも、内周囲１４２０内に配置されていない。すなわち、インダクタ１４００の構成要素のすべてが、内周囲１４２０上、または内周囲１４２０の外側にある。

いくつかの実装形態では、第１のパッド１４０４、第２のパッド１４０６、および第３のパッド１４０８は、渦電流損を低減／最小化するために内周囲１４２０の外側にある。いくつかの実装形態では、渦電流損を低減／最小化することは、巻線のセット１４０２および／またはインダクタ１４００のＱ値（Ｑ）の増加をもたらし得る。

図１４は、第１のパッド１４０４、第２のパッド１４０６、および第３のパッド１４０８が内周囲１４２０および外周囲１４２２から突出することも示す。特に、図１４に示すように、いくつかの実装形態では、第１のパッド１４０４の少なくとも一部分（たとえば、一部またはすべて）が、巻線のセット１４０２の外周囲１４２２の外側にある。同様に、いくつかの実装形態では、第２のパッド１４０６の少なくとも一部分（たとえば、一部またはすべて）が、巻線のセット１４０２の外周囲１４２２の外側にある。さらに、いくつかの実装形態では、第３のパッド１４０８の少なくとも一部分（たとえば、一部またはすべて）が、巻線のセット１４０２の外周囲１４２２の外側にある。いくつかの実装形態では、第１のパッド１４０４の少なくとも一部分、第２のパッド１４０６の少なくとも一部分、および第３のパッド１４０８の少なくとも一部分が、渦電流損を低減／最小化するために外周囲１４２２の外側にある。いくつかの実装形態では、渦電流損を低減／最小化することは、巻線のセット１４０２および／またはインダクタ１４００のＱ値（Ｑ）の増加をもたらし得る。

図１５は、内周および外周が示された、図１４のインダクタ１４００を示す。詳細には、図１５は、インダクタ１４００の内周１５００および外周１５０２を示す。図１５に示すように、インダクタ１４００は、内周１５００および外周１５０２を有する。いくつかの実装形態では、巻線のセット１４０２は、内周１５００および外周１５０２を有する。内周１５０２は、内半径を有する。図１５にさらに示すように、インダクタ１４００の構成要素のいずれも、内周１５００内に配置されていない。すなわち、インダクタ１４００の構成要素のすべてが、内周１５００上、または内周１５００の外側にある。

いくつかの実装形態では、第１のパッド１４０４、第２のパッド１４０６、および第３のパッド１４０８は、渦電流損を低減／最小化するために内周１５００の外側にある。いくつかの実装形態では、渦電流損を低減／最小化することは、巻線のセット１４０２および／またはインダクタ１４００のＱ値（Ｑ）の増加をもたらし得る。

図１５は、第１のパッド１４０４、第２のパッド１４０６、および第３のパッド１４０８が内周１５００および外周１５０２から突出することも示す。特に、図１５に示すように、いくつかの実装形態では、第１のパッド１４０４の少なくとも一部分（たとえば、一部またはすべて）が、巻線のセット１４０２の外周１５０２の外側にある。同様に、いくつかの実装形態では、第２のパッド１４０６の少なくとも一部分（たとえば、一部またはすべて）が、巻線のセット１４０２の外周１５０２の外側にある。さらに、いくつかの実装形態では、第３のパッド１４０８の少なくとも一部分（たとえば、一部またはすべて）が、巻線のセット１４０２の外周１５０２の外側にある。いくつかの実装形態では、第１のパッド１４０４の少なくとも一部分、第２のパッド１４０６の少なくとも一部分、および第３のパッド１４０８の少なくとも一部分が、渦電流損を低減／最小化するために外周１５０２の外側にある。いくつかの実装形態では、渦電流損を低減／最小化することは、巻線のセット１４０２および／またはインダクタ１４００のＱ値（Ｑ）の増加をもたらし得る。

いくつかの実装形態では、図１４〜図１５のインダクタ１４００は、図９〜図１３で図示および説明したインダクタと同様の、かつ／または同一の構造および／またはプロファイルを有し得る。

いくつかの例示的なインダクタ（たとえば、ソレノイドインダクタ）を提供してきたが、次に、インダクタを含む基板を提供／製造するためのシーケンスについて以下で説明する。

ソレノイドインダクタを含む基板を製造するための例示的なプロセス
図１６Ａ〜図１６Ｄは、インダクタ（たとえば、ソレノイドインダクタ）を含む基板を提供／製造するための例示的なシーケンスを示す。明瞭性および単純化の目的のために、図１６Ａ〜図１６Ｄのプロセスは、基板を製造するすべてのステップおよび／または段階を必ずしも含まないことに留意されたい。さらに、いくつかの事例では、いくつかのステップおよび／または段階は、プロセスの説明を簡単にするために、単一のステップおよび／または段階に結合されている場合がある。図１６Ａ〜図１６Ｄのパターンの形状、パターン特徴部、構成要素（たとえば、複合材料導電性トレース、ビア）は、概念的な例にすぎず、パターンの実際の形状および形態、パターン特徴部、ならびに構成要素を必ずしも表さないものとすることにも留意されたい。

図１６Ａに示すように、めっき処理は、コア層１６０２で（段階１において）開始する。いくつかの実施態様では、コア層１６０２は、誘電体である。材料製造業者または材料供給業者は、しばしば、第１の金属層１６０４および第２の金属層１６０６とともにコア層１６０２を、基板製造業者に供給し得る。様々な実装形態は、様々な金属層１６０４〜１６０６を使用し得る。いくつかの実装形態では、金属層１６０４および１６０６の一方または両方は、銅材料（たとえば、銅複合材料箔）である。いくつかの実装形態では、金属層（たとえば、銅複合材料箔）のうちの１つまたは複数は、２〜５ミクロン（μｍ）の厚さを有し得る。いくつかの実装形態では、１つまたは複数の金属層１６０４および１６０６は、３〜１２ミクロン（μｍ）の厚さを有する銅複合材料箔であり得る。そのような場合、このプロセスは、場合によっては、下部の銅複合材料箔の厚さまで下方にエッチングし得る。いくつかの実装形態では、金属層１６０４および１６０６のうちの１つまたは複数は、プライマ付きの銅層であり得る。

次に、このプロセスは、（段階２において）コア層１６０２上でドリリング動作を実行し、基板上に１つまたは複数のパターン特徴部（たとえば、ビアパターン特徴部１６０８）を画定する。ドリリング動作は、レーザードリリング動作であり得る。ドリリング動作は、第１の金属層１６０４、コア層１６０２の誘電体、および第２の金属層１６０６を貫通し得る。

次いで、このプロセスは、（段階３において）１つまたは複数のめっき処理を実行し、基板の特徴部（たとえば、ビア特徴部１６０９）を画定する。いくつかの実装形態では、ビア特徴部１６０９は、基板の正面と背面との間の相互接続を提供し得る。様々な実装形態は、めっき処理を様々に実行し得る。いくつかの実装形態では、無電解銅シードが、パターン特徴部（たとえば、ビアパターン特徴部１６０８）の（たとえば、表面）上に堆積され、ビア特徴部１６０９を形成する。図１６Ａの段階３は、パターン特徴部１６０８の表面のみが覆われることを示し、これは、無電解銅シードの層が特徴部１６０９の壁上に形成されることを意味する。いくつかの実装形態は、基板の特徴部／構成要素を画定するために充填めっきを実行し得る。いくつかの実装形態では、充填めっきは、金属層１６０４および１６０６のうちの１つまたは複数上に形成され得る。すなわち、段階３において、いくつかの実装形態は、金属層１６０４および１６０６上に追加の層（たとえば、銅、銅複合材料）を付加し得る。いくつかの実装形態では、コア層１６０２は、材料供給業者からのいかなる金属層１６０４および１６０６もなしに受容され得る。そのような場合、段階３において、このプロセスは、コア層１６０２上に１つまたは複数の金属層を付加／堆積／めっきし得る。銅および／または銅複合材料を付加、堆積、またはめっきするための様々なプロセス／方法については、図１７〜図２１に関してさらに詳細に説明する。

次に、このプロセスは、（段階４において）コア層１６０２に１つまたは複数の特徴部／構成要素（たとえば、複合材料導電性トレース１６１１）を提供する。いくつかの実装形態では、特徴部は、金属層１６０４および１６０６から画定され得る。様々な実装形態は、特徴部を様々に画定し得る。いくつかの実装形態では、このプロセスは、ドライフィルムパターニングプロセス、ドライフィルムストリッピングプロセス、およびエッチングプロセスを使用することによって特徴部（たとえば、複合材料導電性トレース１６１１）を提供する。いくつかのドライフィルムパターニングプロセス、ドライフィルムストリッピングプロセス、およびエッチングプロセスについては、図１７〜図２１に関して以下にさらに説明する。段階４は、いくつかの実装形態では、これらのドライフィルムパターニングプロセス、ドライフィルムストリッピングプロセス、およびエッチングプロセスの使用の最終結果を概念的に表す。これらのプロセスの例には、モディファイドセミアディティブ工法（ｍＳＡＰ）およびサブトラクティブエッチングプロセスが含まれる。

次いで、このプロセスは、（段階５において）第１のプリプレグ層１６１０および第２のプリプレグ層１６１２を提供する。いくつかの実装形態では、プリプレグ層１６１０および１６１２は、誘電体である。基板製造業者または基板供給業者は、しばしば、第３の金属層１６１４および第４の金属層１６１６とともにプリプレグ層１６１０および１６１２を供給し得る。様々な実装形態は、様々な金属層１６１４および１６１６を使用し得る。いくつかの実装形態では、金属層１６１４および１６１６の一方または両方は、銅材料（たとえば、銅複合材料箔）である。いくつかの実装形態では、金属層（たとえば、銅複合材料箔）のうちの１つまたは複数は、２〜５ミクロン（μｍ）の厚さを有し得る。いくつかの実装形態では、１つまたは複数の金属層１６１４および１６１６は、３〜１２ミクロン（μｍ）の厚さを有する銅複合材料箔であり得る。そのような場合、このプロセスは、場合によっては、銅複合材料箔の厚さまで下方にエッチングし得る。いくつかの実装形態では、金属層１６１４および１６１６のうちの１つまたは複数は、プライマ付きの銅層であり得る。

次に、このプロセスは、（段階６において）第２のプリプレグ層１６１２上でドリリング動作を実行し、プリプレグ層１６１２上に１つまたは複数のパターン特徴部（たとえば、ビアパターン特徴部１６１７）を画定する。ドリリング動作は、レーザードリリング動作であり得る。次いで、このプロセスは、（段階７において）１つまたは複数のめっき処理を実行し、基板の特徴部（たとえば、ビア特徴部１６１８）を画定する。様々な実装形態は、めっき処理を様々に実行し得る。いくつかの実装形態では、無電解銅複合材料シードが、パターン特徴部（たとえば、ビアパターン特徴部１６１７）の（たとえば、表面）上に堆積され、ビア特徴部１６１８を形成する。段階７は、いくつかの実装形態において、パターン特徴部１６１７の表面のみが覆われることを示し、これは、無電解銅複合材料シードの層が特徴部１６１７の壁上に形成されることを意味する。いくつかの実装形態は、基板の特徴部／構成要素を画定するために充填めっきを実行し得る。いくつかの実装形態では、充填めっきおよび／または無電解銅シードは、金属層１６１４および１６１６のうちの１つまたは複数上に形成され得る。すなわち、段階７において、いくつかの実装形態は、金属層１６１４および１６１６上に追加の層（たとえば、銅、銅複合材料）を付加し得る。いくつかの実装形態では、層１６１０および１６１２は、基板供給業者からのいかなる金属層１６１４および１６１６もなしに受容され得る。そのような層１６１０および１６１２は、ビルドアップ層（たとえば、銅箔がないときの層）と呼ばれ得る。そのような場合、段階７において、この方法は、プリプレグ層１６１０および１６１２上に１つまたは複数の金属層（たとえば、銅シード層）を付加／堆積／めっきし得る。銅および／または銅複合材料を付加、堆積、またはめっきするための様々なプロセス／方法については、図１７〜図２１に関してさらに詳細に説明する。

次に、このプロセスは、（段階８において）プリプレグ層１６１２に１つまたは複数の特徴部／構成要素（たとえば、複合材料導電性トレース１６２０）を提供する。いくつかの実装形態では、特徴部は、金属層１６１６から画定され得る。様々な実装形態は、特徴部を様々に画定し得る。いくつかの実装形態では、このプロセスは、ドライフィルムパターニングプロセス、ドライフィルムストリッピングプロセス、およびエッチングプロセスを使用することによって特徴部（たとえば、複合材料導電性トレース１６２０）を提供／画定する。いくつかのドライフィルムパターニングプロセス、ドライフィルムストリッピングプロセス、およびエッチングプロセスについては、図１７〜図２１に関して以下にさらに説明する。段階８は、いくつかの実装形態では、これらのドライフィルムパターニングプロセス、ドライフィルムストリッピングプロセス、およびエッチングプロセスの使用の最終結果を概念的に表す。これらのプロセスの例には、モディファイドセミアディティブ工法（ｍＳＡＰ）およびサブトラクティブエッチングプロセスが含まれる。

図１６Ａ〜図１６Ｄに示した例はｍＳＡＰプロセスに関するものであるが、ＳＡＰプロセスは、いくつかの実装形態では、プロセスの開始時に銅箔が完全に除去されることを除いて、同様のプロセスを進む。

いくつかの実装形態では、追加の層が、基板に付加され得る。したがって、めっき処理は、所望の数の層に達するまで、数回、反復され得る（たとえば、段階５〜８が反復され得る）。

ペーストプロセスおよびめっき処理のための短縮されたシーケンスについて説明してきたが、次に、上記のプロセスのより詳細な説明を以下に記載する。

めっき処理のための例示的な流れ図
図１７は、ソレノイドインダクタを含む基板を製造するためのモディファイドセミアディティブ工法（ｍＳＡＰ）パターニングプロセスの流れ図を示す。図１７について、いくつかの実装形態のｍＳＡＰプロセス中の基板の層（たとえば、コア層、プリプレグ層）のシーケンスを示す図１８を参照しながら説明する。

図１７に示すように、プロセス１７００は、（１７０５において）誘電体層上の金属層（たとえば、銅複合材料）をシンニングすることによって開始し得る。誘電体層は、基板のコア層またはプリプレグ層であり得る。いくつかの実装形態では、金属層は、３〜５ミクロン（μｍ）の厚さにシンニングされる。金属層のシンニングは、薄い銅層１８０４（銅複合材料であり得る）を含む誘電体層１８０２を示す、図１８の段階１に示される。いくつかの実装形態では、金属層は、すでに十分に薄い場合がある。たとえば、いくつかの実装形態では、コア層または誘電体層は、薄い銅箔を提供され得る。したがって、いくつかの実装形態は、コア層／誘電体層の金属層のシンニングをバイパス／スキップし得る。加えて、いくつかの実装形態では、無電解銅シード層めっきが、１つまたは複数の誘電体層内の任意のドリリングされたビアの表面を覆うように実行され得る。

次に、このプロセスは（１７１０において）ドライフィルムレジスト（ＤＦＲ）を塗布し、（１７１０において）ＤＦＲ上にパターンが作成される。図１８の段階２は、ＤＦＲ１８０６がシンニングされた金属層１８０４の頂部上に塗布されることを示すが、図１８の段階３は、ＤＦＲ１８０６のパターニングを示す。図３に示すように、パターニングは、ＤＦＲ１８０６内に開口部１８０８を作成する。

（１７１５において）ＤＦＲをパターニングした後、次いで、このプロセスは、（１７２０において）ＤＦＲのパターンを通して銅複合材料を電気めっきする。いくつかの実装形態では、電気めっきすることは、浴溶液内に誘電体および金属層を浸漬することを含む。図１８を参照すると、段階４は、銅複合材料１８１０がＤＦＲ１８０６の開口部１８０８内でめっきされることを示す。

図１７を再び参照すると、このプロセスは、（１７２５において）ＤＦＲを除去し、（１７３０において）特徴部を分離する（たとえば、ビア、複合材料導電性トレース、および／またはパッドなどの構成要素を作成する）ために銅複合材料箔材料を選択的にエッチングし、終了する。図１８を参照すると、段階５は、ＤＦＲ１８０６の除去を示すが、段階６は、エッチングプロセス後の画定された特徴部を示す。図１１の上記のプロセスは、基板の各コア層またはプリプレグ層（誘電体層）に関して反復され得る。１つのめっき処理について説明してきたが、次に、別のめっき処理について説明する。

図１９は、ソレノイドインダクタを含む基板を製造するためのセミアディティブ工法（ＳＡＰ）パターニングプロセスの流れ図を示す。図１９について、いくつかの実装形態のＳＡＰプロセス中の基板の層（たとえば、コア層、プリプレグ層）のシーケンスを示す図２０を参照しながら説明する。

図１９に示すように、プロセス１９００は、（１９０５において）銅層およびプライマ層（たとえば、プライマコーティング銅箔）を含む誘電体層を提供することによって開始し得る。いくつかの実装形態では、銅箔は、プライマをコーティングされ、次いで、構造を形成するために未硬化のコア上でプレスされる。プライマコーティング銅箔は、銅箔であり得る。誘電体層は、基板のコア層またはプリプレグ層であり得る。図２０の段階１に示すように、プライマ２００４は、銅箔２００６と誘電体２００２との間に配置される。いくつかの実装形態では、銅箔２００６は、銅複合材料箔であり得る。

次に、このプロセスは、（１９１０において）１つまたは複数の開口部／パターン特徴部（たとえば、ビアパターン特徴部）を作成するために誘電体層（たとえば、コア層、プリプレグ層）をドリリングする。これは、誘電体の正面と背面とを接続する１つまたは複数のビア／ビア特徴部を形成するために行われ得る。いくつかの実装形態では、ドリリングは、レーザードリリング動作によって実行され得る。さらに、いくつかの実装形態では、ドリリングは、１つまたは複数の金属層（たとえば、プライマコーティング銅箔）を横切る場合がある。いくつかの実装形態では、このプロセスは、たとえば、（１９１２において）層（たとえば、コア層）上のドリリングされたビア／開口部をデスミア処理することによって、ドリリング動作によって作成された開口部／パターン特徴部（たとえば、ビアパターン）を清掃する場合もある。

次いで、このプロセスは、（１９１５において）誘電体層上のプライマを残しながら、銅箔をエッチング除去する（これを図２０の段階２に示す）。次に、このプロセスは、いくつかの実装形態では、（１９２０において）プライマ上に銅シード層（たとえば、銅材料）を無電解めっきする。いくつかの実装形態では、銅シード層の厚さは、約０．１〜１ミクロン（μｍ）である。図２０の段階３は、プライマ２００４上の銅シード層２００８を示す。

次に、このプロセスは（１９２５において）ドライフィルムレジスト（ＤＦＲ）を塗布し、（１９３０において）ＤＦＲ上にパターンが作成される。図２０の段階４は、ＤＦＲ２０１０が銅シード層２００８の頂部上に塗布されることを示すが、図２０の段階５は、ＤＦＲ２０１０のパターニングを示す。段階５に示すように、パターニングは、ＤＦＲ２０１０内に開口部２０１２を作成する。

（１９３０において）ＤＦＲをパターニングした後、次いで、このプロセスは、（１９３５において）ＤＦＲのパターンを通して銅材料（たとえば、銅複合材料）を電気めっきする。いくつかの実装形態では、電気めっきすることは、浴溶液内に誘電体および金属層を浸漬することを含む。図２０を参照すると、段階６は、銅複合材料２０１４がＤＦＲ２０１０の開口部２０１２内でめっきされることを示す。

図１９を再び参照すると、このプロセスは、（１９４０において）ＤＦＲを除去し、（１９４５において）特徴部を分離する（たとえば、ビア、トレース、パッドを作成する）ために銅シード層を選択的にエッチングし、終了する。図２０を参照すると、段階７は、ＤＦＲ２０１０の除去を示すが、段階８は、エッチングプロセス後の画定された特徴部（たとえば、複合材料導電性トレース）を示す。

図１９の上記のプロセスは、基板の各コア層またはプリプレグ層（誘電体層）に関して反復され得る。

いくつかの実装形態では、ＳＡＰプロセスは、特徴部を分離するためにそれほどエッチングを必要としないので、より微細の／より小さい特徴部（たとえば、トレース、ビア、パッド）の形成を可能にし得る。

いくつかの実装形態では、図１７および図１９のめっき処理は、概念的に簡略化され、図２１のめっき処理になり得る。図２１は、新規のソレノイドインダクタを含む基板を製造するためのめっき方法の流れ図を示す。図２１に示すように、本方法は、（２１０５において）基板の層上のドライフィルムレジスト（ＤＦＲ）内のパターンを通して銅複合材料を電気めっきする。この層は、誘電体層であり得る。この層は、基板のコア層またはプリプレグ層であり得る。いくつかの実装形態では、（たとえば、ＳＡＰプロセスを使用する際に）この層上に前もって堆積された銅シード層上に、銅複合材料がめっきされる。いくつかの実装形態では、（たとえば、ｍＳＡＰプロセスを使用する際に）この層上に前もって堆積された銅箔層上に、銅複合材料がめっきされる。いくつかの実装形態では、銅箔層は、銅複合材料であり得る。

次に、本方法は、（２１１０において）この層からＤＦＲを除去する。いくつかの実装形態では、ＤＦＲを除去することは、ＤＦＲを化学的に除去することを含み得る。（２１１０において）ＤＦＲを除去した後、本方法は、（２１１５において）この層の特徴部を分離／画定するために箔またはシード層を選択的にエッチングし、終了する。上述のように、箔は、銅複合材料であり得る。

いくつかの実装形態では、ｍＳＡＰプロセス（たとえば、図１７、図１８、および図１９の方法）中に銅層（たとえば、銅箔）の一部またはすべての上にニッケル合金が付加（たとえば、めっき）される場合がある。同様に、サブトラクティブプロセス中に銅層（たとえば、銅箔）の一部またはすべての上にニッケル合金が付加（たとえば、めっき）される場合もある。

インダクタを含む基板を設けるための例示的な流れ図
図２２は、新規のソレノイドインダクタを含む基板を設けるための方法の例示的な流れ図を示す。いくつかの実装形態では、図２２の方法は、図２、３、４、５、６、７、８、９、１０、１１、１２、１３、１４、および／または１５のインダクタを提供するために使用され得る。

図２２に示すように、本方法は、（２２０５において）基板を設ける。様々な実装形態は、様々な基板を設け得る。いくつかの実装形態では、基板は、ラミネート基板（たとえば、いくつかの誘電体層を含む基板）である。いくつかの実装形態では、基板はガラス基板である。いくつかの実装形態では、基板はシリコン基板である。いくつかの実装形態では、基板はセラミック基板である。いくつかの実装形態では、基板を設けることは、基板を製造することを含み得る。

次いで、本方法は、（２２１０において）基板内に配線のセットを設ける。配線のセットは、配線の第１のセットと、配線の第２のセットとを含み得る。いくつかの実装形態では、（２２１０において）配線のセットを設けることは、基板内にインダクタ（たとえば、ソレノイドインダクタ）用の巻線のセットを画定する。いくつかの実装形態では、（２２１０において）配線のセットを設けることは、基板内に１つまたは複数の金属層（たとえば、銅層）を堆積するめっき処理を含む。

本方法は、（２２１５において）基板内にビアのセットをさらに設ける。配線のセットおよびビアのセットは、巻線のセットを形成するように構成されるように設けられる。巻線のセットは、基板内のインダクタ（たとえば、ソレノイドインダクタ）として動作するように構成される。巻線のセットは、内周囲（たとえば、内周）を含む。配線のセットおよびビアのセットは、巻線のセットの内周囲の外側に配置される。いくつかの実装形態では、ビアのセットを設けることは、基板内に１つまたは複数の金属層（たとえば、銅層）を堆積するめっき処理を含む。

いくつかの実装形態では、本方法は、基板内にパッドのセットも設ける。パッドのセットは、いくつかの実装形態では、配線のセットを同時に設けられる（たとえば、２２１０において設けられる）場合がある。配線のセットは、パッドのセットを介してビアのセットに結合される。いくつかの実装形態では、巻線のセットは、外周囲（たとえば、外周）を含む。いくつかの実装形態では、パッドのセットは、少なくとも一部が巻線のセットの外周囲の外側にあるように配線のセットに結合される。いくつかの実装形態では、パッドのセットは、インダクタの内側部分および巻線のセットから（たとえば、巻線のセットの外周囲から）突出するように配線のセットに結合される。

例示的な電子デバイス
図２３は、上述の集積デバイス（たとえば、半導体デバイス）、集積回路、ダイ、インターポーザ、および／またはパッケージのうちのいずれかと統合され得る様々な電子デバイスを示す。たとえば、モバイル電話２３０２、ラップトップコンピュータ２３０４、および固定位置端末２３０６が、本明細書で説明した集積回路（ＩＣ）２３００を含み得る。ＩＣ２３００は、たとえば、本明細書で説明した集積デバイス、集積回路、ダイ、またはパッケージのうちのいずれかであり得る。図２３に示すデバイス２３０２、２３０４、２３０６は、単なる例示である。限定はしないが、モバイルデバイス、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、ＧＰＳ対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンタテイメントユニット、メータ読取り機器などの固定位置データユニット、通信デバイス、スマートフォン、タブレットコンピュータ、またはデータもしくはコンピュータ命令の記憶もしくは取り出しを行う任意の他のデバイス、またはそれらの任意の組合せを含む他の電子デバイスが、ＩＣ２３００を採用することもできる。

図２、図３、図４、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５、図１６Ａ〜図１６Ｄ、図１７、図１８、図１９、図２０、図２１、図２２、および／または図２３に示す構成要素、ステップ、特徴および／または機能のうちの１つまたは複数は、単一の構成要素、ステップ、特徴または機能に再構成され、かつ／もしくは組み合わせられ、または、いくつかの構成要素、ステップ、もしくは機能で具現化され得る。本発明から逸脱することなく、追加の要素、構成要素、ステップ、および／または機能を追加することもできる。

「例示的」という言葉は、「例、事例、または例示として役立つ」ことを意味するように本明細書において使用される。「例示的な」として本明細書において説明するいかなる実装形態または態様も、必ずしも本開示の他の態様よりも好ましいか、または有利であると解釈されるべきではない。同様に、「態様」という用語は、本開示のすべての態様が、論じられる特徴、利点、または動作モードを含むことを必要としない。「結合された」という用語は、本明細書において、２つの物体間の直接的または間接的な結合を指すために使用される。たとえば、物体Ａが物体Ｂに物理的に接触し、物体Ｂが物体Ｃに接触する場合、物体Ａと物体Ｃとは、互いに物理的に直接接触していなくても、それでも互いに結合するものと見なすことができる。

また、実施形態は、フローチャート、流れ図、構造図、またはブロック図として示されるプロセスとして説明される場合があることに留意されたい。フローチャートは動作を順次プロセスとして説明する場合があるが、動作の多くは並行してまたは同時に実行することができる。さらに、動作の順序は並べ替えることができる。プロセスは、その動作が完了したとき、終了する。

本開示において説明したインダクタが、デバイスの他の部分において実装され得ることにも留意されたい。たとえば、いくつかの実装形態では、本開示において説明したインダクタは、既知の製造プロセスを使用して、プリント回路基板（ＰＣＢ）および／またはダイにおいて（たとえば、ダイの下部の金属層および誘電体層において）実装される（たとえば、製造される、提供される）場合がある。

本明細書において記載される本発明の種々の特徴は、本発明から逸脱することなく、異なるシステムにおいて実施することができる。本開示の前述の態様は、単に例であり、本発明を限定するものとして解釈されるべきではないことに留意されたい。本開示の態様の説明は、例示であることを意図しており、特許請求の範囲を限定することを意図していない。したがって、本教示は、他のタイプの装置に容易に適用することができ、数多くの代替、修正、および変形が、当業者には明らかになるであろう。

１００平面状インダクタ
１０２巻線のセット
１０４第１のポート
１０６ビア
１０８第２のポート
２００インダクタ
２０２巻線のセット
２０４第１のキャプチャパッド
２０６第２のキャプチャパッド
２０７第１のポート
２０９第２のポート
２１２第１の金属層
２１４第２の金属層
２１６第３の金属層
２２０内周囲
２２２外周囲
２２４第３のキャプチャパッド
２２６第４のキャプチャパッド
２３４第１のビア
２３６第２のビア
５００集積デバイス
５０２第１の誘電体層
５０４第２の誘電体層
５０６第３の誘電体層
５１０第１の配線
５１２第１のパッド
５１４第１のビア
５１６第２のパッド
５１８第２の配線
５２０第３のパッド
５２２第２のビア
５２４第４のパッド
５２６第３の配線
６００集積デバイス
６０２基板層
６０４第１の誘電体層
６０６第２の誘電体層
６１０第１の配線
６１２第１のパッド
６１４第１のビア
６１６第２のパッド
６１８第２の配線
６２０第３のパッド
６２２第２のビア
６２４第４のパッド
６２６第３の配線
７００インダクタ
７０２巻線のセット
７０４第１のキャプチャパッド
７０６第２のキャプチャパッド
７０７第１のポート
７０９第２のポート
７２０内周囲
７２２外周囲
８００内周
８０２外周
９００インダクタ
９０２巻線のセット
９０４第１のパッド
９０６第２のパッド
９０７第１のポート
９０８第３のパッド
９０９第２のポート
９１２第１の金属層
９１４第２の金属層
９１６第３の金属層
９１８第４の金属層
９２０内周囲
９２２外周囲
９２４第４のパッド
９２６第５のパッド
９２８第６のパッド
９３４第１のビア
９３６第２のビア
９３８第３のビア
１２００集積デバイス
１２０２第１の誘電体層
１２０４第２の誘電体層
１２０６第３の誘電体層
１２０７第１の配線
１２０８第１のパッド
１２０９第１のビア
１２１０第２のパッド
１２１１第２の配線
１２１２第３のパッド
１２１４第２のビア
１２１６第４のパッド
１２１８第３の配線
１２２０第５のパッド
１２２２第３のビア
１２２４第６のパッド
１２２６第４の配線
１３００集積デバイス
１３０２基板層
１３０４第１の誘電体層
１３０６第２の誘電体層
１３０７第１の配線
１３０８第１のパッド
１３０９第１のビア
１３１０第２のパッド
１３１１第２の配線
１３１２第３のパッド
１３１４第２のビア
１３１６第４のパッド
１３１８第３の配線
１３２０第５のパッド
１３２２第３のビア
１３２４第６のパッド
１３２６第４の配線
１４００インダクタ
１４０２巻線のセット
１４０４第１のパッド
１４０６第２のパッド
１４０７第１のポート
１４０８第３のパッド
１４０９第２のポート
１４２０内周囲
１４２２外周囲
１５００内周
１５０２外周
１６０２コア層
１６０４第１の金属層
１６０６第２の金属層
１６０８ビアパターン特徴部
１６０９ビア特徴部
１６１０第１のプリプレグ層
１６１１複合材料導電性トレース
１６１２第２のプリプレグ層
１６１４第３の金属層
１６１６第４の金属層
１６１７ビアパターン特徴部
１６１８ビア特徴部
１６２０複合材料導電性トレース
１８０２誘電体層
１８０４銅層
１８０６ドライフィルムレジスト、ＤＦＲ
１８０８開口部
１８１０銅複合材料
２００２誘電体
２００４プライマ
２００６銅箔
２００８銅シード層
２０１０ドライフィルムレジスト、ＤＦＲ
２０１２開口部
２３００集積回路、ＩＣ
２３０２モバイル電話
２３０４ラップトップコンピュータ
２３０６固定位置端末

Claims

複数の層を有する基板と、
前記基板の前記複数の層内に形成されたインダクタであって、巻線のセットを形成するためにビアのセットおよびパッドのセットと直列に結合された配線のセットを含み、前記巻線のセットにおける各巻線の内周囲が、前記巻線のセットにおける各巻線に共通している内半径を有する、インダクタと
を含み、
前記配線のセット、前記パッドのセット、および前記ビアのセットが、各巻線の前記内周囲の外側のみに配置され、前記パッドのセットにおける各パッドの少なくとも一部が、各巻線の外周囲の外側に配置され、各配線の長さが、巻線の周未満であり、前記配線のセットにおける各配線の幅が、前記ビアのセットにおける各ビアの幅未満である、集積デバイス。
前記配線のセットが前記パッドのセットを介して前記ビアのセットに結合される、請求項１に記載の集積デバイス。
前記配線のセットが第１の配線および第２の配線を含み、前記ビアのセットが第１のビアおよび第２のビアを含み、前記パッドのセットが第１のパッドおよび第２のパッドを含む、請求項２に記載の集積デバイス。
前記第１の配線が前記第１のパッドを介して前記第１のビアに結合され、前記第１のビアが前記第２のパッドを介して前記第２の配線に結合される、請求項３に記載の集積デバイス。
前記インダクタが、ソレノイドインダクタである、請求項１に記載の集積デバイス。
前記基板が、誘電体、ガラス、セラミック、およびシリコンのうちの少なくとも１つを含む、請求項１に記載の集積デバイス。
前記巻線のセットが非円形巻線を有する、請求項１に記載の集積デバイス。
前記集積デバイスが、音楽プレーヤ、ビデオプレーヤ、エンタテイメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイルフォン、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、およびラップトップコンピュータのうちの少なくとも１つに組み込まれる、請求項１に記載の集積デバイス。
前記配線のセットにおける各配線の幅が、前記パッドのセットにおける各パッドの幅未満である、請求項１に記載の集積デバイス。
複数の層を有する基板と、
前記基板の前記複数の層に形成された誘導性手段であって、前記基板内の横方向に沿った電気的横方向経路を提供するための巻線手段のセット、および、複数の前記巻線手段を直列に結合するための且つ前記基板内の垂直方向に沿った電気的垂直方向経路を提供するためのビアおよびパッド手段のセットを含み、前記巻線手段のセットならびに前記ビアおよびパッド手段のセットが巻線のセットを形成し、前記巻線のセットにおける各巻線の内周囲が、前記巻線のセットにおける各巻線の内周囲に共通している内半径を有する、誘導性手段と、
を含み、
前記巻線手段のセットならびにビアおよびパッド手段のセットが、各巻線の内周囲の外側のみに配置され、前記ビアおよびパッド手段のセットにおける各パッドの少なくとも一部が、各巻線の外周囲の外側に配置され、前記巻線手段のセットにおける各巻線手段の幅が、前記ビアおよびパッド手段における各ビアの幅未満である、装置。
前記ビアおよびパッド手段が、前記巻線手段および前記誘導性手段の内側部分から突出する、請求項１０に記載の装置。
前記巻線手段が第１の配線および第２の配線を含み、前記ビアおよびパッド手段が、第１のビア、第２のビア、第１のパッド、および第２のパッドを含む、請求項１０に記載の装置。
前記基板が、誘電体、ガラス、セラミック、およびシリコンのうちの少なくとも１つを含む、請求項１０に記載の装置。
前記巻線のセットが非円形巻線を有する、請求項１０に記載の装置。
前記装置が、音楽プレーヤ、ビデオプレーヤ、エンタテイメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイルフォン、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、およびラップトップコンピュータのうちの少なくとも１つに組み込まれる、請求項１０に記載の装置。
前記巻線手段のセットにおける各巻線手段の幅が、前記ビアおよびパッド手段における各パッドの幅未満である、請求項１０に記載の装置。
集積デバイスを設けるための方法であって、
複数の層を有する基板を設けるステップと、
前記基板の前記複数の層内に形成される配線のセットを設けるステップと、
前記配線のセットを結合するのに前記基板内にビアのセットを設けるステップと、
前記基板においてパッドのセットを設けて、インダクタとして動作するように構成された巻線のセットを形成するために前記パッドのセットを介して直列で前記ビアのセットへ前記配線のセットを結合するステップであって、前記巻線のセットにおける各巻線の内周囲が、前記巻線のセットにおける各巻線に共通している内半径を有する、ステップと、
各巻線の前記内周囲の外側のみに前記配線のセット、前記パッドのセットおよび前記ビアのセットを配置して、各巻線の外周囲の外側に前記パッドのセットにおける各パッドの少なくとも一部を配置するステップと、
を含み、前記配線のセットにおいて提供される各配線の幅が、前記ビアのセットにおいて提供される各ビアの幅未満である、方法。
前記パッドのセットは、前記インダクタの内側部分および前記巻線のセットから突出するように前記配線のセットに結合される、請求項１７に記載の方法。
前記配線のセットが第１の配線および第２の配線を含み、前記ビアのセットが第１のビアおよび第２のビアを含み、前記パッドのセットが第１のパッドおよび第２のパッドを含む、請求項１７に記載の方法。
前記第１の配線が前記第１のパッドを介して前記第１のビアに結合され、前記第１のビアが前記第２のパッドを介して前記第２の配線に結合される、請求項１９に記載の方法。
前記基板が、誘電体、ガラス、セラミック、およびシリコンのうちの少なくとも１つを含む、請求項１７に記載の方法。
前記巻線のセットが、非円形巻線を有する請求項１７に記載の方法。
前記集積デバイスが、音楽プレーヤ、ビデオプレーヤ、エンタテイメントユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイルフォン、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、およびラップトップコンピュータのうちの少なくとも１つに組み込まれる、請求項１７に記載の方法。
前記配線のセットにおいて提供される各配線の幅が、前記パッドのセットにおいて提供される各パッドの幅未満である、請求項１７に記載の方法。