JP6345643B2 - 試験装置 - Google Patents

Description

本発明は、制御電圧に応じた電流値の試験電流を負荷に入出力させるトランジスタを備えた試験装置に関するものである。

従来から、下記特許文献１等に記載のように、制御電圧に応じた電流値の負荷電流を負荷へ出力する電力変換器を備え、負荷電流の電流値の目標値（電流設定値）と電力変換器の出力電流の検出値（電流実際値）との偏差と所定の制御ゲインとの積に応じて、上記偏差が０になるように制御電圧の電圧値を増減させるフィードバック制御を行う負荷電流制御装置が知られている。

また、このような負荷電流制御装置を用いて、試験者により設定された目標電流値の試験電流（負荷電流）を負荷に向かう方向又はその逆方向へ出力することで、負荷に試験電流を入力し又は負荷に試験電流を出力させ、このときの負荷の出力電圧等を検出して負荷の動作特性を試験する試験装置が知られている。

特開昭６１−２２１９１５号公報

しかし、上記電力変換器は、一般的に、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲートバイポーラトランジスタ）等のトランジスタで構成されている。当該トランジスタは、制御電圧の電圧値がトランジスタ固有の閾値を超えると、試験電流の電流値をトランジスタ固有の増大率で指数関数的に増大させる特性を有することが知られている。

このため、上記試験装置に設けられているトランジスタの特性によっては、試験の開始当初に試験電流の電流値が想定以上に急峻に増大し、上記偏差と所定の制御ゲインとの積が想定以上に大きくなる虞があった。この場合、上記フィードバック制御を行ったとしても、試験電流の電流値が設定電流値を超える所謂オーバーシュートが発生する虞があった。

また、上記のオーバーシュートが発生すると、上記偏差がなくなるまで試験電流の電流値を低下させるフィードバック制御が行われることになる。このため、当該フィードバック制御の実行中、負荷に過度の負担をかけ、また、試験電流の電流値が目標電流値に安定するまでに要する時間が長くなる虞があった。

そこで、制御ゲインを、当該制御ゲインとして設定可能な下限値に近い値に設定して、上記フィードバック制御において試験電流の電流値を増減させる量を小さくすることが考えられる。しかし、この場合、上記試験を開始してから、試験電流の電流値が目標電流値に到達するまでに要する時間が長くなることになる。

このため、例えば、自動車等に搭載される二次電池の充放電特性を試験する場合等、数千から数万にも及ぶ目標電流値の電流を１０ミリ秒から数秒程度の短期間で切り替えて、パルス状の試験電流を負荷に入出力させる試験を行う場合には、各目標電流値の試験電流を１ミリ秒以下の短期間で出力することが要求されるが、その要求を満たせない虞があった。

本発明は、上記事情に鑑みてなされた発明であり、試験電流を負荷に入出力させる試験の開始当初に、試験電流の電流値が目標値を超えるオーバーシュートの発生を抑制することが可能な試験装置を提供することを目的とする。

本発明による試験装置は、制御電圧に応じた電流値の試験電流を負荷に入出力させるトランジスタと、前記試験電流の電流値を検出する検出部と、前記試験電流の電流値の目標値である目標電流値と前記検出部が検出した電流値である検出電流値との偏差と、所定の制御ゲインと、の積に応じて、前記偏差が０になるように前記制御電圧の電圧値を増減させる調整処理を行う電圧調整部と、前記調整処理において、前記検出電流値が０より高くなると、前記目標電流値を前記目標電流値の初期値よりも低い第一電流値に固定し、且つ、前記制御ゲインを前記制御ゲインの初期値よりも低い第一ゲインに固定する第一処理を実行する第一処理部と、を備える。

本構成によれば、目標電流値及び制御ゲインの初期値を設定し、当該目標電流値の初期値の試験電流を負荷に入出力させる試験の開始当初に、検出電流値が０より高くなると、第一処理によって、目標電流値が初期値よりも低い第一電流値に固定され、且つ、制御ゲインが初期値よりも低い第一ゲインに固定される。

これにより、上記試験の開始当初に、制御ゲインの初期値よりも低い第一ゲインを用いて試験電流の電流値を緩やかに増大させ、且つ、試験電流の電流値が目標電流値の初期値よりも低い第一電流値に近づくように調整処理を行うことができる。その結果、上記試験の開始当初に、トランジスタの特性によって試験電流の電流値が想定以上に急峻に増大する虞があっても、試験電流の電流値が第一電流値よりも高い目標電流値の初期値を超えるオーバーシュートの発生を抑制することができる。

また、前記制御ゲインの初期値は、前記制御ゲインの所定の上限値に定められ、前記第一処理の実行前は、前記目標電流値を前記目標電流値の初期値に固定し、且つ、前記制御ゲインを前記制御ゲインの初期値に固定する初期処理部を更に備えることが好ましい。

本構成によれば、第一処理の実行前は、制御ゲインが制御ゲインの上限値に固定される。これにより、上記試験を開始した時点から、検出部が０よりも高い電流値を最初に検出した後に第一処理が実行されるまでの期間、当該制御ゲインを用いた調整処理によって、試験電流の電流値を可能な限り急速に増大させることができる。

また、前記第一処理の実行後、前記検出電流値が前記第一電流値よりも低い第二電流値に到達すると、前記目標電流値を前記第二電流値に下げ、前記検出電流値が前記目標電流値の初期値に到達するまでの間、前記目標電流値の初期値を上限として、前記目標電流値を前記第二電流値から次第に増大させ、且つ、前記制御ゲインの初期値を上限として、前記制御ゲインを前記第一ゲインから次第に増大させる第二処理を実行する第二処理部を更に備えることが好ましい。

本構成によれば、検出電流値が第二電流値に到達すると、第二処理によって、目標電流値が第二電流値から目標電流値の初期値までの範囲内で次第に増大され、制御ゲインが第一ゲインから制御ゲインの初期値までの範囲内で次第に増大される。

これにより、検出電流値が第二電流値に到達した後は、制御ゲインを次第に増大させることで試験電流の電流値を速やかに増大させ、且つ、目標電流値と検出電流値との偏差を０に近い状態にしながら、試験電流の電流値が目標電流値の初期値に次第に近づくように調整処理を行うことができる。

その結果、検出電流値が第二電流値に到達し、上記試験の開始当初よりも上記偏差が小さくなることで、調整処理によって試験電流の電流値が緩やかに増大するようになった場合でも、試験電流の電流値が目標電流値の初期値を超えるオーバーシュートの発生を抑制しつつ、試験電流の電流値が目標電流値の初期値に到達するまでに要する時間を短縮することができる。

また、前記第二処理の終了後、前記目標電流値を前記目標電流値の初期値に固定し、且つ、前記制御ゲインの初期値を上限として、前記制御ゲインを次第に増大させる第三処理部を更に備えることが好ましい。

本構成によれば、検出電流値が目標電流値の初期値に到達したことによって第二処理が終了すると、目標電流値は、目標電流値の初期値に固定され、制御ゲインは、制御ゲインの初期値を上限として次第に増大される。これにより、検出電流値が目標電流値の初期値に到達した後、上記偏差が０ではない状況になったとしても、上限に近い制御ゲインを用いた調整処理によって、試験電流の電流値を可能な限り急速に目標電流値の初期値に近づけることができる。

また、前記トランジスタは、パワーＭＯＳＦＥＴで構成されていることが好ましい。

本構成によれば、トランジスタをＩＧＢＴで構成する場合よりも高い電流値の試験電流を負荷に入出力させることができる。

また、前記負荷は、前記試験電流を充放電可能な二次電池であることが好ましい。

本構成によれば、目標電流値の初期値の試験電流を二次電池に充電又は放電させる試験の開始当初に、試験電流の電流値が当該目標電流値の初期値を超えるオーバーシュートの発生を抑制することができる。

本発明によれば、試験電流を負荷に入出力させる試験の開始当初に、試験電流の電流値が目標値を超えるオーバーシュートの発生を抑制することが可能な試験装置を提供することができる。

試験装置の概略構成図である。 電源部の電気的構成を示すブロック図である。 調整処理時の目標電流値と制御ゲインと検出電流値との関係を示す図である。 電源部の動作を示すフローチャートである。 変形実施形態に係る電源部の電気的構成を示すブロック図である。

以下、本発明に係る試験装置の一実施形態として、二次電池（負荷）の充放電特性の試験を行う試験装置について説明する。図１は、試験装置１の概略構成図である。

図１に示すように、試験装置１は、操作表示部２０、インターフェイス部３０、記憶部４０、電源部９０、検出部５０、及び制御部１０を備えている。また、試験装置１は、電線ＰＬを介して試験対象の二次電池Ｌ（負荷）と着脱可能に接続されている。

操作表示部２０は、液晶ディスプレイ等の表示部２１と、試験者に試験装置１の操作を行わせるための操作部２２と、を備えている。操作部２２は、表示部２１に表示されたソフトキーのタッチ操作を行わせるための不図示のタッチパネル装置等を備えている。

インターフェイス部３０は、制御部１０がＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）やインターネット等のネットワークを介してパソコン等の外部装置と通信するための不図示の通信インターフェイス回路を備えている。

また、インターフェイス部３０は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）メモリー等の外部記憶装置が着脱可能な不図示のコネクター及び制御部１０が当該コネクターに装着された外部記憶装置と通信するための不図示の外部インターフェイス回路を備えている。

記憶部４０は、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）やＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）等の記憶装置によって構成されている。

電源部９０は、制御部１０により指定された電流値の電流を試験電流として、二次電池Ｌに向かう方向又はその逆方向に出力する。これにより、電源部９０は、試験電流を二次電池Ｌに入力し、又は、試験電流を二次電池Ｌに出力させる。試験電流の出力方向は、制御部１０によって指定される。以下、試験電流を二次電池Ｌに入力する、又は、試験電流を二次電池Ｌに出力させることを、試験電流を二次電池Ｌに入出力させると記載する。電源部９０の詳細については後述する。

検出部５０は、不図示の電圧センサー及び電流センサーを備えている。当該電圧センサーは、電線ＰＬに印加されている二次電池Ｌの出力電圧の電圧値を検出し、検出した電圧値を制御部１０へ出力する。当該電流センサーは、電線ＰＬに流れる二次電池Ｌの出力電流の電流値を検出し、検出した電流値を制御部１０へ出力する。

制御部１０は、所定の演算処理を実行する不図示のＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、所定の制御プログラムが記憶されたＥＥＰＲＯＭ等の不図示の不揮発性メモリー、データを一時的に記憶するための不図示のＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、現在日時を計時する不図示のタイマー回路、及びこれらの周辺回路等を備えている。

制御部１０は、不揮発性メモリー等に記憶された制御プログラムをＣＰＵに実行させることにより、試験装置１の各部の動作を制御する。例えば、制御部１０は、試験者が操作表示部２０を用いて入力した試験の実行指示を受け付け、当該実行指示が示す試験を実行する。

具体的には、試験の実行指示には、試験電流の電流値の目標値（以下、目標電流値）、試験電流の出力方向、試験の実行時間等が含まれる。制御部１０は、上記試験の実行指示を受け付けると、当該実行指示に含まれる目標電流値及び試験電流の出力方向を示す信号を電源部９０に出力する。

そして、制御部１０は、当該実行指示に含まれる試験の実行時間の間、電源部９０に当該目標電流値の試験電流を当該出力方向に出力させ、試験電流を二次電池Ｌに入力する又は試験電流を負荷に出力させる試験を実行する。また、制御部１０は、試験中に検出部５０により検出された二次電池Ｌの出力電圧の電圧値及び出力電流の電流値を順次記憶部４０に記憶する。

そして、制御部１０は、試験を開始してから上記実行時間が経過すると、試験を終了する終了指示を電源部９０に出力する。これにより、制御部１０は、電源部９０による試験電流の出力を終了させる。

次に、電源部９０の詳細について説明する。図２は、電源部９０の電気的構成を示すブロック図である。

電源部９０は、一次電源９１、二個のトランジスタ９２、９３、電圧印加部９４、電流検出回路９５（検出部）及び電源制御部９６を備えている。

一次電源９１は、汎用型の定電圧／定電流モード電源装置（所謂ＣＶ／ＣＣ電源）であり、所定の最大電圧値以下の定電圧又は所定の最大電流値以下の定電流を出力可能に構成されている。

二個のトランジスタ９２、９３は、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）で構成されている。トランジスタ９２のドレイン端子は、一次電源９１に接続され、ソース端子は、分岐点９９を介して電線ＰＬ及びトランジスタ９３のドレイン端子と接続されている。トランジスタ９３のドレイン端子は、分岐点９９を介して電線ＰＬ及びトランジスタ９２のソース端子と接続されている。二個のトランジスタ９２、９３のゲート端子は、電圧印加部９４と接続されている。

トランジスタ９２は、一次電源９１からドレイン端子に入力される電流のうち、ゲート端子に印加されている制御電圧に応じた電流値の電流を試験電流として、ソース端子から出力する。これにより、トランジスタ９２は、試験電流を二次電池Ｌに向かう方向（図２のＸ方向、以下、Ｘ方向）に出力し、試験電流を二次電池Ｌに入力する。

トランジスタ９３は、二次電池Ｌからドレイン端子に入力される電流のうち、ゲート端子に印加されている制御電圧に応じた電流値の電流を試験電流として、ソース端子から出力する。これにより、トランジスタ９３は、試験電流をＸ方向とは逆の方向（図２のＹ方向、以下、Ｙ方向）に出力し、試験電流を二次電池Ｌに出力させる。

電圧印加部９４は、Ｄ／Ａコンバータを備え、後述の電圧調整部６１から入力されたディジタル信号Ｄｓが示す電圧値の電圧を生成する。電圧印加部９４は、電源制御部９６から入力されたディジタル信号ＤｄがＸ方向を示す場合は、当該生成した電圧を制御電圧としてトランジスタ９２のゲート端子に印加する。一方、電圧印加部９４は、電源制御部９６から入力されたディジタル信号ＤｄがＹ方向を示す場合は、当該生成した電圧を制御電圧としてトランジスタ９３のゲート端子に印加する。

電流検出回路９５は、試験電流の電流値を検出する。具体的には、電流検出回路９５は、シャント抵抗Ｒ、オペアンプ５１、及びＡ／Ｄコンバータ５２を備えている。オペアンプ５１は、シャント抵抗Ｒに試験電流が流れたときに生じるシャント抵抗Ｒの両端の電位差を示すアナログ信号を出力する。Ａ／Ｄコンバータ５２は、オペアンプ５１が出力したアナログ信号をディジタル信号Ｄｉに変換して電源制御部９６へ出力する。つまり、電流検出回路９５は、試験電流の電流値をシャント抵抗Ｒの両端間の電位差として検出する。

電源制御部９６は、所定の演算処理を実行する不図示のＣＰＵ、所定の制御プログラムが記憶されたＥＥＰＲＯＭ等の不図示の不揮発性メモリー、データを一時的に記憶するための不図示のＲＡＭ、制御部１０と通信を行うための通信インターフェイス回路、及び、これらの周辺回路等を備えている。電源制御部９６は、不揮発性メモリー等に記憶された制御プログラムをＣＰＵに実行させることにより、電源部９０の各部の動作を制御する。

以下、電源制御部９６が備える不揮発性メモリーを不揮発性メモリーと略記し、電源制御部９６が備えるＲＡＭをＲＡＭと略記し、制御部１０が備える不揮発性メモリー及びＲＡＭについては略記しない。

例えば、電源制御部９６は、制御部１０が目標電流値を示す信号を電源部９０へ出力すると、当該信号が示す目標電流値を目標電流値Ｉｒの初期値ＩｓとしてＲＡＭに記憶する。また、電源制御部９６は、制御部１０が試験電流の出力方向を示す信号を電源部９０へ出力すると、当該信号が示す試験電流の出力方向（Ｘ方向又はＹ方向）を示すディジタル信号Ｄｄを電圧印加部９４へ出力する。

また、電源制御部９６は、電圧調整部６１、初期処理部６２、第一処理部６３、第二処理部６４、及び第三処理部６５として動作する。

電圧調整部６１は、目標電流値Ｉｒと電流検出回路９５が検出した試験電流の電流値である検出電流値Ｉｂとの偏差と、所定の制御ゲインＧｉと、の積に応じて、上記偏差が０になるように上記制御電圧の電圧値を増減させる調整処理を行う。

具体的には、電圧調整部６１は、調整処理において、ＲＡＭに記憶されている目標電流値Ｉｒと検出電流値Ｉｂとの偏差（＝Ｉｒ−Ｉｂ）と、所定の制御ゲインＧｉと、の積を定期的に算出する。

尚、電圧調整部６１は、電流検出回路９５が出力したディジタル信号Ｄｉが示す電位差をシャント抵抗Ｒの抵抗値によって除算し、当該除算結果が示す電流値を検出電流値Ｉｂとする。シャント抵抗Ｒの抵抗値は、不揮発性メモリーに予め記憶されている。

また、制御ゲインＧｉは、０よりも大きく、且つ、制御ゲインＧｉの所定の上限値Ｇｍ以下の値に定められ、ＲＡＭに予め記憶されている。上限値Ｇｍは、不揮発性メモリーに予め記憶されている。電源制御部９６は、目標電流値Ｉｒの初期値ＩｓをＲＡＭに記憶するだけでなく、更に、不揮発性メモリーに予め記憶されている上記上限値Ｇｍを制御ゲインＧｉの初期値ＧｓとしてＲＡＭに記憶する。

次に、電圧調整部６１は、定期的に算出される上記偏差と制御ゲインＧｉとの積を入力値とする所定のディジタルフィルタ処理を行い、当該ディジタルフィルタ処理の出力値を制御電圧の電圧値とする。そして、電圧調整部６１は、当該制御電圧の電圧値を示すディジタル信号Ｄｓを電圧印加部９４へ出力する。尚、ディジタルフィルタ処理は、例えば、所定数分の入力値の移動平均を算出し、当該算出した移動平均を出力する処理である。ただし、ディジタルフィルタ処理は、これに限らず、他の処理であってもよい。

つまり、検出電流値Ｉｂが目標電流値Ｉｒよりも低い場合、上記偏差（＝Ｉｒ−Ｉｂ）は正の値となり、当該偏差と制御ゲインＧｉとの積も正の値となる。この場合、電圧調整部６１は、上記ディジタルフィルタ処理の出力値のうち、当該偏差と制御ゲインＧｉとの積を用いて算出された正の値の分だけ、制御電圧の電圧値を増大させる。これにより、トランジスタ９２、９３のソース端子から出力される試験電流の電流値が増大する。その結果、検出電流値Ｉｂが増大し、上記偏差が０に近くなる。

一方、検出電流値Ｉｂが目標電流値Ｉｒよりも高い場合、上記偏差（＝Ｉｒ−Ｉｂ）は負の値となり、当該偏差と制御ゲインＧｉとの積も負の値となる。この場合、電圧調整部６１は、上記ディジタルフィルタ処理の出力値のうち、当該偏差と制御ゲインＧｉとの積を用いて算出された負の値の分だけ、制御電圧の電圧値を増大させる。つまり、電圧調整部６１は、当該負の値の絶対値分だけ、制御電圧の電圧値を減少させる。これにより、トランジスタ９２、９３のソース端子から出力される試験電流の電流値が減少する。その結果、検出電流値Ｉｂが減少し、上記偏差が０に近くなる。

初期処理部６２は、初期処理を実行する。初期処理とは、後述する第一処理の実行前は、目標電流値Ｉｒを目標電流値Ｉｒの初期値Ｉｓに固定し、且つ、制御ゲインＧｉを、制御ゲインＧｉの初期値Ｇｓに固定する処理である。

図３は、調整処理時の目標電流値Ｉｒと制御ゲインＧｉと検出電流値Ｉｂとの関係を示す図である。具体的には、図３に示すように、初期処理部６２は、初期処理を開始すると、ＲＡＭに記憶されている目標電流値Ｉｒの初期値Ｉｓを目標電流値ＩｒとしてＲＡＭに記憶し、後述する第一処理の実行が開始される時刻ｔ１になるまで、当該目標電流値Ｉｒを更新しない。

また、初期処理部６２は、初期処理を開始すると、ＲＡＭに記憶されている制御ゲインＧｉの初期値Ｇｓを制御ゲインＧｉとしてＲＡＭに記憶し、後述する第一処理の実行が開始される時刻ｔ１になるまで、当該制御ゲインＧｉを更新しない。

第一処理部６３は、上記調整処理において検出電流値Ｉｂが０より高くなると、第一処理を実行する。第一処理とは、目標電流値Ｉｒを目標電流値Ｉｒの初期値Ｉｓよりも低い第一電流値Ｉ１に固定し、且つ、制御ゲインＧｉを制御ゲインの初期値Ｇｓよりも低い第一ゲインＧ１に固定する処理である。

具体的には、図３に示すように、第一処理部６３は、時刻ｔ１において、検出電流値Ｉｂが０より高くなると、第一処理を実行する。第一処理部６３は、第一処理において、ＲＡＭに記憶されている目標電流値Ｉｒの初期値Ｉｓと１未満の所定の比率（例えば、０．９（＝９０％）、以下、第一電流比率）との積を算出し、当該積を第一電流値Ｉ１とする。そして、第一処理部６３は、ＲＡＭに記憶されている目標電流値Ｉｒを、当該算出した第一電流値Ｉ１に更新し、後述する第二処理の実行が開始される時刻ｔ２になるまで、当該目標電流値Ｉｒ（＝Ｉ１）を更新しない。

また、第一処理部６３は、第一処理において、ＲＡＭに記憶されている制御ゲインＧｉの初期値Ｇｓと１未満の所定の比率（例えば、０．５（＝５０％）、以下、第一ゲイン比率）との積を算出し、当該積を第一ゲインＧ１とする。そして、第一処理部６３は、ＲＡＭに記憶されている制御ゲインＧｉを、当該算出した第一ゲインＧ１に更新し、後述する第二処理の実行が開始される時刻ｔ２になるまで、当該制御ゲインＧｉ（＝Ｇ１）を更新しない。

第二処理部６４は、第一処理の実行後、検出電流値Ｉｂが第一電流値Ｉ１よりも低い第二電流値Ｉ２に到達すると、第二処理を実行する。第二処理とは、目標電流値Ｉｒを第二電流値Ｉ２に下げ、検出電流値Ｉｂが目標電流値Ｉｒの初期値Ｉｓに到達するまでの間、目標電流値Ｉｒの初期値Ｉｓを上限として、目標電流値Ｉｒを第二電流値Ｉ２から次第に増大させ、且つ、制御ゲインＧｉの初期値Ｇｓを上限として、制御ゲインＧｉを第一ゲインＧ１から次第に増大させる処理である。

具体的には、第二処理部６４は、ＲＡＭに記憶されている目標電流値Ｉｒの初期値Ｉｓと第一電流比率よりも低い所定の比率（例えば、０．７５（＝７５％）、以下、第二電流比率）との積を第二電流値Ｉ２とする。そして、図３に示すように、時刻ｔ２において、検出電流値Ｉｂが第一電流値Ｉ１よりも低い第二電流値Ｉ２に到達すると、第二処理部６４は、第二処理を実行する。

第二処理部６４は、図３に示すように、第二処理の開始時（時刻ｔ２）に、先ず、ＲＡＭに記憶されている目標電流値Ｉｒを第二電流値Ｉ２に更新する。そして、時刻ｔ３において検出電流値Ｉｂが目標電流値Ｉｒの初期値Ｉｓに到達するまでの間、第二処理部６４は、目標電流値Ｉｒの初期値Ｉｓを上限として、ＲＡＭに記憶されている目標電流値Ｉｒを予め定められた関数に従って第二電流値Ｉ２から対数関数的に増大させる。

尚、図３では、検出電流値Ｉｂが目標電流値Ｉｒの初期値Ｉｓに到達する時刻ｔ３と、目標電流値Ｉｒを目標電流値Ｉｒの初期値Ｉｓに増大させたときとが一致している。しかし、図３に示す例とは異なり、第二処理部６４は、検出電流値Ｉｂが目標電流値Ｉｒの初期値Ｉｓに到達する時刻よりも前に、ＲＡＭに記憶されている目標電流値Ｉｒを目標電流値Ｉｒの初期値Ｉｓに増大させたときは、目標電流値Ｉｒが上限の目標電流値Ｉｒの初期値Ｉｓに到達しているので、これ以降、ＲＡＭに記憶されている目標電流値Ｉｒを更新しない。

一方、第二処理部６４は、検出電流値Ｉｂが目標電流値Ｉｒの初期値Ｉｓに到達した時刻に、ＲＡＭに記憶されている目標電流値Ｉｒを目標電流値Ｉｒの初期値Ｉｓに増大させていない場合は、当該時刻において第二処理を終了する。

また、第二処理部６４は、第二処理において、図３に示すように、時刻ｔ３において検出電流値Ｉｂが目標電流値Ｉｒの初期値Ｉｓに到達するまでの間、制御ゲインＧｉの初期値Ｇｓを上限として、ＲＡＭに記憶されている制御ゲインＧｉを予め定められた関数に従って第一ゲインＧ１から線形的に増大させる。そして、検出電流値Ｉｂが目標電流値Ｉｒの初期値Ｉｓに到達した時刻ｔ３になると、第二処理部６４は、第二処理を終了する。

尚、図３では、検出電流値Ｉｂが目標電流値Ｉｒの初期値Ｉｓに到達する時刻ｔ３において、制御ゲインＧｉは、上限である制御ゲインＧｉの初期値Ｇｓに到達していない。しかし、図３に示す例とは異なり、第二処理部６４は、検出電流値Ｉｂが目標電流値Ｉｒの初期値Ｉｓに到達する時刻よりも前に、ＲＡＭに記憶されている制御ゲインＧｉを制御ゲインＧｉの初期値Ｇｓに増大させたときは、制御ゲインＧｉが上限の制御ゲインＧｉの初期値Ｇｓに到達しているので、これ以降、ＲＡＭに記憶されている制御ゲインＧｉを更新しない。

第三処理部６５は、第二処理の終了後、第三処理を実行する。第三処理とは、目標電流値Ｉｒを目標電流値Ｉｒの初期値Ｉｓに固定し、且つ、制御ゲインＧｉの初期値Ｇｓを上限として、制御ゲインＧｉを次第に増大させる処理である。

具体的には、図３に示すように、第三処理部６５は、時刻ｔ３において、検出電流値Ｉｂが目標電流値Ｉｒの初期値Ｉｓに到達すると、第三処理を実行する。第三処理部６５は、第三処理において、ＲＡＭに記憶されている目標電流値Ｉｒを目標電流値Ｉｒの初期値Ｉｓに更新し、これ以降、ＲＡＭに記憶されている目標電流値Ｉｒを更新しない。

また、第三処理部６５は、第三処理において、図３に示すように、時刻ｔ３において、検出電流値Ｉｂが目標電流値Ｉｒの初期値Ｉｓに到達すると、制御ゲインＧｉの初期値Ｇｓを上限として、ＲＡＭに記憶されている制御ゲインＧｉを予め定めた関数に従って線形的に増大させる。そして、第三処理部６５は、時刻ｔ４において、制御ゲインＧｉが上限の制御ゲインＧｉの初期値Ｇｓに到達すると、これ以降、ＲＡＭに記憶されている制御ゲインＧｉを更新しない。

尚、図３に示す例とは異なり、時刻ｔ３において第三処理の実行を開始するときに、ＲＡＭに記憶されている制御ゲインＧｉが既に上限の制御ゲインＧｉの初期値Ｇｓに到達していた場合、第三処理部６５は、当該時刻ｔ３以降、ＲＡＭに記憶されている制御ゲインＧｉ（＝Ｇｓ）を更新しない。

以下、電源部９０の動作について説明する。図４は、電源部９０の動作を示すフローチャートである。尚、図４に示す動作の前に、制御部１０によって試験の実行指示が受け付けられ、電源制御部９６が、上述のように、目標電流値Ｉｒの初期値Ｉｓ及び試験電流の出力方向をＲＡＭに記憶し、不揮発性メモリーに記憶されている制御ゲインＧｉの上限値Ｇｍを、制御ゲインＧｉの初期値ＧｓとしてＲＡＭに記憶したとする。そして、制御部１０が、当該実行指示が示す試験の実行を開始し、試験電流を出力するよう電源部９０に指示したとする。

この場合、図４に示すように、電圧調整部６１は上記調整処理を開始する（Ｓ１）。調整処理が開始されると、初期処理部６２は初期処理を実行する（Ｓ２）。初期処理部６２は、上述のように、初期処理において、ＲＡＭに記憶されている目標電流値Ｉｒを、目標電流値Ｉｒの初期値Ｉｓに固定し、且つ、ＲＡＭに記憶されている制御ゲインＧｉを、制御ゲインＧｉの初期値Ｇｓに固定する。

その後、検出電流値Ｉｂが０より高くなると（Ｓ３；ＹＥＳ）、第一処理部６３は、第一処理を実行する（Ｓ４）。第一処理部６３は、上述のように、第一処理において、ＲＡＭに記憶されている目標電流値Ｉｒを、目標電流値Ｉｒの初期値Ｉｓよりも低い第一電流値Ｉ１に固定し、且つ、ＲＡＭに記憶されている制御ゲインＧｉを、制御ゲインの初期値Ｇｓよりも低い第一ゲインＧ１に固定する。

その後、検出電流値Ｉｂが第一電流値Ｉ１よりも低い第二電流値Ｉ２に到達すると（Ｓ５；ＹＥＳ）、第二処理部６４は、第二処理を開始し、上述のように、先ず、ＲＡＭに記憶されている目標電流値Ｉｒを第二電流値Ｉ２に更新する（Ｓ６）。尚、このとき、ＲＡＭに記憶されている制御ゲインＧｉは、第一ゲインＧ１である。

そして、第二処理部６４は、検出電流値Ｉｂが目標電流値Ｉｒの初期値Ｉｓに到達するまでの間（Ｓ８；ＮＯ）、上述のように、目標電流値Ｉｒの初期値Ｉｓを上限として、ＲＡＭに記憶されている目標電流値Ｉｒを第二電流値Ｉ２から次第に増大させ、且つ、制御ゲインＧｉの初期値Ｇｓを上限として、ＲＡＭに記憶されている制御ゲインＧｉを第一ゲインＧ１から次第に増大させる（Ｓ７）。

その後、検出電流値Ｉｂが目標電流値Ｉｒの初期値Ｉｓに到達すると（Ｓ８；ＹＥＳ）、第二処理部６４は第二処理を終了する。そして、第三処理部６５は、制御部１０によって試験の実行を終了する終了指示が入力されるまでの間（Ｓ１０；ＮＯ）、第三処理を実行する（Ｓ９）。第三処理部６５は、第三処理において、上述のように、ＲＡＭに記憶されている目標電流値Ｉｒを目標電流値Ｉｒの初期値Ｉｓに固定し、且つ、制御ゲインＧｉの初期値Ｇｓを上限として、ＲＡＭに記憶されている制御ゲインＧｉを次第に増大させる。

制御部１０によって試験の実行を終了する終了指示が入力されると（Ｓ１０；ＹＥＳ）、電圧調整部６１は、調整処理を終了する。

上記実施形態の構成によれば、以下に示す効果が得られる。

（１）上記実施形態の構成によれば、目標電流値及び制御ゲインの初期値Ｉｓ、Ｇｓを設定し、当該目標電流値Ｉｒの初期値Ｉｓの試験電流を負荷に入出力させる試験の開始当初に、検出電流値Ｉｂが０より高くなると、第一処理によって、目標電流値Ｉｒが初期値Ｉｓよりも低い第一電流値Ｉ１に固定され、且つ、制御ゲインＧｉが初期値Ｇｓよりも低い第一ゲインＧ１に固定される。

これにより、上記試験の開始当初に、制御ゲインＧｉの初期値Ｇｓよりも低い第一ゲインＧ１を用いて試験電流の電流値を緩やかに増大させ、且つ、試験電流の電流値が目標電流値Ｉｒの初期値Ｉｓよりも低い第一電流値Ｉ１に近づくように調整処理を行うことができる。その結果、上記試験の開始当初に、トランジスタ９２、９３の特性によって試験電流の電流値が想定以上に急峻に増大する虞があっても、試験電流の電流値が第一電流値Ｉ１よりも高い目標電流値Ｉｒの初期値Ｉｓを超えるオーバーシュートの発生を抑制することができる。

（２）上記実施形態の構成によれば、第一処理の実行前は、制御ゲインＧｉが制御ゲインＧｉの上限値Ｇｍに固定される。これにより、上記試験を開始した時点から、検出部５０が０よりも高い電流値を最初に検出した後に第一処理が実行されるまでの期間、当該制御ゲインＧｉを用いた調整処理によって、試験電流の電流値を可能な限り急速に増大させることができる。

（３）上記実施形態の構成によれば、検出電流値Ｉｂが第二電流値Ｉ２に到達すると、第二処理によって、目標電流値Ｉｒが第二電流値Ｉ２から目標電流値Ｉｒの初期値Ｉｓまでの範囲内で次第に増大され、制御ゲインＧｉが第一ゲインＧ１から制御ゲインＧｉの初期値Ｇｓまでの範囲内で次第に増大される。

これにより、検出電流値Ｉｂが第二電流値Ｉ２に到達した後は、制御ゲインＧｉを次第に増大させることで試験電流の電流値を速やかに増大させ、且つ、目標電流値Ｉｒと検出電流値Ｉｂとの偏差を０に近い状態にしながら、試験電流の電流値が目標電流値Ｉｒの初期値Ｉｓに次第に近づくように調整処理を行うことができる。

その結果、検出電流値Ｉｂが第二電流値Ｉ２に到達し、上記試験の開始当初よりも上記偏差が小さくなることで、調整処理によって試験電流の電流値が緩やかに増大するようになった場合でも、試験電流の電流値が目標電流値Ｉｒの初期値Ｉｓを超えるオーバーシュートの発生を抑制しつつ、試験電流の電流値が目標電流値Ｉｒの初期値Ｉｓに到達するまでに要する時間を短縮することができる。

（４）上記実施形態の構成によれば、検出電流値Ｉｂが目標電流値Ｉｒの初期値Ｉｓに到達したことによって第二処理が終了すると、目標電流値Ｉｒは、目標電流値Ｉｒの初期値Ｉｓに固定され、制御ゲインＧｉは、制御ゲインＧｉの初期値Ｇｓを上限として次第に増大される。これにより、検出電流値Ｉｂが目標電流値Ｉｒの初期値Ｉｓに到達した後、上記偏差が０ではない状況になったとしても、上限に近い制御ゲインＧｉを用いた調整処理によって、試験電流の電流値を可能な限り急速に目標電流値Ｉｒの初期値Ｉｓに近づけることができる。

（５）上記実施形態の構成によれば、トランジスタ９２、９３が、パワーＭＯＳＦＥＴで構成されているので、トランジスタ９２、９３をＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲートバイポーラトランジスタ）で構成する場合よりも高い電流値の試験電流を負荷に入出力させることができる。

(変形実施形態）
尚、上記実施形態は、本発明に係る実施形態の例示に過ぎず、本発明を上記実施形態に限定する趣旨ではない。例えば、以下に示す変形実施形態であってもよい。

（１）図５は、変形実施形態に係る電源部９０の電気的構成を示すブロック図である。図５に示すように、電源部９０に、二次電池Ｌの両端の電位差を検出する電圧検出回路９７を更に備えてもよい。具体的には、電圧検出回路９７は、オペアンプ７１、及びＡ／Ｄコンバータ７２を備えている。オペアンプ７１は、試験電流を二次電池Ｌに入出力させているときの二次電池Ｌの両端の電位差を示すアナログ信号を出力する。Ａ／Ｄコンバータ７２は、オペアンプ７１が出力したアナログ信号をディジタル信号Ｄｖに変換して電源制御部９６へ出力する。

これに合わせて、電圧調整部６１が、上記調整処理において、目標電流値Ｉｒと検出電流値Ｉｂとの偏差と制御ゲインＧｉとの積だけでなく、所定の目標電位差Ｖｒと検出回路９７が出力したディジタル信号Ｄｖが示す電位差Ｖｂとの偏差と所定の電圧制御ゲインＧｖと、の積も算出するようにしてもよい。この場合、電圧制御ゲインＧｖは、０よりも大きい所定の値に定め、不揮発性メモリー等に予め記憶すればよい。尚、目標電位差Ｖｒは、試験電流を二次電池Ｌに入出力させる場合の二次電池Ｌの両端の電位差の目標値である。

目標電位差Ｖｒは、目標電流値Ｉｒと同様、試験の実行指示に含まれるようにすればよい。そして、制御部１０が、目標電流値Ｉｒ及び試験電流の出力方向を示す信号と共に、当該目標電位差Ｖｒを示す信号を電源部９０に出力するようにすればよい。また、制御部１０が当該目標電位差Ｖｒを示す信号を電源部９０へ出力すると、電源制御部９６が、当該信号が示す目標電位差ＶｒをＲＡＭに記憶し、これ以降、目標電位差Ｖｒを更新しないようにすればよい。

そして、電圧調整部６１が、当該調整処理において、目標電流値Ｉｒと検出電流値Ｉｂとの偏差と制御ゲインＧｉとの積と、目標電位差Ｖｒと検出回路９７が出力したディジタル信号Ｄｖが示す電位差Ｖｂとの偏差と上記電圧制御ゲインＧｖとの積と、の当該二つの積の和を入力値とする所定のディジタルフィルタ処理を行うようにしてもよい。そして、電圧調整部６１が、当該ディジタルフィルタ処理の出力値を制御電圧の電圧値とするようにしてもよい。

（２）試験装置１による試験の対象は、二次電池Ｌに限らず、他の電気的な負荷であってもよい。

（３）トランジスタ９２をＩＧＢＴで構成してもよい。同様に、トランジスタ９３をＩＧＢＴで構成してもよい。

（４）電源制御部９６が第三処理部６５として動作しないようにし、ステップＳ９（図４）を省略してもよい。また、電源制御部９６が第二処理部６４として動作しないようにし、ステップＳ６及びステップＳ７（図４）を省略してもよい。

（５）電源制御部９６が、０よりも大きく、且つ、上限値Ｇｍ以下の所定の値を、制御ゲインＧｉの初期値ＧｓとしてＲＡＭに記憶するようにしてもよい。

（６）試験装置１に、電源部９０と同様の構成の電源部を複数備えるようにし、当該複数の電源部を同じ電線ＰＬに接続するようにしてもよい。

１ 試験装置
５０ 検出部
６１ 電圧調整部
６２ 初期処理部
６３ 第一処理部
６４ 第二処理部
６５ 第三処理部
９２、９３ トランジスタ
９５ 電流検出回路（検出部）
９６ 電源制御部
Ｇ１ 第一ゲイン
Ｇｉ 制御ゲイン
Ｇｍ 制御ゲインの所定の上限値
Ｇｓ 制御ゲインの初期値
Ｉ１ 第一電流値
Ｉ２ 第二電流値
Ｉｂ 検出電流値
Ｉｒ 目標電流値
Ｉｓ 目標電流値の初期値
Ｌ 二次電池（負荷）

Claims (6)

1. 制御電圧に応じた電流値の試験電流を負荷に入出力させるトランジスタと、
   前記試験電流の電流値を検出する検出部と、
   前記試験電流の電流値の目標値である目標電流値と前記検出部が検出した電流値である検出電流値との偏差と、所定の制御ゲインと、の積に応じて、前記偏差が０になるように前記制御電圧の電圧値を増減させる調整処理を行う電圧調整部と、
   前記調整処理において、前記検出電流値が０より高くなると、前記目標電流値を前記目標電流値の初期値よりも低い第一電流値に固定し、且つ、前記制御ゲインを前記制御ゲインの初期値よりも低い第一ゲインに固定する第一処理を実行する第一処理部と、
   を備える試験装置。
2. 前記制御ゲインの初期値は、前記制御ゲインの所定の上限値に定められ、
   前記第一処理の実行前は、前記目標電流値を前記目標電流値の初期値に固定し、且つ、前記制御ゲインを前記制御ゲインの初期値に固定する初期処理部を更に備える請求項１に記載の試験装置。
3. 前記第一処理の実行後、前記検出電流値が前記第一電流値よりも低い第二電流値に到達すると、前記目標電流値を前記第二電流値に下げ、前記検出電流値が前記目標電流値の初期値に到達するまでの間、前記目標電流値の初期値を上限として、前記目標電流値を前記第二電流値から次第に増大させ、且つ、前記制御ゲインの初期値を上限として、前記制御ゲインを前記第一ゲインから次第に増大させる第二処理を実行する第二処理部を更に備える請求項１又は２に記載の試験装置。
4. 前記第二処理の終了後、前記目標電流値を前記目標電流値の初期値に固定し、且つ、前記制御ゲインの初期値を上限として、前記制御ゲインを次第に増大させる第三処理部を更に備える請求項３に記載の試験装置。
5. 前記トランジスタは、パワーＭＯＳＦＥＴで構成されている請求項１から４の何れか一項に記載の試験装置。
6. 前記負荷は、前記試験電流を充放電可能な二次電池である請求項１から５の何れか一項に記載の試験装置。