JP6323283B2 - パラメータの決定方法、パラメータの決定プログラム、及び情報処理装置 - Google Patents

パラメータの決定方法、パラメータの決定プログラム、及び情報処理装置 Download PDF

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Description

本発明は、パラメータの決定方法、パラメータの決定プログラム、及び情報処理装置に関する。
近年、ＤＳＰ（Digital Signal Processor）等のプロセッサを用いたソフトウェア制御によるＤＣ／ＤＣコンバータが、電子機器へ安定した電源を供給するために広く利用されている。
ＤＳＰ等によるソフトウェア制御に関して、ＤＣ／ＤＣコンバータの出力インピーダンスを可変制御して、実際の出力インダクタンスを推定し、位相補償器用のパラメータを変更する技術、ＤＣ／ＤＣコンバータのチョークコイルに流れる電流を監視して、実際の出力容量を推定し、位相補償器用のパラメータを変更する技術等が提案されている。
特開２００９−７２００４号公報 特開２００９−７２００５号公報
ＤＣ／ＤＣコンバータが所望の制御性能を達成するために開ループ伝達関数の周波数特性が各周波数帯域における各仕様を満たすように、ＤＳＰは、位相補償器パラメータを調整している。この位相補償器パラメータは、設計段階において設計者により多くの試行錯誤を伴って調整され、更に、ＤＣ／ＤＣコンバータの量産の際には製造バラツキにより再度される。
上述した従来技術では、実際にＤＣ／ＤＣコンバータに接続されたＤＳＰが、出力電圧の位相を補償するためのパラメータ（位相補償器パラメータ）を変更している。従って、ＤＣ／ＤＣコンバータを量産する前に、製造バラツキを考慮した位相補償器パラメータを決定しておくことができない。製造された個々のＤＣ／ＤＣコンバータに対して、設計者により、位相補償器パラメータの再調整が行われるといった問題がある。
したがって、１つの側面では、本発明は、補償器のパラメータを容易に決定することを目的とする。
一態様によれば、所定の回路の出力を補償する補償器に設定するパラメータの決定方法であって、前記出力に要求される仕様を受け付け、所定の回路の等価回路を構成する要素に設定される第１の回路定数及び第２の回路定数を受け付け、前記仕様と前記第１の回路定数とに基づき、前記パラメータの第１の領域を特定し、前記仕様と前記第２の回路定数とに基づき、前記パラメータの第２の領域を特定し、前記第１の領域及び前記第２の領域に含の双方に含まれるパラメータを出力する処理をコンピュータが行うことを特徴とするパラメータの決定方法が提供される。
また、上記課題を解決するための手段として、パラメータの決定プログラム、及び、情報処理装置とすることもできる。
補償器のパラメータを容易に決定できる。
電源部の回路構成例を示す図である。 ＤＳＰの制御目的を説明するための図である。 ＤＣ／ＤＣコンバータの等価回路の一例を示す図である。 スイッチの動作と出力電圧との関係について説明するための図である。 伝達関数によるモデル化の例を示す図である。 周波数特性仕様を説明するための図である。 周波数特性Ｌ（ｊｗ）のボード線図を示す図である。 固定小数点位置の例を示す図である。 ＤＳＰによる周波数特性の演算結果例を示す図である。 ハードウェア構成を示す図である。 情報処理装置の構成概要を示す図である。 情報処理装置の機能構成例を示す図である。 パラメータ決定処理の一例を説明するための図である。 パラメータ決定処理の他の例を説明するためのフローチャート図である。 判断処理を説明するためのフローチャート図である。 図１５のステップＳ３３での処理を行うためのプログラム記述例を示す図である。 製造バラツキ毎のパラメータ領域Ｒｃ及びＲｄの算出結果例を示す図である。 共通領域ＡＲｄの算出結果例を示す図である。 ＬＳＢ間隔に基づく格子点の結果例を示す図である。 共通領域ＡＲｃを求める他の例を示す図である。
以下、本発明の実施の形態を図面に基づいて説明する。先ず、ＤＳＰ（Digital Signal Processor）等のプロセッサ（以下、単に、ＤＳＰと言う）による、ＤＣ／ＤＣコンバータの制御について説明する。本実施例では、ＤＣ／ＤＣバックコンバータを例として説明するが、ＤＣ／ＤＣバックコンバータに限定するものではない。種々のＤＣ／ＤＣコンバータに適用可能である。
図１は、電源部の回路構成例を示す図である。図１において、電源部９は、ＤＣ／ＤＣコンバータ１と、ＡＡＦ（Anti-Aliasing Filter）２と、Ａ／Ｄ（Analog to Digital）変換器３と、ＤＳＰ４と、Ｄ／Ａ（Digital to Analog）変換器５とを有する。
ＤＣ／ＤＣコンバータ１は、入力電圧Ｖinを予め定めた直流電圧となる出力電圧Ｖoutを出力する変換回路である。ＤＣ／ＤＣコンバータ１からの出力電圧Ｖoutは、電子機器内のデバイスへ供給されると共に、サンプリングした出力電圧Ｖoutを位相補償するためにＡＡＦ２にも入力される。
ＡＡＦ２は、ＤＣ／ＤＣコンバータ１の出力電圧Ｖoutのサンプリング周波数から余分な周波数成分を除去するフィルタである。余分な周波数成分が除去された出力電圧Ｖoutは、Ａ／Ｄ変換器３に入力される。Ａ／Ｄ変換器３は、ＡＡＦ２から入力された出力電圧Ｖoutをアナログからディジタルへ変換して得た電圧Ｖout［Ｚ］をＤＳＰへ入力する。
ＤＳＰ４は、デジタル位相補償器に相当し、Ａ／Ｄ変換器３から入力される電圧Ｖout［Ｚ］に対して位相を補償して、Ｄ／Ａ変換器３へ出力する。Ｄ／Ａ変換器５へ出力される電圧信号をｄ［ｚ］で示す。
Ｄ／Ａ変換器５は、電圧信号ｄ［ｚ］をデジタルからアナログに変換した制御信号６をＤＣ／ＤＣコンバータ１に入力する。ＤＣ／ＤＣコンバータ１は、制御信号６に従って、内部動作が制御されることにより、安定した出力電圧Ｖoutを出力する。
上述した電源部１の回路構成において、ＤＣ／ＤＣコンバータ１から安定した出力電圧Ｖoutを出力させるＤＳＰ４は、
Figure 0006323283
 で表すことができる。
先ず、ＤＣ／ＤＣコンバータ１を制御する目的について図２で説明する。図２では、縦軸に電圧を示し、横軸に時間を示すグラフにおいて、ＤＣ／ＤＣコンバータ１の出力電力Ｖoutの状態を示している。
時刻ｔａは、出力電圧Ｖoutの立ち上がりから所望電圧Ｖａに追従させる際の、負荷が急変する時刻を示す。時刻ｔｂは、負荷が急変する時刻ｔａから出力電圧Ｖoutが安定して所望電圧Ｖａを維持するまでの整定時間を示す。また、負荷急変により、出力電圧Ｖoutは、所望電圧Ｖａを超えてオーバーシュートする。電圧差Ｖｂは、所望電圧Ｖａを超えた出力電圧Ｖoutとの電圧差を示す。
ＤＳＰ４は、ＤＣ／ＤＣコンバータ１の出力電圧Ｖoutを所望電圧Ｖａに追従させ、負荷急変時においても頑強に所望の電圧レベルを保つように、ＤＣ／ＤＣコンバータ１を制御する。即ち、ＤＳＰは、第一に、オーバーシュートによる電圧差Ｖｂを小さくし、第二に、整定時間ｔｂを短くするようにＤＣ／ＤＣコンバータ１を制御する。上述した制御は、電源部１が製品として求められる値が仕様で定められている。
次に、上記制御目的を達成するためのＤＳＰ４の制御原理について、図３及び図４で説明する。先ず、ＤＣ／ＤＣコンバータ１の動作について説明する。図３は、ＤＣ／ＤＣコンバータの等価回路の一例を示す図である。図３では、ＤＣ／ＤＣコンバータ１の等価回路５０ａを示す。
スイッチＳがオンのときには、コイルのインダクタンスＬによって電源Ｖinの電流が妨げられ、入力側から流れる入力電圧Ｖinが打ち消され降下した電圧ＶｃがコンデンサＣに蓄積される。電圧電流は電流ＩＬとなる。抵抗ｒｑはスイッチＳの内部抵抗を表す。抵抗ｒＬはコイルの抵抗を表す。
スイッチＳがオンにより磁化されたインダクタンスＬの磁束が消失するときには、コンデンサＣとダイオード（動作抵抗ｒｄ）との還流電流により、スイッチＳがオフ時にも電圧がコンデンサＣに供給される。従って、直流電圧の出力電圧Ｖoutが継続的に負荷Ｒに供給される。抵抗ｒｃはコンデンサＣの抵抗を表す。ダイオードは、動作抵抗ｒｄにより表される。
ＤＣ／ＤＣコンバータ１の出力を安定させるために、出力電圧ＶoutはＤＳＰ４にフィードバックされる。ＤＳＰ４は、出力電圧Ｖoutを監視して、スイッチＳがオン／オフするデューティ比を制御する。
スイッチＳの動作と出力電圧Ｖoutとの関係について図４で説明する。図４（ａ）は、スイッチＳの動作を表すＳ（ｔ）を示し、図４（ｂ）は、出力電圧Ｖout（ｔ）を示す。
オン及びオフを１スイッチング周期として、オン及びオフを繰り返すＳ（ｔ）は、
Figure 0006323283
 で表される。数２において、ｔは連続時間を示し、ｋは離散時間を示し、ｈは一定のスイッチング間隔を示し、ｄ［ｋ］はデューティ比を示す。ｄ［ｋ］は、ｋ番目のスイッチング周期におけるオン期間の比を示す。ここで、ｋは正数である。（ｋ−１）番目のスイッチング周期において、オン期間は、デューティ比を用いると、ｄ［ｋ−１］ｈで表される。同様に、ｋ番目のスイッチング周期では、オン期間は、ｄ［ｋ］ｈで表される。
Ｓ（ｔ）によるスイッチＳの動作によって、スイッチオンのとき電圧は上昇し、スイッチオフのとき電圧は減少し、図４（ｂ）に例示するようなＶout（ｔ）を示す。ＤＳＰ４は、このオンとオフのスイッチング間隔、即ち、ｄ［ｋ］を調整することにより前述した制御目的を達成する。
即ち、ＤＳＰ４は、上述した制御目的を達成するようにスイッチング間隔ｄ［ｋ］を調整するように設計される。制御目的を達成するスイッチング間隔ｄ［ｋ］でＤＣ／ＤＣコンバータ１を制御するためには、ＤＳＰ４が実現するデジタル位相補償器のパラメータを制御目的を達成するように調整する。デジタル位相補償器のパラメータは、上述した数１のｂｄ０、ｂｄ１、及びａｄ１である。ｂｄ０、ｂｄ１、及びａｄ１は、実数スカラーである。
即ち、制御目的を達成するために、デジタル位相補償器のパラメータは、与えられた周波数特性仕様を満たすように調整される。先ず、デジタル位相補償器のパラメータを決定する段階を第１段階として、以下に説明する。
・第１段階
電源部９のＤＣ／ＤＣコンバータ１及びＤＳＰ４の個々を伝達関数で表し、電源部９において開ループ伝達関数の周波数特性（ｇ−φ特性）を解析する。図５は、伝達関数によるモデル化の例を示す図である。図５において、ＤＣ／ＤＣコンバータモデル１ｍは、制御系を含めて伝達関数ｐ（ｓ）で表され、位相補償器モデル４ｍは、パルス伝達関数Ｋ［ｚ］で表されている。位相補償器モデル４ｍは、ＤＳＰ４によるデジタル位相補償器に相当する。
図３に示すＤＣ／ＤＣコンバータ１の等価回路５０ａから伝達関数ｐ（ｓ）を導出する方法について説明する。
手順１：切替状態空間モデルを導出する。等価回路５０ａからキルヒホッフ則などの回路方程式により作成する。
状態は、
Figure 0006323283
 で表される。
切替状態空間モデルは、
Figure 0006323283
 及び、
Figure 0006323283
 で表さる。ここで、数４及び数５内の各行列は、回路定数で表された、
Figure 0006323283
 である。
手順２：ｄ［ｋ］を略ｄ（ｔ）であるとみなし、
Figure 0006323283
 １周期（スイッチング間隔ｈ（図４））以内で平均化する。
具体的には、まず、スイッチオンのときにｄ（ｔ）を乗算し、スイッチオフのときに（１−ｄ（ｔ））を乗算する。数４に対して
Figure 0006323283
 及び、数５に対して
Figure 0006323283
 を得る。
そして、数７及び数８において、１周期以内で平均化することで、
Figure 0006323283
Figure 0006323283
 を得る。
手順３：ラプラス変換する。
Figure 0006323283
 数１１から、伝達関数Ｐ（ｓ）を得る。
Figure 0006323283
 数１２において、係数は全て実数スカラーである。ここで、伝達関数Ｐ（ｓ）のラプラス演算子ｓに対してｊωを代入（ｓ＝ｊω（ｊは虚数、ωは実数））することにより、周波数応答Ｐ（ｊω）は、
Figure 0006323283
 と表せる。これにより、開ループ伝達関数の周波数特性は、
Figure 0006323283
 で示すことができる。数１４において、ｊは虚数、ωは周波数、ｈはサンプリング周期を示す。上記数１４に対して、周波数特性に関する以下の仕様が与えられたとする。
仕様１：所望電圧レベルへの追従性を
Figure 0006323283
 で定める。
仕様２：ノイズに対する耐性を
Figure 0006323283
 で定める。
仕様３：負荷急変時のオーバーシュートを
Figure 0006323283
 で定める。
仕様４：負荷急変時の整定時間、制御系の安定を
Figure 0006323283
 で定める。一般的な仕様を仕様１〜４で例示したに過ぎず、細かい仕様は設計者によって与えられる。
周波数特性Ｌ（ｊω）は、図６のように複素平面上で表される。図６は、周波数特性仕様を説明するための図である。図６において、複素平面上に描画されたＬ（ｊω）に対して、上述した仕様１はＳｐｅｃ１で示され、仕様２はＳｐｅｃ２で示され、仕様３はＳｐｅｃ３で示され、仕様４はＳｐｅｃ４で示される。
また、図７は、周波数特性Ｌ（ｊω）のボード線図を示す図である。図７において、ゲイン線図において、図６で示したＳｐｅｃ１、Ｓｐｅｃ２、及びＳｐｅｃ３が示される。また、位相線図において、図６で示したＳｐｅｃ４が示される。
従って、ＤＣ／ＤＣコンバータ１に対して上述した仕様１〜４を満たすように位相補償器モデル４ｍの係数を求める。ＤＣ／ＤＣコンバータ１を制御する位相補償器モデル４ｍは、数１２及び数１３において、ｎ＝２の場合に相当する。従って、
Figure 0006323283
 の係数ｂｄ０、ｂｄ１、及びａｄ１を決定すれば良い。設計者は、試行錯誤の結果、係数ｂｄ０、ｂｄ１、及びａｄ１を決定する。係数ｂｄ０、ｂｄ１、及びａｄ１は、ＤＳＰ４に実装されるデジタル位相補償器のパラメータである。以下、係数ｂｄ０、ｂｄ１、及びａｄ１をパラメータｂｄ０、ｂｄ１、及びａｄ１と言い換える。
パラメータｂｄ０、ｂｄ１、及びａｄ１をＤＳＰ４に実装する第２段階について説明する。
・第２段階
ＤＳＰ４に実装するパラメータには制限がある。電源部９のＤＣ／ＤＣコンバータ１内のスイッチング周期ｈは非常に短く、ＤＳＰ４は、このスイッチング周期ｈ以内に終了しなければならない。演算高速化のためＤＳＰ４の演算に固定小数点演算が用いられる。
設計者は、ＤＳＰ４にパラメータｂｄ０、ｂｄ１、及びａｄ１を実装した場合に、ＤＣ／ＤＣコンバータ１の周波数特性の仕様１〜４を満たすように、ＤＳＰ４が制御可能であるか否かを検証する。主には、設計者によって、精度良く制御するための、ＤＳＰ４のビット数の検証、ＤＳＰ４のビット数における固定小数点位置の検証等が行われる。
図８は、固定小数点位置の例を示す図である。図８では、ＤＳＰ４が８ビットである場合の固定小数点ｆｐの位置の例を示している。この例では、固定小数点ｆｐがＬＳＢ（Least Significant Bit）から４桁左に設定されている。ＬＳＢが２＾（−４）の場合であるが、固定小数点ｆｐの位置は、予め任意に定められる。
ＤＳＰ４が１６ビットの場合であっても、固定小数点ｆｐの位置が予め与えられ、周波数特性が演算される。この場合、第１段階において得られたデジタル位相補償器のパラメータの値は、固定小数点ｆｐによりＤＳＰ４が実装できる値で処理される。その結果、図９に示すような周波数特性の演算結果を得る場合がある。
図９は、ＤＳＰによる周波数特性の演算結果例を示す図である。図９では、周波数特性の演算結果をボード線図で示している。この例では、固定少数点ｆｐがＬＳＢから３桁、５桁、１０桁、及び１５桁左に設定した場合のそれぞれの演算結果を示している。
ボード線図のゲイン線図を参照すると、固定少数点ｆｐがＬＳＢから３桁左の場合には、所望電圧レベルへの追従性に関する仕様１を満たさないことが分かる。固定少数点ｆｐは、ＬＳＢから５桁、１０桁、又は１５桁左に設定し得る。即ち、ＤＳＰ４のビット数が１６ビットの場合、固定少数点ｆｐはＬＳＢから５桁以上左に設定する必要がある。
・第３段階
デジタル位相補償器の調整検証では、数値計算を行うMATLAB（MATrix LABoratory）等を用いてオフラインで行われるため、ＤＣ／ＤＣコンバータ１の詳細な仕様を全て陽に考慮することができず、第１段階の設計者による試行錯誤を排除できない。また、MATLAB等を用いた数値計算は、浮動小数点演算であるため、第２段階における設計者の経験に基づく試行錯誤を排除することができない。
更に、第１段階及び第２段階での検証は、１つのＤＣ／ＤＣコンバータ１を対象として行われるため、量産された場合のＤＣ／ＤＣコンバータ１の製造バラツキが考慮されない。即ち、製造されたＤＣ／ＤＣコンバータ１毎にオンラインでデジタル位相補償器を自動調整する装置では、ＤＣ／ＤＣコンバータ１毎に個別にＤＳＰ４を調整するため、製造されたＤＣ／ＤＣコンバータ１の特性に基づくモデルで、第１段階及び第２段階を繰り返す。
本実施例では、デジタル位相補償器の設計において、仕様を制約条件とする最適化問題として安定化し解くことで、仕様を満たすデジタル位相補償器が最適化問題の実行可能領域として求める。即ち、上述したような仕様１、仕様２、仕様３、及び仕様４を制約条件とし、目的関数を設定して制約条件のみを考慮し、制約条件を満たす実行可能領域を求める。本実施例では、最適化を目的とせず、実行可能領域を求める。
実行可能領域は、ＤＣ／ＤＣコンバータ１の製造バラツキを考慮した上で、ＤＳＰ４がＤＣ／ＤＣコンバータ１の仕様を満たすデジタル位相補償器のパラメータｂｄ０、ｂｄ１、及びａｄ１の領域に相当する。
先ず、ＤＣ／ＤＣコンバータ１の仕様（制約条件）は非凸関数であるため、この最適化問題を解く手法は限られている。
非凸関数を扱え、且つ厳密な解を算出する限量子消去法（ＱＥ（Quantifier Elimination））アルゴリズムを用いる。ＱＥアルゴリズムは、通常、アナログ回路設計にのみ利用されるため、デジタル位相補償器を設計できない。
しかしながら、発明者は、ＱＥアルゴリズムによりアナログ位相補償器を設計し、デジタル位相補償器に近似することで、ＤＣ／ＤＣコンバータ１の製造バラツキに基づいたデジタル位相補償器のパラメータｂｄ０、ｂｄ１、及びａｄ１の領域を求める方法を見出した。実施例に係るパラメータの決定方法では、アナログ位相補償器であれば精度良く設計できるＱＥアルゴリズムの利点を利用する。
ＱＥアルゴリズムを利用した場合には、以下の２つの問題がある。
＜問題１＞
ＱＥアルゴリズムでは、計算量が問題となることが知られている。ＤＣ／ＤＣコンバータ１の製造バラツキを考慮してデジタル位相補償器を設計する際の上述した問題を、単に、最適化問題として定式化した場合、現実的な時間で実行可能領域を得られない。
＜問題２＞
ＱＥアルゴリズムは指数関数を扱うことができない。即ち、開ループ伝達関数の周波数特性を表す数１４のｅｊωｈを扱えない。そのため、デジタル位相補償器を直接設計できない。
本実施例では、上記問題１を解決するために、定符号条件（ＳＤＣ：Sign Definite Condition）用の特別なＱＥアルゴリズムを用いる。また、上記問題２を解決するために、ＳＤＣ用の特別なＱＥアルゴリズムにより、仕様を満たすアナログ位相補償器のパラメータ領域Ｒｃを設計する。
制御系設計の様々な条件がＳＤＣで記述できる。ＳＤＣは、
Figure 0006323283
 で定義される。ここで、ｆ（ｘ）は、ｎ次の実係数多項式とする。上記数２０で定義されるＳＤＣに対して、限量記号を効率的に消去する。限量記号の消去の一例として、
H. Iwane, H. Higuchi, and H. Anai, "An effective implementation of a special quantifier elimination for a sign definite condition by logical formula simplification," CASC., to appear, 2013
により、
Figure 0006323283
 が示されている。ωは限量記号がかかった変数を示し、ｂ及びＫは限量記号がかからない変数を示す。数２２で示すように、ＱＥアルゴリズムによりωが消去される。
数２０に示す周波数特性仕様を表すパルス伝達関数Ｋ［ｚ］をＫ（ｓ）と置き換えることにより、ＳＤＣに帰着する。ＤＣ／ＤＣコンバータ１に係る回路定数をＬ（ｊω）（数１４）に代入し、上述したＥＱアルゴリズムを適用することで、Ｋ（ｓ）の仕様を満たすパラメータ領域Ｒｃが求まる。
数２３に示すような、アナログ位相補償器Ｋｃ（ｓ）の周波数特性をＴｕｓｔｉｎ変換によりデジタル位相補償器Ｋｄ（ｚ）で近似することを考える。
Figure 0006323283
 アナログ位相補償器Ｋｃ（ｓ）（数２３）に数２４を代入してＴｕｓｔｉｎ変換することにより、数２４を得る。
Figure 0006323283
Figure 0006323283
Figure 0006323283
 デジタル位相補償器Ｋｄ（ｚ）の係数ａｄ１、ｂｄ０、及びｂｄ１を、アナログ位相補償器Ｋｃ（ｓ）の係数ａｃ１、ｂｃ０、及びｂｃ１で表す。
Figure 0006323283
 従って、アナログ位相補償器Ｋｃ（ｓ）の係数ａｃ１、ｂｃ０、及びｂｃ１の夫々を係数ａｄ１、ｂｄ０、及びｂｄ１で表せる。
Figure 0006323283
 この数２８をパラメータ領域Ｒｃの多項式に代入すれば、パラメータ領域Ｒｄを得られる。
Ｔｕｓｔｉｎ変換による近似は、サンプリング周波数から十分近い周波数帯域では十分な精度を得られる。ＤＣ／ＤＣコンバータ１で必要な制御帯域（凡そ３ｋＨｚ）はサンプリング周波数（９０ｋＨｚ）により、ＱＥアルゴリズムで求めたアナログ位相補償器Ｋｃ（ｓ）を十分な精度で近似したデジタル位相補償器Ｋｄ（ｚ）が求まる。
従って、アナログ位相補償器Ｋｃ（ｓ）のパラメータ領域Ｒｃから、周波数特性を踏襲するデジタル位相補償器Ｋｄ（ｚ）のパラメータ領域Ｒｄを求めことができる。ＤＣ／ＤＣコンバータ１の製造バラツキ毎にデジタル位相補償器Ｋｄ（ｚ）のパラメータ領域Ｒｄを得る。仕様を満たす、複数のデジタル位相補償器Ｋｄ（ｚ）のパラメータ領域Ｒｄの重なる領域から、共通領域ＡＲｄを取得する。
ＤＣ／ＤＣコンバータ１のサンプリング周期ｈは、凡そ１００ｋＨｚであり非常に短い。ＱＥアルゴリズムを用いることで精度良くパラメータ領域Ｒｃを求めておくことは重要である。また、アナログデータからデジタルデータへの変換では、Ｔｕｓｔｉｎ変換が現時点において最も精度が高いことが知られている。精度良く求めたパラメータ領域ＲｃがＴｕｓｔｉｎ変換によってパラメータ領域Ｒｄに変換されることによって、仕様（制約条件）を満たすデジタル位相補償器Ｋｄ（ｚ）のパラメータ領域Ｒｄを高精度で得ることができる。
本実施例に係るパラメータ決定方法は、図１０に示されるようなハードウェア構成を有する情報処理装置１００によって行われる。図１０は、ハードウェア構成を示す図である。図１０において、情報処理装置１００は、コンピュータによって制御される端末であって、ＣＰＵ（Central Processing Unit）１１と、主記憶装置１２と、補助記憶装置１３と、入力装置１４と、表示装置１５と、通信Ｉ／Ｆ（インターフェース）１７と、ドライブ装置１８とを有し、バスＢに接続される。
ＣＰＵ１１は、主記憶装置１２に格納されたプログラムに従って情報処理装置１００を制御する。主記憶装置１２には、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）等が用いられ、ＣＰＵ１１にて実行されるプログラム、ＣＰＵ１１での処理に必要なデータ、ＣＰＵ１１での処理にて得られたデータ等を記憶又は一時保存する。
補助記憶装置１３には、ＨＤＤ（Hard Disk Drive）等が用いられ、各種処理を実行するためのプログラム等のデータを格納する。補助記憶装置１３に格納されているプログラムの一部が主記憶装置１２にロードされ、ＣＰＵ１１に実行されることによって、各種処理が実現される。記憶部１３０は、主記憶装置１２及び／又は補助記憶装置１３を有する。
入力装置１４は、マウス、キーボード等を有し、ユーザが情報処理装置１００による処理に必要な各種情報を入力するために用いられる。表示装置１５は、ＣＰＵ１１の制御のもとに必要な各種情報を表示する。通信Ｉ／Ｆ１７は、有線又は無線などのネットワークを通じて通信を行う。通信Ｉ／Ｆ１７による通信は無線又は有線に限定されるものではない。
情報処理装置１００によって行われる処理を実現するプログラムは、例えば、ＣＤ−ＲＯＭ（Compact Disc Read-Only Memory）等の記憶媒体１９によって情報処理装置１００に提供される。
ドライブ装置１８は、ドライブ装置１８にセットされた記憶媒体１９（例えば、ＣＤ−ＲＯＭ等）と情報処理装置１００とのインターフェースを行う。
また、記憶媒体１９に、後述される本実施の形態に係る種々の処理を実現するプログラムを格納し、この記憶媒体１９に格納されたプログラムは、ドライブ装置１８を介して情報処理装置１００にインストールされる。インストールされたプログラムは、情報処理装置１００により実行可能となる。
尚、プログラムを格納する媒体としてＣＤ−ＲＯＭに限定するものではなく、コンピュータが読み取り可能な媒体であればよい。コンピュータ読取可能な記憶媒体として、ＣＤ−ＲＯＭの他に、ＤＶＤディスク、ＵＳＢメモリ等の可搬型記録媒体、フラッシュメモリ等の半導体メモリであっても良い。
図１１は、情報処理装置の構成概要を示す図である。図１１において、設計者によって予め用意されたＤＣ／ＤＣコンバータ１用の回路定数５１と、仕様５３と、ＤＳＰビット数５４とを入力データ５０とする。
入力データ５０には、複数の回路定数５１が含まれる。各回路定数５１は、異なる製造バラツキに基づくｒｑ、ｒｄ、ｒＬ、Ｌ、及びＣの値を示す集合で表される。複数の回路定数５１は、各回路定数５１のパラメータセットをリストにして示すデータファイルであっても良い。仕様５３は、周波数特性を含み、少なくとも上述した仕様１〜４の制約条件を示すデータを含むデータファイルである。ＤＳＰビット数５４は、設計するＤＳＰ４のビット数を示す。
パラメータ決定部４０は、入力データ５０を用いて、後述されるパラメータ決定処理を行い、実行可能パラメータ５９を記憶部１３０に出力する。複数の回路定数５１を用いることにより、ＤＣ／ＤＣコンバータ１の製造バラツキに対応した実行可能パラメータ５９を得られる。
図１２は、情報処理装置の機能構成例を示す図である。図１２において、情報処理装置１００は、パラメータ決定部４０を有する。記憶部１３０には、入力データ５０、等価回路５０ａ、伝達関数モデル５５、Ｒｃ領域データ５６、Ｒｄ領域データ５７、ＡＲｄ領域データ５８、実装可能パラメータ５９等が記憶される。
パラメータ決定部４０は、更に、入力部４１と、伝達関数モデル算出部４２と、Ｒｃ領域算出部４３と、Ｒｄ領域算出部４４と、ＡＲｄ領域算出部４５と、判断部４６とを有する。入力部４１と、伝達関数モデル算出部４２と、Ｒｃ領域算出部４３と、Ｒｄ領域算出部４４と、ＡＲｄ領域算出部４５と、判断部４６とは、対応するプログラムをＣＰＵ１１が実行することで行われる処理により実現される。
入力部４１は、設計者から入力データ５０を取得して記憶部１３０に格納する。入力データ５０は、複数の回路定数５１、仕様５３、ＤＳＰビット数５４を含む。
各回路定数５１は、ＤＣ／ＤＣコンバータ１を表す等価回路５０ａ（図３）内の回路定数の組み合せであり、設計者が製造バラツキを見積もって得た値を示す。即ち、各回路定数５１は、ｒｑ、ｒｄ、ｒＬ、Ｌ、及びＣの値の組み合せを示す。製造バラツキ毎に異なる回路定数５１が示される。
等価回路５０ａは、設計者によって作成され、記憶部１３０に格納される。等価回路５０ａに各回路定数５１で示される値を適用することで、製造バラツキを反映した等価回路を表現する。複数の回路定数５１と等価回路５０ａとによって、異なる製造バラツキに基づく複数の等価回路が示される。回路定数５１の代わりに、製造バラツキを反映した複数の等価回路が入力部４１を介して記憶部１３０に格納されても良い。
仕様５３は、周波数特性を含む。一例として、上述した仕様１〜４が仕様５３に含まれている。ＤＳＰビット数５４は、設計するＤＳＰ４のビット数を示す。ＤＳＰ４は、デジタル位相補償器に相当する。
伝達関数モデル算出部４２は、状態平均化法により、複数の回路定数５１と等価回路５０ａとから（言い換えると、製造バラツキを反映した複数の等価回路から）、ＤＣ／ＤＣコンバータ１の製造バラツキ毎の伝達関数モデル５５を作成する。複数の伝達関数モデル５５が記憶部１３０に作成される。
Ｒｃ領域算出部４３は、各複数の伝達関数モデル５５を用いて、ＳＤＣ用の特別なＱＥアルゴリズムにより、仕様を満たすアナログ位相補償器のパラメータ領域Ｒｃを算出する。複数のパラメータ領域Ｒｃが算出され、記憶部１３０に記憶される。Ｒｃ領域データ５６は、複数のパラメータ領域Ｒｃを示すデータである。各パラメータ領域Ｒｃは多項式で表される。
Ｒｄ領域算出部４４は、Ｒｃ領域算出部４３によって算出された各パラメータ領域ＲｃをＴｕｓｔｉｎ変換してパラメータ領域Ｒｄを算出し、記憶部１３０に記憶する。Ｒｃ領域算出部４３が算出したパラメータ領域Ｒｃと同数のパラメータ領域Ｒｄが得られる。Ｒｄ領域データ５７は、複数のパラメータ領域Ｒｄを示すデータである。各パラメータ領域Ｒｄは多項式で表される。
ＡＲｄ領域算出部４５は、Ｒｄ領域算出部４４によって得られた複数のパラメータ領域Ｒｄの共通領域ＡＲｄを求める。共通領域ＡＲｄを示すＡＲｄ領域データ５８が記憶部１３０に記憶される。
判断部４６は、ＤＳＰビット数５４に基づいて、ＡＲｄ領域算出部４５によって算出された共通領域ＡＲｄ内に、ＤＳＰ４で実装可能なパラメータが存在するか否かを判断する。ＤＳＰ４で実装可能なパラメータが存在する場合、実装可能パラメータ５９を記憶部１３０に格納する。また、判断部４６は、表示装置１５に、共通領域ＡＲｄを表示すると共に、共通領域ＡＲｄ上に実装可能パラメータ５９を示すようにしても良い。又は、実装可能パラメータ５９を表示装置１５に表示しても良い。
次に、パラメータ決定部４０によって行われるパラメータ決定処理について説明する。図１３は、パラメータ決定処理の一例を説明するための図である。図１３において、パラメータ決定部４０の入力部４１は、設計者からの入力データ５０を受け付けて、記憶部１３０に格納する（ステップＳ１１）。入力データ５０は、回路定数５１、仕様５３、及びＤＳＰビット数５４を含む。
伝達関数モデル算出部４２は、回路定数５１と等価回路５０ａとを用いて、製造バラツキ毎の伝達関数ｐ（ｓ）を作成して、製造バラツキ毎のＤＣ／ＤＣコンバータ１のモデルを作成する（ステップＳ１２）。伝達関数モデル算出部４２は、複数の回路定数５１から順に１つを選択し、等価回路５０ａと選択した回路定数５１とから状態平均化法により、１つの伝達関数モデル５５（即ち、伝達関数ｐ（ｓ））を作成する。ｎ個の回路定数５１に対してｎ個の伝達関数モデル５５が作成される。
Ｒｃ領域算出部４３は、仕様５３を制約条件とする最適化問題をＳＤＣで定式化し、ＳＤＣ用の特別なＱＥアルゴリズムを用いて、伝達関数モデル５５毎にパラメータ領域Ｒｃを計算する（ステップＳ１３）。ｎ個の伝達関数モデル５５に対して、ｎ個のパラメータ領域Ｒｃを得る。各パラメータ領域Ｒｃは多項式で表される。パラメータ領域Ｒｃは、アナログ位相補償器のパラメータ領域を示す。
Ｒｄ領域算出部４４は、記憶部１３０から複数のパラメータ領域Ｒｃを１つずつ取り出して、Ｔｕｓｔｉｎ変換することで、パラメータ領域Ｒｄを計算する（ステップＳ１４）。ｎ個のパラメータ領域Ｒｃから、Ｔｕｓｔｉｎ変換により、ｎ個のパラメータ領域Ｒｄが算出され、記憶部１３０に格納される。
次に、ＡＲｄ領域算出部５４は、複数のパラメータ領域Ｒｄの共通領域ＡＲｄを計算する（ステップＳ１５）。複数のパラメータ領域Ｒｄ全てに含まれる領域を算出することで、共通領域ＡＲｄを得る。共通領域ＡＲｄは、多項式で示され、ＡＲｄ領域データ５８として記憶部１３０に格納される。
そして、判断部４６は、ＤＳＰビット数５４を用いて、ＤＳＰ４のパラメータを算出し、ＡＲｄ領域算出部５４によって得られた共通領域ＡＲｄ内に含まれるか否かを判断することで、ＤＣ／ＤＣコンバータ１の製造バラツキに寄らず仕様５３で定められた周波数特性を満たす制御を可能とし、かつ、ＤＳＰ４が実装可能であるか否かを判断する（ステップＳ１６）。
判断部４６は、共通領域ＡＲｄ内に、ＤＳＰ４で表現できるパラメータ値を格子点として重ね合わせることにより、実装可能パラメータ５９を求めることができる。求めた実装可能パラメータ５９が所望のデジタル位相補償器パラメータを示す。
判断部４６は、共通領域ＡＲｄと実装可能パラメータ５９を含む格子点とを重ねて表示する（ステップＳ１７）。実装可能パラメータ５９を一覧で表示しても良い。
実装可能パラメータ５９を得られない場合、共通領域ＡＲｄと重なる格子点が表示されないため、設計者は、指定したＤＳＰビット数５４では実現できないと判断できる。この場合、設計者は、回路定数５１及び／又はＤＳＰビット数５４を再設定して、上述したパラメータ決定処理を情報処理装置１００に行わせる。
次に、製造バラツキに寄らず制約条件を満たす、ＤＳＰビット数５４と、実装可能パラメータ５９とを出力結果とするパラメータ決定処理の他の例について図１４で説明する。図１４は、パラメータ決定処理の他の例を説明するためのフローチャート図である。
図１４において、パラメータ決定部４０の入力部４１は、設計者からの入力データ５０を受け付けて、記憶部１３０に格納する（ステップＳ１１）。入力データ５０は、回路定数５１、及び仕様５３を含む。
入力データ５０には、ＤＳＰビット数５４は含まれない。或いは、設計者がＤＳＰビット数５４を指定した場合、図１３に示すステップＳ１２〜Ｓ１７を行い、設計者が指定しない場合、以下の処理を行うようにしても良い。
入力部４１は、ＤＳＰビット数にデフォルト値を設定する（ステップＳ１１−２）。デフォルト値は、例えば、８ビットである。その後、図１３に示すステップＳ１２〜Ｓ１６での処理が行われる。
判断部４６は、ステップＳ１６の処理後、共通領域ＡＲｄ内にＤＳＰ４のパラメータが存在するか否かを判断する（ステップＳ１６−２）。判断部４６は、記憶部１３０に記憶した実装可能パラメータ５９が空の場合、実装可能パラメータ５９が存在しないと判断し、実装可能パラメータ５９が空でない場合、実装可能パラメータ５９が存在したと判断する。実装可能パラメータ５９が所望のデジタル位相補償器パラメータを示す。
実装可能パラメータ５９が存在しない場合、判断部４６は、ＤＳＰビット数５４を２倍に設定する（ステップＳ１６−４）。その後、図１３に示すステップＳ１２〜Ｓ１６での処理が繰り返される。
一方、実装可能パラメータ５９が存在する場合、判断部４６は、ステップＳ１６の判断結果とＤＳＰビット数５４とを表示する（ステップＳ１６−６）。共通領域ＡＲｄとＤＳＰ４で表現できるパラメータ値とを重ね合わせて、表示装置１５にグラフ表示しても良い。又は、実装可能パラメータ５９を表示しても良い。その際に、ＤＳＰビット数５４も表示する。
上記ステップＳ１６−４において、ＤＳＰビット数５４を２倍にした結果、所定ビット数（例えば、３２ビット）を超える場合は、実装可能パラメータ５９を得られないと判断し、実装可能パラメータが存在しない等のメッセージを表示装置１５に表示しても良い。
次に、判断部４６による判断処理の例について図１５で説明する。図１５は、判断処理を説明するためのフローチャート図である。図１５において、判断部４６は、パラメータ領域ＡＲｄから、パラメータｂｄ０、ｂｄ１、及びａｄ１夫々の最大値及び最小値を取得する（ステップＳ３１）。
そして、判断部４６は、パラメータｂｄ０、ｂｄ１、及びａｄ１夫々の最大値と最小値の差分値を求め、差分値の中から最小の差分値ｘを取得する（ステップＳ３２）。
Figure 0006323283
 次に、判断部４６は、最小の差分値ｘを用いて、パラメータ領域ＡＲｄ内のパラメータをＤＳＰ４で表現するのに必要な最大のＬＳＢ間隔を求める（ステップＳ３３）。即ち、
ＬＳＢ＝２＾（-ｎ） （ｎ＝０、１、２、・・・）
のｎのうち、最も荒いＬＳＢ間隔となるｎを求め、ＬＳＢ間隔を初期設定する。
判断部４６は、パラメータ領域ＡＲｄを描画し、ＬＳＢ間隔の格子点をパラメータ領域ＡＲｄに重ね書きして（ステップＳ３４）、パラメータ領域ＡＲｄ内にＬＳＢ間隔の格子点が存在するか否かを判断する（ステップＳ３５）。パラメータ領域ＡＲｄ内に格子点が存在しない場合、判断部４６は、ＬＳＢ間隔を更新する（ステップＳ３６）。ｎが１インクリメントされ、ＬＳＢ間隔は１／２となる。
判断部４６は、ｎがＤＳＰビット数５４以下であるか否かを判断する（ステップＳ３７）。ｎが、ＤＳＰビット数５４から１減算した値以下の場合、判断部４６は、ステップＳ３４へと戻り、更新したＬＳＢ間隔で格子点を描き直し、上述同様の処理を繰り返す。ｎがＤＳＰビット数５４から１減算した値より大きくなった場合、判断部４６は、ステップＳ４０へと進み、空の実装可能パラメータ５９を出力する。
一方、パラメータ領域ＡＲｄ内に格子点が存在する場合、判断部４６は、パラメータ領域ＡＲｄ内の格子点から、パラメータｂｄ０、ｂｄ１、及びａｄ１夫々の整数部分の最大値が最小になる格子点を選択する（ステップＳ３６）。
判断部４６は、選択した格子点がＤＳＰ４で実装可能か否かを判断する（ステップＳ３９）。選択した格子点がＤＳＰ４で実装可能でない場合、判断部４６は、ＤＳＰビット数５４では、所望のデジタル位相補償器パラメータは存在しないと判断し、空の実装可能パラメータ５９を出力して（ステップＳ４０）、この判断処理を終了する。
一方、選択した格子点がＤＳＰ４で実装可能である場合、判断部４６は、選択した格子点をＤＳＰ４の実装パラメータ５４として出力して（ステップＳ４１）、この判断処理を終了する。選択した格子点の値が、最大のＬＳＢかつ最小の整数部分を持つパラメータの値となり、所望のデジタル位相補償器パラメータとなる。
ステップＳ３９の判断は、判断部４６がステップＳ３８で選択した格子点の値を表示装置１５に表示することで、設計者が判断しても良い。又は、判断部４６が、予め与えられたＤＳＰ４の仕様に基づいて判断しても良い。
次に、ステップＳ３３における最も荒いＬＳＢ間隔を取得する処理について図１６で説明する。図１６は、図１５のステップＳ３３での処理を行うためのプログラム記述例を示す図である。図１６に示すプログラム記述例は、一例であり、この記述例に限定されない。
図１６において、判断部４６は、変数ｉの初期値を０として、ＤＳＰビット数５４になるまで以下の処理を繰り返す。
判断部４６は、ステップＳ３２で求めた最小の差分値ｘを２＾（-ｉ）で割って、小数点以下を切り下げる。この値が１の場合、ＬＳＢ間隔を２＾（-ｉ）に設定し、また、変数ｉをｎに設定する。一方、値が１でない場合には、判断部４６は、ＬＳＢ間隔及び変数ｉを変更しない。
変数ｉを１インクリメントする毎に、判断部４６は、この処理を実行し、変数ｉがＤＳＰビット数５４になったときに、ステップＳ３３での処理を終了する。
次に、Ｒｃ領域算出部４３、Ｒｄ領域算出部４４、ＡＲｄ領域算出部４５の夫々の算出結果例を以下に示す。
図１７は、製造バラツキ毎のパラメータ領域Ｒｃ及びＲｄの算出結果例を示す図である。図１７（Ａ）は、Ｒｃ領域算出部４３によって算出されたパラメータ領域Ｒｃの結果例を示している。製造バラツキを見積もった個々の回路定数５１に対して得た多項式によって各パラメータ領域Ｒｃが示される。
回路定数５１がｎ個である場合、ｎ個のパラメータ領域Ｒｃ１、Ｒｃ２、・・・Ｒｃｎを示す多項式が生成される。パラメータ決定部４１は、設計者の指示に応じて、これらｎ個のパラメータ領域Ｒｃ１、Ｒｃ２、・・・Ｒｃｎを描画して表示装置１５に表示しても良い。
図１７（Ｂ）は、Ｒｄ領域算出部４４によって算出されたパラメータ領域Ｒｄの結果例を示している。製造バラツキを見積もった個々の回路定数５１に対して得た多項式によって各パラメータ領域Ｒｄが示される。
パラメータ領域Ｒｄがｎ個である場合、ｎ個のパラメータ領域Ｒｄ１、Ｒｄ２、・・・Ｒｄｎを示す多項式が生成される。パラメータ決定部４１は、設計者の指示に応じて、これらｎ個のパラメータ領域Ｒｄ１、Ｒｄ２、・・・Ｒｄｎを描画して表示装置１５に表示しても良い。
パラメータ領域Ｒｃ１がＤＣ／ＤＣコンバータＡの製造バラツキを見積もった回路定数５１により得られた場合、パラメータ領域Ｒｄ１がＤＣ／ＤＣコンバータＡ用のＤＳＰ４のパラメータ領域となる。
パラメータ領域Ｒｃ２がＤＣ／ＤＣコンバータＢの製造バラツキを見積もった回路定数５１により得られた場合、パラメータ領域Ｒｄ２がＤＣ／ＤＣコンバータＢ用のＤＳＰ４のパラメータ領域となる。
他パラメータ領域Ｒｃ３〜Ｒｃｎ及び他パラメータ領域Ｒｄ３〜Ｒｄｎについても同様である。
図１８は、共通領域ＡＲｄの算出結果例を示す図である。図１８（Ａ）は、Ｒｄ領域算出部４４によって算出されたｎ個のパラメータ領域Ｒｄ１〜Ｒｄｎの結果例を示し、図１７（Ｂ）と同様である。図１８（Ｂ）は、複数のパラメータ領域Ｒｄの共通領域ＡＲｄを算出した結果例を示している。共通領域ＡＲｄは、ｎ個のパラメータ領域Ｒｄ１〜Ｒｄｎの各々に含まれる領域である。
図１９は、ＬＳＢ間隔に基づく格子点の結果例を示す図である。図１９（Ａ）は、図１８（Ｂ）に相当し、判断部４６がＬＳＢ間隔で格子点ｐを算出する前の状態を示す。図１９（Ｂ）は、ＬＳＢ間隔が１（ＬＳＢ＝２＾（-ｎ）、ｎ＝０）の場合に算出された格子点ｐの結果例を示す。図１９（Ｂ）において、共通領域ＡＲｄに含まれる格子点ｐは存在しない。
従って、判断部４６は、ＬＳＢ間隔を０．５（ＬＳＢ＝２＾（-ｎ）、ｎ＝１）に変更して、格子点ｐを算出する。その結果、図１９（Ｃ）に示すように、複数の格子点ｐが共通領域ＡＲｄに存在する。判断部４６は、共通領域ＡＲｄに存在する複数の格子点ｐの値の整数部分の最大値が最小になる格子点ｐを選択し、ＤＳＰ４で実装可能である場合、格子点ｐの値を示す実装可能パラメータ５９を出力する。
各パラメータ領域Ｒｃに対してパラメータ領域Ｒｄを求める代わりに、図２０に示すように、全てのパラメータ領域Ｒｃの共通領域ＡＲｃを求めておいて、共通領域ＡＲｃをＴｕｓｔｉｎ変換して共通領域ＡＲｄを得るようにしても良い。
上述したように、本実施例では、想定される製造バラツキを予め等価回路の回路定数ｒｑ、ｒｄ、ｒＬ、Ｌ、及びＣで見積もり、異なる製造バラツキを有する複数のＤＣ／ＤＣコンバータのモデルを状態平均化法によって求める。これらモデルについてＳＤＣ用の特別なＱＥアルゴリズムによって、仕様を満たすアナログ位相補償器のパラメータ領域Ｒｃを導出する。
そして、パラメータ領域ＲｃをＴｕｓｔｉｎ変換によってデジタル位相補償器のパラメータ領域Ｒｄを求める。求めたパラメータ領域Ｒｄの全てに含まれる共通領域ＡＲｄを算出することにより、異なる製造バラツキを有する全てのＤＣ／ＤＣコンバータについて制御目的を達成するデジタル位相補償器のパラメータ領域を求めることができる。
更に、ＤＳＰ４で表現できる点を格子点として、共通領域ＡＲｄに重ね合わせることにより、ＤＳＰ４の固定小数点化により周波数特性が変化しない、所望のデジタル位相補償器のパラメータが求まる。従って、ＤＣ／ＤＣコンバータ毎にデジタル位相補償器を再調整する必要がなくなり、量産の際の製造工数を削減することができる。
上述した実施例では、情報処理装置１００にてパラメータ決定部４０を有する構成としたが、パラメータ決定部４０は、クラウドコンピューティングによって実現されても良い。
なお、上述では、非絶縁型降圧チョークコンバータを一例として説明したが、本実施例は、絶縁型フォワード型、ハーフブリッジ型、フルブリッジ型にも適用可能である。
また、本実施例は、以下を前提とするフィードバック制御系の装置設計にも適用可能である。
（１）制御対象の制御モデルが等価回路など物理パラメータ（上述において、回路定数に相当する）を含むモデルから求められる１入出力の伝達関数として与えられ、
（２）その制御器設計問題がデジタル位相補償器による開ループ整形問題として与えられ、かつ
（３）開ループ仕様として求められるゲイン交差周波数が制御系のサンプリング周波数から導かれるナイキスト周波数よりも十分低い周波数であるもの
例えば、ＤＣモータの軸に接続された負荷の角速度を制御するためのデジタル位相補償器、磁気浮上制御等が相当する。
上記実施例において、Ｒｃ領域算出部４３とＲｄ領域算出部４４とは、領域特定部に相当し、ＡＲｄ領域算出部４５と判断部４６とは、出力部に相当する。
本発明は、具体的に開示された実施例に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施例を含む実施形態に関し、更に以下の付記を開示する。
（付記１）
所定の回路の出力を補償する補償器に設定するパラメータの決定方法であって、
前記出力に要求される仕様を受け付け、
所定の回路の等価回路を構成する要素に設定される第１の回路定数及び第２の回路定数を受け付け、
前記仕様と前記第１の回路定数とに基づき、前記パラメータの第１の領域を特定し、
前記仕様と前記第２の回路定数とに基づき、前記パラメータの第２の領域を特定し、
前記第１の領域及び前記第２の領域の双方に含まれるパラメータを出力する
処理をコンピュータが行うことを特徴とするパラメータの決定方法。
（付記２）
前記第１の回路定数、前記パラメータ及び周波数を変数とする関数の値が前記仕様を満たすときの前記パラメータの領域を前記第１の領域とし、前記第２の回路定数、前記パラメータ及び周波数を変数とする前記関数の値が前記仕様を満たすときの前記パラメータの領域を前記第２の領域とする
ことを特徴とする付記１記載のパラメータの決定方法。
（付記３）
前記コンピュータは、
前記仕様を定符号条件として定式化し、前記定符号条件用の特別な限量子消去法によって、該仕様を満たす前記所定の回路を制御するアナログ回路の第１のパラメータ領域及び第２のパラメータ領域を、前記第１の回路定数及び前記第２の回路定数に対応する第１の伝達関数モデル及び第２の伝達関数モデルの夫々に対して取得し、
前記第１の領域を、前記第１のパラメータ領域をデジタル領域へ変換することによって取得し、
前記第２の領域を、前記第２のパラメータ領域を前記デジタル領域へ変換することによって取得する
ことを特徴とする付記２記載のパラメータの決定方法。
（付記４）
前記コンピュータは、
前記第１の領域及び前記第２の領域に共通に含まれる共通領域を取得し、
前記共通領域に含まれる、前記補償器の演算精度で得られる前記パラメータを出力する
ことを特徴とする付記３記載のパラメータの決定方法。
（付記５）
所定の回路の出力を補償する補償器に設定するパラメータの決定プログラムであって、
前記出力に要求される仕様を受け付け、
所定の回路の等価回路を構成する要素に設定される第１の回路定数及び第２の回路定数を付け付け、
前記仕様と前記第１の回路定数に基づき、前記パラメータの第１の領域を特定し、
前記仕様と前記第２の回路定数に基づき、前記パラメータの第２の領域を特定し、
前記第１の領域及び前記第２の領域に含まれるパラメータを出力する
処理をコンピュータに実行させることを特徴とするパラメータの決定プログラム。
（付記６）
所定の回路の出力を補償する補償器に設定するパラメータを決定する情報処理装置であって、
前記出力に要求される仕様と、所定の回路の等価回路を構成する要素に設定される第１の回路定数及び第２の回路定数とを入力する入力部と、
前記仕様と前記第１の回路定数に基づき、前記パラメータの第１の領域を特定し、前記仕様と前記第２の回路定数に基づき、前記パラメータの第２の領域を特定する領域特定部と、
前記第１の領域及び前記第２の領域に含まれるパラメータを出力する出力部と
を有することを特徴とする情報処理装置。
（付記７）
フィードバック制御系において制御される回路を表す等価回路と、該等価回路の製造バラツキを見積もった複数の回路定数の集合と、周波数特性を示す仕様とを用いて、製造バラツキ毎の伝達関数モデルを作成し、
前記仕様を定符号条件として定式化し、前記定符号条件用の特別な限量子消去法によって、該仕様を満たす前記回路を制御するアナログ回路の第１のパラメータ領域を前記伝達関数モデル毎に取得し、
前記第１のパラメータ領域毎にデジタル変換することによって、前記回路を制御するデジタル回路の第２のパラメータ領域を取得する
処理をコンピュータに実行させる補償器設計支援方法。
（付記８）
前記コンピュータに、
変換した各第２のパラメータ領域に共通する共通領域を取得する
処理を実行させる付記７記載の補償器設計支援方法。
（付記９）
前記仕様は、非凸関数であることを特徴とする付記８記載の補償器設計支援方法。
１１ ＣＰＵ
１２ 主記憶装置
１３ 補助記憶装置
１４ 入力装置
１５ 表示装置
１７ 通信Ｉ／Ｆ
１８ ドライブ
１９ 記憶媒体
４０ パラメータ決定部
４１ 入力部
４２ 伝達関数モデル算出部
４３ Ｒｃ領域算出部
４４ Ｒｄ領域算出部
４５ ＡＲｄ領域算出部
４６ 判断部
５０ 入力データ
５１ 回路定数
５３ 仕様
５４ ＤＳＰビット数
５５ 伝達関数モデル
５６ Ｒｃ領域データ
５７ Ｒｄ領域データ
５８ ＡＲｄ領域データ
５９ 実装可能データ
１００ 情報処理装置
１３０ 記憶部

Claims (6)

  1. 所定の回路の出力を補償する補償器に設定するパラメータの決定方法であって、
    前記出力に要求される仕様を受け付け、
    所定の回路の等価回路を構成する要素に設定される第１の回路定数及び第２の回路定数を受け付け、
    前記仕様と前記第１の回路定数とに基づき、前記パラメータの第１の領域を特定し、
    前記仕様と前記第２の回路定数とに基づき、前記パラメータの第２の領域を特定し、
    前記第１の領域及び前記第２の領域の双方に含まれるパラメータを出力する
    処理をコンピュータが行うことを特徴とするパラメータの決定方法。
  2. 前記第１の回路定数、前記パラメータ及び周波数を変数とする関数の値が前記仕様を満たすときの前記パラメータの領域を前記第１の領域とし、前記第２の回路定数、前記パラメータ及び周波数を変数とする前記関数の値が前記仕様を満たすときの前記パラメータの領域を前記第２の領域とする
    ことを特徴とする請求項１記載のパラメータの決定方法。
  3. 前記コンピュータは、
    前記仕様を定符号条件として定式化し、前記定符号条件用の特別な限量子消去法によって、該仕様を満たす前記所定の回路を制御するアナログ回路の第１のパラメータ領域及び第２のパラメータ領域を、前記第１の回路定数及び前記第２の回路定数に対応する第１の伝達関数モデル及び第２の伝達関数モデルの夫々に対して取得し、
    前記第１の領域を、前記第１のパラメータ領域をデジタル領域へ変換することによって取得し、
    前記第２の領域を、前記第２のパラメータ領域を前記デジタル領域へ変換することによって取得する
    ことを特徴とする請求項２記載のパラメータの決定方法。
  4. 前記コンピュータは、
    前記第１の領域及び前記第２の領域に共通に含まれる共通領域を取得し、
    前記共通領域に含まれる、前記補償器の演算精度で得られる前記パラメータを出力する
    ことを特徴とする請求項３記載のパラメータの決定方法。
  5. 所定の回路の出力を補償する補償器に設定するパラメータの決定プログラムであって、
    前記出力に要求される仕様を受け付け、
    所定の回路の等価回路を構成する要素に設定される第１の回路定数及び第２の回路定数を付け付け、
    前記仕様と前記第１の回路定数に基づき、前記パラメータの第１の領域を特定し、
    前記仕様と前記第２の回路定数に基づき、前記パラメータの第２の領域を特定し、
    前記第１の領域及び前記第２の領域に含まれるパラメータを出力する
    処理をコンピュータに実行させることを特徴とするパラメータの決定プログラム。
  6. 所定の回路の出力を補償する補償器に設定するパラメータを決定する情報処理装置であって、
    前記出力に要求される仕様と、所定の回路の等価回路を構成する要素に設定される第１の回路定数及び第２の回路定数とを入力する入力部と、
    前記仕様と前記第１の回路定数に基づき、前記パラメータの第１の領域を特定し、前記仕様と前記第２の回路定数に基づき、前記パラメータの第２の領域を特定する領域特定部と、
    前記第１の領域及び前記第２の領域に含まれるパラメータを出力する出力部と
    を有することを特徴とする情報処理装置。
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