JP6290579B2 - メモリ制御装置、メモリ制御方法、及び、情報処理装置 - Google Patents

Description

本発明は、冗長性を有するメモリを制御するメモリ制御装置等に関する。

主記憶装置（以降、「メモリ」と表す。）とプロセッサとの間において、情報を送受信する性能は、コンピュータ（情報処理装置）に関する性能に影響を及ぼす。

一方、メモリは、Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（以降、「ＤＲＡＭ」と表す。）等であることが多い。ＤＲＡＭは、コンデンサに電荷を保持することにより情報を記憶するため、情報を記憶し続けるには、定期的に電荷を補充するリフレッシュが必要である。

しかし、メモリの容量が増大するのに伴い、メモリをリフレッシュする処理時間は増大する。プロセッサ等の装置は、メモリをリフレッシュする間、該メモリにおける情報にアクセスできない。この結果、メモリの容量が増大するにつれ、メモリにおける情報にアクセスできない時間は増大する。

一方、フォールトトレランスを提供する手段の一つとして、メモリミラーリングがある。メモリミラーリングは、情報処理装置が、一つの情報を、複数のメモリに重複して格納することにより、メモリの信頼性を向上する技術である。

このため、コンピュータは、情報を格納する場合に、複数のメモリに対して同じ処理を実行するロックステップを実行する。該コンピュータは、複数のメモリに対して同じ処理を実行するにもかかわらずに動作が異なる場合に、メモリが異常であると検知する。該コンピュータは、複数のメモリに対してロックステップを実行する場合に、同時期に、複数のメモリをリフレッシュする。

特許文献１は、ロックステップを用いてミラーリングを実現するミラーリング制御装置を開示する。該ミラーリング制御装置は、ロックステップを実行することにより、複数のメモリを同時期にリフレッシュする。

一方、特許文献２が開示するデータ制御方法は、情報を読み取るリードリクエストに応じて、ミラーリング状態にある複数のメモリのうち、リフレッシュを実行中でないメモリから情報を読み取る方法である。

特開２０１１−０４８７４２号公報 特開２０１２−０２２７５４号公報

コンピュータは、メモリをリフレッシュする間に、該メモリにおける情報にアクセスできない。

この状況は、コンピュータが複数のメモリを有する場合にも生じる。たとえば、特許文献１が開示するミラーリング制御装置は、上記のように同時期に複数のメモリをリフレッシュするため、該メモリにおける情報にアクセスできない。このため、情報処理装置は、複数のメモリを有する場合であっても、メモリにおける情報にアクセスできない。

一方、特許文献２が開示するデータ制御方法は、上述のような制御方法であるため、リフレッシュする間にメモリにおける情報を読み取ることができる。しかし、該データ制御方法は、リフレッシュが完了した後に、メモリに情報を格納する。このため、該方法においては、リフレッシュを実行中に、メモリに情報を格納することができない。

したがって、特許文献１及び特許文献２が開示する技術は、メモリが有する性能を十分に引き出すとは限らない。

そこで、本発明の主たる目的は、メモリを高速に制御するメモリ制御装置等を提供することである。

前述の目的を達成するために、本発明に係るメモリ制御装置は、以下の構成を備えることを特徴とする。

すなわち、本発明に係るメモリ制御装置は、
処理を要求するリクエストに応じて、冗長性を有する複数のメモリのうち、リフレッシュを実行中でなく、かつ、ライトバックを実行中でない第１状態にある第１メモリにおいて、前記処理を実行するリクエスト制御部
を備えることを特徴とする。

また、本発明の他の見地として、本発明に係るメモリ制御方法は、
情報処理装置を用いて、処理を要求するリクエストに応じて、冗長性を有する複数のメモリのうち、リフレッシュを実行中でなく、かつ、ライトバックを実行中でない第１状態にある第１メモリにおいて、前記処理を実行する
ことを特徴とする。

本発明に係るメモリ制御装置等によれば、メモリを高速に制御することができる。

本発明の第１の実施形態に係るメモリ制御装置が有する構成を示すブロック図である。 第１の実施形態に係るメモリ制御装置における処理の流れを示すフローチャートである。 メモリ制御装置が有する構成を示すブロック図である。 本発明の第２の実施形態に係るメモリ制御装置が有する構成を示すブロック図である。 第２の実施形態に係るメモリ制御装置における処理の流れを示すフローチャートである。 本発明の第３の実施形態に係るメモリ制御装置が有する構成を示すブロック図である。 第３の実施形態に係るメモリ制御装置における処理の流れを示すフローチャートである。 第３の実施形態に係るメモリ制御装置における処理の流れを示すシーケンス図である。

次に、本発明を実施する実施形態について図面を参照しながら詳細に説明する。

＜第１の実施形態＞
本発明の第１の実施形態に係るメモリ制御装置１０１が有する構成と、メモリ制御装置が行う処理とについて、図１と図２とを参照しながら詳細に説明する。図１は、本発明の第１の実施形態に係るメモリ制御装置１０１が有する構成を示すブロック図である。図２は、第１の実施形態に係るメモリ制御装置１０１における処理の流れを示すフローチャートである。

第１の実施形態に係るメモリ制御装置１０１は、リクエスト制御部１０２を有する。

説明の便宜上、メモリ制御装置１０１は、メモリ１０３、及び、メモリ１０４を制御するとする。しかし、メモリ制御装置１０１は、３つ以上のメモリを制御してもよい。

また、メモリ１０３、及び、メモリ１０４は、冗長性を有するとする。この場合、「背景技術」に示したようなロックステップに基づいて、メモリ１０３とメモリ１０４とがミラーリングされていてもよいし、特許文献２が開示するような方法に基づいて、メモリ１０３とメモリ１０４とがミラーリングされていてもよい。すなわち、冗長性を達成する手段は上述した処理に限定されない。

まず、リクエスト制御部１０２は、処理を要求するリクエスト１０５を受信し、受信した該リクエスト１０５に応じて、メモリ１０３、及び、メモリ１０４が、リフレッシュを実行中でなく、かつ、更新された情報をメモリに格納するライトバックを実行中でない第１状態であるか否かを調べる（ステップＳ２０１）。リクエスト制御部１０２は、第１状態メモリを選んでもよい。複数のメモリ（この例において、メモリ１０３、及び、メモリ１０４）は、ライトバックにより、冗長性を回復する。リクエスト１０５は、メモリ（メモリ１０３、及び、メモリ１０４）から情報を読み取る要求（以降、「リードリクエスト」と表す。）、及び、メモリに情報を格納する要求（以降、「ライトリクエスト」と表す。）等を含む。

説明の便宜上、以降、第１状態にあるメモリを第１メモリと表す。

次に、リクエスト制御部１０２は、メモリ１０３、及び、メモリ１０４のうち第１メモリにおいて、該リクエストに応じた処理を実行する（ステップＳ２０２）。

すなわち、リクエストがリードリクエストであれば、リクエスト制御部１０２は、第１メモリから情報を読み取る。または、リクエストがライトリクエストであれば、リクエスト制御部１０２は、第１メモリに情報を格納する。

メモリ制御装置１０１は、上述のように複数のメモリの中から、第１状態にある第１メモリにおいて、情報を読み取る、または、情報を格納する等の処理を実行する。メモリ１０３において、リフレッシュを実行中、または、ライトバックを実行中であるとしても、メモリ制御装置１０１は、メモリ１０４との間において情報をアクセスする。すなわち、メモリ制御装置１０１によれば、リフレッシュ等の処理によって、メモリにおける情報に対するアクセスが妨げられない。

一方、上述のように、特許文献１乃至特許文献２が開示する技術においては、リフレッシュ等によって、「発明が解決しようとする課題」に示したように、メモリにおける情報に対するアクセスが妨げられる。

すなわち、第１の実施形態に係るメモリ制御装置１０１によれば、メモリを高速に制御することができる。

尚、上述した説明において、リクエスト制御部１０２は、メモリ１０３、及び、メモリ１０４を制御するとしたが、図３に示す態様であってもよい。図３は、メモリ制御装置３０４が有する構成を示すブロック図である。

すなわち、メモリ制御装置３０４は、リクエスト制御部１０２と、チャネル制御部３０１と、チャネル制御部３０２とを有してもよい。チャネル制御部３０１は、メモリ１０３を制御する。チャネル制御部３０２は、メモリ１０４を制御する。

さらに、情報処理装置３０３は、メモリ制御装置３０４と、メモリ１０３と、メモリ１０４とを有する。リクエスト１０５は、情報処理装置３０３において要求されるリクエストである必要なく、異なる情報処理装置（不図示）から受信するリクエストであってもよい。

この場合、メモリ制御装置３０４は、上述したような処理を、チャネル制御部３０１及びチャネル制御部３０２に指示する。

＜第２の実施形態＞
次に、上述した第１の実施形態を基本とする本発明の第２の実施形態について説明する。

以下の説明においては、本実施形態に係る特徴的な部分を中心に説明すると共に、上述した第１の実施形態と同様な構成については、同一の参照番号を付すことにより、重複する説明を省略する。

図４と図５とを参照しながら、第２の実施形態に係るメモリ制御装置４０１が有する構成と、メモリ制御装置４０１が行う処理とについて説明する。図４は、本発明の第２の実施形態に係るメモリ制御装置４０１が有する構成を示すブロック図である。図５は、第２の実施形態に係るメモリ制御装置４０１における処理の流れを示すフローチャートである。

メモリ制御装置４０１は、リクエスト制御部４０２を有する。

リクエスト制御部４０２は、第１メモリにおいて処理を実行した後（ステップＳ２０２）、複数のメモリのうち第１メモリ以外のメモリである第２メモリが第１状態になるのに応じて、第２メモリにおいて、リクエスト１０５に応じた処理を実行する（ステップＳ５０３）。

リクエスト制御部４０２がステップＳ２０１を処理する際に、第２メモリにおいては、リフレッシュを実行中である、または、ライトバックを実行中である。リクエスト制御部４０２は、第２メモリにおけるリフレッシュ、または、ライトバックが終了するのに応じて、第２メモリにおいて、第１メモリにおいて実行した処理を実行する。

第２の実施形態に係るメモリ制御装置４０１は、第１の実施形態と同様の構成を含むため、第２の実施形態は、第１の実施形態と同様の効果を享受することができる。すなわち、第２の実施形態に係るメモリ制御装置４０１によれば、メモリを高速に制御することができる。

さらに、メモリ制御装置４０１がステップＳ５０３を実行した後、複数のメモリには、同じ情報が格納されている。すなわち、複数のメモリは、冗長性を有する。この結果、本実施形態に係るメモリ制御装置４０１によれば、一部のメモリが故障する場合に、他のメモリから情報を読み取ることができる。したがって、本実施形態に係るメモリ制御装置４０１によれば、さらに、情報処理装置（不図示）における信頼性が増す。

＜第３の実施形態＞
次に、上述した第１の実施形態を基本とする本発明の第３の実施形態について説明する。

以下の説明においては、本実施形態に係る特徴的な部分を中心に説明すると共に、上述した第１の実施形態と同様な構成については、同一の参照番号を付すことにより、重複する説明を省略する。

図６を参照しながら、第３の実施形態に係るメモリ制御装置６０６が有する構成と、メモリ制御装置が行う処理とについて説明する。図６は、本発明の第３の実施形態に係るメモリ制御装置６０６が有する構成を示すブロック図である。

第３の実施形態に係るメモリ制御装置６０６は、リクエスト制御部６０１を有する。リクエスト制御部６０１は、監視部６０２と、発行部６０３と、リプライ部６０４と、バッファ６０５とを有する。

メモリ制御装置６０６は、さらに、チャネル制御部３０１と、チャネル制御部３０２とを有してもよい。

監視部６０２は、メモリ１０３、及び、メモリ１０４における状態を監視する。すなわち、監視部６０２は、メモリ１０３及びメモリ１０４において、リフレッシュを実行中であるか、ライトバックを実行中であるか、または、第１状態であるかを監視する。

発行部６０３は、リクエスト１０５に応じて、監視部６０２が監視する状態に基づき、第１状態である第１メモリを選び、選んだ第１メモリにおいて、リクエスト１０５に応じた処理を実行する。これとともに、発行部６０３は、該リクエスト１０５をバッファ６０５に格納する。

次に、発行部６０３は、監視部６０２が監視する状態を参照することにより、第２メモリにおける状態が第１状態になるのを検知する。発行部６０３は、第２メモリにおける状態が第１状態になるのに応じて、バッファ６０５からリクエスト１０５を読み取り、読み取ったリクエスト１０５に応じた処理を、第２メモリにおいて実行する。

リプライ部６０４は、チャネル制御部３０１、または、チャネル制御部３０２がメモリ１０３及びメモリ１０４から読み取った情報に関するリードリプライを受信し、受信した情報を比較することにより、メモリ１０３及びメモリ１０４に関するエラーを検知する。リプライ部６０４は、情報が一致しない場合にエラーであると判定し、情報が一致する場合にエラーでないと判定する。

リプライ部６０４は、エラーであると判定する場合に、発行部６０３にエラーに関するエラー情報を送信する。発行部６０３は、該エラー情報を受信し、受信したエラー情報に基づき、エラーに関わるリードリクエストを特定する。次に、発行部６０３は、バッファ６０５から特定したリードリクエストを読み取り、読み取ったリードリクエストを、チャネル制御部３０１、または、チャネル制御部３０２に、再度、要求する。

次に、「ケース１」乃至「ケース３」の場合において、図８を参照しながら、メモリ制御装置６０６が実行する処理について説明する。図８は、第３の実施形態に係るメモリ制御装置６０６における処理の流れを示すシーケンス図である。

ケース１：メモリ１０３、及び、メモリ１０４は、第１状態である、
ケース２：メモリ１０３においてリフレッシュ（または、ライトバック）を実行中である。メモリ１０４は、第１状態である、
ケース３：メモリ１０３においてリフレッシュを実行中である。メモリ１０４においてライトバックを実行中である。

尚、メモリ１０３、及び、メモリ１０４は、同様に扱うことができるため、たとえば、「メモリ１０４においてライトバックを実行中である。メモリ１０３は、第１状態である。」という場合は、ケース２における処理と同様の処理である。すなわち、メモリ制御装置６０６における処理は、上述した場合分けに限定されない。

（ケース１の場合）
発行部６０３は、メモリ１０３及びメモリ１０４において、リクエストに応じた処理を実行する。リクエストがライトリクエスト（ライトリクエスト３）である場合、発行部６０３は、メモリ１０３及びメモリ１０４に情報を格納する（ステップＳ８０７、及び、ステップＳ８１３）。リクエストがリードリクエストである場合、発行部６０３は、メモリ１０３及びメモリ１０４の少なくとも一方から情報を読み取る。このため、メモリ１０３及びメモリ１０４は冗長性を有する。

（ケース２の場合）
メモリ１０４が第１状態であるため、発行部６０３は、メモリ１０４において、リクエストに応じた処理を実行するとともに、バッファ６０５にリクエストを格納する。リクエストがライトリクエスト（ライトリクエスト１）である場合、発行部６０３は、メモリ１０４に情報を格納する（ステップＳ８０９）とともに、バッファ６０５にライトリクエストを格納する（ステップＳ８０１）。

次に、発行部６０３は、メモリ１０３におけるリフレッシュ（ステップＳ８０３）が終了するのに応じて、バッファ６０５からライトリクエストを読み取り、該ライトリクエストに応じてメモリ１０３に情報を格納する。すなわち、発行部６０３は、メモリ１０３においてライトバックを実行する（ステップＳ８０４）。

発行部６０３は、メモリ１０３においてライトバックを実行する前に他のリクエストを受け取る場合、ライトバックが完了するまで、処理を延期する。

また、リクエストがリードリクエスト（リードリクエスト１、及び、リードリクエスト３）である場合、発行部６０３は、メモリ１０４から情報を読み取る（ステップＳ８０８、及び、ステップＳ８１０）。

（ケース３の場合）
メモリ１０３及びメモリ１０４における情報にアクセスできないため、発行部６０３は、複数のメモリのうち特定のメモリが第１状態になるまで、リクエストに応じた処理を延期する（図８においては不図示）。

尚、ケース２の場合に、メモリ１０４が第１状態であるとしたが、メモリ１０３が第１状態である場合にも同様の処理を行う。

すなわち、メモリ１０３が第１状態であるため、発行部６０３は、メモリ１０３において、リクエストに応じた処理を実行するとともに、バッファ６０５にリクエストを格納する。リクエストがライトリクエスト（ライトリクエスト２）である場合、発行部６０３は、メモリ１０３に情報を格納する（ステップＳ８０５）とともに、バッファ６０５にライトリクエストを格納する（ステップＳ８０２）。

次に、発行部６０３は、メモリ１０４におけるリフレッシュ（ステップＳ８１１）が終了するのに応じて、バッファ６０５からライトリクエストを読み取り、該ライトリクエストに応じてメモリ１０３に情報を格納する。すなわち、発行部６０３は、メモリ１０３においてライトバックを実行する（ステップＳ８１２）。

発行部６０３は、メモリ１０３においてライトバックを実行する前に他のリクエストを受け取る場合、ライトバックが完了するまで、処理を延期する。

また、リクエストがリードリクエスト（リードリクエスト２）である場合、発行部６０３は、メモリ１０４から情報を読み取る（ステップＳ８０６）。

次に、図７を参照しながらライトバックにおける処理について説明する。図７は、第３の実施形態に係るメモリ制御装置６０６における処理の流れを示すフローチャートである。

メモリにおいては、リフレッシュを実行した後、ライトバックを実行する。発行部６０３は、バッファ６０５にリクエストがあるか否かを判定する（ステップＳ９０１）。発行部６０３は、リクエストがあると判定する場合に（ステップＳ９０１にてＹＥＳと判定）、第２メモリにおける状態に基づき、第２メモリにおいてリクエストに応じた処理を行う（ステップＳ９０２）。

発行部６０３は、ステップＳ９０１及びステップＳ９０２を処理する間に、他のリクエストがある場合に、該リクエストをバッファ６０５に格納する。

発行部６０３は、リクエストがないと判定する場合に（ステップＳ９０１にてＮＯと判定）、ステップＳ９０２における処理を実行しない。

第３の実施形態に係るメモリ制御装置は、第１の実施形態と同様の構成を含むため、第３の実施形態は、第１の実施形態と同様の効果を享受することができる。すなわち、第３の実施形態に係るメモリ制御装置によれば、メモリを高速に制御することができる。

さらに、リクエストがリードリクエストである場合に、メモリ制御装置６０６は、複数のメモリのうち第１状態であるメモリから情報を読み取る。この場合、本実施形態に係るメモリ制御装置によれば、上述のように、ライトバックする処理は必要でないため、メモリを、さらに高速に制御することができる。

尚、バッファ６０５は、リードリクエストを記憶可能なリードバッファと、ライトリクエストを記憶可能なライトバッファとを含んでもよい。この場合、メモリ制御装置６０６は、リードリクエストを受信する場合に、リードバッファにリードリクエストを格納し、ライトリクエストを受信する場合に、ライトバッファにリードリクエストを格納する。さらに、メモリ制御装置６０６は、ライトバッファ及びリードバッファにおける、ライトリクエスト及びリードリクエストに応じた処理をそれぞれ実行する。

１０１ メモリ制御装置
１０２ リクエスト制御部
１０３ メモリ
１０４ メモリ
１０５ リクエスト
３０１ チャネル制御部
３０２ チャネル制御部
３０３ 情報処理装置
３０４ メモリ制御装置
４０１ メモリ制御装置
４０２ リクエスト制御部
６０１ リクエスト制御部
６０２ 監視部
６０３ 発行部
６０４ リプライ部
６０５ バッファ
６０６ メモリ制御装置

Claims (7)

1. 冗長性を有する複数のメモリのそれぞれを制御するチャネル制御部と、
   処理を要求するリクエストに応じた処理を、前記チャネル制御部に要求するリクエスト制御部と
   を備え、
   前記リクエスト制御部は、前記複数のメモリのうち、リフレッシュを実行中でなく、かつ、ライトバックを実行中でない第１状態にある第１メモリを制御している前記チャネル制御部に、前記処理を実行するように要求し、
   前記リクエスト制御部は、前記複数のメモリのいずれも前記第１状態でない場合に、いずれかの前記メモリが前記第１状態になるまで前記リクエストに応じた処理を延期する
   メモリ制御装置。
2. 前記リクエスト制御部は、
   前記リクエストを記憶可能なバッファと、
   前記複数のメモリにおけるメモリの状態を監視する監視部と、
   前記リクエストに応じて、前記状態に基づき、前記第１メモリを選び、前記第１メモリに前記処理を実行するとともに、前記リクエストを前記バッファに格納し、前記複数のメモリのうち、第２メモリが前記第１状態になるのに応じて、前記バッファから前記リクエストを読み取り、読み取った前記リクエストに応じた前記処理を、前記第２メモリおいて実行する発行部と
   を含む請求項１に記載のメモリ制御装置。
3. 前記バッファは、
   前記複数のメモリに対して、読み取る処理を要求するリードリクエストを記憶可能なリードバッファと、
   前記複数のメモリに対して、格納する処理を要求するライトリクエストを記憶可能なライトバッファと
   を含み、
   前記発行部は、
   前記リクエストが前記リードリクエストである場合に、前記リードリクエストを前記リードバッファに格納し、
   前記リクエストが前記ライトリクエストである場合に、前記ライトリクエストを前記ライトバッファに格納し、
   前記リードバッファから読み取る場合には、読み取る処理に応じた前記処理を実行し、
   前記ライトバッファから読み取る場合には、格納する処理に応じた前記処理を実行する
   請求項２に記載のメモリ制御装置。
4. 請求項１乃至請求項３のいずれかに記載のメモリ制御装置を有する情報処理装置。
5. 冗長性を有する複数のメモリのそれぞれを制御するチャネル制御部を有するメモリ制御装置にて、処理を要求するリクエストに応じた処理を、前記チャネル制御部に要求する制御方法であって、前記複数のメモリのうち、リフレッシュを実行中でなく、かつ、ライトバックを実行中でない第１状態にある第１メモリを制御している前記チャネル制御部に、前記処理を実行するよう要求し、前記複数のメモリのいずれも前記第１状態でない場合に、いずれかの前記メモリが前記第１状態になるまで前記リクエストに応じた処理を延期するメモリ制御方法。
6. 前記メモリ制御装置は、前記リクエストを記憶可能なバッファを備え、
   前記複数のメモリにおけるメモリの状態を監視し、前記リクエストに応じて、前記状態に基づき、前記第１メモリを選び、前記第１メモリに前記処理を実行するとともに、前記リクエストを前記バッファに格納し、前記複数のメモリのうち、第２メモリが前記第１状態になるのに応じて、前記バッファから前記リクエストを読み取り、読み取った前記リクエストに応じた前記処理を、前記第２メモリおいて実行する
   請求項５に記載のメモリ制御方法。
7. 前記バッファは、
   前記複数のメモリに対して、読み取る処理を要求するリードリクエストを記憶可能なリードバッファと、
   前記複数のメモリに対して、格納する処理を要求するライトリクエストを記憶可能なライトバッファと
   を含み、
   前記リクエストが前記リードリクエストである場合に、前記リードリクエストを前記リードバッファに格納し、前記リクエストが前記ライトリクエストである場合に、前記ライトリクエストを前記ライトバッファに格納するとともに、前記リードバッファから読み取る場合には、読み取る処理に応じた前記処理を実行し、前記ライトバッファから読み取る場合には、格納する処理に応じた前記処理を実行する
   請求項６に記載のメモリ制御方法。

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