JP6260435B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

本発明は、高電子移動度トランジスタ（High Electron Mobility Transistor：HEMT）を備えた半導体装置およびその製造方法に関するものである。   The present invention relates to a semiconductor device including a high electron mobility transistor (HEMT) and a method for manufacturing the same.

従来より、ノーマリオフ型のＨＥＭＴを備えた半導体装置が提案されている（例えば、特許文献１参照）。   Conventionally, a semiconductor device including a normally-off type HEMT has been proposed (see, for example, Patent Document 1).

具体的には、この半導体装置は、電子走行層上に電子供給層がヘテロ接合されて積層された基板を備えている。そして、この基板上には、第１絶縁膜を介して負の電荷（電子）が蓄積されるフローティングゲート電極が形成され、フローティングゲート電極上に第２絶縁膜を介してコントロールゲート電極が形成されている。また、第１、第２絶縁膜には、電子供給層の一部を露出させる開口部が形成されており、当該開口部にソース電極およびドレイン電極が形成されている。   Specifically, this semiconductor device includes a substrate in which an electron supply layer is heterojunctioned and stacked on an electron transit layer. A floating gate electrode for storing negative charges (electrons) is formed on the substrate via the first insulating film, and a control gate electrode is formed on the floating gate electrode via the second insulating film. ing. Further, the first and second insulating films are formed with openings that expose a part of the electron supply layer, and source and drain electrodes are formed in the openings.

このような半導体装置では、ヘテロ接合面に電流経路（チャネル）としての２次元電子ガス層（以下では、２ＤＥＧ層という）が形成されるが、フローティングゲート電極に蓄積された負の電荷による電界効果作用によって２ＤＥＧ層が分断される。つまり、上記半導体装置では、コントロールゲート電極に所定の電圧を印加しなくてもソース電極とドレイン電極との間に電流が流れないオフ状態にすることができ、ノーマリオフ特性を得ることができる。   In such a semiconductor device, a two-dimensional electron gas layer (hereinafter referred to as a 2DEG layer) as a current path (channel) is formed on the heterojunction surface, but the electric field effect due to the negative charge accumulated in the floating gate electrode. The 2DEG layer is divided by the action. That is, the semiconductor device can be in an off state in which no current flows between the source electrode and the drain electrode without applying a predetermined voltage to the control gate electrode, and a normally-off characteristic can be obtained.

なお、フローティングゲート電極に負の電荷（電子）を蓄積させる方法として、次の方法が提案されている。すなわち、ドレイン電極、ソース電極、コントロールゲート電極に所定の電圧を印加し、電子を第１絶縁膜を介してフローティングゲート電極にトンネルさせて注入することにより、当該フローティングゲート電極に負の電荷を蓄積させる。つまり、上記半導体装置では、第１絶縁膜を薄く形成している。   As a method for accumulating negative charges (electrons) in the floating gate electrode, the following method has been proposed. That is, a predetermined voltage is applied to the drain electrode, the source electrode, and the control gate electrode, and electrons are tunneled and injected into the floating gate electrode through the first insulating film, thereby accumulating negative charges in the floating gate electrode. Let That is, in the semiconductor device, the first insulating film is thinly formed.

特開２００７−２１４４８３号公報JP 2007-214483 A

しかしながら、上記半導体装置では、電子注入のために第１絶縁膜を薄くしているため、フローティングゲート電極に蓄積された電子が２ＤＥＧ層に漏れ易い。このため、蓄積された電子が時間と共に少なくなり、コントロールゲート電極によって２ＤＥＧ層を分断することができなくなる。すなわち、上記半導体装置では、長期間経過した後では、ノーマリオフ特性を得ることができなくなる可能性がある。特に、電力用半導体装置では、ゲート１つあたりの面積がフローティングゲート電極を有するメモリ等に比べて非常に大きいため、比較的短時間でノーマリオフ特性を得ることができなくなる可能性がある。   However, in the semiconductor device, since the first insulating film is thinned for electron injection, electrons accumulated in the floating gate electrode easily leak into the 2DEG layer. For this reason, the accumulated electrons decrease with time, and the 2DEG layer cannot be divided by the control gate electrode. In other words, the semiconductor device may not be able to obtain normally-off characteristics after a long period of time. In particular, in a power semiconductor device, the area per gate is much larger than that of a memory or the like having a floating gate electrode, and therefore there is a possibility that normally-off characteristics cannot be obtained in a relatively short time.

本発明は上記点に鑑みて、フローティングゲート電極から２ＤＥＧ層に電荷が抜けることを抑制できる半導体装置およびその製造方法を提供することを目的とする。   In view of the above-described points, an object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can prevent charge from being released from a floating gate electrode to a 2DEG layer.

上記目的を達成するため、請求項１および３に記載の発明では、第１半導体層（３）と、第１半導体層とヘテロ接合されることによって第１半導体層に２ＤＥＧ層（６ａ）を生成する第２半導体層（４ａ、４ｂ）と、を有する基板（５）と、基板上に形成された第１絶縁膜（７）と、第１絶縁膜上に形成され、負の電荷を蓄積するフローティングゲート電極（８）と、フローティングゲート電極を覆う第２絶縁膜（９）と、第２絶縁膜を介してフローティングゲート電極上に配置されたコントロールゲート電極（１０）と、基板上に形成された第１電極（１１）と、基板上に形成された第２電極（１２）と、を備えるノーマリオフ型の半導体装置において、以下の点を特徴としている。 In order to achieve the above object, according to the first and third aspects of the present invention, a 2DEG layer (6a) is generated in the first semiconductor layer by heterojunction with the first semiconductor layer (3) and the first semiconductor layer. A substrate (5) having a second semiconductor layer (4a, 4b), a first insulating film (7) formed on the substrate, and a negative charge accumulated on the first insulating film. A floating gate electrode (8), a second insulating film (9) covering the floating gate electrode, a control gate electrode (10) disposed on the floating gate electrode via the second insulating film, and formed on the substrate The normally-off semiconductor device including the first electrode (11) and the second electrode (12) formed on the substrate is characterized by the following points.

すなわち、請求項１に記載の発明では、フローティングゲート電極に第１絶縁膜または第２絶縁膜を介して負の電荷（電子）を注入する電荷注入電極（１３）を有し、第１絶縁膜のうちの第１電極と第２電極との間の電流経路となる２ＤＥＧ層を生成する第２半導体層とフローティングゲート電極との間に位置する部分の厚さ（Ｔ２）は、電荷注入電極から第１絶縁膜または第２絶縁膜のうちのフローティングゲート電極に蓄積させる負の電荷が通過する電荷注入領域（７ｂ、９ｅ）の厚さ（Ｔ１、Ｔ４）より厚くされており、第２半導体層は、第１電極と第２電極との間の電流経路となる２次元電子ガス層を第１半導体層に生成する第１領域（４ａ）と、当該２次元電子ガス層と分離された２次元電子ガス層（６ｂ）を第１半導体層に生成する第２領域（４ｂ）とを有し、第１絶縁膜は、第２領域上に位置する部分に凹部（７ａ）が形成され、凹部の底面と第２領域との間に位置する部分にて電荷注入領域（７ｂ）を構成しており、フローティングゲート電極は、凹部を埋め込むように配置されており、電荷注入電極は、第２領域と電気的に接続されることにより、第２領域にて生成された２次元電子ガス層および電荷注入領域を介してフローティングゲート電極に負の電荷を蓄積させることを特徴としている。
また、請求項３に記載の発明では、基板の上方から視たとき、フローティングゲート電極はコントロールゲート電極から突出しており、第２絶縁膜は、フローティングゲート電極のうちのコントロールゲート電極から突出する部分を覆う部分に凹部（９ｄ）が形成され、凹部の底面とフローティングゲート電極との間に位置する部分にて電荷注入領域（９ｅ）を構成しており、電荷注入電極は、凹部を埋め込むように配置され、電荷注入領域を介してフローティングゲート電極に負の電荷を蓄積させることを特徴としている。 That is, according to the first aspect of the present invention, the first insulating film includes the charge injection electrode (13) for injecting negative charges (electrons) into the floating gate electrode through the first insulating film or the second insulating film. The thickness (T2) of the portion located between the second semiconductor layer that generates the 2DEG layer that becomes the current path between the first electrode and the second electrode and the floating gate electrode is from the charge injection electrode. The second semiconductor layer is thicker than the thickness (T1, T4) of the charge injection region (7b, 9e) through which the negative charge accumulated in the floating gate electrode of the first insulating film or the second insulating film passes. Is a first region (4a) for generating a two-dimensional electron gas layer in the first semiconductor layer, which is a current path between the first electrode and the second electrode, and a two-dimensional separated from the two-dimensional electron gas layer. Electron gas layer (6b) is generated in the first semiconductor layer The first insulating film has a concave portion (7a) formed in a portion located on the second region, and a portion located between the bottom surface of the concave portion and the second region. The charge injection region (7b) is formed, and the floating gate electrode is disposed so as to embed the recess, and the charge injection electrode is electrically connected to the second region, so that the second region is electrically connected. A negative charge is accumulated in the floating gate electrode through the two-dimensional electron gas layer and the charge injection region generated in this manner .
In the invention according to claim 3, when viewed from above the substrate, the floating gate electrode protrudes from the control gate electrode, and the second insulating film is a portion of the floating gate electrode protruding from the control gate electrode. A concave portion (9d) is formed in a portion covering the gate electrode, and a charge injection region (9e) is formed in a portion located between the bottom surface of the concave portion and the floating gate electrode, and the charge injection electrode is embedded in the concave portion. It is arranged and negative charges are accumulated in the floating gate electrode through the charge injection region.

これによれば、第１絶縁膜のうちの第１電極と第２電極との間の電流経路となる２ＤＥＧ層を生成する第２半導体層とフローティングゲート電極との間に位置する部分の厚さが電荷注入領域より厚くされている。このため、フローティングゲート電極に蓄積された電荷が第１電極と第２電極との間の電流経路となる２ＤＥＧ層に抜けることを抑制できる。   According to this, the thickness of the part located between the 2nd semiconductor layer which produces | generates 2DEG layer used as the electric current path between the 1st electrode of the 1st insulating film, and the 2nd electrode, and a floating gate electrode Is made thicker than the charge injection region. For this reason, it can suppress that the electric charge accumulate | stored in the floating gate electrode escapes to the 2DEG layer used as the electric current path between the 1st electrode and the 2nd electrode.

また、請求項７および１０に記載の発明では、第１半導体層（３）と、第１半導体層とヘテロ接合されることによって第１半導体層に２ＤＥＧ層（６ａ）を生成する第２半導体層（４ａ、４ｂ）と、を有する基板（５）を用意する工程と、基板上に第１絶縁膜（７）を形成する工程と、第１絶縁膜上にフローティングゲート電極（８）を形成する工程と、フローティングゲート電極を覆う第２絶縁膜（９）を形成する工程と、第２絶縁膜上にコントロールゲート電極（１０）を形成する工程と、フローティングゲート電極に負の電荷を蓄積させる電荷注入電極（１３）を形成する工程と、電荷注入電極からフローティングゲート電極に負の電荷を蓄積させる工程と、を行い、第１絶縁膜を形成する工程および第２絶縁膜を形成する工程では、第１絶縁膜のうちの第１電極と第２電極との間の電流経路となる２ＤＥＧ層を生成する第２半導体層とフローティングゲート電極との間に位置する部分の厚さ（Ｔ２）が電荷注入電極から第１絶縁膜または第２絶縁膜のうちのフローティングゲート電極に蓄積させる負の電荷が通過する電荷注入領域（７ｂ、９ｅ）の厚さ（Ｔ１、Ｔ４）より厚くなるように形成することを特徴としている。
さらに、請求項７に記載の発明では、基板として、第１電極と第２電極との間の電流経路となる２次元電子ガス層を第１半導体層に生成する第２半導体層としての第１領域（４ａ）と、当該２次元電子ガス層と分離された２次元電子ガス層（６ｂ）を第１半導体層に生成する第２領域（４ｂ）とを有するものを用意し、第１絶縁膜を形成する工程では、第１絶縁膜を形成した後、第２領域上に位置する部分に凹部（７ａ）を形成することにより、凹部の底面と第２領域との間に位置する部分にて電荷注入領域（７ｂ）を構成し、フローティングゲート電極を形成する工程では、凹部を埋め込むようにフローティングゲート電極を形成し、電荷注入電極を形成する工程では、第２領域を介して第２領域にて生成された２次元電子ガス層と電気的に接続されるように電荷注入電極を形成し、フローティングゲート電極に負の電荷を蓄積させる工程では、電荷注入電極から第２領域にて生成された２次元電子ガス層および電荷注入領域を介してフローティングゲート電極に負の電荷を蓄積し、フローティングゲート電極に負の電荷を蓄積させる工程の後、フローティングゲート電極と電荷注入電極とを分離する工程を行うことを特徴としている。
また、請求項１０に記載の発明では、フローティングゲート電極を形成する工程およびコントロールゲート電極を形成する工程では、基板の上方から視たとき、フローティングゲート電極がコントロールゲート電極から突出するようにフローティングゲート電極およびコントロールゲート電極を形成し、第２絶縁膜を形成する工程では、第２絶縁膜を形成した後、第２絶縁膜のうちのフローティングゲート電極におけるコントロールゲート電極から突出する部分を覆う部分に凹部（９ｄ）を形成することにより、凹部の底面とフローティングゲート電極との間に位置する部分にて電荷注入領域（９ｅ）を構成し、電荷注入電極を形成する工程では、凹部を埋め込むように電荷注入電極を構成し、フローティングゲート電極に負の電荷を蓄積させる工程では、電荷注入電極から電荷注入領域を介してフローティングゲート電極に負の電荷を蓄積し、フローティングゲート電極に負の電荷を蓄積させる工程の後、電荷注入電極を除去することを特徴としている。 Further, in the invention according to claims 7 and 10 , the first semiconductor layer (3) and the second semiconductor layer that generates a 2DEG layer (6a) in the first semiconductor layer by being heterojunction with the first semiconductor layer. (4a, 4b), a step of preparing a substrate (5), a step of forming a first insulating film (7) on the substrate, and a floating gate electrode (8) on the first insulating film. A step, a step of forming a second insulating film (9) covering the floating gate electrode, a step of forming a control gate electrode (10) on the second insulating film, and a charge for accumulating negative charges in the floating gate electrode In the step of forming the injection electrode (13) and the step of accumulating negative charges from the charge injection electrode to the floating gate electrode, the step of forming the first insulating film and the step of forming the second insulating film, The thickness (T2) of the portion located between the second semiconductor layer that generates the 2DEG layer that forms the current path between the first electrode and the second electrode in one insulating film and the floating gate electrode is charge injection. It is formed so as to be thicker than the thickness (T1, T4) of the charge injection region (7b, 9e) through which the negative charge accumulated in the floating gate electrode of the first insulating film or the second insulating film passes from the electrode. It is characterized by.
Furthermore, in the invention described in claim 7, the first semiconductor layer as the second semiconductor layer that generates a two-dimensional electron gas layer as a current path between the first electrode and the second electrode as the substrate in the first semiconductor layer. A first insulating film having a region (4a) and a second region (4b) for generating a two-dimensional electron gas layer (6b) separated from the two-dimensional electron gas layer in the first semiconductor layer; In the step of forming the first insulating film, the concave portion (7a) is formed in the portion located on the second region, so that the portion located between the bottom surface of the concave portion and the second region is formed. In the step of forming the charge injection region (7b) and forming the floating gate electrode, the floating gate electrode is formed so as to fill the concave portion, and in the step of forming the charge injection electrode, the second region is passed through the second region. Generated two-dimensional electron gas layer and electrical In the step of forming the charge injection electrode so as to be connected and accumulating negative charges in the floating gate electrode, the charge injection electrode floats through the two-dimensional electron gas layer generated in the second region from the charge injection electrode and the charge injection region. A feature is that after the step of accumulating negative charges in the gate electrode and accumulating negative charges in the floating gate electrode, a step of separating the floating gate electrode and the charge injection electrode is performed.
In the invention according to claim 10, in the step of forming the floating gate electrode and the step of forming the control gate electrode, the floating gate electrode protrudes from the control gate electrode when viewed from above the substrate. In the step of forming the electrode and the control gate electrode and forming the second insulating film, after forming the second insulating film, a portion of the second insulating film that covers the portion of the floating gate electrode that protrudes from the control gate electrode is covered. By forming the recess (9d), the charge injection region (9e) is formed in a portion located between the bottom surface of the recess and the floating gate electrode, and in the step of forming the charge injection electrode, the recess is embedded. Constructs a charge injection electrode and stores negative charge in the floating gate electrode In this step, negative charge is accumulated in the floating gate electrode from the charge injection electrode through the charge injection region, and after the step of accumulating negative charge in the floating gate electrode, the charge injection electrode is removed. .

これによれば、第１絶縁膜のうちの第１電極と第２電極との間の電流経路となる２ＤＥＧ層を生成する第２半導体層とフローティングゲート電極との間に位置する部分の厚さを電荷注入領域より厚くしている。このため、フローティングゲート電極に負の電荷を蓄積させる工程の後、フローティングゲート電極に蓄積された電荷が第１電極と第２電極との間の電流経路となる２ＤＥＧ層に抜けることを抑制できる。   According to this, the thickness of the part located between the 2nd semiconductor layer which produces | generates 2DEG layer used as the electric current path between the 1st electrode of the 1st insulating film, and the 2nd electrode, and a floating gate electrode Is made thicker than the charge injection region. For this reason, after the step of accumulating negative charges in the floating gate electrode, it is possible to suppress the charges accumulated in the floating gate electrode from leaking to the 2DEG layer serving as a current path between the first electrode and the second electrode.

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each means described in this column and the claim shows the correspondence with the specific means as described in embodiment mentioned later.

本発明の第１実施形態におけるＨＥＭＴを備えた半導体装置の断面図である。It is sectional drawing of the semiconductor device provided with HEMT in 1st Embodiment of this invention. 図１に示す半導体装置の別の断面図である。FIG. 4 is another cross-sectional view of the semiconductor device shown in FIG. 1. 図１に示す半導体装置の平面図である。FIG. 2 is a plan view of the semiconductor device shown in FIG. 1. 半導体装置の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of a semiconductor device. 図４に続く半導体装置の製造工程を示す断面図である。FIG. 5 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 4; 本発明の第２実施形態におけるＨＥＭＴを備えた半導体装置の断面図である。It is sectional drawing of the semiconductor device provided with HEMT in 2nd Embodiment of this invention. 図６に示す半導体装置の平面図である。FIG. 7 is a plan view of the semiconductor device shown in FIG. 6. 本発明の第３実施形態における半導体装置の断面図である。It is sectional drawing of the semiconductor device in 3rd Embodiment of this invention. 図８に示す半導体装置の製造工程を示す平面図である。FIG. 9 is a plan view showing a manufacturing process of the semiconductor device shown in FIG. 8. 本発明の他の実施形態におけるＨＥＭＴを備えた半導体装置の断面図である。It is sectional drawing of the semiconductor device provided with HEMT in other embodiment of this invention.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other will be described with the same reference numerals.

（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。図１および図２に示されるように、本実施形態のＨＥＭＴを備えた半導体装置は、支持基板１、バッファ層２、電子走行層３、第１、第２電子供給層４ａ、４ｂが順に積層された基板５を備えている。 (First embodiment)
A first embodiment of the present invention will be described with reference to the drawings. As shown in FIGS. 1 and 2, the semiconductor device including the HEMT according to this embodiment includes a support substrate 1, a buffer layer 2, an electron transit layer 3, and first and second electron supply layers 4 a and 4 b stacked in order. The substrate 5 is provided.

なお、図１は図３中のI−I線に沿った断面に相当しており、図２は図３中のII−II線に沿った断面に相当している。また、本実施形態では、電子走行層３が本発明の第１半導体層に相当し、第１、第２電子供給層４ａ、４ｂが本発明の第２半導体層に相当している。そして、第１電子供給層４ａが本発明の第１領域に相当し、第２電子供給層４ｂが本発明の第２領域に相当している。   1 corresponds to a cross section taken along line II in FIG. 3, and FIG. 2 corresponds to a cross section taken along line II-II in FIG. In the present embodiment, the electron transit layer 3 corresponds to the first semiconductor layer of the present invention, and the first and second electron supply layers 4a and 4b correspond to the second semiconductor layer of the present invention. The first electron supply layer 4a corresponds to the first region of the present invention, and the second electron supply layer 4b corresponds to the second region of the present invention.

支持基板１は、Ｓｉ基板やＳｉＣ基板、ＧａＮ基板、サファイア基板等が用いられ、バッファ層２は、支持基板１の格子定数と電子走行層３の格子定数とを合わせるための化合物層等が用いられる。なお、バッファ層２は、ＨＥＭＴの動作に直接関係するものではないため、特に支持基板１がＧａＮ基板のような自立基板やサファイア基板等の場合には備えられていなくてもよい。   The support substrate 1 is a Si substrate, a SiC substrate, a GaN substrate, a sapphire substrate or the like, and the buffer layer 2 is a compound layer or the like for matching the lattice constant of the support substrate 1 with the lattice constant of the electron transit layer 3. It is done. Since the buffer layer 2 is not directly related to the operation of the HEMT, it may not be provided particularly when the support substrate 1 is a free-standing substrate such as a GaN substrate or a sapphire substrate.

電子走行層３は、電流経路（チャネル）として機能する電子密度の高い２ＤＥＧ層６ａ、６ｂが生成されるものであり、窒化ガリウム（ＧａＮ）等で構成されている。   The electron transit layer 3 is a layer on which 2DEG layers 6a and 6b having a high electron density functioning as a current path (channel) are generated, and is made of gallium nitride (GaN) or the like.

第１、第２電子供給層４ａ、４ｂは、電子走行層３よりも大きいバンドキャップを有する窒化アルミニウムガリウム（ＡｌＧａＮ）等で構成され、電子走行層３とヘテロ接合されている。これにより、電子走行層３には、自発分極およびピエゾ分極により、第１、第２電子供給層４ａ、４ｂとの界面近傍に２ＤＥＧ層６ａ、６ｂが生成されている。   The first and second electron supply layers 4 a and 4 b are made of aluminum gallium nitride (AlGaN) or the like having a band cap larger than that of the electron transit layer 3 and are heterojunction with the electron transit layer 3. Thereby, in the electron transit layer 3, 2DEG layers 6a and 6b are generated in the vicinity of the interfaces with the first and second electron supply layers 4a and 4b by spontaneous polarization and piezoelectric polarization.

なお、第１電子供給層４ａは、後述するフローティングゲート電極８における一端部側（図２中紙面左側）に形成され、第２電子供給層４ｂは、当該フローティングゲート電極８における他端部側（図２中紙面右側）に形成されている。そして、これら第１、第２電子供給層４ａ、４ｂは、厚さが一定とされている。また、具体的には後述するが、第１電子供給層４ａの下方に形成される２ＤＥＧ層６ａにて後述するソース電極１１とドレイン電極１２との間の電流経路が構成され、第２電子供給層４ｂの下方に形成される２ＤＥＧ層６ｂにてフローティングゲート電極８に電子（負の電荷）を蓄積させる際の経路が構成されている。   The first electron supply layer 4a is formed on one end side (left side in FIG. 2) of the floating gate electrode 8 to be described later, and the second electron supply layer 4b is formed on the other end side of the floating gate electrode 8 ( It is formed on the right side in FIG. The first and second electron supply layers 4a and 4b have a constant thickness. Although specifically described later, a 2DEG layer 6a formed below the first electron supply layer 4a forms a current path between a source electrode 11 and a drain electrode 12 described later, and the second electron supply. A path for accumulating electrons (negative charges) in the floating gate electrode 8 in the 2DEG layer 6b formed below the layer 4b is configured.

そして、上記基板５上には第１絶縁膜７が形成され、第１絶縁膜７上には電子を蓄積する複数のフローティングゲート電極８が形成されている。本実施形態では、図３に示されるように、各フローティングゲート電極８は、それぞれ一方向に延設され、延設方向における他端部側（図３中紙面右側）において互いに接続されている。なお、第１絶縁膜７は酸化膜等で構成され、フローティングゲート電極８はポリシリコン等で構成されている。   A first insulating film 7 is formed on the substrate 5, and a plurality of floating gate electrodes 8 for accumulating electrons are formed on the first insulating film 7. In the present embodiment, as shown in FIG. 3, each floating gate electrode 8 extends in one direction, and is connected to each other on the other end side in the extending direction (the right side in FIG. 3). The first insulating film 7 is made of an oxide film or the like, and the floating gate electrode 8 is made of polysilicon or the like.

また、図２に示されるように、第１絶縁膜７には、第２電子供給層４ｂ上に位置する部分に凹部７ａが形成されることにより、凹部７ａの底面と第２電子供給層４ｂとの間に位置する部分にて電荷注入領域７ｂが構成されている。そして、フローティングゲート電極８は、当該凹部７ｂに埋め込まれるように、第１絶縁膜７上に形成されている。   Further, as shown in FIG. 2, the first insulating film 7 is formed with a recess 7a in a portion located on the second electron supply layer 4b, whereby the bottom surface of the recess 7a and the second electron supply layer 4b are formed. A charge injection region 7b is formed in a portion located between the two. The floating gate electrode 8 is formed on the first insulating film 7 so as to be embedded in the concave portion 7b.

電荷注入領域７ｂは、凹部７ａの底面と第２電子供給層４ｂとの間の長さである厚さＴ１がトンネル効果によって電子が通過することのできる厚さとされている。また、第１絶縁膜７のうちのフローティングゲート電極８と第１電子供給層４ａとの間に位置する部分の厚さＴ２は、電荷注入領域７ｂの厚さＴ１より厚くされている。具体的には、第１絶縁膜７のうちのフローティングゲート電極８と第１電子供給層４ａとの間に位置する部分の厚さＴ２は、トンネル効果によって電子が通過し難い厚さとされている。つまり、フローティングゲート電極８に蓄積された電子が２ＤＥＧ層６ａに抜け難い厚さとされている。   In the charge injection region 7b, a thickness T1 which is a length between the bottom surface of the recess 7a and the second electron supply layer 4b is set to a thickness that allows electrons to pass through the tunnel effect. Further, the thickness T2 of the portion of the first insulating film 7 located between the floating gate electrode 8 and the first electron supply layer 4a is made thicker than the thickness T1 of the charge injection region 7b. Specifically, the thickness T2 of the portion of the first insulating film 7 located between the floating gate electrode 8 and the first electron supply layer 4a is set to a thickness that prevents electrons from passing through due to the tunnel effect. . That is, the thickness is such that electrons accumulated in the floating gate electrode 8 are difficult to escape to the 2DEG layer 6a.

さらに、図２および図３に示されるように、基板５の上方から視たとき、第１絶縁膜７のうちの電荷注入領域７ｂの面積は、第１絶縁膜７のうちのフローティングゲート電極８と第１電子供給層４ａとの間に位置する部分の面積より小さくされている。   Further, as shown in FIGS. 2 and 3, when viewed from above the substrate 5, the area of the charge injection region 7 b in the first insulating film 7 is the floating gate electrode 8 in the first insulating film 7. And the area of the portion located between the first electron supply layer 4a.

そして、第１絶縁膜７上にはフローティングゲート電極８を覆うように第２絶縁膜９が形成され、第２絶縁膜９上には複数のコントロールゲート電極１０が形成されている。各コントロールゲート電極１０は、図３に示されるように、フローティングゲート電極８の延設方向に沿って延設され、幅（図３中紙面上下方向の長さ）がフローティングゲート電極８と等しくされている。また、本実施形態では、コントロールゲート電極１０の他端部（図２、図３中紙面右側の端部）は、フローティングゲート電極８の他端部よりも内側で終端するように形成されている。そして、各コントロールゲート電極１０は、他端部において互いに接続されている。なお、第２絶縁膜９は酸化膜等で構成され、コントロールゲート電極１０はポリシリコン等で構成されている。   A second insulating film 9 is formed on the first insulating film 7 so as to cover the floating gate electrode 8, and a plurality of control gate electrodes 10 are formed on the second insulating film 9. As shown in FIG. 3, each control gate electrode 10 is extended along the extending direction of the floating gate electrode 8, and the width (the length in the vertical direction on the paper in FIG. 3) is made equal to the floating gate electrode 8. ing. In the present embodiment, the other end of the control gate electrode 10 (the end on the right side in FIG. 2 and FIG. 3) is formed so as to terminate inside the other end of the floating gate electrode 8. . The control gate electrodes 10 are connected to each other at the other end. The second insulating film 9 is made of an oxide film or the like, and the control gate electrode 10 is made of polysilicon or the like.

ここで、第２絶縁膜９のうちのフローティングゲート電極８とコントロールゲート電極１０との間に位置する部分の厚さＴ３は、第１絶縁膜７のうちのフローティングゲート電極８と第１電子供給層４ａとの間に位置する部分の厚さＴ２と等しくされている。つまり、第２絶縁膜９のうちのフローティングゲート電極８とコントロールゲート電極１０との間に位置する部分の厚さＴ３は、フローティングゲート電極８に蓄積された電子がコントロールゲート電極１０に抜け難い厚さとされている。   Here, the thickness T3 of the portion of the second insulating film 9 located between the floating gate electrode 8 and the control gate electrode 10 is equal to the floating gate electrode 8 of the first insulating film 7 and the first electron supply. It is made equal to thickness T2 of the part located between the layers 4a. In other words, the thickness T3 of the portion of the second insulating film 9 located between the floating gate electrode 8 and the control gate electrode 10 is such that electrons accumulated in the floating gate electrode 8 are difficult to escape to the control gate electrode 10. It is said.

そして、図２および図３に示されるように、基板５の上方から視たとき、第１絶縁膜７のうちの電荷注入領域７ｂの面積は、第２絶縁膜９のうちのフローティングゲート電極８とコントロールゲート電極１０との間に位置する部分の面積より小さくされている。   As shown in FIGS. 2 and 3, when viewed from above the substrate 5, the area of the charge injection region 7 b in the first insulating film 7 is the floating gate electrode 8 in the second insulating film 9. And the area of the portion located between the control gate electrode 10 and the control gate electrode 10.

また、図１および図３に示されるように、基板５（第１電子供給層４ａ）上には、フローティングゲート電極８およびコントロールゲート電極１０を挟むようにソース電極１１およびドレイン電極１２が形成されている。これらソース電極１１およびドレイン電極１２は、フローティングゲート電極８の延設方向に沿って延設されている。そして、第１電子供給層４ａとオーミック接触して当該第１電子供給層４ａを介して第１電子供給層４ａの下方に形成された２ＤＥＧ層６ａと電気的に接続されるように、第１、第２絶縁膜７、９に形成された開口部７ｃ、７ｄ、９ａ、９ｂに配置されている。   1 and 3, a source electrode 11 and a drain electrode 12 are formed on the substrate 5 (first electron supply layer 4a) so as to sandwich the floating gate electrode 8 and the control gate electrode 10. ing. The source electrode 11 and the drain electrode 12 are extended along the extending direction of the floating gate electrode 8. The first electron supply layer 4a is in ohmic contact with the first electron supply layer 4a and is electrically connected to the 2DEG layer 6a formed below the first electron supply layer 4a via the first electron supply layer 4a. The second insulating films 7 and 9 are disposed in the openings 7c, 7d, 9a, and 9b.

なお、本実施形態では、ソース電極１１が本発明の第１電極に相当し、ドレイン電極１２が本発明の第２電極に相当している。そして、ソース電極１１およびドレイン電極１２は、例えば、Ｔｉ／Ａｌ層にて形成される。   In the present embodiment, the source electrode 11 corresponds to the first electrode of the present invention, and the drain electrode 12 corresponds to the second electrode of the present invention. The source electrode 11 and the drain electrode 12 are formed of, for example, a Ti / Al layer.

また、図２に示されるように、第１、第２絶縁膜７、９に形成された開口部７ｅ、９ｃには、第２電子供給層４ｂとオーミック接触するように配置されることで第２電子供給層４ｂの下方に形成された２ＤＥＧ層６ｂと電気的に接続される電荷注入電極１３が形成されている。この電荷注入電極１３は、外部回路と接続されることにより、第２電子供給層４ｂおよび第２電子供給層４ｂの下方に形成される２ＤＥＧ層６ｂを介してフローティングゲート電極８に電子を注入するものである。言い換えると、第２電子供給層４ｂおよび第２電子供給層４ｂの下方に形成される２ＤＥＧ層６ｂを介してフローティングゲート電極８に電子を蓄積させるものである。このため、電荷注入電極１３は、フローティングゲート電極８に電子を注入した後（半導体装置の通常使用時）には、外部回路と接続されず、フローティング状態になっている。なお、電荷注入電極１３は、フローティングゲート電極８よりも体積が小さくされていることが好ましい。   As shown in FIG. 2, the openings 7e and 9c formed in the first and second insulating films 7 and 9 are arranged so as to be in ohmic contact with the second electron supply layer 4b. A charge injection electrode 13 electrically connected to the 2DEG layer 6b formed below the two-electron supply layer 4b is formed. The charge injection electrode 13 is connected to an external circuit to inject electrons into the floating gate electrode 8 through the second electron supply layer 4b and the 2DEG layer 6b formed below the second electron supply layer 4b. Is. In other words, electrons are accumulated in the floating gate electrode 8 through the second electron supply layer 4b and the 2DEG layer 6b formed below the second electron supply layer 4b. For this reason, after the electrons are injected into the floating gate electrode 8 (during normal use of the semiconductor device), the charge injection electrode 13 is not connected to an external circuit and is in a floating state. The charge injection electrode 13 preferably has a smaller volume than the floating gate electrode 8.

以上が本実施形態における半導体装置の構成である。なお、図１および図２では特に図示していないが、コントロールゲート電極１０を覆うように保護膜等が形成されていてもよい。   The above is the configuration of the semiconductor device in this embodiment. Although not particularly shown in FIGS. 1 and 2, a protective film or the like may be formed so as to cover the control gate electrode 10.

このような半導体装置では、電荷注入電極１３が外部回路と接続されると、電荷注入電極１３から第２電子供給層４ｂの下方に形成された２ＤＥＧ層６ｂを介してフローティングゲート電極８に電子が蓄積される。これにより、ソース電極１１とドレイン電極１２との間に電流を流す際の電流経路となる第１電子供給層４ａの下方に形成された２ＤＥＧ層６ａは、フローティングゲート電極８による電界効果作用によって分断される。このため、コントロールゲート電極１０に所定の電圧を印加しなくてもソース電極１１とドレイン電極１２との間に電流が流れないオフ状態にすることができ、ノーマリオフ特性を得ることができる。   In such a semiconductor device, when the charge injection electrode 13 is connected to an external circuit, electrons are transferred from the charge injection electrode 13 to the floating gate electrode 8 via the 2DEG layer 6b formed below the second electron supply layer 4b. Accumulated. As a result, the 2DEG layer 6a formed below the first electron supply layer 4a, which becomes a current path when a current flows between the source electrode 11 and the drain electrode 12, is divided by the field effect action of the floating gate electrode 8. Is done. For this reason, even if a predetermined voltage is not applied to the control gate electrode 10, an off state in which no current flows between the source electrode 11 and the drain electrode 12 can be achieved, and a normally-off characteristic can be obtained.

そして、コントロールゲート電極１０に所定の閾値電圧以上の電圧が印加されると、コントロールゲート電極１０によって分断された部分に電子が誘起されて電流経路が形成される。これにより、ソース電極１１とドレイン電極１２との間に電流が流れる。   When a voltage equal to or higher than a predetermined threshold voltage is applied to the control gate electrode 10, electrons are induced in the portion divided by the control gate electrode 10 to form a current path. As a result, a current flows between the source electrode 11 and the drain electrode 12.

次に、上記半導体装置の製造方法について図４および図５を参照しつつ説明する。なお、図４および図５は、図３中のII−II線に沿った断面に相当している。   Next, a method for manufacturing the semiconductor device will be described with reference to FIGS. 4 and 5 correspond to a cross section taken along line II-II in FIG.

まず、図４（ａ）に示されるように、支持基板１、バッファ層２、電子走行層３、第１、第２電子供給層４ａ、４ｂを有し、２ＤＥＧ層６ａ、６ｂが生成されている基板５を用意する。   First, as shown in FIG. 4A, a support substrate 1, a buffer layer 2, an electron transit layer 3, first and second electron supply layers 4a and 4b are provided, and 2DEG layers 6a and 6b are generated. A substrate 5 is prepared.

そして、図４（ｂ）に示されるように、基板５上に、ＣＶＤ（Chemical Vapor Deposition）法やＡＬＤ（Atomic Layer Deposition）法等によって第１絶縁膜７を形成する。そして、マスクを用いたドライエッチング等により、第１絶縁膜７のうちの第２電子供給層４ｂ上に位置する部分に凹部７ａを形成することで電荷注入領域７ｂを構成する。なお、凹部７ａは、上記のように、電荷注入領域７ｂの厚さＴ１がトンネル効果によって電子が通過することのできる厚さとなるように形成する。   Then, as shown in FIG. 4B, a first insulating film 7 is formed on the substrate 5 by a CVD (Chemical Vapor Deposition) method, an ALD (Atomic Layer Deposition) method, or the like. Then, the charge injection region 7b is formed by forming the recess 7a in the portion of the first insulating film 7 located on the second electron supply layer 4b by dry etching using a mask. As described above, the concave portion 7a is formed so that the thickness T1 of the charge injection region 7b becomes a thickness through which electrons can pass through the tunnel effect.

次に、図４（ｃ）に示されるように、ＣＶＤ法やスパッタ法等により、凹部７ａが埋め込まれるように、第１絶縁膜７上にフローティングゲート電極８を形成する。   Next, as shown in FIG. 4C, the floating gate electrode 8 is formed on the first insulating film 7 by the CVD method, the sputtering method, or the like so as to fill the concave portion 7a.

続いて、図５（ａ）に示されるように、ＣＶＤ法やＡＬＤ法等により、フローティングゲート電極８を覆うように、第１絶縁膜７上に第２絶縁膜９を形成する。   Subsequently, as shown in FIG. 5A, a second insulating film 9 is formed on the first insulating film 7 so as to cover the floating gate electrode 8 by a CVD method, an ALD method, or the like.

そして、図５（ｂ）に示されるように、マスクを用いたドライエッチング等により、第１、第２絶縁膜７、９に開口部７ｅ、９ｃを形成する。その後、ＣＶＤ法やスパッタ法等で開口部７ｅ、９ｃに電荷注入電極１３を形成する。   Then, as shown in FIG. 5B, openings 7e and 9c are formed in the first and second insulating films 7 and 9 by dry etching using a mask or the like. Thereafter, the charge injection electrode 13 is formed in the openings 7e and 9c by CVD or sputtering.

なお、図５（ｂ）とは別断面において、第１、第２絶縁膜７、９には開口部７ｃ、７ｄ、９ａ、９ｂが形成される。そして、開口部７ｃ、９ａにソース電極１１が形成され、開口部７ｄ、９ｂにドレイン電極１２が形成される。   Note that openings 7c, 7d, 9a, and 9b are formed in the first and second insulating films 7 and 9 in a cross section different from FIG. A source electrode 11 is formed in the openings 7c and 9a, and a drain electrode 12 is formed in the openings 7d and 9b.

次に、特に図示しないが、電荷注入電極１３に外部回路を接続することにより、第２電子供給層４ｂ、２ＤＥＧ層６ｂ、第２電子供給層４ｂ、電荷注入領域７ｂを介してフローティングゲート電極８に電子を蓄積する。これにより、ソース電極１１とドレイン電極１２との間に電流を流す際の電流経路となる２ＤＥＧ層６ａがフローティングゲート電極８によって分断された半導体装置が製造される。   Next, although not particularly illustrated, by connecting an external circuit to the charge injection electrode 13, the floating gate electrode 8 is interposed via the second electron supply layer 4b, the 2DEG layer 6b, the second electron supply layer 4b, and the charge injection region 7b. Store electrons. As a result, a semiconductor device is manufactured in which the 2DEG layer 6 a that becomes a current path when a current flows between the source electrode 11 and the drain electrode 12 is divided by the floating gate electrode 8.

以上説明したように、本実施形態では、第１絶縁膜７のうちのフローティングゲート電極８と第１電子供給層４ａとの間に位置する部分の厚さＴ２は、電荷注入領域７ｂの厚さＴ１より厚くされている。このため、フローティングゲート電極８に蓄積された電子が第１電子供給層４ａの下方に形成される２ＤＥＧ層６ａに抜けることを抑制できる。   As described above, in the present embodiment, the thickness T2 of the portion of the first insulating film 7 located between the floating gate electrode 8 and the first electron supply layer 4a is the thickness of the charge injection region 7b. It is thicker than T1. For this reason, it is possible to suppress the electrons accumulated in the floating gate electrode 8 from escaping to the 2DEG layer 6a formed below the first electron supply layer 4a.

なお、本実施形態においても、フローティングゲート電極８に蓄積された電子が電荷注入領域７ｂを介して電荷注入電極１３に抜ける可能性がある。しかしながら、第１絶縁膜７のうちの電荷注入領域７ｂの面積は、第１絶縁膜７のうちのフローティングゲート電極８と第１電子供給層４ａとの間に位置する部分の面積より小さくされている。このため、従来の半導体装置と比較して、フローティングゲート電極８から電荷注入領域７ｂを介して電荷注入電極１３に抜ける電子（電荷）を少なくできる。   Also in this embodiment, there is a possibility that electrons accumulated in the floating gate electrode 8 may escape to the charge injection electrode 13 through the charge injection region 7b. However, the area of the charge injection region 7b in the first insulating film 7 is made smaller than the area of the portion of the first insulating film 7 located between the floating gate electrode 8 and the first electron supply layer 4a. Yes. For this reason, compared with a conventional semiconductor device, electrons (charges) that escape from the floating gate electrode 8 to the charge injection electrode 13 through the charge injection region 7b can be reduced.

また、電荷注入電極１３は、電荷注入時以外は外部回路と接続されておらず、フローティング状態とされている。このため、フローティングゲート電極８に蓄積された電子（電荷）が電荷注入電極１３に抜けたとしても当該電子（電荷）は電荷注入電極１３に蓄積されて消滅しない。この場合、電荷注入電極１３の体積がフローティングゲート電極８の体積より小さくされている場合には、フローティングゲート電極８に蓄積された電子（電荷）が電荷注入電極１３に抜ける総量を少なくできる。   The charge injection electrode 13 is not connected to an external circuit except during charge injection, and is in a floating state. For this reason, even if the electrons (charges) accumulated in the floating gate electrode 8 escape to the charge injection electrode 13, the electrons (charges) are accumulated in the charge injection electrode 13 and do not disappear. In this case, when the volume of the charge injection electrode 13 is smaller than the volume of the floating gate electrode 8, the total amount of electrons (charges) accumulated in the floating gate electrode 8 can be reduced to the charge injection electrode 13.

そして、電荷注入電極１３に所定の電子（電荷）が蓄積された場合（フローティングゲート電極８から所定量の電子が抜けた場合）には、フローティングゲート電極８と電荷注入電極１３との間で電子（電荷）の移動が発生しなくなる。つまり、フローティングゲート電極８に蓄積された電子（電荷）が全て抜けることを抑制できる。このため、フローティングゲート電極８に蓄積させる電子（電荷）を適宜調整することにより、フローティングゲート電極８に蓄積された電子（電荷）が電荷注入電極１３に抜けるとしても、２ＤＥＧ層６ａを分断するのに十分な電子（電荷）を残すことができる。言い換えると、２ＤＥＧ層６ａを分断するのに十分な電位にフローティングゲート電極８を維持することができる。   When predetermined electrons (charges) are accumulated in the charge injection electrode 13 (when a predetermined amount of electrons have escaped from the floating gate electrode 8), electrons are transferred between the floating gate electrode 8 and the charge injection electrode 13. No (charge) movement occurs. That is, it is possible to suppress the escape of all electrons (charges) accumulated in the floating gate electrode 8. Therefore, by appropriately adjusting the electrons (charges) accumulated in the floating gate electrode 8, the 2DEG layer 6a is divided even if the electrons (charges) accumulated in the floating gate electrode 8 escape to the charge injection electrode 13. Can leave sufficient electrons (charges). In other words, the floating gate electrode 8 can be maintained at a potential sufficient to divide the 2DEG layer 6a.

さらに、本実施形態では、第２絶縁膜９のうちのフローティングゲート電極８とコントロールゲート電極１０との間に位置する部分の厚さＴ３は、電荷注入領域７ｂより厚くされている。そして、第１絶縁膜７のうちの電荷注入領域７ｂの面積は、第２絶縁膜９のうちのフローティングゲート電極８とコントロールゲート電極１０との間に位置する部分の面積より小さくされている。このため、フローティングゲート電極８からコントロールゲート電極１０に電子（電荷）が抜けることも抑制できる。   Furthermore, in the present embodiment, the thickness T3 of the portion of the second insulating film 9 located between the floating gate electrode 8 and the control gate electrode 10 is thicker than the charge injection region 7b. The area of the charge injection region 7 b in the first insulating film 7 is made smaller than the area of the portion of the second insulating film 9 located between the floating gate electrode 8 and the control gate electrode 10. For this reason, it is possible to suppress the escape of electrons (charges) from the floating gate electrode 8 to the control gate electrode 10.

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して電荷注入電極１３を形成する場所を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。 (Second Embodiment)
A second embodiment of the present invention will be described. In the present embodiment, the place where the charge injection electrode 13 is formed is changed with respect to the first embodiment, and the others are the same as those in the first embodiment, and thus the description thereof is omitted here.

本実施形態では、図６および図７に示されるように、電荷注入電極１３は第２絶縁膜９上に形成されている。なお、図６は、図７中のVI−VI線に沿った断面に相当している。   In this embodiment, as shown in FIGS. 6 and 7, the charge injection electrode 13 is formed on the second insulating film 9. 6 corresponds to a cross section taken along line VI-VI in FIG.

具体的には、第２絶縁膜９には、フローティングゲート電極８のうちのコントロールゲート電極１０から突出する部分を覆う部分に凹部９ｄが形成されている。そして、第２絶縁膜９のうちの凹部９ｄとフローティングゲート電極８との間に位置する部分にて電荷注入領域９ｅが形成されている。また、電荷注入電極１３は、凹部９ｄに埋め込まれるように、第２絶縁膜９上に形成されている。   Specifically, a recess 9 d is formed in the second insulating film 9 in a portion that covers a portion of the floating gate electrode 8 that protrudes from the control gate electrode 10. A charge injection region 9 e is formed in a portion of the second insulating film 9 located between the recess 9 d and the floating gate electrode 8. The charge injection electrode 13 is formed on the second insulating film 9 so as to be embedded in the recess 9d.

なお、電荷注入領域９ｅは、上記第１実施形態と同様に、凹部９ｄの底面とフローティングゲート電極８との間の長さである厚さＴ４が電荷注入電極１３からの電子がトンネル効果によって通過することのできる厚さとされている。そして、第１絶縁膜７のうちのフローティングゲート電極８と第１電子供給層４ａとの間に位置する部分の厚さＴ２は、電荷注入領域９ｅの厚さＴ４より厚くされている。同様に、第２絶縁膜９のうちのフローティングゲート電極８とコントロールゲート電極１０との間に位置する部分の厚さＴ３は、電荷注入領域９ｅの厚さＴ４より厚くされている。   As in the first embodiment, the charge injection region 9e has a thickness T4 which is the length between the bottom surface of the recess 9d and the floating gate electrode 8, and electrons from the charge injection electrode 13 pass through the tunnel effect. Thickness that can be done. The thickness T2 of the portion of the first insulating film 7 located between the floating gate electrode 8 and the first electron supply layer 4a is made thicker than the thickness T4 of the charge injection region 9e. Similarly, the thickness T3 of the portion of the second insulating film 9 located between the floating gate electrode 8 and the control gate electrode 10 is thicker than the thickness T4 of the charge injection region 9e.

また、図６および図７に示されるように、基板５の上方から視たとき、第２絶縁膜９のうちの電荷注入領域９ｅの面積は、第１絶縁膜７のうちのフローティングゲート電極８と第１電子供給層４ａとの間に位置する部分の面積より小さくされている。同様に、電荷注入領域９ｅの面積は、第２絶縁膜７のうちのフローティングゲート電極８とコントロールゲート電極１０との間に位置する部分の面積より小さくされている。   As shown in FIGS. 6 and 7, when viewed from above the substrate 5, the area of the charge injection region 9 e in the second insulating film 9 is equal to the floating gate electrode 8 in the first insulating film 7. And the area of the portion located between the first electron supply layer 4a. Similarly, the area of the charge injection region 9 e is smaller than the area of the portion of the second insulating film 7 located between the floating gate electrode 8 and the control gate electrode 10.

このように、第２絶縁膜９上に電荷注入電極１３を形成し、電荷注入電極１３から第２絶縁膜９の電荷注入領域９ｅを介してフローティングゲート電極８に電子を蓄積するようにしても、上記第１実施形態と同様の効果を得ることができる。   As described above, the charge injection electrode 13 is formed on the second insulating film 9, and electrons are accumulated in the floating gate electrode 8 from the charge injection electrode 13 through the charge injection region 9 e of the second insulating film 9. The same effects as those of the first embodiment can be obtained.

なお、本実施形態では、電荷注入電極１３から第２絶縁膜９にて構成される電荷注入領域９ｅを介してフローティングゲート電極８に電子が蓄積されるため、第２電子供給層４ｂは形成されていない。   In the present embodiment, since electrons are accumulated in the floating gate electrode 8 from the charge injection electrode 13 through the charge injection region 9e constituted by the second insulating film 9, the second electron supply layer 4b is formed. Not.

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対して第２電子供給層４ｂの下方に形成される２ＤＥＧ層６ｂを分断したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。 (Third embodiment)
A third embodiment of the present invention will be described. In the present embodiment, the 2DEG layer 6b formed below the second electron supply layer 4b is divided from the first embodiment, and the other parts are the same as those in the first embodiment. Is omitted.

本実施形態では、図８に示されるように、第２電子供給層４ｂの下方に形成される２ＤＥＧ層６ｂは、ダメージ領域１４によって分断されている。そして、基板５（第２電子供給層４ｂ）のうちのダメージ領域１４上の部分には、第３絶縁膜１５が形成されている。   In the present embodiment, as shown in FIG. 8, the 2DEG layer 6 b formed below the second electron supply layer 4 b is divided by the damaged region 14. A third insulating film 15 is formed on the damaged region 14 in the substrate 5 (second electron supply layer 4b).

このような半導体装置は、例えば、次のように製造される。すなわち、上記第１実施形態と同様の工程を行った後（フローティングゲート電極８に電子を蓄積した後）、図９に示されるように、マスクを用いたドライエッチング等により、第１、第２絶縁膜７、９に開口部７ｆ、９ｆを形成して第２電子供給層４ｂの一部を露出させる。そして、基板５の上方からＮ、Ａｒ等をイオン注入してダメージ領域１４を形成することにより、２ＤＥＧ層６ｂを分断する。その後、当該開口部７ｆ、９ｆにＣＶＤ法やＡＬＤ法等によって第３絶縁膜１５を配置することにより、上記半導体装置が製造される。   Such a semiconductor device is manufactured as follows, for example. That is, after performing the same steps as in the first embodiment (after accumulating electrons in the floating gate electrode 8), as shown in FIG. 9, the first and second layers are formed by dry etching using a mask or the like. Openings 7f and 9f are formed in the insulating films 7 and 9, and a part of the second electron supply layer 4b is exposed. Then, N, Ar, etc. are ion-implanted from above the substrate 5 to form the damaged region 14, thereby dividing the 2DEG layer 6b. Thereafter, the semiconductor device is manufactured by disposing the third insulating film 15 in the openings 7f and 9f by the CVD method, the ALD method or the like.

これによれば、フローティングゲート電極８に電子を蓄積した後に２ＤＥＧ層６ｂが分断されるため、フローティングゲート電極８から電荷注入電極１３に電子が抜け難くなる。このため、さらに、フローティングゲート電極８から電子が抜けることを抑制できる。   According to this, since the 2DEG layer 6 b is divided after the electrons are accumulated in the floating gate electrode 8, it is difficult for the electrons to escape from the floating gate electrode 8 to the charge injection electrode 13. For this reason, the escape of electrons from the floating gate electrode 8 can be further suppressed.

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。 (Other embodiments)
The present invention is not limited to the embodiment described above, and can be appropriately changed within the scope described in the claims.

例えば、上記各実施形態では、電子走行層３として窒化ガリウム、第１、第２電子供給層４ａ、４ｂとして窒化アルミニウムガリウムを例に挙げて説明した。しかしながら、電子走行層３および第１、第２電子供給層４ａ、４ｂの組み合わせは、２ＤＥＧ層６ａ、６ｂが生成されるものであれば適宜変更可能であり、窒化インジウムガリウム（ＩｎＧａＮ）や窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）、窒化インジウムアルミニウム（ＩｎＡｌＮ）等を用いてもよい。   For example, in each of the above-described embodiments, gallium nitride is used as the electron transit layer 3 and aluminum gallium nitride is used as the first and second electron supply layers 4a and 4b. However, the combination of the electron transit layer 3 and the first and second electron supply layers 4a and 4b can be appropriately changed as long as the 2DEG layers 6a and 6b are generated. Indium gallium nitride (InGaN) or indium nitride Aluminum gallium (InAlGaN), indium aluminum nitride (InAlN), or the like may be used.

また、上記各実施形態において、第１、第２電子供給層４ａ、４ｂとして窒化アルミニウムガリウムを用いる場合には、第１、第２電子供給層４ａ、４ｂをＡｌとＧａの混晶比の異なる複数の窒化アルミニウムガリウム層を複数積層して構成してもよい。   In each of the above embodiments, when aluminum gallium nitride is used as the first and second electron supply layers 4a and 4b, the first and second electron supply layers 4a and 4b have different mixed crystal ratios of Al and Ga. A plurality of aluminum gallium nitride layers may be stacked.

そして、上記各実施形態では、各フローティングゲート電極８が延設方向の他端部側で接続されているものを説明したが、各フローティングゲート電極８が分離されていてもよい。この場合、各フローティングゲート電極８と対応するように電荷注入電極１３を形成すればよい。   In the above embodiments, the floating gate electrodes 8 are connected on the other end side in the extending direction. However, the floating gate electrodes 8 may be separated. In this case, the charge injection electrode 13 may be formed so as to correspond to each floating gate electrode 8.

さらに、上記各実施形態において、図１０に示されるように、第１電子供給層４ａに電子走行層３に達するゲートリセス１６が形成されていてもよい。このような半導体装置では、ゲートリセス１６によって２ＤＥＧ層６ａが分断されてノーマリオフ特性を得ることができるが、上記のようにフローティングゲート電極８を備えることにより、コントロールゲート電極１０に印加する閾値電圧を適宜変更できる。   Furthermore, in each of the above embodiments, as shown in FIG. 10, the gate recess 16 reaching the electron transit layer 3 may be formed in the first electron supply layer 4a. In such a semiconductor device, the 2DEG layer 6a is divided by the gate recess 16 to obtain normally-off characteristics. However, by providing the floating gate electrode 8 as described above, the threshold voltage applied to the control gate electrode 10 is appropriately set. Can change.

そして、上記各実施形態において、第１電子供給層４ａは、フローティングゲート電極８と対向する部分の厚さが部分的に薄くされていてもよい。言い換えると、図１０において、ゲートリセス１６は、電子走行層３に達しないように形成されていてもよい。つまり、フローティングゲート電極８と対向する部分の２ＤＥＧ層６ａの濃度が予め薄くされた半導体装置としてもよい。   In each of the above embodiments, the thickness of the first electron supply layer 4a facing the floating gate electrode 8 may be partially reduced. In other words, in FIG. 10, the gate recess 16 may be formed so as not to reach the electron transit layer 3. That is, a semiconductor device in which the concentration of the 2DEG layer 6a in the portion facing the floating gate electrode 8 is previously reduced may be used.

また、上記第３実施形態の変形例として、フローティングゲート電極８に電子を蓄積させた後、マスクを用いたドライエッチング等により、電荷注入電極１３を除去するようにしてもよい。そして、上記第２実施形態においても、フローティングゲート電極８に電子を蓄積させた後に電荷注入電極１３を除去するようにしてもよい。   As a modification of the third embodiment, after the electrons are accumulated in the floating gate electrode 8, the charge injection electrode 13 may be removed by dry etching or the like using a mask. In the second embodiment, the charge injection electrode 13 may be removed after the electrons are accumulated in the floating gate electrode 8.

３ 電子走行層（第１半導体層）
４ａ、４ｂ 第１、第２電子走行層（第１、第２領域）
５ 基板
６ａ、６ｂ ２ＤＥＧ層
７ 第１絶縁膜
７ｂ 電荷注入領域
８ フローティングゲート電極
９ 第２絶縁膜
９ｅ 電荷注入領域
１０ コントロールゲート電極
１１ ソース電極（第１電極）
１２ ドレイン電極（第２電極）
１３ 電荷注入電極

3 Electron travel layer (first semiconductor layer)
4a, 4b First and second electron travel layers (first and second regions)
5 Substrate 6a, 6b 2DEG layer 7 First insulating film 7b Charge injection region 8 Floating gate electrode 9 Second insulating film 9e Charge injection region 10 Control gate electrode 11 Source electrode (first electrode)
12 Drain electrode (second electrode)
13 Charge injection electrode

Claims (10)

第１半導体層（３）と、前記第１半導体層とヘテロ接合されることによって前記第１半導体層に２次元電子ガス層（６ａ）を生成する第２半導体層（４ａ）と、を有する基板（５）と、
前記基板上に形成された第１絶縁膜（７）と、
前記第１絶縁膜上に形成され、負の電荷を蓄積するフローティングゲート電極（８）と、
前記フローティングゲート電極を覆う第２絶縁膜（９）と、
前記第２絶縁膜を介して前記フローティングゲート電極上に配置されたコントロールゲート電極（１０）と、
前記基板上に形成された第１電極（１１）と、
前記基板上に形成された第２電極（１２）と、を備えるノーマリオフ型の半導体装置において、
前記フローティングゲート電極に前記第１絶縁膜または前記第２絶縁膜を介して負の電荷を注入する電荷注入電極（１３）を有し、
前記第１絶縁膜のうちの前記第１電極と前記第２電極との間の電流経路となる前記２次元電子ガス層を生成する前記第２半導体層と前記フローティングゲート電極との間に位置する部分の厚さ（Ｔ２）は、前記電荷注入電極から前記第１絶縁膜または前記第２絶縁膜のうちの前記フローティングゲート電極に蓄積させる負の電荷が通過する電荷注入領域（７ｂ、９ｅ）の厚さ（Ｔ１、Ｔ４）より厚くされており、
前記第２半導体層は、前記第１電極と前記第２電極との間の電流経路となる前記２次元電子ガス層を前記第１半導体層に生成する第１領域（４ａ）と、当該２次元電子ガス層と分離された２次元電子ガス層（６ｂ）を前記第１半導体層に生成する第２領域（４ｂ）とを有し、
前記第１絶縁膜は、前記第２領域上に位置する部分に凹部（７ａ）が形成され、前記凹部の底面と前記第２領域との間に位置する部分にて前記電荷注入領域（７ｂ）を構成しており、
前記フローティングゲート電極は、前記凹部を埋め込むように配置されており、
前記電荷注入電極は、前記第２領域と電気的に接続されることにより、前記第２領域にて生成された前記２次元電子ガス層および前記電荷注入領域を介して前記フローティングゲート電極に負の電荷を蓄積させることを特徴とする半導体装置。 A substrate having a first semiconductor layer (3) and a second semiconductor layer (4a) that forms a two-dimensional electron gas layer (6a) in the first semiconductor layer by heterojunction with the first semiconductor layer (5) and
A first insulating film (7) formed on the substrate;
A floating gate electrode (8) formed on the first insulating film and storing negative charges;
A second insulating film (9) covering the floating gate electrode;
A control gate electrode (10) disposed on the floating gate electrode via the second insulating film;
A first electrode (11) formed on the substrate;
A normally-off type semiconductor device comprising: a second electrode (12) formed on the substrate;
A charge injection electrode (13) for injecting negative charges into the floating gate electrode through the first insulating film or the second insulating film;
The first insulating film is located between the second semiconductor layer that generates the two-dimensional electron gas layer serving as a current path between the first electrode and the second electrode, and the floating gate electrode. The thickness (T2) of the portion is such that the negative charge accumulated in the floating gate electrode of the first insulating film or the second insulating film from the charge injection electrode passes through the charge injection region (7b, 9e). It is thicker than the thickness (T1, T4) ,
The second semiconductor layer includes a first region (4a) that generates the two-dimensional electron gas layer in the first semiconductor layer, which serves as a current path between the first electrode and the second electrode, and the two-dimensional A second region (4b) for generating a two-dimensional electron gas layer (6b) separated from the electron gas layer in the first semiconductor layer;
In the first insulating film, a recess (7a) is formed in a portion located on the second region, and the charge injection region (7b) is formed in a portion located between the bottom surface of the recess and the second region. Comprising
The floating gate electrode is disposed so as to fill the recess,
The charge injection electrode is negatively connected to the floating gate electrode through the two-dimensional electron gas layer generated in the second region and the charge injection region by being electrically connected to the second region. A semiconductor device which accumulates electric charges . 前記第２領域にて生成された前記２次元電子ガス層は、ダメージ領域（１４）によって分断されていることを特徴とする請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1 , wherein the two-dimensional electron gas layer generated in the second region is divided by a damaged region (14). 第１半導体層（３）と、前記第１半導体層とヘテロ接合されることによって前記第１半導体層に２次元電子ガス層（６ａ）を生成する第２半導体層（４ａ）と、を有する基板（５）と、
前記基板上に形成された第１絶縁膜（７）と、
前記第１絶縁膜上に形成され、負の電荷を蓄積するフローティングゲート電極（８）と、
前記フローティングゲート電極を覆う第２絶縁膜（９）と、
前記第２絶縁膜を介して前記フローティングゲート電極上に配置されたコントロールゲート電極（１０）と、
前記基板上に形成された第１電極（１１）と、
前記基板上に形成された第２電極（１２）と、を備えるノーマリオフ型の半導体装置において、
前記フローティングゲート電極に前記第１絶縁膜または前記第２絶縁膜を介して負の電荷を注入する電荷注入電極（１３）を有し、
前記第１絶縁膜のうちの前記第１電極と前記第２電極との間の電流経路となる前記２次元電子ガス層を生成する前記第２半導体層と前記フローティングゲート電極との間に位置する部分の厚さ（Ｔ２）は、前記電荷注入電極から前記第１絶縁膜または前記第２絶縁膜のうちの前記フローティングゲート電極に蓄積させる負の電荷が通過する電荷注入領域（７ｂ、９ｅ）の厚さ（Ｔ１、Ｔ４）より厚くされており、
前記基板の上方から視たとき、前記フローティングゲート電極は前記コントロールゲート電極から突出しており、
前記第２絶縁膜は、前記フローティングゲート電極のうちの前記コントロールゲート電極から突出する部分を覆う部分に凹部（９ｄ）が形成され、前記凹部の底面と前記フローティングゲート電極との間に位置する部分にて前記電荷注入領域（９ｅ）を構成しており、
前記電荷注入電極は、前記凹部を埋め込むように配置され、前記電荷注入領域を介して前記フローティングゲート電極に負の電荷を蓄積させることを特徴とする半導体装置。 A substrate having a first semiconductor layer (3) and a second semiconductor layer (4a) that forms a two-dimensional electron gas layer (6a) in the first semiconductor layer by heterojunction with the first semiconductor layer (5) and
A first insulating film (7) formed on the substrate;
A floating gate electrode (8) formed on the first insulating film and storing negative charges;
A second insulating film (9) covering the floating gate electrode;
A control gate electrode (10) disposed on the floating gate electrode via the second insulating film;
A first electrode (11) formed on the substrate;
A normally-off type semiconductor device comprising: a second electrode (12) formed on the substrate;
A charge injection electrode (13) for injecting negative charges into the floating gate electrode through the first insulating film or the second insulating film;
The first insulating film is located between the second semiconductor layer that generates the two-dimensional electron gas layer serving as a current path between the first electrode and the second electrode, and the floating gate electrode. The thickness (T2) of the portion is such that the negative charge accumulated in the floating gate electrode of the first insulating film or the second insulating film from the charge injection electrode passes through the charge injection region (7b, 9e). It is thicker than the thickness (T1, T4) ,
When viewed from above the substrate, the floating gate electrode protrudes from the control gate electrode,
The second insulating film has a recess (9d) formed in a portion covering the portion of the floating gate electrode protruding from the control gate electrode, and is located between the bottom surface of the recess and the floating gate electrode Constituting the charge injection region (9e) at
The semiconductor device according to claim 1, wherein the charge injection electrode is disposed so as to fill the recess, and negative charge is accumulated in the floating gate electrode through the charge injection region . 前記第２絶縁膜は、前記フローティングゲート電極と前記コントロールゲート電極との間に位置する部分の厚さ（Ｔ３）が前記電荷注入領域の厚さより厚くされていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。 The thickness (T3) of the portion of the second insulating film located between the floating gate electrode and the control gate electrode is made thicker than the thickness of the charge injection region. 4. The semiconductor device according to any one of 3 . 前記基板の上方から視たとき、前記電荷注入領域の面積は、前記第１絶縁膜のうちの前記第１電極と前記第２電極との間の電流経路となる前記２次元電子ガス層を生成する前記第２半導体層と前記フローティングゲート電極との間に位置する部分の面積より小さくされていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。 When viewed from above the substrate, the area of the charge injection region generates the two-dimensional electron gas layer serving as a current path between the first electrode and the second electrode of the first insulating film. the semiconductor device according to being smaller than the area of the portion located on any one of claims 1 to 4, wherein the between the second semiconductor layer and the floating gate electrode. 前記基板の上方から視たとき、前記電荷注入領域の面積は、前記第２絶縁膜のうちの前記フローティングゲート電極と前記コントロールゲート電極との間に位置する部分の面積より小さくされていることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。 When viewed from above the substrate, the area of the charge injection region is smaller than the area of the second insulating film located between the floating gate electrode and the control gate electrode. the semiconductor device according to any one of claims 1 to 5, characterized. 第１半導体層（３）と、前記第１半導体層とヘテロ接合されることによって前記第１半導体層に２次元電子ガス層（６ａ）を生成する第２半導体層（４ａ）と、を有する基板（５）を用意する工程と、
前記基板上に前記第１絶縁膜（７）を形成する工程と、
前記第１絶縁膜上にフローティングゲート電極（８）を形成する工程と、
前記フローティングゲート電極を覆う第２絶縁膜（９）を形成する工程と、
前記第２絶縁膜上にコントロールゲート電極（１０）を形成する工程と、
前記フローティングゲート電極に負の電荷を蓄積させる電荷注入電極（１３）を形成する工程と、
前記電荷注入電極から前記フローティングゲート電極に負の電荷を蓄積させる工程と、を行い、
前記第１絶縁膜を形成する工程および前記第２絶縁膜を形成する工程では、前記第１絶縁膜のうちの前記第１電極と前記第２電極との間の電流経路となる前記２次元電子ガス層を生成する前記第２半導体層と前記フローティングゲート電極との間に位置する部分の厚さ（Ｔ２）が前記電荷注入電極から前記第１絶縁膜または前記第２絶縁膜のうちの前記フローティングゲート電極に蓄積させる負の電荷が通過する電荷注入領域（７ｂ、９ｅ）の厚さ（Ｔ１、Ｔ４）より厚くなるように、前記第１、第２絶縁膜を形成し、
前記基板として、前記第１電極と前記第２電極との間の電流経路となる前記２次元電子ガス層を前記第１半導体層に生成する前記第２半導体層としての第１領域（４ａ）と、当該２次元電子ガス層と分離された２次元電子ガス層（６ｂ）を前記第１半導体層に生成する第２領域（４ｂ）とを有するものを用意し、
前記第１絶縁膜を形成する工程では、前記第１絶縁膜を形成した後、前記第２領域上に位置する部分に凹部（７ａ）を形成することにより、前記凹部の底面と前記第２領域との間に位置する部分にて前記電荷注入領域（７ｂ）を構成し、
前記フローティングゲート電極を形成する工程では、前記凹部を埋め込むように前記フローティングゲート電極を形成し、
前記電荷注入電極を形成する工程では、前記第２領域を介して前記第２領域にて生成された前記２次元電子ガス層と電気的に接続されるように前記電荷注入電極を形成し、
前記フローティングゲート電極に負の電荷を蓄積させる工程では、前記電荷注入電極から前記第２領域にて生成された前記２次元電子ガス層および前記電荷注入領域を介して前記フローティングゲート電極に負の電荷を蓄積し、
前記フローティングゲート電極に負の電荷を蓄積させる工程の後、前記フローティングゲート電極と前記電荷注入電極とを分離する工程を行うことを特徴とする半導体装置の製造方法。 A substrate having a first semiconductor layer (3) and a second semiconductor layer (4a) that forms a two-dimensional electron gas layer (6a) in the first semiconductor layer by heterojunction with the first semiconductor layer Preparing (5);
Forming the first insulating film (7) on the substrate;
Forming a floating gate electrode (8) on the first insulating film;
Forming a second insulating film (9) covering the floating gate electrode;
Forming a control gate electrode (10) on the second insulating film;
Forming a charge injection electrode (13) for accumulating negative charges in the floating gate electrode;
Storing negative charges from the charge injection electrode to the floating gate electrode,
In the step of forming the first insulating film and the step of forming the second insulating film, the two-dimensional electrons serving as a current path between the first electrode and the second electrode of the first insulating film The thickness (T2) of the portion located between the second semiconductor layer that generates the gas layer and the floating gate electrode is set to the floating portion of the first insulating film or the second insulating film from the charge injection electrode. Forming the first and second insulating films so as to be thicker than the thickness (T1, T4) of the charge injection region (7b, 9e) through which the negative charge accumulated in the gate electrode passes ;
A first region (4a) as the second semiconductor layer for generating the two-dimensional electron gas layer in the first semiconductor layer as a current path between the first electrode and the second electrode as the substrate; Preparing a second region (4b) for generating a two-dimensional electron gas layer (6b) separated from the two-dimensional electron gas layer in the first semiconductor layer;
In the step of forming the first insulating film, after forming the first insulating film, a concave portion (7a) is formed in a portion located on the second region, whereby the bottom surface of the concave portion and the second region are formed. The charge injection region (7b) is formed in a portion located between
In the step of forming the floating gate electrode, the floating gate electrode is formed so as to fill the recess,
In the step of forming the charge injection electrode, the charge injection electrode is formed so as to be electrically connected to the two-dimensional electron gas layer generated in the second region via the second region,
In the step of accumulating negative charges in the floating gate electrode, negative charges are generated in the floating gate electrode through the two-dimensional electron gas layer generated in the second region from the charge injection electrode and the charge injection region. Accumulate
A method of manufacturing a semiconductor device, comprising the step of separating the floating gate electrode and the charge injection electrode after the step of accumulating negative charges in the floating gate electrode . 前記分離する工程では、前記第２領域にて生成された前記２次元電子ガス層が分断されるように、前記第１半導体層にダメージ領域（１４）を形成することを特徴とする請求項７に記載の半導体装置の製造方法。 Wherein in the separation to process, so that the two-dimensional electron gas layer generated in the second region is divided, claims 7, characterized in that to form a damaged region (14) to said first semiconductor layer The manufacturing method of the semiconductor device as described in any one of Claims 1-3. 前記分離する工程では、前記電荷注入電極を除去することを特徴とする請求項７に記載の半導体装置の製造方法。 8. The method of manufacturing a semiconductor device according to claim 7 , wherein in the separating step, the charge injection electrode is removed. 第１半導体層（３）と、前記第１半導体層とヘテロ接合されることによって前記第１半導体層に２次元電子ガス層（６ａ）を生成する第２半導体層（４ａ）と、を有する基板（５）を用意する工程と、
前記基板上に前記第１絶縁膜（７）を形成する工程と、
前記第１絶縁膜上にフローティングゲート電極（８）を形成する工程と、
前記フローティングゲート電極を覆う第２絶縁膜（９）を形成する工程と、
前記第２絶縁膜上にコントロールゲート電極（１０）を形成する工程と、
前記フローティングゲート電極に負の電荷を蓄積させる電荷注入電極（１３）を形成する工程と、
前記電荷注入電極から前記フローティングゲート電極に負の電荷を蓄積させる工程と、を行い、
前記第１絶縁膜を形成する工程および前記第２絶縁膜を形成する工程では、前記第１絶縁膜のうちの前記第１電極と前記第２電極との間の電流経路となる前記２次元電子ガス層を生成する前記第２半導体層と前記フローティングゲート電極との間に位置する部分の厚さ（Ｔ２）が前記電荷注入電極から前記第１絶縁膜または前記第２絶縁膜のうちの前記フローティングゲート電極に蓄積させる負の電荷が通過する電荷注入領域（７ｂ、９ｅ）の厚さ（Ｔ１、Ｔ４）より厚くなるように、前記第１、第２絶縁膜を形成し、
前記フローティングゲート電極を形成する工程および前記コントロールゲート電極を形成する工程では、前記基板の上方から視たとき、前記フローティングゲート電極が前記コントロールゲート電極から突出するように前記フローティングゲート電極および前記コントロールゲート電極を形成し、
前記第２絶縁膜を形成する工程では、前記第２絶縁膜を形成した後、前記第２絶縁膜のうちの前記フローティングゲート電極における前記コントロールゲート電極から突出する部分を覆う部分に凹部（９ｄ）を形成することにより、前記凹部の底面と前記フローティングゲート電極との間に位置する部分にて前記電荷注入領域（９ｅ）を構成し、
前記電荷注入電極を形成する工程では、前記凹部を埋め込むように前記電荷注入電極を構成し、
前記フローティングゲート電極に負の電荷を蓄積させる工程では、前記電荷注入電極から前記電荷注入領域を介して前記フローティングゲート電極に負の電荷を蓄積し、
前記フローティングゲート電極に負の電荷を蓄積させる工程の後、前記電荷注入電極を除去することを特徴とする半導体装置の製造方法。 A substrate having a first semiconductor layer (3) and a second semiconductor layer (4a) that forms a two-dimensional electron gas layer (6a) in the first semiconductor layer by heterojunction with the first semiconductor layer Preparing (5);
Forming the first insulating film (7) on the substrate;
Forming a floating gate electrode (8) on the first insulating film;
Forming a second insulating film (9) covering the floating gate electrode;
Forming a control gate electrode (10) on the second insulating film;
Forming a charge injection electrode (13) for accumulating negative charges in the floating gate electrode;
Storing negative charges from the charge injection electrode to the floating gate electrode,
In the step of forming the first insulating film and the step of forming the second insulating film, the two-dimensional electrons serving as a current path between the first electrode and the second electrode of the first insulating film The thickness (T2) of the portion located between the second semiconductor layer that generates the gas layer and the floating gate electrode is set to the floating portion of the first insulating film or the second insulating film from the charge injection electrode. Forming the first and second insulating films so as to be thicker than the thickness (T1, T4) of the charge injection region (7b, 9e) through which the negative charge accumulated in the gate electrode passes ;
In the step of forming the floating gate electrode and the step of forming the control gate electrode, the floating gate electrode and the control gate are projected so that the floating gate electrode protrudes from the control gate electrode when viewed from above the substrate. Forming electrodes,
In the step of forming the second insulating film, after forming the second insulating film, a recess (9d) is formed in a portion of the second insulating film that covers a portion of the floating gate electrode protruding from the control gate electrode. Forming the charge injection region (9e) at a portion located between the bottom surface of the recess and the floating gate electrode,
In the step of forming the charge injection electrode, the charge injection electrode is configured so as to fill the concave portion,
In the step of storing negative charges in the floating gate electrode, negative charges are stored in the floating gate electrode from the charge injection electrode through the charge injection region,
A method of manufacturing a semiconductor device , wherein the charge injection electrode is removed after the step of accumulating negative charges in the floating gate electrode .
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