JP6249403B2

JP6249403B2 - 光遅延線及び電子バッファ融合型光パケットバッファ制御装置

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Publication number: JP6249403B2
Application number: JP2014036222A
Authority: JP
Inventors: 孝弘平山; 英昭古川
Original assignee: National Institute of Information and Communications Technology
Current assignee: National Institute of Information and Communications Technology
Priority date: 2014-02-27
Filing date: 2014-02-27
Publication date: 2017-12-20
Anticipated expiration: 2034-02-27
Also published as: JP2015162772A; US20170013332A1; US9961420B2; WO2015129330A1

Description

本発明は，光遅延線（ＦＤＬ）バッファに電子バッファを併設し，電子バッファを動的に活用することで，低消費電力かつトラヒックの増大にも柔軟に対応できる光パケットバッファ制御装置に関する。

特開２００８−２１１５３０号公報（特許文献１）には，光パケットバッファ制御装置が開示されている。この光パケットバッファ制御装置は，複数の遅延線を有する光遅延線バッファを含む。

光遅延線バッファは，遅延量が一定である。よって，光遅延線バッファが光パケットに与えられる遅延量は，固定された離散的な値となる。このため，長さの異なる光パケットが光遅延線バッファに同時に到達した場合，光パケットに過剰な遅延が与えられるため，連続する光パケットの間に空白が生じた状態で出力されることとなる。この空白は，回線利用率を低下させることとなる。

さらに光遅延線バッファを拡張するためには，多くの遅延線が必要となる。遅延線は，一般的に，光路長を調整することにより与える遅延量を制御する。このため，光遅延線バッファを拡張しようとした場合，長い遅延線が必要となり，装置が大掛かりとなるほか，長い遅延線により信号品質が劣化するという問題も生じうる。

特開２００８−２１１５３０号公報

そこで，本発明は，装置を大掛かりとせずに，トラヒックに動的に対応でき，消費電力を抑えた光パケットバッファ制御装置を提供することを目的とする。

本発明は，基本的には，光パケットバッファ制御装置において，光遅延線（ＦＤＬ）バッファに電子バッファを併設し，電子バッファを柔軟に活用することで，トラヒックの増大にも効果的に対応でき，低消費電力で済み，装置も大掛かりにならずに済むという知見に基づく。

本発明は，光遅延線及び電子バッファ融合型光パケットバッファ制御装置に関する。この装置は，Ｎ個の入力端１１と，光パケット情報取得部１３と，複数のスイッチ１５と，複数の遅延線１７と，電子バッファ１９と，出力端２１と，バッファ制御部２３とを有する。

入力端１１は，光パケットを入力する要素である。光パケット情報取得部１３は，Ｎ個の入力端１１と接続され，光パケットに関するパケット情報を得るための要素である。複数のスイッチ１５は，Ｎ個の入力端１１と接続された要素である。複数の遅延線１７は，複数のスイッチ１５のそれぞれと接続された要素である。電子バッファ１９は，Ｎ個の入力端１１と接続された要素である。出力端２１は，複数の遅延線１７及び電子バッファ１９と接続された要素である。バッファ制御部２３は，光パケット情報取得部１３と接続され，Ｎ個の入力端１１と複数のスイッチ１５との接続関係，Ｎ個の入力端１１と電子バッファ１９との接続関係，及び，複数のスイッチ１５と複数の遅延線１７との接続関係を制御する要素である。

複数の遅延線１７は，それぞれ遅延量が異なる。

バッファ制御部２３は，パケット情報を受け取ってパケットのトラヒックを解析し，パケットのトラヒックが第１の閾値以下の場合は，電子バッファ１９を利用しないように制御する。または，バッファ制御部２３は，遅延線の利用状況に関する情報を受け取り，遅延線の利用率（利用されている遅延線の全ての遅延線の数に対する割合）が利用率に関する第１の閾値以下の場合には，電子バッファ１９を利用しないように制御する。

電子バッファ１９は，好ましくは，Ｎ個のＯ／Ｅ変換レシーバ３１と，メモリ３３と，Ｅ／Ｏ変換トランスミッタ３５とを有する。Ｅ／Ｏ変換トランスミッタ３５は，電子バッファにひとつのみ存在しても，複数存在してもよい。Ｎ個のＯ／Ｅ変換レシーバ３１は，Ｎ個の入力端１１のそれぞれと対応した要素である。メモリ３３は，Ｎ個のＯ／Ｅ変換レシーバ３１のそれぞれと接続された要素である。１個又は複数のＥ／Ｏ変換トランスミッタ３５は，出力端２１と接続され，メモリ３３から読み出された電気信号を光信号に変換する要素である。

この場合，バッファ制御部２３は，Ｎ個の入力端１１のそれぞれにおけるパケット情報に基づいて，それぞれの入力端１１の混雑状況を把握し，把握した混雑状況に基づいて，それぞれの入力端１１と接続された電子バッファに含まれる記憶領域の状態を制御する。また，バッファ制御部２３は，遅延線の利用状況に基づいて，電子バッファに含まれる記憶領域の状態を制御してもよい。

バッファ制御部２３の好ましい例は，パケットのトラヒックが第１の閾値以上第２の閾値以下の場合は，電子バッファ１９が動作準備状態となるように制御するものである。

バッファ制御部２３の好ましい例は，Ｎ個の入力端１１のうちいずれかから入力される光パケットを電子バッファ１９へと入力する場合，複数の遅延線１７のうち少なくとも１つを利用しないように制御するものである。

本発明の光遅延線及び電子バッファ融合型光パケットバッファ制御装置は，光遅延線バッファに電子バッファを併設し，混雑発生時には電子バッファを補助的に用いることでバッファ容量を確保することができ，通常時には電子バッファを使用しないか，バッファ占有率に応じて必要な記憶領域のみを使用する状態とするように動的に制御することで，電力消費量を抑えることができる。

図１は，本発明の光遅延線及び電子バッファ融合型光パケットバッファ制御装置の基本構成例を示すブロック図である。図２は，電子バッファの構成例を示すブロック図である。図３は，イーサネット（登録商標）フレームと光パケット変換を示す概念図である。図４は，４入力１出力の８遅延線バッファ（Ｎ＝４，Ｂ＝８)の構成例を示すブロック図である。図５は，光遅延線バッファの振る舞いを示す概念図である。図５（ａ）は，パケット到着時の様子を示す図である。図５（ｂ）は，パケットの相対位置を示す図である。図５（ｃ）は，光遅延バッファからの出力の理論的な位置関係の例を示す図である。図６は，ダンベル型トポロジの構成概念を示すブロック図である。図７は，端末の総受信バイト数（UDP）を示すグラフである。図８はフロー到着率λ=10⁵のときのボトルネックリンクにおける片方向の回線スループットを示す。図９はフロー到着率に対するTCPフローのグッドプット(アプリケーション層レベルのスループット)の平均値を示す。図１０は，融合型バッファの構成例を示すブロック図である。図１１は，所定時刻に発生したフローの平均グッドプットを計測した図である。図１２は，2秒おきにフロー到着率，すなわちトラヒック需要が変動する状況下での光遅延線バッファと融合型バッファの出力回線スループットを比較したグラフである。

以下，図面を用いて本発明を実施するための形態について説明する。本発明は，以下に説明する形態に限定されるものではなく，以下の形態から当業者が自明な範囲で適宜修正したものも含む。

本発明の第１の側面は，光遅延線及び電子バッファ融合型光パケットバッファ制御装置に関する。光パケットバッファ制御装置は，光パケットを中継する際に，複数の光パケットにそれぞれ適切な遅延を与え（又は与えず）衝突を防止する機構を有する。光パケットバッファ御装置は，例えば，ノード間に設置され，ルーティング機能を有する中継器として機能する。

図１は，本発明の光遅延線及び電子バッファ融合型光パケットバッファ制御装置の基本構成例を示すブロック図である。図１に示されるように，本発明の装置は，Ｎ個の入力端１１と，光パケット情報取得部１３と，複数のスイッチ１５と，複数の遅延線１７と，電子バッファ１９と，出力端２１と，バッファ制御部２３とを有する。Ｎは，２以上の整数である。

入力端１１は，光パケットを入力する要素である。それぞれの入力端１１は，光ファイバなどの伝送路と接続されている。そして，光ファイバを経由した光信号（例えば，光パケット信号）が，入力端１１を経て，光バッファ（又は電子バッファ）へと入力される。入力端１１は，概念的なものであり，特に導波路と別の物体である必要はない。

光パケット情報取得部１３は，Ｎ個の入力端１１と接続され，光パケットに関するパケット情報を得るための要素である。光パケット情報取得部１３は，特許文献１にいう読取器及び光パケット検出器のいずれか又は両方に相当する。このように光パケットを受信し光パケットに含まれる情報を読み出す機構は公知である。光パケットは，通常ヘッダとペイロードとを含む。パケット情報の例は，光パケットの頻度（量），光パケットのヘッダに含まれるアドレス，及びペイロードに含まれるデータである。光パケットの頻度を測定するためには，光パケット情報取得部１３に含まれる光検出器が光パケットを受信した所定時間当たりの数を求めてもよい。

複数のスイッチ１５は，Ｎ個の入力端１１と接続された要素である。このスイッチ１５は，光パケットをどの遅延線が処理するか（又はどの電子バッファが処理するか）を制御する。この光スイッチ１５は，バッファ制御部２３からの制御信号により，上記の制御処理を行う。

複数のスイッチ１５の例は，光分配器（スプリッタ）により光パケットを強度分岐し，所定の遅延線（又は遅延線群）へ光パケットを送ると共に，電子バッファへも光パケットを送り，その上で，どの遅延線又は電子バッファを用いるかを制御するものである。この場合，バッファ制御部２３からの制御信号に基づいて，所定の光遅延線又は電子バッファへ光パケットを通す又は通さないを制御すればよい。なお，このような態様においては，図１における入力端１１の位置に光分配器（スプリッタ）が設けられてもよい。複数の遅延線１７は，後述するとおり，それぞれ遅延量が異なっている。このため，バッファ制御部２３は，ある入力端に入力された光パケットをどの遅延線（又は電子バッファ）へ送り，遅延量を与えればよいか演算した上で，制御信号をスイッチ１５へ送る。このようにして，スイッチ１５は，適切なバッファへと光パケットを送り，所望の遅延を与える（又は遅延を与えない）ことにより，光パケットの衝突を防止する。

複数のスイッチ１５は，入力端１１と，全ての遅延線及び電子バッファへ接続可能な分岐路とを有し，バッファ制御部２３からの制御信号に基づいて，光パケットが伝播する経路を制御するものであってもよい。

複数の遅延線１７は，複数のスイッチ１５のそれぞれと接続された要素である。それぞれの遅延線１７が，全てのスイッチ１５と接続されていてもよい。それぞれの遅延線は，遅延量が異なっている。具体的な遅延線の例は，それぞれの遅延線が同じ材質で形成され，長さが異なっているものである。光遅延線は，従来の光パケットバッファ装置におけるものを適宜採用できる。

電子バッファ１９は，Ｎ個の入力端１１と接続された要素である。電子バッファ１９は，光パケットを電気信号に変換した後，メモリに記憶し，所定量の遅延を与え，光信号に変換した後に，出力端へ向けて出力するための要素である。電子バッファ１９は，従来のルータ等に含まれる電子バッファを用いることができる。

電子バッファ１９は，入力端１１のそれぞれと接続された１又は複数のメモリ（チップ）を含んでいてもよいし，複数の入力端１１とあるメモリ（チップ）が接続されていてもよい。バッファ１９は，複数のメモリ素子を含んでおり，ある領域ごとに，（１）停止状態，（２）利用又は動作状態，又は（３）利用又は動作準備状態といった状態に制御されるものが好ましい。

図２は，電子バッファの構成例を示すブロック図である。図２に示されるように，電子バッファ１９は，好ましくは，Ｎ個のＯ／Ｅ変換レシーバ３１と，メモリ３３と，Ｅ／Ｏ変換トランスミッタ３５とを有する。Ｎ個のＯ／Ｅ変換レシーバ３１は，Ｎ個の入力端１１のそれぞれと対応した要素である。入力端１１を経てＯ／Ｅ変換レシーバ３１へ伝えられた光パケットは，Ｏ／Ｅ変換レシーバ３１にて電子信号に変換され，メモリ３３へと送られる。メモリ３３は，Ｎ個のＯ／Ｅ変換レシーバ３１のそれぞれと接続された要素である。メモリ３３は，電子信号を記憶し，制御信号に従って，１個又は複数のＥ／Ｏ変換トランスミッタ３５へ出力する。Ｅ／Ｏ変換トランスミッタ３５は，出力端２１と接続され，メモリ３３から読み出された電気信号を光信号に変換する要素である。そして，Ｅ／Ｏ変換トランスミッタ３５は，変換した光信号を，出力端２１へ向けて出力する。

図２に示されるように，この電子バッファは，Ｏ／Ｅ変換レシーバ３１と接続されるとともにバッファ制御部２３とも接続され，バッファ制御部からの制御信号に従ってメモリの状態を制御するメモリ制御部３７を有していてもよい。

また，メモリ３３は，複数の領域３９を有していてもよい。この領域３９は，仮想的なものであり，１つのチップに複数のＯ／Ｅ変換レシーバ３１が接続されていてもよい。また，Ｏ／Ｅ変換レシーバ３１ごとに１つのチップが接続されていてもよい。また，領域の大きさは，一定ではなく，トラヒックや遅延線の利用状態（利用率）に応じて柔軟に対応させることができる。

出力端２１は，複数の遅延線１７及び電子バッファ１９と接続された要素である。出力端２１は，結合器（例えばカプラ）を含んでいてもよい。そして，出力端２１は，遅延線１７及び電子バッファ１９から送られた光信号（光パケット信号）を出力する。

バッファ制御部２３は，光パケット情報取得部１３と接続され，Ｎ個の入力端１１と複数のスイッチ１５との接続関係，Ｎ個の入力端１１と電子バッファ１９との接続関係，及び，複数のスイッチ１５と複数の遅延線１７との接続関係を制御する要素である。また，バッファ制御部２３は，各遅延線と接続され，遅延線の利用状況を把握できるようにされているものが好ましい。

バッファ制御部２３は，パケット情報を受け取ってパケットのトラヒックを解析し，パケットのトラヒックがトラヒックに関する第１の閾値以下の場合は，電子バッファ１９を利用しないように制御する。また，遅延線の利用状況を把握し，遅延線の利用率が，利用率に関する第１の閾値以下の場合は，電子バッファ１９を利用しないように制御するものでもよい。

バッファ制御部２３の好ましい例は，パケットのトラヒックがトラヒックに関する第１の閾値以上トラヒックに関する第２の閾値以下の場合は，電子バッファ１９を動作準備状態となるように制御するものである。この例において，バッファ制御部２３は，遅延線の利用率が利用率に関する第１の閾値以上利用率に関する第２の閾値以下の場合は，電子バッファ１９を動作準備状態となるように制御するものである。上記のとおり，
バッファ制御部２３は，遅延線の利用状況に関する情報を得て，光バッファの起動や停止，及び光バッファに含まれるメモリの状態（利用状態（アクティブ状態），利用準備状態（ホット状態）及び停止状態（コールド状態）を制御してもよい。この場合，バッファ制御部２３は，あらかじめ所定の閾値を記憶しておき，遅延線の利用状態に関する情報を受け取って，所定の閾値と比較し，その上で電子バッファに対して各種の制御信号を出力すればよい。

バッファ制御部２３の好ましい例は，Ｎ個の入力端１１のそれぞれにおけるパケット情報に基づいて，それぞれの入力端１１の混雑状況を把握し，把握した混雑状況に基づいて，それぞれの入力端１１と接続されたメモリに含まれる記憶領域の状態を制御するものである。

バッファ制御部２３の好ましい例は，光バッファ部を制御する光バッファ制御部２５と，電子バッファを制御する電子バッファ制御部２７とを有するものである。そして，電子バッファ制御装置は，光遅延線バッファの出力状況を常時監視し，電子バッファ先頭のパケット長より長い空白があればパケットを送出するものであることが好ましい。

［参考例１］
１．光遅延線バッファ
１．１．光統合ネットワークでのパケット通信
下記文献に開示されている光パケット・光パス統合ネットワークノードを例に光遅延線バッファを用いた光パケットスイッチ機能を説明する。
（文献：H. Furukawa, T. Miyazawa, N. Wada, and H. Harai, "Moving the
Boundary between Wavelength Resources in Optical Packet and Circuit Integrated
Ring Network," Optics Express, vol. 22, no. 1, pp. 47-54, Jan. 2014.）
エッジノードにおいて外部ネットワークから受信したイーサネット（登録商標）フレームを１０分割し，それぞれを光パケットにカプセル化して転送する。図３は，イーサネット（登録商標）フレームと光パケット変換を示す概念図である。この例のイーサネット（登録商標）フレームは，ＭＡＣヘッダ，ＩＰヘッダ，ペイロード及びＦＣＳ（フレームチェックシークエンス）を含む。この例は，１波長あたり１０Ｇｂｐｓの通信を行い，１０波長の多重転送により１００Ｇｂｐｓの通信を実現する。この例では，一つの波長のパケット先頭に送受信ノードの情報などが記載された８バイトのルートヘッダを付加する。統合ネットワーク内のノードはルートヘッダに記載された情報を読み取り，次にパケットを渡す隣接ノードを選択する。
N×N光パケットスイッチは，N個の1×Nスイッチと，N入力1出力・遅延線数B本の光遅延線バッファが，フルメッシュに接続され構成される。

図４は，４入力１出力の８遅延線バッファ（Ｎ＝４，Ｂ＝８)の構成例を示すブロック図である。例えば，4×4出力スイッチの場合は，この光遅延線バッファを４基搭載すればよい。各入力ポートにて，光パケットスイッチに到着したパケットのルートヘッダを読み取り，スイッチコントローラ (図中SW Controller) が出力するポートを選択する。

以下の文献に示されるアルゴリズムに基づいてパケット衝突回避のために与える遅延時間を算出した。
（文献：H. Harai and M. Murata, "High-Speed Buffer Management for 40
Gb/s-Based Photonic Packet Switches," IEEE/ACM Transactions on Networking, vol. 14, pp. 191-204, Feb. 2006.）
それらの結果を用いて，パケットをどのポートに出力し，どの遅延線を経由させるかを決定した。B本の遅延線は，長さＤ［ｎｓ］を単位長として，0, D, 2D, …, (B-1)D の離散的な遅延を与える。ある出力ポートに到着した複数のパケットが遅延線バッファを経由して衝突を回避するときの動作例を図５に示す。図５は，光遅延線バッファの振る舞いを示す概念図である。図５（ａ）は，パケット到着時の様子を示す図である。図５（ｂ）は，パケットの相対位置を示す図である。図５（ｃ）は，光遅延バッファからの出力の論理的な位置関係の例を示す図である。4入力４遅延線バッファ (N ＝ 4, B ＝ 4) において，ある時刻に図５(a) のように4つのパケットが到着したとする。ここで時間Tは，コントローラがパケットの到着状況を観測する周期を表し(内部クロック周波数は1/T)，T は最小パケット長より短い。コントローラはパケット到着時刻とパケット長を取得し，ポート1, 2, …, N の順に到着パケットが通過する遅延線を決め，光パケットの出力先を切り替える。図５(a) のように到着したパケットのそれぞれに遅延を与えた結果，パケットAが遅延線d0 に到着した直後のパケットの相対位置は図５(b) のようになり，AからCの3 パケットが衝突なく出力され，パケットD は棄却される。図５(c) はこのときの光遅延線バッファからの出力の論理的な位置を示しており，図のように光遅延線バッファの離散特性上，出力には空き(Void)が発生する。

１．２．光遅延線バッファの性能評価
光遅延線バッファにおける遅延線数Bがネットワークの性能に与える影響を評価するため，ネットワークシミュレータｎｓ−３に光遅延線バッファ等の光パケットスイッチの機能を実装し，シミュレーション評価を行った。

１．２．１．シミュレーション環境
まずシミュレーションで用いたトポロジと各パラメータの設定，およびトラヒックモデルについて述べる。ネットワークトポロジは，図６に示すダンベル型トポロジを用いた。図６は，ダンベル型トポロジの構成概念を示すブロック図である。１００Ｇｂｐｓの光パケット回線で接続されたスイッチの両端にそれぞれ10のイーサネット（登録商標）スイッチが接続する。各イーサネット（登録商標）スイッチには10の端末が接続する。トポロジの両端にそれぞれ100の端末が接続する。端末とイーサネット（登録商標）スイッチの間は伝播遅延1ms，回線速度10Gbps，イーサネット（登録商標）スイッチと光パケットスイッチの間は伝播遅延0.5ms，回線速度40Gbpsの回線で接続され，いずれもMTUは1500Byteである。最小パケット長は64Byteであり，光パケットに変換すると19.2nsとなるので，光パケットスイッチの観測周期Tは19nsとしている。遅延線の単位長Dは100nsとする。なおトラヒック発生モデルはUDPおよびTCPを用いて評価した。

UDPトラヒックによる評価
時刻[0,0.5]の間に1Gbpsのフローを到着率λ(フロー／秒)のポアソン過程に従い発生させる。送受信端末の組み合わせは端末の中からランダムに選び，図左端の端末から右端の端末へトラヒックが流れる。

TCPトラヒックによる評価
フロー制御プロトコルとしてTCP NewRenoを使用した。到着率λのポアソン過程に従いフローを発生させる点はUDPの場合と同様である。ただし左端から右端，もしくは右端から左端の端末へ向かいトラヒックを流すフローを同時に発生させ，様々な大きさのパケットがボトルネックを行き交う状況を与える。また，ファイル転送を想定し個々のフローに転送量の上限を定義する。フロー発生時の平均が780KByte前後となるようにα＝0.5,X_m＝90としたパレート分布を用いた。シミュレーション時間は5秒間とした。また，時刻[0,0.01]に発生したフローの転送量を無制限とし，それらのフローは終始バックグラウンドトラヒックを流し続けた。

１．２．２．光遅延線バッファの遅延線数とネットワーク性能
上記のシミュレーション環境において，遅延線数Bを4,8,16,32,64とし性能評価を行った。また，比較のためにダンベル型トポロジのOPS部分を100Gbpsのイーサネット（登録商標）スイッチに置換した場合の性能評価(Ether)も同時に行った。ここで100Gbpsスイッチのバッファ容量は長さ63Dの遅延線と同等の20.48KByteとし，FIFO，DropTail方式でパケットを格納した。また，光遅延線バッファと同程度の高速処理ができると仮定し，パケット処理遅延は2T＝38nsとした。総受信バイト数（UDP）トラヒック下でのフロー到着率λと端末が受信したデータ量の関係を図７に示す。図７は，端末の総受信バイト数（UDP）を示すグラフである。図７において，X軸はフロー到着率を表し，Y軸は右端端末が受信したパケットの総バイト数を表す。時刻[0,0.5]でフローを発生させることで，λ/2×1Gbpsのフローがボトルネックリンクに流入する。λ＝200の時点で流入フローが100Gbpsになる。一方，λ＝150を超えた段階で，多量のパケットが棄却されるようになり光パケットスイッチの転送量は上がらない。遅延線数を4本から8本に増やすことで転送量は約10％向上するものの，16本以上に増やしても転送量はほとんど増えず，イーサネット（登録商標）スイッチの転送量とは大きな差が開いている。

UDPトラヒック下では，パケットが間を置かずに到着し続け，大半のパケットが最長もしくはその付近の遅延線にのみ格納されるため，遅延線数の拡張が性能向上に直接結びつかない。TCPによる通信でも同様に，遅延線数を増やすことで性能向上が実現できるが，イーサネット（登録商標）スイッチの場合に比べるとその性能は劣る。図８はフロー到着率λ＝10⁵のときのボトルネックリンクにおける片方向の回線スループットを示す。図９はフロー到着率に対するTCPフローのグッドプット(アプリケーション層レベルのスループット)の平均値を示す。なおグッドプットの計測は時刻の間に発生したTCPフローを対象としている。遅延線数を4本から8本に増やすことで，回線スループットは1.5倍，平均グッドプットは1.3倍程度に向上する。しかし，16本以上に拡張しても，4本から8本に増やした場合に比べると性能向上の度合いは小さく，64本の場合でも回線スループットは60Gbps程度である。TCPトラヒック下ではACKパケットなどの小さなパケットも多数到着する。光遅延線バッファの離散特性により，それらは余剰な遅延を与えられやすく，出力回線の利用効率が低下する。イーサネット（登録商標）スイッチとの性能差はフロー到着率が増すほどに大きくなり，トラヒック負荷が高いほどイーサネット（登録商標）スイッチに近い性能を得ることは難しい。

［実施例１］
１．光・電子融合型バッファ
参考例１にて，光遅延線バッファの遅延線数Bを増やすことで光パケットスイッチの通信性能が向上することが示された。一方，数十本程度の遅延線数で高速なイーサネット（登録商標）スイッチと同等の性能を得ることは難しいことも示された。先述の通り，光遅延線バッファの拡張は経済的・技術的観点から難しいと考えられるため，光遅延線バッファと安価な電子バッファを組み合わせることで光パケットバッファの性能向上を目指す。

特性の異なるバッファを組み合わせて，収容能力の拡張と低消費電力を両立させる仕組みについては既に議論されており，以下の文献では，GE−PONのONUにおいて，平常時は低消費電力・低容量バッファ，混雑発生時には高消費電力・大容量バッファを使用し低消費電力の維持とパケット棄却の軽減を両立する仕組みが提案されている。
（文献：H. Uzawa, K. Terada, N. Ikeda, A. Miyazaki, M. Urano, and T. Shibata,
"Energy-efficient Frame-buffer Architecture and It’s Control Schemes for
ONU Power Reduction," in Proceedings of IEEE GLOBECOM, Dec. 2011.）
二種のバッファを組み合わせ，各々を適切に用いることで，光遅延線バッファの低遅延・低消費電力という特色を活かしつつ，電子バッファによりパケット収容能力を拡張することが可能となる。

１．１．スライス化メモリバッファ
電子メモリの稼働領域を必要に応じて増減させることが，電子バッファの低消費電力化に繋がる。融合型バッファの低消費電力化には電子バッファの非稼働時の待機電力を最小限に抑えることが求められる。
そのためには，電子メモリの稼働領域を制御でき，かつ，稼働・停止の遷移時間が短いことが望ましい。以下の文献で提案されているスライス化メモリは，メモリを複数のスライスに分割し，スライス毎に個別に電源を制御することで，メモリの効率的な運用を実現する。スライス化メモリにおいて，各スライスは以下の3状態に遷移する。
（文献：K. Okuda, S. Ata, Y. Kuroda, Y. Yano, I. Iwamoto, K. Inoue, and I.
Oka, "2D Sliced Packet Buffer with Traffic Volume and Buffer Occupancy
Adaptation for Power Saving," in Proceedings of Consumer Communications
and Networking Conference, pp. 97-105, Jan. 2013.）

アクティブ(Ａｃｔ.)状態…読み書き可能かつ高消費電力な状態。
ホット（ホットスタンバイ）(Ｈｏｔ)状態…CLK入力を遮断し待機電力はＡｃｔ.状態の43％に抑える。Ａｃｔ.状態へ1μsで遷移可能な状態。
コールド（コールドスタンバイ）(Ｃｏｌｄ)状態…電力供給を遮断した状態で消費電力を0にできるがＨｏｔ状態への遷移に100μｓを要する状態。
Ａｃｔ.およびＨｏｔ状態のいずれからも即時にＣｏｌｄ状態に遷移可能。
例えばＡｃｔ.状態の領域が不足するとＨｏｔ状態の領域をＡｃｔ.に切り替え，メモリの占有率が下がるとＡｃｔ.の領域の一部をＨｏｔに切り替えるなど，スライス単位で状態を制御することで，メモリの容量制御が可能となる。スライス化メモリの柔軟かつ高速な電源制御機能に着目し，光・電子融合型バッファの電子メモリへ組み込む。

１．２．融合型バッファの構成と動作概要
光・電子融合型バッファを，図４の光遅延線バッファへ新たに電子バッファを併設した形で構成した(図１０)。図１０は，融合型バッファの構成例を示すブロック図である。融合型バッファでは，光遅延線バッファからの出力と電子バッファからの出力を光カプラで束ね隣接ノードに伝送する。カプラは束ねられる入力信号の数に限りがある。このため，電子バッファ起動時には遅延線のうちの1本，今回は最大長の遅延線は利用しないように制御することが好ましい。このようにすることで，比較的安価なカプラを用いても効果的にバッファ機能を達成できる。カプラの性能が非常に高い場合は，電子バッファを起動した場合でも，全ての遅延線を利用し続けてもよい。

電子バッファ部分は，例えば，図１０下部のような部品で構成され，各入力ポートに対応するＯ／Ｅ変換レシーバとスライス化メモリを持つ。各ポートの混雑状況に応じてそれぞれのメモリのＡｃｔ.領域の大きさ，すなわちメモリ容量を切り替える。メモリコントローラはパケットを到着順に管理し，光遅延線バッファからの出力に空きが生じた際にＥ／Ｏ変換トランスミッタを介しパケットを出力する。

融合型バッファは，平常時は光遅延線バッファのみを用い，電子バッファは利用しない。その間は電子バッファへの電力供給を遮断し消費電力を低減することが可能となる。レシーバやトランスミッタへの電力供給も削減でき，さらなる消費電力低減が期待される。ただし，スライス化メモリはＣｏｌｄからＡｃｔ.への状態遷移時間が１０１μsと長く，突発的なトラヒック増加に対応できない。そこで電子バッファは少なくとも1スライスをＨｏｔ状態に保ち待機する。

混雑発生時には，融合型バッファは電子バッファを起動し利用することでパケット収容能力を拡張する。光遅延線バッファと電子バッファでは遅延特性が異なり，光遅延線バッファは電子バッファに比べて低遅延である。そのため，パケットをランダムに光遅延線バッファ，電子バッファに振り分けると順序の逆転が生じる。特にTCP RenoやNewRenoなど重複ACKの検出により送信レートを下げるプロトコルでは順序の逆転が起こるとスループットが低下する。そこでフロー単位で光遅延線バッファ，電子バッファのいずれを利用するかを決め，あるフローは全て光遅延線へ，別のフローは全て電子メモリへと，利用するバッファを固定することが好ましい。光パケットのルートヘッダに送受信ノードの情報が記載されており，これを用いることで，フロー単位で使用するバッファを切り替えることが可能である。

光遅延線バッファはパケットに与えられる遅延が離散的であり，パケットの送出タイミングを微調整することができない。そこで電子バッファ側で出力タイミングを調整し，光遅延線バッファと電子バッファの出力の衝突を避ける。元来，光遅延線バッファ制御装置は，各入力ポートへのパケット到着時刻，パケット長，および与える遅延を管理している。本発明のバッファ制御部（特に電子バッファ制御部）は，これらの情報から，光遅延線バッファからの出力状況を把握できる。電子バッファ制御部は，光遅延線バッファの出力状況を常時監視し，電子バッファ先頭のパケット長より長い空白があればパケットを送出する。

混雑が解消され，光遅延線バッファの占有率が低い状態が続くと，融合型バッファは電子バッファを停止し，光遅延線バッファのみの状態へ戻るか，又はトラヒックが閾値以下になれば電子バッファ部を停止してもよい。

１．３．光・電子融合型バッファの消費電力
前節で述べた融合型バッファが全てのパケットを電子バッファに格納する場合と比較してどの程度省電力化が見込めるかについて試算する。

図１０では，融合型バッファの構成に加えて，各装置の消費電力についても記載している。Ｏ／Ｅ，Ｅ／Ｏ変換送受信器などの光デバイスの消費電力については，先に説明した光統合ネットワークノードの構成部品の消費電力に基づく。ただし現行の4×4SOAスイッチは，1基あたり200Wの電力を消費する。これは100GHz間隔で入力された信号をインターリーバにより400GHz間隔へ変換する電力消費を含んでいるためで，将来はこれを省略することで消費電力を１／４程度に軽減できる可能性がある。この点を考慮してSOAスイッチ1基の消費電力は50Wとしている。電子メモリの消費電力はＣｉｓｃｏＣＲＳラインカードの消費電力のうちメモリが占める割合は19％であること及び，ＣｉｓｃｏＣＲＳ−３ラインカード(140Gbps,1GByte)の消費電力が446Wであることから85Wとした。これを4ポート×16スライスに分割したときの各スライス単位の消費電力は図に示した通りである。なお，電子メモリのコントローラの消費電力は電子メモリの半分としている。

以下，まず，4×4光パケットスイッチの消費電力について議論する。表1に融合型バッファを用いた場合と電子バッファのみを用いた場合の光パケットスイッチの最大および最小消費電力の詳細と合計を示す。

全てのパケットを電子バッファのみで収容する場合，SOAスイッチや光遅延線バッファコントローラなどの光デバイスを取り除き，消費電力を削減できる。しかしパケット到着に備え，Ｏ／Ｅ変換レシーバは常に稼働させ，電子メモリは4スライスをＡｃｔ.状態，4スライスをＨｏｔ状態に保つ必要がある。これらの条件を考慮すると電子バッファ1基あたりの消費電力は約325Wとなる。光パケットスイッチ1基は，4基のバッファを擁するため，アンプなどを含めた光パケットスイッチ全体の消費電力は最小で1478W，メモリを全てＡｃｔ.状態にした最大値は1786Wとなる。

一方，融合型バッファでは，SOAスイッチやバッファコントローラなどのデバイスが増えるものの，電子バッファのＯ／Ｅ変換レシーバの電源を切ることができ(トランスミッタは起動に要する時間を考慮し常時起動)，メモリは各ポートに対して1スライスだけをＨｏｔに保てば十分であるため，電子バッファ部の消費電力を削減できる。このとき融合型バッファの平常時の消費電力は，光遅延線バッファ部と電子バッファ部を合わせて219Wとなり，電子バッファのみの場合と比べて２／３に軽減できる。ただし，電子部品を全て起動した時の融合型バッファの消費電力は534Wと電子バッファのみの場合より大きい。

上記の通り融合型バッファの平常時での消費電力削減の効果は明らかである。一方，全ての電子バッファ部品を使用した場合の最大消費電力は2314Wと，電子バッファのみの場合の1.3倍の電力を要する。しかしこれは融合型バッファ運用の効率化により解決できると考えられる。例えば4基ある融合型バッファのうち，1基だけが電子バッファ部を使用すると，スイッチ全体の消費電力は1369Wである。つまり，2基以上同時に電子バッファ部を起動しない限り，融合型バッファは電子バッファのみの場合より少ない消費電力で運用できる。電子バッファ部の使用を必要最小限に留め，複数の電子バッファ部が同時に起動する機会を極力減らすことで，スイッチ全体の消費電力量を電子バッファのみの場合に比べて大幅に削減できる。

２．性能評価
２．１．融合型バッファの動作モデル
前述の光遅延線と電子メモリを組み合わせた融合型バッファの性能を示すため，シミュレーションによる評価を行う。融合型バッファの大まかな性能特性を示すため，融合型バッファにおける電子バッファ部の電源制御やスライス化メモリ内部のＡｃｔ.状態やＨｏｔ状態の切り替え制御に関しては，非常に単純な動作モデルを定義し評価する。融合型バッファにおける電子バッファ部の電源制御モデルについては以下の通りである。

電子バッファ部の電源制御
利用された遅延線の数が遅延線総数の５０％を超えると電子バッファ部を起動する。なお，利用された遅延線の数が，遅延線総数の３０％以上８０％以下のある値を越えた場合に，電子バッファを起動するようにしてもよく，４０％以上６０％以下のある値でもよい。このように利用された遅延線の数に応じて，電子バッファ部を起動するか又は起動しないかを制御してもよい。

利用された遅延線数が遅延線総数の２５％の状態が１ｍｓ続くと電子バッファを停止する。すなわち，電子バッファ部を起動した後，利用されている遅延線の数が，遅延線総数の１５％以上４０％以下の状態が０．１ｍｓ以上３ｍｓ以下，又は遅延線総数の２０％以上３０％以下の状態が０．５ｍｓ以上２ｍｓ以下続いた場合に，起動させていた電子バッファを停止するように制御してもよい。このようにいったん電子バッファを起動した後も，遅延線の利用率が所定の値を下回った場合や，所定の利用率を下回る期間が所定期間以上生じた場合は，電子バッファを停止するように制御してもよい。

スライス化メモリの状態制御
Ａｃｔ.領域の利用率が７５％を超えた際に，Ｈｏｔ領域（Ｈｏｔ状態にある領域）をＡｃｔ.領域に遷移させ，拡張後のＡｃｔ.領域と同じ大きさのＣｏｌｄ領域をＨｏｔ状態に遷移させる。また，Ａｃｔ.領域の利用率が２５％を下回ると，Ｈｏｔ領域をＣｏｌｄの状態に，Ａｃｔ.領域の半分をＨｏｔに遷移させる。すなわち，スライス数の上限に達するまでは，利用率７５％を超える度にＡｃｔ.領域を２倍に拡張し，利用率２５％を下回る度にＡｃｔ.領域を半分に縮小するように振る舞う。本発明は，上記の具体的な数値を特定の値又は特定の範囲と読み替えた制御を行うことができる。

電子バッファ起動時にパケットを光遅延線と電子バッファのどちらに振り分けるかについては，こちらも単純化のため，入力ポート１〜５は光遅延線バッファ，ポート６〜１０は電子バッファへと，入力ポート単位で使用するバッファの種類を固定した。この方法は，一つのフローが経由するバッファは常に同じであるという点で，フロー毎に使用バッファを切り替える場合と本質的には同じである。電子バッファは光遅延線バッファの出力状況を監視して出力タイミングを調整する。加えて輻輳回避のために入力ポート単位でRandom Early Detection (RED)による動的キュー制御を導入した。光パケットのプリアンブル，SFD は取り除かれた状態で電子バッファに格納され，電子バッファからの出力の際に改めて付加されるものとする。

２．２シミュレーション環境
ネットワークトポロジは先の参考例１と同じダンベル型トポロジを用いた。トラヒックモデルとしてTCPモデルを用いた評価，および融合型バッファの電源制御がトラヒック需要の変動に十分に対応可能であるかを確認するため，フロー到着率が2秒ごとに増減する場合の評価を行った。電子メモリは1ポート当たり約１ＭＢｙｔｅ，16スライスに分割し1スライスあたりの容量は約64Kbyteであった。また，メモリの読み書きには10.66GByte／ｓの遅延がかかる。REDのパラメータは，max_p＝20％,min_th＝12.5％,max_th＝80％, w_q＝0.002としている。

２．３融合型バッファのスループット
図１１は，TCPモデルを用いたときの，融合型バッファの平均グッドプットを示す。図１１は，時刻［３，４］に発生したフローの平均グッドプットを計測した図である。図１１において，X軸・Y軸は図９と同様である。図より８本の遅延線からなる光遅延線バッファに電子バッファを組み合わせた融合型バッファの平均グッドプットは，混雑時(λ＝8×10⁴程度)では光遅延線バッファのみの場合に比べて20％近くグッドプットが向上している。更にこのとき，融合型バッファの平均グッドプットは，遅延線数64本の光遅延線バッファのグッドプットを上回る。このことから融合型バッファは遅延線数の拡張によらない収容能力の向上を達成していると言える。また，λ＝10⁵のときの出力回線スループットは約75Gbps程度に向上しており(図８)，これはB＝8の光遅延線バッファのみの場合と比べて約70％の性能向上である。一方，融合型バッファは，特に混雑時において，イーサネット（登録商標）スイッチに比べると性能が劣る。しかしこの点は電子バッファに収容するパケットの割合を上げることで解決できると考えられる。メモリ読み書きの頻度が上がると電子部品の消費電力が増すため，電子バッファの使用は極力抑えることが望ましい。光遅延線バッファと電子バッファの利用比は混雑状況に応じた調整が好ましい。図１２は，２秒おきにフロー到着率，すなわちトラヒック需要が変動する状況下での光遅延線バッファと融合型バッファの出力回線スループットを比較したグラフである。X軸は時刻を表し，左のY軸は出力回線のスループットを，右のY軸はフロー到着率λを表す。時刻［２，４］,および［６，８］でフロー到着率が上昇し，トラヒック負荷が高まっているが，融合型バッファは光遅延線バッファを上回るスループットを得られる。二種のバッファを組み合わせることで，棄却率の軽減と回線利用効率の向上が実現できる。

本発明は，光情報通信産業において利用されうる。

１１・・入力端１３・・光パケット情報取得部１５・・スイッチ
１７・・遅延線１９・・電子バッファ２１・・出力端
２３・・バッファ制御部３１・・Ｏ／Ｅ変換レシーバ
３３・・メモリ３５・・Ｅ／Ｏ変換トランスミッタ

Claims

光パケットを入力するＮ個（Ｎは２以上の整数）の入力端（１１）と，
前記Ｎ個の入力端（１１）と接続され，前記光パケットに関するパケット情報を得る光パケット情報取得部（１３）と，
前記Ｎ個の入力端（１１）と接続された，複数のスイッチ（１５）と，
前記複数のスイッチ（１５）のそれぞれと接続された複数の遅延線（１７）と，
前記Ｎ個の入力端（１１）と接続された，電子バッファ（１９）と，
前記複数の遅延線（１７）及び前記電子バッファ（１９）と接続された出力端（２１）と，
前記光パケット情報取得部（１３）と接続され，前記Ｎ個の入力端（１１）と前記複数のスイッチ（１５）との接続関係，前記Ｎ個の入力端（１１）と前記電子バッファ（１９）との接続関係，及び，前記複数のスイッチ（１５）と前記複数の遅延線（１７）との接続関係を制御する光バッファ制御部（２３）と，
を有し，
前記複数の遅延線（１７）は，それぞれ遅延量が異なり，
前記バッファ制御部（２３）は，前記パケット情報を受け取ってパケットのトラヒックを解析し，パケットのトラヒックがトラヒックに関する第１の閾値以下の場合であるか，又は前記遅延線の利用率が利用率に関する第１の閾値以下の場合は，前記電子バッファ（１９）を利用しないように制御する，
光遅延線及び電子バッファ融合型光パケットバッファ制御装置。
請求項１に記載の装置であって，
前記電子バッファ（１９）は，
前記Ｎ個の入力端（１１）のそれぞれと対応したＮ個のＯ／Ｅ変換レシーバ（３１）と，
前記Ｎ個のＯ／Ｅ変換レシーバ（３１）のそれぞれと接続されたメモリ（３３）と，
前記メモリ（３３）から読み出された電気信号を光信号に変換する1個又は複数個のＥ／Ｏ変換トランスミッタ（３５）とを有し，
前記バッファ制御部（２３）は，
前記Ｎ個の入力端（１１）のそれぞれにおけるパケット情報又は前記遅延線の利用率に基づいて，それぞれの入力端（１１）の混雑状況を把握し，把握した混雑状況に基づいて，それぞれの入力端（１１）と接続された電子バッファ（１９）に含まれる記憶領域の状態を制御する，
装置。
請求項１に記載の装置であって，
前記バッファ制御部（２３）は，
前記パケットのトラヒックが，トラヒックに関する第１の閾値以上トラヒックに関する第２の閾値以下の場合であるか，又は
前記遅延線の利用率が利用率に関する第１の閾値以上利用率に関する第２の閾値以下の場合は，前記電子バッファ（１９）が動作準備状態となるように制御する，
装置。
請求項１に記載の装置であって，
前記バッファ制御部（２３）は，前記Ｎ個の入力端（１１）のうちいずれかから入力される光パケットを前記電子バッファ（１９）へと入力する場合，前記複数の遅延線（１７）のうち少なくとも１つを利用しないように制御する，
装置。