JP6249402B2 - 電子デバイスの製造方法 - Google Patents
電子デバイスの製造方法 Download PDFInfo
- Publication number
- JP6249402B2 JP6249402B2 JP2014028716A JP2014028716A JP6249402B2 JP 6249402 B2 JP6249402 B2 JP 6249402B2 JP 2014028716 A JP2014028716 A JP 2014028716A JP 2014028716 A JP2014028716 A JP 2014028716A JP 6249402 B2 JP6249402 B2 JP 6249402B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- electrode
- weight portion
- hole
- conductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Manufacture Of Switches (AREA)
- Switches Operated By Changes In Physical Conditions (AREA)
Description
図17に示すように、加速度スイッチ200は、中央電極201と、中央電極201を内側に収容するとともに、その内側面が中央電極201の外側面に接離可能とされた錘部203と、錘部203の周囲を取り囲む円弧状とされ、枠体204との間で錘部203を弾性支持する梁部205と、を備えている。また、図18に示すように、中央電極201及び錘部203のうち、側面の一部にはそれぞれ電極膜210,211が形成されている。
また、基材の貫通孔内に導体を埋設し、その後導体の外側面が露出するように基材を加工することで中央電極、錘部、及び梁部を形成するため、中央電極のうち、少なくとも外側面全体に導体を確実に配置できる。
この構成によれば、電鋳法を用いて貫通孔内に導体を埋設することで、例えばスパッタ等を用いて行う場合に比べて製造効率の向上を図ることができる。
この構成によれば、微小な電子デバイスを高精度に作製することができる。
<第1実施形態>
[加速度スイッチ]
図1は第1実施形態におけるスイッチ本体11の平面図であり、図2は図1のA−A線に相当する断面図である。
図1、図2に示すように、本実施形態の加速度スイッチ1は、スイッチ本体11と、スイッチ本体11を厚さ方向で挟持する第1基板12及び第2基板13(図2参照)と、を備えている。
スイッチ本体11は、枠体(支持部)31と、枠体31の内側に配置された円柱状の中央電極32と、枠体31と中央電極32との間に配置され、中央電極32を内側に収容する収容孔33を有する錘部34と、錘部34の周囲を取り囲む円弧状とされ、枠体31との間で錘部34を弾性支持する梁部35と、を備えている。なお、以下の説明において、梁部35の周方向を単に周方向とし、梁部35の径方向を単に径方向とする。
また、錘部34のうち、厚さ方向における他端部は、一端部よりも径方向の内側に張り出した張出部36を構成している。
錘部側接続部52は、径方向に沿って延在するとともに、径方向における内側端部が錘部34の外側面に連設され、径方向における外側端部が円弧部51における周方向の一端部に連設されている。
枠体側接続部53は、径方向に沿って錘部側接続部52と平行に延在するとともに、径方向における外側端部が枠体31の内側面に連設され、径方向における内側端部が円弧部51における周方向の他端部に連設されている。
図示の例において、第2接合膜42は、スイッチ本体11のうち、厚さ方向における他端側の主面には、錘部34及び梁部35上を含む全体に亘って形成されるとともに、枠体31、中央電極32、錘部34、及び梁部35の側面の一部に回り込んで形成されている。そして、第2接合膜42のうち、第1基板12と接していない部分は導電層として機能する(特に、錘部34の内側面に堆積した部分は電極膜45として機能する)。
次に、上述した加速度スイッチ1の製造方法について説明する。図3〜図5は、加速度スイッチ1の製造方法を説明するための工程図であって、図2に相当する断面図である。
まず、図3(a)に示すように、基板(基材)20のうち、中央電極32に相当する部分に貫通孔61(図3(b)参照)を形成する(貫通孔形成工程)。具体的には、図3(b)に示すように、図示しないマスクを用いてDRIE(深掘り反応性イオンエッチング)等のドライエッチングを、例えば基板20における厚さ方向の一端側から行い、基板20を厚さ方向に貫通する貫通孔61を形成する。本実施形態のように、基板20における厚さ方向の一方側のみからのエッチングにより貫通孔61を一括して形成することで、製造効率の向上を図ることができる。但し、基板20の両側からそれぞれエッチングを行い貫通孔61を形成しても構わない。
以上により、上述した加速度スイッチ1が完成する。
このように構成された加速度スイッチ1では、図6に示すように、初期状態の加速度スイッチ1に対して例えば矢印Q方向に加速度が入力されると、錘部34を除く加速度スイッチ1全体が矢印Q方向に移動する。
しかも、本実施形態では、中央電極32の全体が導体により形成されているため、構成の簡素化を図ることができる。また、中央電極32の外側面のみを導体により構成する場合と異なり、導体の剥離等を抑制して、長期に亘って安定した動作信頼性を確保できる。つまり、加速度検知動作を繰り返し実施して、中央電極32の側面が多少破損しても、中実な導体で形成しておけば、導通性が損なわれることがないため、耐久性に優れる。
さらに、梁部35が円弧部51を備えているため、加速度スイッチ1の面内方向における反応の等方性を確保して、加速度の入力方向の違いによる感度(梁部35の変位)のばらつきを抑制できる。
特に、電鋳法を用いて貫通孔内に中央電極32を形成することで、例えばスパッタ等を用いて行う場合に比べて製造効率の向上を図ることができる。
次に、本発明の第2実施形態について説明する。図7は第2実施形態におけるスイッチ本体100の平面図であり、図8は図7のB−B線に相当する断面図である。なお、以下の説明では、上述した第1実施形態と同様の構成については、同一の符号を付して説明を省略する。
電極膜103は、厚さ方向における両端面が柱部102と面一に形成されるとともに、錘部34の電極膜45と対向している。
まず図9(a)に示すように、基板20のうち、電極膜103に相当する部分に筒状の貫通孔120(図9(c)参照)を形成する(貫通孔形成工程)。具体的には、上述した第1実施形態と同様に、図示しないマスクを用いてDRIE等のエッチングを行い、電極膜103に相当する部分に凹部60を形成する。その後、図9(b)に示すように、基板20の厚さ方向における一端側の主面上にマスクを介してサポート基板62を固定する。
その後、上述した貫通孔形成工程と同様の方法(エッチング等)により、基板20を加工することで、基板20のうち、枠体31、中央電極32、及び錘部34以外に相当する部分を除去する。このとき、電鋳体121の外側面が露出するように基板20を除去する。これにより、枠体31、中央電極101、及び錘部34が成形される。
また、柱部102と電極膜103とを別材料で形成できるので、それぞれに最適な材料を選択することが可能になり、材料選択の自由度を向上させることができる。この場合、柱部102はシリコンに限らず、樹脂材料や金属材料等、種々の材料を選択することができる。
次に、本発明の第3実施形態について説明する。図11は、第3実施形態における加速度スイッチ300の断面図である。なお、以下の説明では、上述した第1実施形態と同一の構成については同一の符号を付して説明を省略する。
本実施形態では、スイッチ本体11を構成する基材として、シリコン支持層321、SiO2等からなるストッパ層322、及びシリコン活性層323が順次積層された、いわゆるSOI(Silicon−On−Insulator)基板324を用いる点で上述した第1実施形態と相違している。
まず、図12(a)に示すように、SOI基板324のうち、中央電極32に相当する部分に貫通孔61(図12(d)参照)を形成する(貫通孔形成工程)。具体的には、図12(b)に示すように、図示しないマスクを用いてDRIE等のドライエッチングを、SOI基板324における厚さ方向の一端側から行い、中央電極32に相当する部分のシリコン支持層321を除去する。また、HF処理等のウェットエッチングを行い、SOI基板324のうち、中央電極32に相当する部分のストッパ層322を除去する。
次に、図13(b)に示すように、SOI基板324及び電鋳体63の厚さ方向における一端側の主面上に、第1接合膜41を形成する(第1接合膜形成工程)。
そして、図13(c)に示すように、上述した貫通孔形成工程と同様の方法(エッチング等)により、SOI基板324を加工することで、SOI基板324のうち、枠体31、中央電極32、及び錘部34以外に相当する部分のシリコン支持層321及びストッパ層322を除去する。
以上により、上述した加速度スイッチ300が完成する。
この場合には、図16(a)に示すように、上述した第3実施形態と同様の方法により、SOI基板324のうち、電極膜103に相当する部分に筒状の貫通孔120を形成した後、図16(b)に示すように、貫通孔120内に電鋳体121を形成する。これにより、電鋳体121がSOI基板324の両主面と面一の状態で貫通孔120内に埋設される。
そして、図16(c)に示すように、上述した貫通孔形成工程と同様の方法(エッチング等)により、SOI基板324を加工することで、SOI基板324のうち、枠体31、中央電極101、及び錘部34以外に相当する部分のシリコン支持層321及びストッパ層322を除去する。
例えば、上述した実施形態では、中央電極32,101のうち、少なくとも外側面全体に電鋳法を用いて導体を形成した場合について説明したが、これに限らず、種々の方法を用いることが可能である。例えば、基材(基板20やSOI基板324)の貫通孔61,120内に導体を直接埋め込む等の方法を採用しても構わない。具体的には、貫通孔(例えば、貫通孔61)よりも外径の大きいピンを、貫通孔61内に圧入したり、貫通孔61よりも外径の小さいピンを、貫通孔61内に挿入した後、ピンと貫通孔61との間の隙間に低融点金属に流し込んでピンと基板20とを固定したりしても構わない。
また、上述した実施形態では、サポート基板62を電極として電鋳を行う構成について説明したが、これに限らず、サポート基板62を絶縁材料により形成し、別途電極を用意しても構わない。
また、梁部35の周方向における長さについても適宜設計変更が可能である。
さらに、上述した実施形態では、本発明の電子デバイスを加速度スイッチ1,110に適用した場合について説明したが、これに限らず、加速度センサ等に本発明を適用しても構わない。
20…基板(基材)
31…枠体(支持部)
32,101…中央電極
34…錘部
35…梁部
61,120…貫通孔
63,121…電鋳体(導体)
102…柱部
103…電極膜(導体)
324…SOI基板(基材)
Claims (3)
- 柱状の中央電極と、
前記中央電極を内側に収容するとともに、内側面が前記中央電極の外側面に接離可能とされた錘部と、
前記錘部の周囲を取り囲むとともに、支持部との間で前記錘部を弾性支持する梁部と、を備え、
前記中央電極のうち、少なくとも前記外側面全体が導体により構成された電子デバイスの製造方法であって、
基材に対して貫通孔を形成する貫通孔形成工程と、
前記貫通孔内に導体を埋設する導体埋設工程と、
前記基材に対して前記中央電極、前記錘部、及び前記梁部を成形する成形工程と、を有し、
前記成形工程では、前記基材のうち、前記導体の側面を露出させるように前記基材を成形することを特徴とする電子デバイスの製造方法。 - 前記導体埋設工程は、電鋳法を用いて行うことを特徴とする請求項1記載の電子デバイスの製造方法。
- 前記貫通孔形成工程、前記導体埋設工程、及び前記成形工程は、MEMS技術を用いて行われることを特徴とする請求項1または請求項2に記載の電子デバイスの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014028716A JP6249402B2 (ja) | 2014-02-18 | 2014-02-18 | 電子デバイスの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014028716A JP6249402B2 (ja) | 2014-02-18 | 2014-02-18 | 電子デバイスの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015152527A JP2015152527A (ja) | 2015-08-24 |
JP6249402B2 true JP6249402B2 (ja) | 2017-12-20 |
Family
ID=53894926
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014028716A Expired - Fee Related JP6249402B2 (ja) | 2014-02-18 | 2014-02-18 | 電子デバイスの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6249402B2 (ja) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09145740A (ja) * | 1995-09-22 | 1997-06-06 | Denso Corp | 加速度センサ |
JP4996771B2 (ja) * | 2010-03-03 | 2012-08-08 | セイコーインスツル株式会社 | 電子デバイス |
-
2014
- 2014-02-18 JP JP2014028716A patent/JP6249402B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2015152527A (ja) | 2015-08-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP3094112B1 (en) | Silicon mems microphone and manufacturing method therefor | |
US8877537B2 (en) | Method for manufacturing MEMS device | |
JP5350339B2 (ja) | 微小電気機械システムおよびその製造方法 | |
CN107396276B (zh) | 微机电设备、微机电设备的阵列、制造微机电设备的方法以及操作微机电设备的方法 | |
CN104897314A (zh) | 用于感测压力波和周围压力的传感器结构 | |
WO2017200621A2 (en) | Assembly processes for three-dimensional microstructures | |
KR20170138947A (ko) | 미세 전자 기계 디바이스 및 미세 전자 기계 디바이스 제조 방법 | |
CN107367771B (zh) | 电化学地震检波器敏感电极及其制备方法 | |
JP2013031917A (ja) | 埋設電極を有する浮遊隔膜構造の製造方法 | |
CN108117039B (zh) | Mems装置和用于制造mems装置的方法 | |
US10073113B2 (en) | Silicon-based MEMS devices including wells embedded with high density metal | |
JP6249402B2 (ja) | 電子デバイスの製造方法 | |
JP2011003530A (ja) | 電子デバイスおよびその製造方法 | |
US9048047B2 (en) | Micro-reed switch with high current carrying capacity and manufacturing method thereof | |
JP3938195B1 (ja) | ウェハレベルパッケージ構造体の製造方法 | |
CN106664794B (zh) | 贯通电极基板及其制造方法以及使用贯通电极基板的半导体装置 | |
JP6247122B2 (ja) | 電子デバイス | |
JP2016173951A (ja) | 電子デバイス | |
CN214270212U (zh) | 一种晶圆级封装结构以及器件级封装结构 | |
JP2016114510A (ja) | 電子デバイスの製造方法 | |
JP2000106070A (ja) | マイクロgスイッチ | |
JP3944990B2 (ja) | マイクロメカニカルスイッチの製造方法 | |
JP2015161547A (ja) | 電子デバイス | |
CN107040857B (zh) | Mems麦克风及其制造方法 | |
JP2014153171A (ja) | 変位検知装置及び変位検知装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20161207 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170809 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170822 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171017 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20171031 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20171114 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20171114 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6249402 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |