JP2013031917A - 埋設電極を有する浮遊隔膜構造の製造方法 - Google Patents
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Abstract
【解決手段】マイクロシステム又はナノシステム型デバイスは、可動部分120を有する第1基板100と、第2基板200と、第1基板及び第2基板の間に配置されている第1電極102及び誘電層101とを備えている。第1基板100が、第1電極102に対して当接している導電性材料により充填されている貫通状態の縦導電経路111を有する。
【選択図】図1
Description
−可動部分を有する第1基板又は中間基板と、
−第2基板又は支持基板と、
−第1基板及び第2基板の間に配置されている第1電極及び誘電層と、を備え、誘電層が、下側電極及び第1基板の間に部分的又は全体的に配置され、
−第1基板が、下側電極に対して当接している導電性材料により充填されている貫通状態の縦導電経路(vias)を有する。
−(a)第1基板上に、第1誘電層と、下側電極層に設けられる下側電極と、第1基板を少なくとも部分的に貫通して下側電極に接触する導電経路と、を形成する工程と、
−(b)工程(a)の後、下側電極層及び第1誘電層が第1基板と第2基板との間に配置され、かつ、第1誘電層が下側電極及び第1基板の間に配置されるように、第1基板と第2基板とを組み付ける工程と、
−(c)工程(b)の後、下側電極に対面する第1基板における可動部分と、第1誘電層において可動部分の下側に位置する少なくとも一部分の削除による当該可動部分の解放部とを形成する工程と、を含んでいる。
−MEMSの可動部分又は活性部分が形成される第1基板又は活性層100と、
−支持基板又は第2基板200と、
−第1基板100及び第2基板200の間に配置されている下側電極102の組、及び、部分的に削除されることによりシステムの可動部分の下側の中空部であって、MEMSの活性ゾーンの少なくとも一部に対面する電極102の上側表面により一部が構成されている中空部101’が形成されている犠牲層101と、
−下側電極層102及び上側電極層106を電気的に接続する、基板100を貫通する導電経路111と、を備えている。
Claims (21)
- 可動部分(120)を有する第1基板(100)又は中間基板と、
第2基板(200)又は支持基板と、
前記第1基板及び前記第2基板の間に配置されている、下側電極層に形成される下側電極(102)を構成する第1電極及び誘電層(101)と、を備え、
前記誘電層が、前記下側電極及び前記第1基板の間に部分的又は全体的に配置され、前記可動部分の下側に中空部(101’)を形成するように前記誘電層の一部が除去され、前記中空部の底部が前記可動部分(120)の一部又は全部に対面している電極(102)の上面により形成され、
前記第1基板(100)が、前記下側電極(102)に対して当接している導電性材料により充填されている貫通状態の縦導電経路を有することを特徴とするマイクロシステム又はナノシステムデバイス。 - 請求項1記載のデバイスにおいて、
前記第1基板(100)上に配置され、かつ、前記第1基板(100)を貫通する前記縦導電経路に対して電気的に接続されている上側電極を構成する第2電極を備えていることを特徴とするデバイス。 - 請求項2記載のデバイスにおいて、
前記上側電極(301)が、導電手段(108)を用いる前記中間基板(100)の上に配置され、又は第3基板(300)により支持されていることを特徴とするデバイス。 - 請求項1〜3のうちいずれか1つに記載のデバイスにおいて、
前記下側電極(102)及び前記第1基板(100)の間の電気的コンタクトゾーンを有することを特徴とするデバイス。 - 請求項1〜4のうちいずれか1つに記載のデバイスにおいて、
前記第1基板(100)が、シリコン、SiGe、SiC、SiGeC、GaAs、Ge若しくはIII〜V族の半導電性材料、ドープされた半導電性材料、又はSOI(silicon on insulator)により構成されていることを特徴とするデバイス。 - 請求項1〜4のうちいずれか1つに記載のデバイスにおいて、
前記第1基板(100)が基板上に積み重ねられている複数の層を有することを特徴とするデバイス。 - 請求項1〜6のうちいずれか1つに記載のデバイスにおいて、
前記第2基板(200)と前記下側電極層(102)との間に誘電層(104)を備えていることを特徴とするデバイス。 - 請求項7記載のデバイスにおいて、
前記下側電極層と、前記第2基板及び前記下側電極層の間の前記誘電層(104)とのそれぞれにおいてエッチドゾーンが設けられていることを特徴とするデバイス。 - 請求項7又は8記載のデバイスにおいて、
前記下側電極層(102)において複数のエッチドゾーンが設けられ、当該エッチドゾーンが前記誘電層(104)の材質により充填されていることを特徴とするデバイス。 - (a)第1基板(100)上に、第1誘電層(101)と、下側電極層に設けられる下側電極としての第1電極と、導電性材料により充填されるとともに前記第1基板(100)を貫通して前記下側電極に接触する縦導電経路(111)と、を形成する工程と、
(b)前記下側電極層(102)及び前記第1誘電層(101)が前記第1基板と第2基板(200)との間に配置され、かつ、前記第1誘電層(101)が前記下側電極及び前記第1基板の間に配置されるように、前記第1基板と前記第2基板とを組み付ける工程と、
(c)前記下側電極に対面する前記第1基板における可動部分と、前記第1誘電層において前記可動部分の下側に位置する少なくとも一部分の削除による当該可動部分の解放部とを形成する工程と、を含んでいることを特徴とするマイクロシステム又はナノシステムデバイスの製造方法。 - 請求項10記載の方法において、
貫通状態の導電経路(111)に対して電気的に接続される上側電極(106)(306)を前記第1基板上に形成することを特徴とする方法。 - 請求項11記載の方法において、
前記工程(c)が、前記第1基板(100)を貫通するパターン(107)のエッチングにより実行され、
当該エッチドパターン(107)を犠牲材料(105)により充填する工程と、前記上側電極(106)を形成する工程と、前記犠牲材料(105)及び前記第1誘電層(101)を少なくとも部分的にエッチングする工程と、をさらに含んでいることを特徴とする方法。 - 請求項11記載の方法において、
前記工程(c)が、前記第1基板(100)を貫通するパターン(107)のエッチングにより実行され、
前記工程(c)の前に前記第1基板上に導電性パッドを形成する工程と、
前記工程(c)の後に前記導電性パッドに接触する前記上側電極(306)を形成する工程と、をさらに含んでいることを特徴とする方法。 - 請求項13記載の方法において、
前記導電性パッドを形成する工程が、
前記第1基板に犠牲材料の層(105a)を堆積させる工程と、
前記第1基板の導電経路に対面するエッチドゾーンを形成するために前記犠牲材料の層をエッチングする工程と、
前記エッチドゾーンに導電性パッド(108)を形成する工程と、を含んでいることを特徴とする方法。 - 請求項13又は14記載の方法において、
前記上側電極が、第3基板(300)の前記第1基板への載置により形成されていることを特徴とする方法。 - 請求項10〜15のうちいずれか1つに記載の方法において、
前記下側電極(102)及び前記中間基板(100)の間に電気接触ゾーンを形成する工程を備えていることを特徴とする方法。 - 請求項10〜15のうちいずれか1つに記載の方法において、
前記工程(b)の前に、前記第2基板(200)及び前記下側電極層(102)の間の誘電性を実現するため、第2誘電層(104)を形成する工程を含んでいることを特徴とする方法。 - 請求項17記載の方法において、
前記エッチドゾーン(105)が、前記下側電極層と、前記第2基板及び前記下側電極層の間に配置されている前記第2誘電層(104)とのそれぞれに設けられていることを特徴とする方法。 - 請求項17又は18記載の方法において、
前記電極層がエッチングされることにより前記下側電極が形成され、エッチドゾーン(102’)が前記下側電極層に形成され、前記電極層のエッチング後に形成される前記第2誘電層(104)がエッチドゾーンを充填することを特徴とする方法。 - 請求項10〜18のうちいずれか1つに記載の方法において、
前記工程(c)の前に前記導電経路を貫通させるために前記第1基板(100)を薄肉化又は薄削する工程を含んでいることを特徴とする方法。 - 請求項10〜20のうちいずれか1つに記載の方法において、
前記工程(c)が前記第1基板(100)を貫通するパターン(107)のエッチングにより実行されることを特徴とする方法。
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