JP6219012B1 - 内視鏡システムおよび信号処理装置 - Google Patents

Abstract

内視鏡２は、第１クロック信号線７１ａ（５９ａ）と第２クロック信号線７１ｂ（５９ｂ）とを内設するケーブル２３と、撮像素子２１に供給するクロックの差動クロック信号受信部５８ａ、５８ｂと、を有し、ビデオプロセッサ３は、差動クロック信号受信部５８ａ、５８ｂ用のＶＣＣＩ／Ｏに挿入された電流検出器６６と、位相差が互いに反転する２つ差動クロック信号に変換して出力する差動信号出力部と、電流検出器６６において検出した電流値に基づいて、第１クロック信号線７１ａ（５９ａ）と第２クロック信号線７１ｂ（５９ｂ）の短絡または断線を判別するＦＰＧＡ６１と、有する。

Description

本発明は、内視鏡システムおよび信号処理装置に関し、所定のクロック信号により駆動される固体撮像素子を有する内視鏡を備える内視鏡システム、および、前記内視鏡に接続される信号処理装置に関する。

被検体の内部の被写体を撮像する内視鏡、及び、内視鏡により撮像された被写体の観察画像を生成する画像処理装置（信号処理装置）等を具備する内視鏡システムが、医療分野及び工業分野等において広く用いられている。

このような内視鏡システムにおける内視鏡としては、従来、所定のクロック信号により駆動される固体撮像素子（例えばＣＭＯＳイメージセンサ）を採用し、また、この固体撮像素子から出力される撮像信号を伝送するケーブルを内部に配設する内視鏡が知られている。

この種の内視鏡においては、一般に、上述の如き撮像素子は挿入部の先端部に配設されている。また、この撮像素子へ供給するクロックは、例えば外部の信号処理装置から内視鏡内のケーブルを介して当該撮像素子に対して供給されるようになっている。

ここで、信号処理装置から撮像素子へのクロック供給については、前記ケーブルを介して、いわゆる差動信号により伝送する例が知られている。なお、このケーブルには、信号処理装置から撮像素子に対して供給される各種電源の電源経路（例えば、デジタル系電源経路ＶＣＣＤＩＧ、アナログ系電源経路ＶＣＣＡＮＡ、Ｉ／Ｏ系電源経路ＶＣＣＩＯ）が内設されるようになっている（図１０、図１１参照）。

さらに、内視鏡における撮像素子として、近年、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサを採用する例が提案されている（日本国特開２００６−０９５３３０号公報）。

ところで、挿入部先端部に配設される前記撮像素子および当該撮像素子を搭載する先端基板は非常に小さいため、物理的にも、当該撮像素子に対して上述したクロック信号が正しく供給されていることを測定または検査することは困難である。

したがって、係る事情に鑑みて内視鏡先端部側ではなく、クロック信号の送信側（信号処理装置側）において、当該クロック信号の伝送路の状態（例えば、短絡または断線等）を測定または検査を行うことが考えられる。

ここで、比較するために、信号処理装置から撮像素子に供給する電源経路を想定するに、例えば、信号処理装置側において過電流検知回路（図１０参照；内視鏡システム９０１における内視鏡９０２に接続される信号処理装置９０３内の過電流検知回路６８参照）を設けることで、電源経路上における短絡（ショート）状態を検出することは可能となる。

これに対して、上述の如きクロック信号伝送経路（差動信号伝送経路）においては、クロックを差動信号により伝送する際（図１０、図１１参照）、当該差動信号伝送路間の短絡（ショート）が生じたとしても、ＤＣ電流が流れることがないため送信側（信号処理装置側）で検出することは難しい。

具体的に、例えば、図１１に示すように、内視鏡システム９１１における内視鏡９１２に接続される信号処理装置９１３側において、クロック信号伝送経路上に検出部６９ａ、６９ｂを設けたとする。しかしながら、当該差像信号伝送路において差動クロック信号は互いに反転した信号であるために、差像信号伝送路間が短絡したとしても、当該伝送路上にＤＣ電流が流れることがない。

したがって、たとえ当該伝送経路上に検出部６９ａ、６９ｂを設けたとしても、短絡状態を有効に検出することは困難であると考えられる。

一方、上述の如きクロック信号伝送経路（差動信号伝送経路）においていずれかの箇所で断線（オープン）が生じたとする。上述したように、内視鏡の撮像素子としてＣＭＯＳイメージセンサを採用する場合、もともと入力インピーダンスが高いことから（換言すれば、差動信号伝送路はハイインピーダンスで終端されることから）、差動信号伝送路が断線（オープン）状態になったとしても電流値に変化がなく送信側（信号処理装置側）における検知は困難であると考えられる。

さらに、内視鏡システムにおいて出画検査を行うときに、クロック信号の伝送路が短絡（ショート）または断線（オープン）状態となった場合でも撮像素子が動作する虞があり、係る観点からもクロック信号が撮像素子に正常に到達できているか否かについては、正確に検出することが求められる。

本発明は上述した事情に鑑みてなされたものであり、撮像素子に供給するクロック信号の伝送路における故障状態を、クロック信号の伝送路を直接測定することなく検出することができる内視鏡システムおよび信号処理装置を提供することを目的とする。

本発明の一態様の内視鏡システムは、所定クロックにより駆動され動作する撮像素子と、前記撮像素子に設けられ、外部の信号線から伝送される２つの差動クロック信号を受信するクロック受信部と、前記２つの差動クロック信号のうち、一の信号である第１の差動クロック信号を伝送する第１クロック信号線と、前記２つの差動クロック信号のうち、他の信号である第２の差動クロック信号を伝送する第２クロック信号線と、を備える内視鏡と、前記クロック受信部に対して所定の電源供給経路を介して駆動電力を供給する電源部と、前記電源部から前記電源供給経路を介して前記クロック受信部に供給する前記駆動電力に係る電流値を検出する電流検出部と、生成されたクロック信号を入力し、位相差が互いに反転する前記２つ差動クロック信号に変換して出力する差動信号出力部と、前記電流検出部において検出した前記電流値に基づいて、前記内視鏡における前記第１のクロック信号線と前記第２のクロック信号線との少なくとも一方に係る故障状態を判別する故障モード判別部と、を備える信号処理装置と、を具備する。

本発明の一態様の信号処理装置は、所定クロックにより駆動され動作する撮像素子と、前記撮像素子に設けられ、外部の信号線から伝送される２つの差動クロック信号を受信するクロック受信部と、前記２つの差動クロック信号のうち、一の信号である第１の差動クロック信号を伝送する第１クロック信号線と、前記２つの差動クロック信号のうち、他の信号である第２の差動クロック信号を伝送する第２クロック信号線と、を備える内視鏡を接続する信号処理装置であって、前記クロック受信部に対して所定の電源供給経路を介して駆動電力を供給する電源部と、前記電源部から前記電源供給経路を介して前記クロック受信部に供給する前記駆動電力に係る電流値を検出する電流検出部と、生成されたクロック信号を入力し、位相差が互いに反転する前記２つ差動クロック信号に変換して出力する差動信号出力部と、前記電流検出部において検出した前記電流値に基づいて、前記内視鏡における前記第１のクロック信号線と前記第２のクロック信号線との少なくとも一方に係る故障状態を判別する故障モード判別部と、を具備する。

図１は、本発明の第１の実施形態の内視鏡システムの構成を示す図である。 図２は、第１の実施形態の内視鏡システムにおける内視鏡およびビデオプロセッサの電気的な概略構成を示すブロック図である。 図３は、第１の実施形態の内視鏡システムにおける内視鏡およびビデオプロセッサの電気的な構成を示すブロック図である。 図４は、本発明の第２の実施形態の内視鏡システムにおける内視鏡およびビデオプロセッサの電気的な構成を示すブロック図である。 図５は、本発明の第３の実施形態の内視鏡システムにおける内視鏡およびビデオプロセッサの電気的な構成を示すブロック図である。 図６は、本発明の第４の実施形態の内視鏡システムにおける内視鏡およびビデオプロセッサの電気的な構成を示すブロック図である。 図７は、本発明の第５の実施形態の内視鏡システムにおける内視鏡およびビデオプロセッサの電気的な構成を示すブロック図である。 図８は、本発明の第６の実施形態の内視鏡システムにおける内視鏡およびビデオプロセッサの電気的な構成を示すブロック図である。 図９は、本発明の第７の実施形態の内視鏡システムにおける内視鏡およびビデオプロセッサの電気的な構成を示すブロック図である。 図１０は、従来の内視鏡システムの電気的な一構成例を示すブロック図である。 図１１は、従来の内視鏡システムの電気的な他の構成例を示すブロック図である。

以下、図面を参照して本発明の実施形態を説明する。

＜第１の実施形態＞
図１は、本発明の第１の実施形態の内視鏡システムの構成を示す図であり、図２は、第１の実施形態の内視鏡システムにおける内視鏡およびビデオプロセッサの電気的な概略構成を示すブロック図であり、図３は、第１の実施形態の内視鏡システムにおける内視鏡およびビデオプロセッサの電気的な構成を示すブロック図である。

図１、図２に示すように、本第１の実施形態の内視鏡システム１は、被検体の観察し撮像する内視鏡２と、当該内視鏡２に接続され前記撮像信号を入力し所定の画像処理を施す信号処理装置であるビデオプロセッサ３と、被検体を照明するための照明光を供給する光源装置４と、撮像信号に応じた観察画像を表示するモニタ装置５と、を有している。

内視鏡２は、被検体の体腔内等に挿入される細長の挿入部６と、挿入部６の基端側に配設され術者が把持して操作を行う内視鏡操作部１０と、内視鏡操作部１０の側部から延出するように一方の端部が設けられたユニバーサルコード４１と、を有して構成されている。

挿入部６は、先端側に設けられた硬質の先端部７と、先端部７の後端に設けられた湾曲自在の湾曲部８と、湾曲部８の後端に設けられた長尺かつ可撓性を有する可撓管部９と、を有して構成されている。

前記ユニバーサルコード４１の基端側にはコネクタ４２が設けられ、当該コネクタ４２は光源装置４に接続されるようになっている。すなわち、コネクタ４２の先端から突出する流体管路の接続端部となる口金（図示せず）と、照明光の供給端部となるライトガイド口金（図示せず）とは光源装置４に着脱自在で接続されるようになっている。

さらに、前記コネクタ４２の側面に設けた電気接点部には接続ケーブル４３の一端が接続されるようになっている。この接続ケーブル４３には、例えば内視鏡２における撮像素子２１（図２参照）からの撮像信号を伝送する信号線が内設され、また、他端のコネクタ部はビデオプロセッサ３に接続されるようになっている。

なお、前記コネクタ４２には、当該内視鏡２における固有の所定ＩＤ情報を記憶した記憶部等（図示せず）を有したコネクタ回路２２が配設されている。

また、挿入部６の先端部７には、被写体像を入光するレンズを含む対物光学系（図示せず）と、当該対物光学系における結像面に配置された撮像素子２１と、当該撮像素子２１を備える撮像基板２０と、が配設されている。

さらに内視鏡２には、撮像素子２１から延出され、当該撮像素子２１から挿入部６、操作部１０、ユニバーサルコード４１を経て、前記コネクタ４２に至るまで延設されたケーブル２３（図２参照）が配設されている。

以下、本第１の実施形態の内視鏡システム１における内視鏡２およびビデオプロセッサ３の電気的構成について、図２および図３を参照して説明する。

図２に示すように、内視鏡２は、ビデオプロセッサ３に接続されるコネクタ４２に内設されるコネクタ回路２２（図示せず）と、内視鏡２における挿入部６の先端部７に配設された撮像素子２１と、これらコネクタ回路２２と撮像基板２０に配設された撮像素子２１とを接続するケーブル２３と、を有する。

なお本実施形態において前記撮像素子２１としては、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサにより構成される固体撮像素子を採用する。

ケーブル２３は、撮像素子２１から延出され、当該撮像素子２１から挿入部６、操作部１０、ユニバーサルコード４１を経て、前記コネクタ４２におけるコネクタ回路２２に至るまで延設される（図１参照）。

ここでケーブル２３は、ビデオプロセッサ３から伝送される２つの差動クロック信号のうち、一の信号である第１差動クロック信号（ＣＬＫ＋）を伝送する第１クロック信号線７１ａと、他の信号である第２差動クロック信号（ＣＬＫ−）を伝送する第２クロック信号線７１ｂを内包する。

前記第１クロック信号線７１ａは、ビデオプロセッサ３に配設されたクロック出力部６４ａと、撮像素子２１におけるクロック入力部５８における第１バッファ５８ａとを接続する。なお、クロック出力部６４ａ並びにクロック入力部５８および第１バッファ５８ａについては、後に詳述する。

また、前記第２クロック信号線７１ｂは、ビデオプロセッサ３に配設されたクロック出力部６４ｂと、撮像素子２１における前記クロック入力部５８における第２バッファ５８ｂとを接続する。なお、クロック出力部６４ｂ並びにクロック入力部５８および第２バッファ５８ｂについては、後に詳述する。

なお、ケーブル２３は、前記第１クロック信号線７１ａおよび第２クロック信号線７１ｂの他、ビデオプロセッサ３から撮像素子２１に対して供給される各種電源経路（本実施形態においては、デジタル系電源経路ＶＣＣＤＩＧ、アナログ系電源経路ＶＣＣＡＮＡ、Ｉ／Ｏ系電源経路ＶＣＣＩ／Ｏ）、制御信号線７２および撮像信号線７３を内包する（制御信号線７２および撮像信号線７３については、後に説明する）。

前記撮像素子２１は、入射光に応じて光を光電変換して信号電荷を生成する複数の光電変換部であるフォトダイオード（ＰＤ）を有する撮像部５１（図２においては、Imaging Pixel Arrayと表記）を有する。

さらに撮像素子２１は、ケーブル２３内の前記第１クロック信号線７１ａおよび第２クロック信号線７１ｂに接続されたクロック入力部５８と、当該クロック入力部５８の出力端に接続されたＰＬＬ（phase locked loop）５７と、ケーブル２３内の制御信号線７２に接続されたタイミングジェネレータ５６と、を有する。

前記クロック入力部５８は、上述したように、前記第１クロック信号線７１ａが接続される第１バッファ５８ａと、前記第２クロック信号線７１ｂが接続される第２バッファ５８ｂとを有する。

また、第１バッファ５８ａおよび第２バッファ５８ｂには、ビデオプロセッサ３から供給される各種電源経路のうち、Ｉ／Ｏ系電源経路ＶＣＣＩ／Ｏを介して所定の電力（電源電圧ＶＣＣＩ／Ｏ）が供給されるようになっている。

なお、第１クロック信号線７１ａおよび第２クロック信号線７１ｂは、撮像素子２１内においては、それぞれ第１クロック信号ライン５９ａ（ＣＬＫ＋）、第２クロック信号ライン５９ｂ（ＣＬＫ−）として延設され、それぞれ第１バッファ５８ａと第２バッファ５８ｂとのそれぞれ入力端に接続されるようになっている。

ここでクロック入力部５８（第１バッファ５８ａおよび第２バッファ５８ｂ）は、ビデオプロセッサ３から伝送される２つの差動クロック信号を受信するクロック受信部としての役目を果たす。

撮像素子２１において、前記ＰＬＬ５７は、いわゆる位相同期回路であり、クロック入力部５８において入力したクロックを所定数倍に逓倍し、上述した撮像部５１の他、撮像素子２１内の各部に供給するようになっている。

タイミングジェネレータ５６は、ケーブル２３内の制御信号線７２を介して伝送された制御信号（垂直同期信号、水平同期信号等の駆動信号）を受け、所定のタイミングパルス信号を生成し、撮像部５１の他、撮像素子２１内の各部に供給するようになっている。なお、当該制御信号は、本実施形態においては、いわゆるＩ２Ｃ（Inter-Integrated Circuit）により伝送されるようになっている。

一方、撮像素子２１は、撮像部５１の出力に接続されたＡＦＥ（アナログフロントエンド）を有する。このＡＦＥは、図示しないＣＤＳ（Correlation Double Sampling；相関二重サンプリング）の他、アナログアンプ部（Analog AMP）５２、ＡＤ変換部（ADC）５３等を含み、タイミングジェネレータ５６からのタイミングパルス信号に制御され、撮像部５１からのアナログ撮像信号をデジタル信号に変換する。

さらに撮像素子２１は、ＡＦＥによってＡＤ変換されたデジタル撮像信号に対して所定の処理を施すデジタル処理部（Digital Processing）５４と、当該デジタル処理部５４から出力されたパラレルの撮像信号を所定のシリアル信号に変換するＰ/Ｓ変換部５５と、を有する。

このＰ/Ｓ変換部５５においてパラレルシリアル変換された信号をシリアル撮像信号は、ケーブル２３内の撮像信号線７３を介してビデオプロセッサ３におけるＦＰＧＡ６１に向けて伝送されるようになっている。

前記制御信号線７２は、ビデオプロセッサ３におけるＦＰＧＡ６１（後に詳述する）と撮像素子２１におけるタイミングジェネレータ５６とを接続し、撮像信号線７３は、ビデオプロセッサ３におけるＳ／Ｐ変換部６２と撮像素子２１におけるＰ／Ｓ変換部５５とを接続するようになっている。

一方、ビデオプロセッサ３には、挿入部先端部７に配設された撮像素子２１を駆動するための上述した差動クロック信号および同期信号等の制御信号を生成する機能を有し、ＦＰＧＡ６１、水晶発振器（ＶＣＸＯ）６３、第１クロック信号出力部６４ａおよび第２クロック信号出力部６４ｂを有する。

また、ビデオプロセッサ３は、内視鏡２における撮像素子２１に対して所定の駆動電力を供給するほか、各種回路に電力を供給するための電源部６７を有する。

さらに、ビデオプロセッサ３は、前記電源部６７における一出力端であって、前記クロック入力部５８に対して所定の駆動電力を供給するための電源供給経路（ＶＣＣＩ／Ｏ）のハイサイド側に配設された電流検出器６６と、当該電源供給経路におけるグランド端６５を有する。

前記水晶発振器ＶＣＸＯ（Voltage-Controlled Crystal Oscillator）６３（以下、ＶＣＸＯ６３）は、電圧制御水晶発振器であり所定の第１クロックＣＬＫ１を生成し出力するようになっている。

前記電流検出器６６は、前記電源部６７から前記電源供給経路（ＶＣＣＩ／Ｏ）を介して前記クロック受信部（クロック入力部５８）に供給する前記駆動電力に係る電流値を検出する電流検出部の一部を構成する。

また、本第１の実施形態において当該電流検出器６６は、具体的には図３に示すようにシャント抵抗１６６により構成される。このシャント抵抗１６６は、例えば、数十ｍΩ〜数百ｍΩの抵抗値を示す抵抗により構成され、電源部６７からの電源供給経路（ＶＣＣＩ／Ｏ）上に直列に挿入される。

また、当該シャント抵抗１６６の両端はＦＰＧＡ６１内の電流検出回路６１ａに接続され、当該電流検出回路６１ａによりシャント抵抗１６６の電圧降下値、すなわち電流値が検出されるようになっている。

前記ＦＰＧＡ６１は、いわゆるＦＰＧＡ（Field Programmable Gate Array）により構成され、撮像素子２１の駆動、および、撮像素子２１からの撮像信号の処理等の機能の他、当該ビデオプロセッサ３および内視鏡２における各種回路を制御する機能を備える。

ＦＰＧＡ６１は、まず、ＶＣＸＯ６３において生成された第１クロック信号（ＣＬＫ１）を入力し撮像素子２１を駆動するためにクロック信号（第２クロック；ＣＬＫ３）を生成する機能を有する。

ここでＦＰＧＡ６１は、図示しないＰＬＬ（phase locked loop）回路を備える。そして、当該ＰＬＬ回路において、ＶＣＸＯ６３から第１クロックＣＬＫ１を受け、当該第１クロックを所定数倍に逓倍したＣＬＫ２を出力する。

ＦＰＧＡ６１は、さらに当該ＣＬＫ２に対して所定の処理を施し、撮像素子２１を駆動するためにクロック信号（第２クロック；ＣＬＫ３）を生成し、第１クロック信号出力部６４ａおよび第２クロック信号出力部６４ｂに対して出力するようになっている。

なお、ＦＰＧＡ６１は、ＶＣＸＯ６３において生成された第１クロック信号を入力し、位相差が互いに反転する２つ差動クロック信号に変換して出力する差動信号出力部の一部を構成する。

さらにＦＰＧＡ６１は、前記電流検出器６６に接続された電流検出回路６１ａが形成され、前記電流検出器６６と相俟って、前記電源部６７から前記電源供給経路（ＶＣＣＩ／Ｏ）を介して前記クロック受信部（クロック入力部５８）に供給する前記駆動電力に係る電流値を検出する電流検出部を構成する。

さらにＦＰＧＡ６１は、前記電流検出回路６１ａ（電流検出部）において検出した前記電流値に基づいて、前記内視鏡における前記第１クロック信号線７１ａと前記第２クロック信号線７１ｂとの少なくとも一方に係る故障状態を判別する故障モード判別部を形成するようになっている。

より具体的にＦＰＧＡ６１における「故障モード判別部」は、まず、第１クロック信号線７１ａと第２クロック信号線７１ｂとの間の短絡状態（または第１クロック信号ライン５９ａと第２クロック信号ライン５９ｂとの間の短絡状態）が生じているか否かを判別可能となっている。

さらに、ＦＰＧＡ６１における「故障モード判別部」は、第１クロック信号線７１ａもしくは第２クロック信号線７１ｂにおける断線状態（または第１クロック信号ライン５９ａもしくは第２クロック信号ライン５９ｂの断線状態）が生じているか否かを判別可能となっている。

加えてＦＰＧＡ６１は、Ｉ２Ｃ伝送のマスタとして各種同期信号等の制御信号の生成機能、撮像素子２１から入力したデジタル撮像信号に係る映像処理機能等が形成されるようになっている。

前記第１クロック信号出力部６４ａおよび第２クロック信号出力部６４ｂは、上述したように、いずれもＦＰＧＡ６１からの第２クロックＣＬＫ３を入力する。

そして第１クロック信号出力部６４ａは、当該第２クロックＣＬＫ３を第１差動クロック信号（ＣＬＫ＋）として、第１クロック信号線７１ａに向けて出力する。一方、第２クロック信号出力部６４ｂはインバータで構成され、前記第２クロックＣＬＫ３を反転させたクロック信号第２差動クロック信号（ＣＬＫ−）として、第２クロック信号線７１ｂに向けて出力する。

ここで、第１差動クロック信号（ＣＬＫ＋）と第２差動クロック信号（ＣＬＫ−）とは、位相差が互いに反転したクロック信号であり、そのＤＣバイアスレベルは互いに同じレベルとなるように設定されている。

すなわち、本実施形態においては、第１クロック信号線７１ａおよび第２クロック信号線７１ｂにおいて、差動クロック信号を差動伝送するようになっている。

なお、ＦＰＧＡ６１は、生成された第１クロック信号を入力し、位相差が互いに反転する２つ差動クロック信号に変換して出力する差動信号出力部の一部を構成する。

Ｓ／Ｐ変換部６２は、撮像信号線７３を介して入力したシリアルのデジタル撮像信号を所定のパラレル信号に変換するシリアルパラレル変換機能を有する。

次に、本実施形態の作用について説明する。

＜第１クロック信号線と第２クロック信号線との間の短絡（ショート）＞
上述したように、第１クロック信号線７１ａ（第１クロック信号ライン５９ａ）上において伝送される第１差動クロック信号（ＣＬＫ＋）と、第２クロック信号線７１ｂ（第２クロック信号ライン５９ｂ）において伝送される第２差動クロック信号（ＣＬＫ−）とは、ＤＣバイアスレベルが同じレベルに設定された、互いに位相差が反転したクロック信号である。

今、第１クロック信号線７１ａにおける第１クロック信号ライン５９ａと、第２クロック信号線７１ｂにおける第２クロック信号ライン５９ｂとの間で短絡（ショート）が生じたとする（図２、図３参照）。

この場合、第１差動クロック信号（ＣＬＫ＋）と第２差動クロック信号（ＣＬＫ−）とのＤＣバイアスレベルは同じレベルに設定されているため、例えば、第１クロック信号出力部６４ａおよび第２クロック信号出力部６４ｂにおいて消費電流はほぼ変化しないこととなる。また、第１クロック信号ライン５９ａおよび第２クロック信号ライン５９ｂにおいて、第１差動クロック信号（ＣＬＫ＋）および第２差動クロック信号（ＣＬＫ−）共に、その振幅は消失、または、大幅に減衰した特性となる。

このとき、第１バッファ５８ａおよび第２バッファ５８ｂにおいては、入力する第１差動クロック信号（ＣＬＫ＋）および第２差動クロック信号（ＣＬＫ−）が、いずれもコモンレベル付近に留まり続けるため、バッファ自体の貫通電流が大きくなる。

これは換言すれば、第１バッファ５８ａおよび第２バッファ５８ｂに供給されるＶＣＣＩ／Ｏ経路の電流値が大きくなること意味する。

本実施形態においては、当該ＶＣＣＩ／Ｏ経路に挿入された電流検出器６６（本実施形態においては、シャント抵抗１６６）およびＦＰＧＡ６１における電流検出回路６１ａにより、このＶＣＣＩ／Ｏ経路に流れる電流値を測定・検出する。

さらに、ＦＰＧＡ６１に形成した前記「故障モード判別部」において、前記電流検出回路６１ａ（電流検出部）において検出した前記電流値に基づいて、第１クロック信号ライン５９ａ（第１クロック信号線７１ａ）と第２クロック信号ライン５９ｂ（第２クロック信号線７１ｂ）との短絡（ショート）状態の発生の有無を判別する。

＜第１クロック信号線または第２クロック信号線における断線（オープン）＞
今度は、第１クロック信号線７１ａにおける第１クロック信号ライン５９ａ、または、第２クロック信号線７１ｂにおける第２クロック信号ライン５９ｂのいずれかのラインにおいて断線（オープン）が生じたとする（図２、図３参照）。

この場合、断線（オープン）が生じた側の第１バッファ５８ａまたは第２バッファ５８ｂにおいて、入力が中間ノードまたは自己バイアス付近に留まり続けるため、やはり上記短絡の場合と同様に、断線が生じた側のバッファ自体の貫通電流が大きくなる。

すなわち、上記同様に、第１バッファ５８ａまたは第２バッファ５８ｂに供給されるＶＣＣＩ／Ｏ経路の電流値が大きくなること意味する。

そして、上記同様に、ＶＣＣＩ／Ｏ経路に挿入された電流検出器６６（本実施形態においては、シャント抵抗１６６）およびＦＰＧＡ６１における電流検出回路６１ａにより、このＶＣＣＩ／Ｏ経路に流れる電流値を測定・検出する。

さらに、ＦＰＧＡ６１に形成した前記「故障モード判別部」において、前記電流検出回路６１ａ（電流検出部）において検出した前記電流値に基づいて、第１クロック信号ライン５９ａ（第１クロック信号線７１ａ）または第２クロック信号ライン５９ｂ（第２クロック信号線７１ｂ）における断線（オープン）状態の発生の有無を判別する。

上述したように、本実施形態によると、第１、第２クロック信号線７１ａ、７１ｂ（第１、第２クロック信号ライン５９ａ、５９ｂ）上を伝送する差動クロック信号（第１差動クロック信号（ＣＬＫ＋）または第２差動クロック信号（ＣＬＫ−））について直接モニタするのでなく、当該差動クロック信号の入力部である撮像素子２１のクロック入力部５８ａ、５８ｂを駆動する電力（電源電圧）の供給ライン（ＶＣＣＩ／Ｏ）の電流値を検出することにより、信号処理装置（ビデオプロセッサ３）から内視鏡２の撮像素子２１に伝送する差動クロック信号の故障（短絡（ショート）または断線（オープン））を的確に検出することができる。

＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。

図４は、本発明の第２の実施形態の内視鏡システムにおける内視鏡およびビデオプロセッサの電気的な構成を示すブロック図である。

本第２の実施形態の内視鏡システムは、その基本的な構成は第１の実施形態と同様であり、電流検出器６６の構成を異にするものである。

したがって、ここでは第１の実施形態との差異のみの説明にとどめ、共通する部分の説明については省略する。

図４に示すように、第２の実施形態の内視鏡システム２０１は、内視鏡２０２に接続されるビデオプロセッサ２０３において、第１の実施形態における電流検出器６６の代わりに、電源部６７からのＶＣＣＩ／Ｏ経路にカレントトランス２６６を配設する。

このカレントトランス２６６は、強磁性体のコア材に電線を巻いた中空のコイルにより構成され、中空部分に測定対象の信号線を挿通することで、接続される電流検出回路６１ａと相まって、当該信号線の電流を測定することが可能となっている。すなわち、信号線に非接触で、当該信号線に流れる電流値を測定。検出することができる。

本第２の実施形態においても、上記第１の実施形態と同様に、ＶＣＣＩ／Ｏ経路に挿入されたカレントトランス２６６と、前記ＦＰＧＡ６１における電流検出回路６１ａとにより、ＶＣＣＩ／Ｏ経路に流れる電流値を測定・検出する。

そして、第１の実施形態と同様に、ＦＰＧＡ６１に形成した前記「故障モード判別部」において、前記電流検出回路６１ａ（電流検出部）において検出した前記電流値に基づいて、第１クロック信号ライン５９ａ（第１クロック信号線７１ａ）と第２クロック信号ライン５９ｂ（第２クロック信号線７１ｂ）との短絡（ショート）状態の発生、または、第１クロック信号ライン５９ａ（第１クロック信号線７１ａ）もしくは第２クロック信号ライン５９ｂ（第２クロック信号線７１ｂ）における断線（オープン）状態の発生の有無を判別する。

上述したように、本第２の実施形態によると、第１の実施形態と同様に、第１、第２クロック信号線７１ａ、７１ｂ（第１、第２クロック信号ライン５９ａ、５９ｂ）上を伝送する差動クロック信号（第１差動クロック信号（ＣＬＫ＋）または第２差動クロック信号（ＣＬＫ−））について直接モニタするのでなく、当該差動クロック信号の入力部である撮像素子２１のクロック入力部５８ａ、５８ｂを駆動する電力の供給ライン（ＶＣＣＩ／Ｏ）の電流値を検出することにより、信号処理装置（ビデオプロセッサ３）から内視鏡２の撮像素子２１に伝送する差動クロック信号の故障（短絡（ショート）または断線（オープン））を的確に検出することができる。

＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。

図５は、本発明の第３の実施形態の内視鏡システムにおける内視鏡およびビデオプロセッサの電気的な構成を示すブロック図である。

本第３の実施形態の内視鏡システムは、その基本的な構成は第１の実施形態と同様であり、電流検出器６６の構成を異にするものである。

したがって、ここでは第１の実施形態との差異のみの説明にとどめ、共通する部分の説明については省略する。

図５に示すように、第３の実施形態の内視鏡システム３０１は、内視鏡３０２に接続されるビデオプロセッサ３０３において、第１の実施形態における電流検出器６６の代わりに、電源部６７からのＶＣＣＩ／Ｏ経路にホール電流センサ３６６を配設する。

このホール電流センサ３６６は、被測定電流に比例した磁束密度を測定するセンサであって、接続される電流検出回路６１ａと相まって、当該信号線の電流を測定することが可能となっている。すなわち、このホール電流センサ３６６も、第２の実施形態と同様に、信号線に非接触で、当該信号線に流れる電流値を測定。検出することができる。

本第３の実施形態においても、上記第１、第２の実施形態と同様に、ＶＣＣＩ／Ｏ経路に挿入されたホール電流センサ３６６と、前記ＦＰＧＡ６１における電流検出回路６１ａとにより、ＶＣＣＩ／Ｏ経路に流れる電流値を測定・検出する。

そして、第１の実施形態と同様に、ＦＰＧＡ６１に形成した前記「故障モード判別部」において、前記電流検出回路６１ａ（電流検出部）において検出した前記電流値に基づいて、第１クロック信号ライン５９ａ（第１クロック信号線７１ａ）と第２クロック信号ライン５９ｂ（第２クロック信号線７１ｂ）との短絡（ショート）状態の発生、または、第１クロック信号ライン５９ａ（第１クロック信号線７１ａ）もしくは第２クロック信号ライン５９ｂ（第２クロック信号線７１ｂ）における断線（オープン）状態の発生の有無を判別する。

上述したように、本第３の実施形態によると、第１、第２の実施形態と同様に、第１、第２クロック信号線７１ａ、７１ｂ（第１、第２クロック信号ライン５９ａ、５９ｂ）上を伝送する差動クロック信号（第１差動クロック信号（ＣＬＫ＋）または第２差動クロック信号（ＣＬＫ−））について直接モニタするのでなく、当該差動クロック信号の入力部である撮像素子２１のクロック入力部５８ａ、５８ｂを駆動する電力の供給ライン（ＶＣＣＩ／Ｏ）の電流値を検出することにより、信号処理装置（ビデオプロセッサ３）から内視鏡２の撮像素子２１に伝送する差動クロック信号の故障（短絡（ショート）または断線（オープン））を的確に検出することができる。

＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。

図６は、本発明の第４の実施形態の内視鏡システムにおける内視鏡およびビデオプロセッサの電気的な構成を示すブロック図である。

本第４の実施形態の内視鏡システムは、その基本的な構成は第１の実施形態と同様であり、電流検出器６６の配設位置を異にするものである。

したがって、ここでは第１の実施形態との差異のみの説明にとどめ、共通する部分の説明については省略する。

上述したように、第１の実施形態においては、電源部６７から出力されるＶＣＣＩ／Ｏ経路におけるハイサイド側に電流検出器６６（シャント抵抗１６６）を挿入した。これに対して第４の実施形態の内視鏡システム４０１は、図６に示すように、内視鏡４０２に接続されるビデオプロセッサ４０３において、ＶＣＣＩ／Ｏ経路におけるグランド側にシャント抵抗４６６を挿入したことを特徴とする。

このような構成をなす本第４の実施形態においても、上記第１の実施形態と同様の作用効果を奏する。

＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。

図７は、本発明の第５の実施形態の内視鏡システムにおける内視鏡およびビデオプロセッサの電気的な構成を示すブロック図である。

本第５の実施形態の内視鏡システムは、その基本的な構成は第１の実施形態と同様であり、クロック入力部５８の配設箇所を異にするものである。

したがって、ここでは第１の実施形態との差異のみの説明にとどめ、共通する部分の説明については省略する。

上述したように、第１の実施形態の内視鏡システム１において前記クロック入力部５８は、撮像素子２１の内部に設けられる構成とした。これに対して第５の実施形態の内視鏡システム５０１においては、図７に示すように、前記クロック入力部５８と同様の構成をなすクロック入力部５５８が、撮像素子５２１の外部に配設される。

すなわち、第５の実施形態の内視鏡システム５０１は、内視鏡５０２における先端部７に、撮像基板５２０を配設する。そしてこの撮像基板５２０に、前記撮像素子５２１と、当該撮像素子５２１の入力クロック部であるクロック入力部５５８と、が配設されるようになっている。

前記クロック入力部５５８は、第１の実施形態におけるクロック入力部５８と同様の構成をなし、また、同様の作用をなす。

以下、本第５の実施形態におけるクロック入力部５５８について詳しく説明する。

第５の実施形態において前記クロック入力部５５８は、第１の実施形態と同様に、前記第１クロック信号線７１ａが接続される第１バッファ５５８ａと、前記第２クロック信号線７１ｂが接続される第２バッファ５５８ｂとを有する。

第５の実施形態においても第１バッファ５５８ａおよび第２バッファ５５８ｂには、ビデオプロセッサ３から供給される各種電源経路のうち、Ｉ／Ｏ系電源経路ＶＣＣＩ／Ｏを介して所定の電力（電源電圧ＶＣＣＩ／Ｏ）が供給されるようになっている。

なお、第１クロック信号線７１ａおよび第２クロック信号線７１ｂは、撮像基板５２０内においては、それぞれ第１クロック信号ライン５５９ａ（ＣＬＫ＋）、第２クロック信号ライン５５９ｂ（ＣＬＫ−）として延設され、それぞれ第１バッファ５５８ａと第２バッファ５５８ｂとのそれぞれ入力端に接続されるようになっている。

ここでクロック入力部５５８（第１バッファ５５８ａおよび第２バッファ５５８ｂ）は、第１の実施形態と同様に、ビデオプロセッサ３から伝送される２つの差動クロック信号を受信するクロック受信部としての役目を果たす。

なお、第５の実施形態の内視鏡システム５０１において、撮像素子５２１における、撮像部５１、アナログアンプ部５２、ＡＤ変換部５３、デジタル処理部５４、Ｐ/Ｓ変換部５５、タイミングジェネレータ５６およびＰＬＬ５７等について、第１の実施形態と同様の構成、作用をなすので、ここでの詳しい説明は省略する。

また、ビデオプロセッサ３についても、第１の実施形態と同様の構成、作用をなすのでここでの詳しい説明は省略するが、第５の実施形態においてもＦＰＧＡ６１における「故障モード判別部」は、まず、第１クロック信号線７１ａと第２クロック信号線７１ｂとの間の短絡状態（または第１クロック信号ライン５５９ａと第２クロック信号ライン５５９ｂとの間の短絡状態）が生じているか否かを判別可能となっている。

さらに、第５の実施形態においてＦＰＧＡ６１における「故障モード判別部」は、第１クロック信号線７１ａもしくは第２クロック信号線７１ｂにおける断線状態（または第１クロック信号ライン５５９ａもしくは第２クロック信号ライン５５９ｂの断線状態）が生じているか否かを判別可能となっている。

次に、第５の実施形態の作用について説明する。

＜第１クロック信号線と第２クロック信号線との間の短絡（ショート）＞
上述したように、第５の実施形態においても、第１クロック信号線７１ａ（第１クロック信号ライン５５９ａ）上において伝送される第１差動クロック信号（ＣＬＫ＋）と、第２クロック信号線７１ｂ（第２クロック信号ライン５５９ｂ）において伝送される第２差動クロック信号（ＣＬＫ−）とは、ＤＣバイアスレベルが同じレベルに設定された、互いに位相差が反転したクロック信号である。

今、第１クロック信号線７１ａにおける第１クロック信号ライン５５９ａと、第２クロック信号線７１ｂにおける第２クロック信号ライン５５９ｂとの間で短絡（ショート）が生じたとする（図７参照）。

この場合、第１差動クロック信号（ＣＬＫ＋）と第２差動クロック信号（ＣＬＫ−）とのＤＣバイアスレベルは同じレベルに設定されているため、例えば、第１クロック信号出力部６４ａおよび第２クロック信号出力部６４ｂにおいて消費電流はほぼ変化しないこととなる。また、第１クロック信号ライン５５９ａおよび第２クロック信号ライン５５９ｂにおいて、第１差動クロック信号（ＣＬＫ＋）および第２差動クロック信号（ＣＬＫ−）共に、その振幅は消失、または、大幅に減衰した特性となる。

このとき、第１バッファ５５８ａおよび第２バッファ５５８ｂにおいては、入力する第１差動クロック信号（ＣＬＫ＋）および第２差動クロック信号（ＣＬＫ−）が、いずれもコモンレベル付近に留まり続けるため、バッファ自体の貫通電流が大きくなる。

これは換言すれば、第１バッファ５５８ａおよび第２バッファ５５８ｂに供給されるＶＣＣＩ／Ｏ経路の電流値が大きくなること意味する。

本第５の実施形態においても、当該ＶＣＣＩ／Ｏ経路に挿入された電流検出器６６（たとえばシャント抵抗１６６）およびＦＰＧＡ６１における電流検出回路６１ａにより、このＶＣＣＩ／Ｏ経路に流れる電流値を測定・検出する。

さらに、ＦＰＧＡ６１に形成した前記「故障モード判別部」において、前記電流検出回路６１ａ（電流検出部）において検出した前記電流値に基づいて、第１クロック信号ライン５５９ａ（第１クロック信号線７１ａ）と第２クロック信号ライン５５９ｂ（第２クロック信号線７１ｂ）との短絡（ショート）状態の発生の有無を判別する。

＜第１クロック信号線または第２クロック信号線における断線（オープン）＞
今度は、第１クロック信号線７１ａにおける第１クロック信号ライン５５９ａ、または、第２クロック信号線７１ｂにおける第２クロック信号ライン５５９ｂのいずれかのラインにおいて断線（オープン）が生じたとする（図７参照）。

この場合、断線（オープン）が生じた側の第１バッファ５５８ａまたは第２バッファ５５８ｂにおいて、入力が中間ノードまたは自己バイアス付近に留まり続けるため、やはり上記短絡の場合と同様に、断線が生じた側のバッファ自体の貫通電流が大きくなる。

すなわち、上記同様に、第１バッファ５５８ａまたは第２バッファ５５８ｂに供給されるＶＣＣＩ／Ｏ経路の電流値が大きくなること意味する。

そして、上記同様に、ＶＣＣＩ／Ｏ経路に挿入された電流検出器６６（例えばシャント抵抗１６６）およびＦＰＧＡ６１における電流検出回路６１ａにより、このＶＣＣＩ／Ｏ経路に流れる電流値を測定・検出する。

さらに、ＦＰＧＡ６１に形成した前記「故障モード判別部」において、前記電流検出回路６１ａ（電流検出部）において検出した前記電流値に基づいて、第１クロック信号ライン５５９ａ（第１クロック信号線７１ａ）または第２クロック信号ライン５５９ｂ（第２クロック信号線７１ｂ）における断線（オープン）状態の発生の有無を判別する。

上述したように、第５の実施形態によると、第１の実施形態と同様に、第１、第２クロック信号線７１ａ、７１ｂ（第１、第２クロック信号ライン５５９ａ、５５９ｂ）上を伝送する差動クロック信号（第１差動クロック信号（ＣＬＫ＋）または第２差動クロック信号（ＣＬＫ−））について直接モニタするのでなく、当該差動クロック信号の入力部である第１バッファ５５８ａ、第２バッファ５５８を駆動する電力の供給ライン（ＶＣＣＩ／Ｏ）の電流値を検出することにより、信号処理装置（ビデオプロセッサ３）から内視鏡２の撮像素子２１に伝送する差動クロック信号の故障（短絡（ショート）または断線（オープン））を的確に検出することができる。

＜第６の実施形態＞
次に、本発明の第６の実施形態について説明する。

図８は、本発明の第６の実施形態の内視鏡システムにおける内視鏡およびビデオプロセッサの電気的な構成を示すブロック図である。

本第６の実施形態の内視鏡システムは、その基本的な構成は第１の実施形態と同様であり、クロック入力部５８の構成を異にするものである。

したがって、ここでは第１の実施形態との差異のみの説明にとどめ、共通する部分の説明については省略する。

上述したように、第１の実施形態の内視鏡システム１において前記クロック入力部５８は、撮像素子２１の内部に設けられる構成とした。これに対して第６の実施形態の内視鏡システム６０１においては、まず、図８に示すように、撮像素子６２１に供給されるクロックを入力するクロック入力部６５８が、撮像素子６２１の外部に配設される。

すなわち、第６の実施形態の内視鏡システム６０１は、内視鏡６０２における先端部７に、撮像基板６２０を配設する。そしてこの撮像基板６２０に、前記撮像素子６２１と、当該撮像素子６２１の入力クロック部であるクロック入力部６５８と、が配設されるようになっている。

以下、本第６の実施形態におけるクロック入力部６５８について詳しく説明する。

第６の実施形態において前記クロック入力部６５８は、前記第１クロック信号線７１ａが接続される第１バッファ６５８ａと、前記第２クロック信号線７１ｂが接続される終端抵抗６５８ｂとを有する。

また、第１バッファ６５８ａには、ビデオプロセッサ３から供給される各種電源経路のうち、Ｉ／Ｏ系電源経路ＶＣＣＩ／Ｏを介して所定の電力（電源電圧ＶＣＣＩ／Ｏ）が供給されるようになっている。

なお、第１クロック信号線７１ａおよび第２クロック信号線７１ｂは、撮像基板６２０内においては、それぞれ第１クロック信号ライン６５９ａ（ＣＬＫ＋）、第２クロック信号ライン６５９ｂ（ＣＬＫ−）として延設され、それぞれ第１バッファ６５８ａと終端抵抗６５８ｂとに接続されるようになっている。

ここでクロック入力部６５８（第１バッファ６５８ａおよび終端抵抗６５８ｂ）は、第１の実施形態と同様に、ビデオプロセッサ３から伝送される２つの差動クロック信号を受信するクロック受信部としての役目を果たす。

なお、第６の実施形態の内視鏡システム６０１において、撮像素子６２１における、撮像部５１、アナログアンプ部５２、ＡＤ変換部５３、デジタル処理部５４、Ｐ/Ｓ変換部５５、タイミングジェネレータ５６およびＰＬＬ５７等について、第１の実施形態と同様の構成、作用をなすので、ここでの詳しい説明は省略する。

また、ビデオプロセッサ３についても、第１の実施形態と同様の構成、作用をなすのでここでの詳しい説明は省略するが、第６の実施形態においてもＦＰＧＡ６１における「故障モード判別部」は、まず、第１クロック信号線７１ａと第２クロック信号線７１ｂとの間の短絡状態（または第１クロック信号ライン６５９ａと第２クロック信号ライン６５９ｂとの間の短絡状態）が生じているか否かを判別可能となっている。

さらに、第６の実施形態のＦＰＧＡ６１における「故障モード判別部」は、第１クロック信号線７１ａもしくは第２クロック信号線７１ｂにおける断線状態（または第１クロック信号ライン６５９ａもしくは第２クロック信号ライン６５９ｂの断線状態）が生じているか否かを判別可能となっている。

次に、第６の実施形態の作用について説明する。

＜第１クロック信号線と第２クロック信号線との間の短絡（ショート）＞
上述したように、第６の実施形態においても、第１クロック信号線７１ａ（第１クロック信号ライン６５９ａ）上において伝送される第１差動クロック信号（ＣＬＫ＋）と、第２クロック信号線７１ｂ（第２クロック信号ライン６５９ｂ）において伝送される第２差動クロック信号（ＣＬＫ−）とは、ＤＣバイアスレベルが同じレベルに設定された、互いに位相差が反転したクロック信号である。

今、第１クロック信号線７１ａにおける第１クロック信号ライン６５９ａと、第２クロック信号線７１ｂにおける第２クロック信号ライン６５９ｂとの間で短絡（ショート）が生じたとする（図８参照）。

この場合、第１差動クロック信号（ＣＬＫ＋）と第２差動クロック信号（ＣＬＫ−）とのＤＣバイアスレベルは同じレベルに設定されているため、例えば、第１クロック信号出力部６４ａおよび第２クロック信号出力部６４ｂにおいて消費電流はほぼ変化しないこととなる。また、第１クロック信号ライン６５９ａおよび第２クロック信号ライン６５９ｂにおいて、第１差動クロック信号（ＣＬＫ＋）および第２差動クロック信号（ＣＬＫ−）共に、その振幅は消失、または、大幅に減衰した特性となる。

このとき、第１バッファ６５８ａにおいては、入力する第１差動クロック信号（ＣＬＫ＋）がコモンレベル付近に留まり続けるため、バッファ自体の貫通電流が大きくなる。

これは換言すれば、第１バッファ６５８ａに供給されるＶＣＣＩ／Ｏ経路の電流値が大きくなること意味する。

本第６の実施形態においても、当該ＶＣＣＩ／Ｏ経路に挿入された電流検出器６６（たとえばシャント抵抗１６６）およびＦＰＧＡ６１における電流検出回路６１ａにより、このＶＣＣＩ／Ｏ経路に流れる電流値を測定・検出する。

さらに、第６の実施形態においても、ＦＰＧＡ６１に形成した前記「故障モード判別部」において、前記電流検出回路６１ａ（電流検出部）において検出した前記電流値に基づいて、第１クロック信号ライン６５９ａ（第１クロック信号線７１ａ）と第２クロック信号ライン６５９ｂ（第２クロック信号線７１ｂ）との短絡（ショート）状態の発生の有無を判別する。

＜第１クロック信号線または第２クロック信号線における断線（オープン）＞
今度は、第１クロック信号線７１ａにおける第１クロック信号ライン６５９ａ、または、第２クロック信号線７１ｂにおける第２クロック信号ライン６５９ｂのいずれかのラインにおいて断線（オープン）が生じたとする（図８参照）。

この場合、第１バッファ６５８ａにおいて、入力が中間ノードまたは自己バイアス付近に留まり続けるため、やはり上記短絡の場合と同様に、第１バッファ６５８ａ自体の貫通電流が大きくなる。

すなわち、上記同様に、第１バッファ６５８ａに供給されるＶＣＣＩ／Ｏ経路の電流値が大きくなること意味する。

そして、上記同様に、ＶＣＣＩ／Ｏ経路に挿入された電流検出器６６（例えばシャント抵抗１６６）およびＦＰＧＡ６１における電流検出回路６１ａにより、このＶＣＣＩ／Ｏ経路に流れる電流値を測定・検出する。

さらに、ＦＰＧＡ６１に形成した前記「故障モード判別部」において、前記電流検出回路６１ａ（電流検出部）において検出した前記電流値に基づいて、第１クロック信号ライン６５９ａ（第１クロック信号線７１ａ）または第２クロック信号ライン６５９ｂ（第２クロック信号線７１ｂ）における断線（オープン）状態の発生の有無を判別する。

上述したように、第６の実施形態によると、第１の実施形態と同様に、第１、第２クロック信号線７１ａ、７１ｂ（第１、第２クロック信号ライン６５９ａ、６５９ｂ）上を伝送する差動クロック信号（第１差動クロック信号（ＣＬＫ＋）または第２差動クロック信号（ＣＬＫ−））について直接モニタするのでなく、当該差動クロック信号の入力部である第１バッファ６５８ａを駆動する電力の供給ライン（ＶＣＣＩ／Ｏ）の電流値を検出することにより、信号処理装置（ビデオプロセッサ３）から内視鏡２の撮像素子２１に伝送する差動クロック信号の故障（短絡（ショート）または断線（オープン））を的確に検出することができる。

＜第７の実施形態＞
次に、本発明の第７の実施形態について説明する。

図９は、本発明の第７の実施形態の内視鏡システムにおける内視鏡およびビデオプロセッサの電気的な構成を示すブロック図である。

本第７の実施形態の内視鏡システムは、その基本的な構成は第１の実施形態と同様であり、クロック入力部５８の構成を異にするものである。

したがって、ここでは第１の実施形態との差異のみの説明にとどめ、共通する部分の説明については省略する。

上述したように、第１の実施形態の内視鏡システム１において前記クロック入力部５８は、撮像素子２１の内部に設けられる構成とした。これに対して第７の実施形態の内視鏡システム７０１においては、図９に示すように、撮像素子７２１に供給されるクロックの入力部であるクロック入力部７５８が、撮像素子７２１の外部に配設される。

すなわち、第７の実施形態の内視鏡システム７０１は、内視鏡７０２における先端部７に、撮像基板７２０を配設する。そしてこの撮像基板７２０に、前記撮像素子７２１と、当該撮像素子７２１の入力クロック部であるクロック入力部７５８と、が配設されるようになっている。

以下、本第７の実施形態におけるクロック入力部５５８について詳しく説明する。

第７の実施形態において前記クロック入力部７５８は、前記第１クロック信号線７１ａと前記第２クロック信号線７１ｂとを入力する差動アンプ７５８ａを有する。

第７の実施形態において前記差動アンプ７５８ａには、ビデオプロセッサ３から供給される各種電源経路のうち、Ｉ／Ｏ系電源経路ＶＣＣＩ／Ｏを介して所定の電力（電源電圧ＶＣＣＩ／Ｏ）が供給されるようになっている。

なお、第１クロック信号線７１ａおよび第２クロック信号線７１ｂは、撮像基板７２０内においては、それぞれ第１クロック信号ライン７５９ａ（ＣＬＫ＋）、第２クロック信号ライン７５９ｂ（ＣＬＫ−）として延設され、それぞれ差動アンプ７５８ａの入力端に接続されるようになっている。

また、差動アンプ７５８ａの出力端は、撮像素子７２１におけるＰＬＬ５７の入力端に接続され、当該差動アンプ７５８ａの出力はＰＬＬ５７に入力されるようになっている。

ここでクロック入力部７５８（差動アンプ７５８ａ）は、第１の実施形態と同様に、ビデオプロセッサ３から伝送される２つの差動クロック信号を受信するクロック受信部としての役目を果たす。

なお、第７の実施形態の内視鏡システム７０１において、撮像素子７２１における、撮像部５１、アナログアンプ部５２、ＡＤ変換部５３、デジタル処理部５４、Ｐ/Ｓ変換部５５、タイミングジェネレータ５６およびＰＬＬ５７等について、第１の実施形態と同様の構成、作用をなすので、ここでの詳しい説明は省略する。

また、ビデオプロセッサ３についても、第１の実施形態と同様の構成、作用をなすのでここでの詳しい説明は省略するが、第７の実施形態においてもＦＰＧＡ６１における「故障モード判別部」は、まず、第１クロック信号線７１ａと第２クロック信号線７１ｂとの間の短絡状態（または第１クロック信号ライン７５９ａと第２クロック信号ライン７５９ｂとの間の短絡状態）が生じているか否かを判別可能となっている。

さらに、第７の実施形態においてＦＰＧＡ６１における「故障モード判別部」は、第１クロック信号線７１ａもしくは第２クロック信号線７１ｂにおける断線状態（または第１クロック信号ライン７５９ａもしくは第２クロック信号ライン７５９ｂの断線状態）が生じているか否かを判別可能となっている。

次に、第７の実施形態の作用について説明する。

＜第１クロック信号線と第２クロック信号線との間の短絡（ショート）＞
上述したように、第７の実施形態においても、第１クロック信号線７１ａ（第１クロック信号ライン７５９ａ）上において伝送される第１差動クロック信号（ＣＬＫ＋）と、第２クロック信号線７１ｂ（第２クロック信号ライン７５９ｂ）において伝送される第２差動クロック信号（ＣＬＫ−）とは、ＤＣバイアスレベルが同じレベルに設定された、互いに位相差が反転したクロック信号である。

今、第１クロック信号線７１ａにおける第１クロック信号ライン７５９ａと、第２クロック信号線７１ｂにおける第２クロック信号ライン７５９ｂとの間で短絡（ショート）が生じたとする（図９参照）。

この場合、第１差動クロック信号（ＣＬＫ＋）と第２差動クロック信号（ＣＬＫ−）とのＤＣバイアスレベルは同じレベルに設定されているため、例えば、第１クロック信号出力部６４ａおよび第２クロック信号出力部６４ｂにおいて消費電流はほぼ変化しないこととなる。また、第１クロック信号ライン７５９ａおよび第２クロック信号ライン７５９ｂにおいて、第１差動クロック信号（ＣＬＫ＋）および第２差動クロック信号（ＣＬＫ−）共に、その振幅は消失、または、大幅に減衰した特性となる。

このとき、差動アンプ７５８ａにおいては、入力する第１差動クロック信号（ＣＬＫ＋）および第２差動クロック信号（ＣＬＫ−）が、いずれもコモンレベル付近に留まり続けるため、アンプ（バッファ）自体の貫通電流が大きくなる。

これは換言すれば、差動アンプ７５８ａに供給されるＶＣＣＩ／Ｏ経路の電流値が大きくなること意味する。

本第７の実施形態においても、当該ＶＣＣＩ／Ｏ経路に挿入された電流検出器６６（たとえばシャント抵抗１６６）およびＦＰＧＡ６１における電流検出回路６１ａにより、このＶＣＣＩ／Ｏ経路に流れる電流値を測定・検出する。

さらに、ＦＰＧＡ６１に形成した前記「故障モード判別部」において、前記電流検出回路６１ａ（電流検出部）において検出した前記電流値に基づいて、第１クロック信号ライン７５９ａ（第１クロック信号線７１ａ）と第２クロック信号ライン７５９ｂ（第２クロック信号線７１ｂ）との短絡（ショート）状態の発生の有無を判別する。

＜第１クロック信号線または第２クロック信号線における断線（オープン）＞
今度は、第１クロック信号線７１ａにおける第１クロック信号ライン７５９ａ、または、第２クロック信号線７１ｂにおける第２クロック信号ライン７５９ｂのいずれかのラインにおいて断線（オープン）が生じたとする（図７参照）。

この場合、差動アンプ７５８ａにおいて、いずれかの入力が中間ノードまたは自己バイアス付近に留まり続けるため、やはり上記短絡の場合と同様に、断線が生じた側の入力バッファ自体の貫通電流が大きくなる。

すなわち、上記同様に、差動アンプ７５８ａに供給されるＶＣＣＩ／Ｏ経路の電流値が大きくなること意味する。

そして、上記同様に、ＶＣＣＩ／Ｏ経路に挿入された電流検出器６６（例えばシャント抵抗１６６）およびＦＰＧＡ６１における電流検出回路６１ａにより、このＶＣＣＩ／Ｏ経路に流れる電流値を測定・検出する。

さらに、ＦＰＧＡ６１に形成した前記「故障モード判別部」において、前記電流検出回路６１ａ（電流検出部）において検出した前記電流値に基づいて、第１クロック信号ライン７５９ａ（第１クロック信号線７１ａ）または第２クロック信号ライン７５９ｂ（第２クロック信号線７１ｂ）における断線（オープン）状態の発生の有無を判別する。

上述したように、第７の実施形態によると、第１の実施形態と同様に、第１、第２クロック信号線７１ａ、７１ｂ（第１、第２クロック信号ライン７５９ａ、７５９ｂ）上を伝送する差動クロック信号（第１差動クロック信号（ＣＬＫ＋）または第２差動クロック信号（ＣＬＫ−））について直接モニタするのでなく、当該差動クロック信号の入力部である差動アンプ７５８ａを駆動する電力の供給ライン（ＶＣＣＩ／Ｏ）の電流値を検出することにより、信号処理装置（ビデオプロセッサ３）から内視鏡２の撮像素子２１に伝送する差動クロック信号の故障（短絡（ショート）または断線（オープン））を的確に検出することができる。

なお、上述した実施形態において、ＦＰＧＡ６１は、ビデオプロセッサ３に配設するものとしたが、これに限らず、内視鏡におけるコネクタ回路２２内に設けてもよい。

本発明によれば、撮像素子に供給するクロック信号の伝送路における故障状態を、クロック信号の伝送路を直接測定することなく検出することができる内視鏡システムおよび信号処理装置を提供することができる。

本発明は、上述した実施形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。

本出願は、２０１６年８月２日に日本国に出願された特願２０１６−１５２２６０号を優先権主張の基礎として出願するものであり、上記の開示内容は、本願明細書、請求の範囲に引用されるものとする。

Claims (11)

1. 所定クロックにより駆動され動作する撮像素子と、
   外部の信号線から伝送される２つの差動クロック信号を受信するクロック受信部と、
   前記２つの差動クロック信号のうち、一の信号である第１の差動クロック信号を伝送する第１クロック信号線と、
   前記２つの差動クロック信号のうち、他の信号である第２の差動クロック信号を伝送する第２クロック信号線と、
   を備える内視鏡と、
   前記クロック受信部に対して所定の電源供給経路を介して駆動電力を供給する電源部と、
   前記電源部から前記電源供給経路を介して前記クロック受信部に供給する前記駆動電力に係る電流値を検出する電流検出部と、
   生成されたクロック信号を入力し、位相差が互いに反転する前記２つ差動クロック信号に変換して出力する差動信号出力部と、
   前記電流検出部において検出した前記電流値に基づいて、前記内視鏡における前記第１のクロック信号線と前記第２のクロック信号線との少なくとも一方に係る故障状態を判別する故障モード判別部と、
   を備える信号処理装置と、
   を具備することを特徴とする内視鏡システム。
2. 前記故障モード判別部は、前記内視鏡における前記第１のクロック信号線と前記第２のクロック信号線との間の短絡状態が生じているか否かを判別する
   ことを特徴とする請求項１の内視鏡システム。
3. 前記故障モード判別部は、前記内視鏡における前記第１のクロック信号線または前記第２のクロック信号線における断線状態が生じているか否かを判別する
   ことを特徴とする請求項１の内視鏡システム。
4. 前記故障モード判別部は、前記内視鏡における前記第１のクロック信号線と前記第２のクロック信号線との間の短絡状態、または、前記第１のクロック信号線もしくは前記第２のクロック信号線における断線状態が生じているか否かを判別する
   ことを特徴とする請求項１の内視鏡システム。
5. 前記電流値に対応したテーブル情報を記憶する記憶部をさらに有し、
   前記故障モード判別部は、前記電流検出部において検出した前記電流値と前記記憶部に記憶したテーブル情報とを照合し、当該電流値に対応する前記テーブル情報に基づいて前記故障状態を判別する
   ことを特徴とする請求項１の内視鏡システム。
6. 前記クロック受信部は、前記撮像素子に設けられる
   ことを特徴とする請求項１の内視鏡システム。
7. 所定クロックにより駆動され動作する撮像素子と、外部の信号線から伝送される２つの差動クロック信号を受信するクロック受信部と、前記２つの差動クロック信号のうち、一の信号である第１の差動クロック信号を伝送する第１クロック信号線と、前記２つの差動クロック信号のうち、他の信号である第２の差動クロック信号を伝送する第２クロック信号線と、を備える内視鏡を接続する信号処理装置であって、
   前記クロック受信部に対して所定の電源供給経路を介して駆動電力を供給する電源部と、
   前記電源部から前記電源供給経路を介して前記クロック受信部に供給する前記駆動電力に係る電流値を検出する電流検出部と、
   生成されたクロック信号を入力し、位相差が互いに反転する前記２つ差動クロック信号に変換して出力する差動信号出力部と、
   前記電流検出部において検出した前記電流値に基づいて、前記内視鏡における前記第１のクロック信号線と前記第２のクロック信号線との少なくとも一方に係る故障状態を判別する故障モード判別部と、
   を具備することを特徴とする信号処理装置。
8. 前記故障モード判別部は、前記内視鏡における前記第１のクロック信号線と前記第２のクロック信号線との間の短絡状態が生じているか否かを判別する
   ことを特徴とする請求項７の信号処理装置。
9. 前記故障モード判別部は、前記内視鏡における前記第１のクロック信号線または前記第２のクロック信号線における断線状態が生じているか否かを判別する
   ことを特徴とする請求項７の信号処理装置。
10. 前記故障モード判別部は、前記内視鏡における前記第１のクロック信号線と前記第２のクロック信号線との間の短絡状態、または、前記第１のクロック信号線もしくは前記第２のクロック信号線における断線状態が生じているか否かを判別する
    ことを特徴とする請求項７の信号処理装置。
11. 前記電流値に対応したテーブル情報を記憶する記憶部をさらに有し、
    前記故障モード判別部は、前記電流検出部において検出した前記電流値と前記記憶部に記憶したテーブル情報とを照合し、当該電流値に対応する前記テーブル情報に基づいて前記故障状態を判別する
    ことを特徴とする請求項７の信号処理装置。

Images