以下、図面を参照して本発明の実施形態を説明する。
<第1の実施形態>
図1は、本発明の第1の実施形態の内視鏡システムの構成を示す図であり、図2は、第1の実施形態の内視鏡システムにおける内視鏡およびビデオプロセッサの電気的な概略構成を示すブロック図であり、図3は、第1の実施形態の内視鏡システムにおける内視鏡およびビデオプロセッサの電気的な構成を示すブロック図である。
図1、図2に示すように、本第1の実施形態の内視鏡システム1は、被検体の観察し撮像する内視鏡2と、当該内視鏡2に接続され前記撮像信号を入力し所定の画像処理を施す信号処理装置であるビデオプロセッサ3と、被検体を照明するための照明光を供給する光源装置4と、撮像信号に応じた観察画像を表示するモニタ装置5と、を有している。
内視鏡2は、被検体の体腔内等に挿入される細長の挿入部6と、挿入部6の基端側に配設され術者が把持して操作を行う内視鏡操作部10と、内視鏡操作部10の側部から延出するように一方の端部が設けられたユニバーサルコード41と、を有して構成されている。
挿入部6は、先端側に設けられた硬質の先端部7と、先端部7の後端に設けられた湾曲自在の湾曲部8と、湾曲部8の後端に設けられた長尺かつ可撓性を有する可撓管部9と、を有して構成されている。
前記ユニバーサルコード41の基端側にはコネクタ42が設けられ、当該コネクタ42は光源装置4に接続されるようになっている。すなわち、コネクタ42の先端から突出する流体管路の接続端部となる口金(図示せず)と、照明光の供給端部となるライトガイド口金(図示せず)とは光源装置4に着脱自在で接続されるようになっている。
さらに、前記コネクタ42の側面に設けた電気接点部には接続ケーブル43の一端が接続されるようになっている。この接続ケーブル43には、例えば内視鏡2における撮像素子21(図2参照)からの撮像信号を伝送する信号線が内設され、また、他端のコネクタ部はビデオプロセッサ3に接続されるようになっている。
なお、前記コネクタ42には、当該内視鏡2における固有の所定ID情報を記憶した記憶部等(図示せず)を有したコネクタ回路22が配設されている。
また、挿入部6の先端部7には、被写体像を入光するレンズを含む対物光学系(図示せず)と、当該対物光学系における結像面に配置された撮像素子21と、当該撮像素子21を備える撮像基板20と、が配設されている。
さらに内視鏡2には、撮像素子21から延出され、当該撮像素子21から挿入部6、操作部10、ユニバーサルコード41を経て、前記コネクタ42に至るまで延設されたケーブル23(図2参照)が配設されている。
以下、本第1の実施形態の内視鏡システム1における内視鏡2およびビデオプロセッサ3の電気的構成について、図2および図3を参照して説明する。
図2に示すように、内視鏡2は、ビデオプロセッサ3に接続されるコネクタ42に内設されるコネクタ回路22(図示せず)と、内視鏡2における挿入部6の先端部7に配設された撮像素子21と、これらコネクタ回路22と撮像基板20に配設された撮像素子21とを接続するケーブル23と、を有する。
なお本実施形態において前記撮像素子21としては、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサにより構成される固体撮像素子を採用する。
ケーブル23は、撮像素子21から延出され、当該撮像素子21から挿入部6、操作部10、ユニバーサルコード41を経て、前記コネクタ42におけるコネクタ回路22に至るまで延設される(図1参照)。
ここでケーブル23は、ビデオプロセッサ3から伝送される2つの差動クロック信号のうち、一の信号である第1差動クロック信号(CLK+)を伝送する第1クロック信号線71aと、他の信号である第2差動クロック信号(CLK−)を伝送する第2クロック信号線71bを内包する。
前記第1クロック信号線71aは、ビデオプロセッサ3に配設されたクロック出力部64aと、撮像素子21におけるクロック入力部58における第1バッファ58aとを接続する。なお、クロック出力部64a並びにクロック入力部58および第1バッファ58aについては、後に詳述する。
また、前記第2クロック信号線71bは、ビデオプロセッサ3に配設されたクロック出力部64bと、撮像素子21における前記クロック入力部58における第2バッファ58bとを接続する。なお、クロック出力部64b並びにクロック入力部58および第2バッファ58bについては、後に詳述する。
なお、ケーブル23は、前記第1クロック信号線71aおよび第2クロック信号線71bの他、ビデオプロセッサ3から撮像素子21に対して供給される各種電源経路(本実施形態においては、デジタル系電源経路VCCDIG、アナログ系電源経路VCCANA、I/O系電源経路VCCI/O)、制御信号線72および撮像信号線73を内包する(制御信号線72および撮像信号線73については、後に説明する)。
前記撮像素子21は、入射光に応じて光を光電変換して信号電荷を生成する複数の光電変換部であるフォトダイオード(PD)を有する撮像部51(図2においては、Imaging Pixel Arrayと表記)を有する。
さらに撮像素子21は、ケーブル23内の前記第1クロック信号線71aおよび第2クロック信号線71bに接続されたクロック入力部58と、当該クロック入力部58の出力端に接続されたPLL(phase locked loop)57と、ケーブル23内の制御信号線72に接続されたタイミングジェネレータ56と、を有する。
前記クロック入力部58は、上述したように、前記第1クロック信号線71aが接続される第1バッファ58aと、前記第2クロック信号線71bが接続される第2バッファ58bとを有する。
また、第1バッファ58aおよび第2バッファ58bには、ビデオプロセッサ3から供給される各種電源経路のうち、I/O系電源経路VCCI/Oを介して所定の電力(電源電圧VCCI/O)が供給されるようになっている。
なお、第1クロック信号線71aおよび第2クロック信号線71bは、撮像素子21内においては、それぞれ第1クロック信号ライン59a(CLK+)、第2クロック信号ライン59b(CLK−)として延設され、それぞれ第1バッファ58aと第2バッファ58bとのそれぞれ入力端に接続されるようになっている。
ここでクロック入力部58(第1バッファ58aおよび第2バッファ58b)は、ビデオプロセッサ3から伝送される2つの差動クロック信号を受信するクロック受信部としての役目を果たす。
撮像素子21において、前記PLL57は、いわゆる位相同期回路であり、クロック入力部58において入力したクロックを所定数倍に逓倍し、上述した撮像部51の他、撮像素子21内の各部に供給するようになっている。
タイミングジェネレータ56は、ケーブル23内の制御信号線72を介して伝送された制御信号(垂直同期信号、水平同期信号等の駆動信号)を受け、所定のタイミングパルス信号を生成し、撮像部51の他、撮像素子21内の各部に供給するようになっている。なお、当該制御信号は、本実施形態においては、いわゆるI2C(Inter-Integrated Circuit)により伝送されるようになっている。
一方、撮像素子21は、撮像部51の出力に接続されたAFE(アナログフロントエンド)を有する。このAFEは、図示しないCDS(Correlation Double Sampling;相関二重サンプリング)の他、アナログアンプ部(Analog AMP)52、AD変換部(ADC)53等を含み、タイミングジェネレータ56からのタイミングパルス信号に制御され、撮像部51からのアナログ撮像信号をデジタル信号に変換する。
さらに撮像素子21は、AFEによってAD変換されたデジタル撮像信号に対して所定の処理を施すデジタル処理部(Digital Processing)54と、当該デジタル処理部54から出力されたパラレルの撮像信号を所定のシリアル信号に変換するP/S変換部55と、を有する。
このP/S変換部55においてパラレルシリアル変換された信号をシリアル撮像信号は、ケーブル23内の撮像信号線73を介してビデオプロセッサ3におけるFPGA61に向けて伝送されるようになっている。
前記制御信号線72は、ビデオプロセッサ3におけるFPGA61(後に詳述する)と撮像素子21におけるタイミングジェネレータ56とを接続し、撮像信号線73は、ビデオプロセッサ3におけるS/P変換部62と撮像素子21におけるP/S変換部55とを接続するようになっている。
一方、ビデオプロセッサ3には、挿入部先端部7に配設された撮像素子21を駆動するための上述した差動クロック信号および同期信号等の制御信号を生成する機能を有し、FPGA61、水晶発振器(VCXO)63、第1クロック信号出力部64aおよび第2クロック信号出力部64bを有する。
また、ビデオプロセッサ3は、内視鏡2における撮像素子21に対して所定の駆動電力を供給するほか、各種回路に電力を供給するための電源部67を有する。
さらに、ビデオプロセッサ3は、前記電源部67における一出力端であって、前記クロック入力部58に対して所定の駆動電力を供給するための電源供給経路(VCCI/O)のハイサイド側に配設された電流検出器66と、当該電源供給経路におけるグランド端65を有する。
前記水晶発振器VCXO(Voltage-Controlled Crystal Oscillator)63(以下、VCXO63)は、電圧制御水晶発振器であり所定の第1クロックCLK1を生成し出力するようになっている。
前記電流検出器66は、前記電源部67から前記電源供給経路(VCCI/O)を介して前記クロック受信部(クロック入力部58)に供給する前記駆動電力に係る電流値を検出する電流検出部の一部を構成する。
また、本第1の実施形態において当該電流検出器66は、具体的には図3に示すようにシャント抵抗166により構成される。このシャント抵抗166は、例えば、数十mΩ〜数百mΩの抵抗値を示す抵抗により構成され、電源部67からの電源供給経路(VCCI/O)上に直列に挿入される。
また、当該シャント抵抗166の両端はFPGA61内の電流検出回路61aに接続され、当該電流検出回路61aによりシャント抵抗166の電圧降下値、すなわち電流値が検出されるようになっている。
前記FPGA61は、いわゆるFPGA(Field Programmable Gate Array)により構成され、撮像素子21の駆動、および、撮像素子21からの撮像信号の処理等の機能の他、当該ビデオプロセッサ3および内視鏡2における各種回路を制御する機能を備える。
FPGA61は、まず、VCXO63において生成された第1クロック信号(CLK1)を入力し撮像素子21を駆動するためにクロック信号(第2クロック;CLK3)を生成する機能を有する。
ここでFPGA61は、図示しないPLL(phase locked loop)回路を備える。そして、当該PLL回路において、VCXO63から第1クロックCLK1を受け、当該第1クロックを所定数倍に逓倍したCLK2を出力する。
FPGA61は、さらに当該CLK2に対して所定の処理を施し、撮像素子21を駆動するためにクロック信号(第2クロック;CLK3)を生成し、第1クロック信号出力部64aおよび第2クロック信号出力部64bに対して出力するようになっている。
なお、FPGA61は、VCXO63において生成された第1クロック信号を入力し、位相差が互いに反転する2つ差動クロック信号に変換して出力する差動信号出力部の一部を構成する。
さらにFPGA61は、前記電流検出器66に接続された電流検出回路61aが形成され、前記電流検出器66と相俟って、前記電源部67から前記電源供給経路(VCCI/O)を介して前記クロック受信部(クロック入力部58)に供給する前記駆動電力に係る電流値を検出する電流検出部を構成する。
さらにFPGA61は、前記電流検出回路61a(電流検出部)において検出した前記電流値に基づいて、前記内視鏡における前記第1クロック信号線71aと前記第2クロック信号線71bとの少なくとも一方に係る故障状態を判別する故障モード判別部を形成するようになっている。
より具体的にFPGA61における「故障モード判別部」は、まず、第1クロック信号線71aと第2クロック信号線71bとの間の短絡状態(または第1クロック信号ライン59aと第2クロック信号ライン59bとの間の短絡状態)が生じているか否かを判別可能となっている。
さらに、FPGA61における「故障モード判別部」は、第1クロック信号線71aもしくは第2クロック信号線71bにおける断線状態(または第1クロック信号ライン59aもしくは第2クロック信号ライン59bの断線状態)が生じているか否かを判別可能となっている。
加えてFPGA61は、I2C伝送のマスタとして各種同期信号等の制御信号の生成機能、撮像素子21から入力したデジタル撮像信号に係る映像処理機能等が形成されるようになっている。
前記第1クロック信号出力部64aおよび第2クロック信号出力部64bは、上述したように、いずれもFPGA61からの第2クロックCLK3を入力する。
そして第1クロック信号出力部64aは、当該第2クロックCLK3を第1差動クロック信号(CLK+)として、第1クロック信号線71aに向けて出力する。一方、第2クロック信号出力部64bはインバータで構成され、前記第2クロックCLK3を反転させたクロック信号第2差動クロック信号(CLK−)として、第2クロック信号線71bに向けて出力する。
ここで、第1差動クロック信号(CLK+)と第2差動クロック信号(CLK−)とは、位相差が互いに反転したクロック信号であり、そのDCバイアスレベルは互いに同じレベルとなるように設定されている。
すなわち、本実施形態においては、第1クロック信号線71aおよび第2クロック信号線71bにおいて、差動クロック信号を差動伝送するようになっている。
なお、FPGA61は、生成された第1クロック信号を入力し、位相差が互いに反転する2つ差動クロック信号に変換して出力する差動信号出力部の一部を構成する。
S/P変換部62は、撮像信号線73を介して入力したシリアルのデジタル撮像信号を所定のパラレル信号に変換するシリアルパラレル変換機能を有する。
次に、本実施形態の作用について説明する。
<第1クロック信号線と第2クロック信号線との間の短絡(ショート)>
上述したように、第1クロック信号線71a(第1クロック信号ライン59a)上において伝送される第1差動クロック信号(CLK+)と、第2クロック信号線71b(第2クロック信号ライン59b)において伝送される第2差動クロック信号(CLK−)とは、DCバイアスレベルが同じレベルに設定された、互いに位相差が反転したクロック信号である。
今、第1クロック信号線71aにおける第1クロック信号ライン59aと、第2クロック信号線71bにおける第2クロック信号ライン59bとの間で短絡(ショート)が生じたとする(図2、図3参照)。
この場合、第1差動クロック信号(CLK+)と第2差動クロック信号(CLK−)とのDCバイアスレベルは同じレベルに設定されているため、例えば、第1クロック信号出力部64aおよび第2クロック信号出力部64bにおいて消費電流はほぼ変化しないこととなる。また、第1クロック信号ライン59aおよび第2クロック信号ライン59bにおいて、第1差動クロック信号(CLK+)および第2差動クロック信号(CLK−)共に、その振幅は消失、または、大幅に減衰した特性となる。
このとき、第1バッファ58aおよび第2バッファ58bにおいては、入力する第1差動クロック信号(CLK+)および第2差動クロック信号(CLK−)が、いずれもコモンレベル付近に留まり続けるため、バッファ自体の貫通電流が大きくなる。
これは換言すれば、第1バッファ58aおよび第2バッファ58bに供給されるVCCI/O経路の電流値が大きくなること意味する。
本実施形態においては、当該VCCI/O経路に挿入された電流検出器66(本実施形態においては、シャント抵抗166)およびFPGA61における電流検出回路61aにより、このVCCI/O経路に流れる電流値を測定・検出する。
さらに、FPGA61に形成した前記「故障モード判別部」において、前記電流検出回路61a(電流検出部)において検出した前記電流値に基づいて、第1クロック信号ライン59a(第1クロック信号線71a)と第2クロック信号ライン59b(第2クロック信号線71b)との短絡(ショート)状態の発生の有無を判別する。
<第1クロック信号線または第2クロック信号線における断線(オープン)>
今度は、第1クロック信号線71aにおける第1クロック信号ライン59a、または、第2クロック信号線71bにおける第2クロック信号ライン59bのいずれかのラインにおいて断線(オープン)が生じたとする(図2、図3参照)。
この場合、断線(オープン)が生じた側の第1バッファ58aまたは第2バッファ58bにおいて、入力が中間ノードまたは自己バイアス付近に留まり続けるため、やはり上記短絡の場合と同様に、断線が生じた側のバッファ自体の貫通電流が大きくなる。
すなわち、上記同様に、第1バッファ58aまたは第2バッファ58bに供給されるVCCI/O経路の電流値が大きくなること意味する。
そして、上記同様に、VCCI/O経路に挿入された電流検出器66(本実施形態においては、シャント抵抗166)およびFPGA61における電流検出回路61aにより、このVCCI/O経路に流れる電流値を測定・検出する。
さらに、FPGA61に形成した前記「故障モード判別部」において、前記電流検出回路61a(電流検出部)において検出した前記電流値に基づいて、第1クロック信号ライン59a(第1クロック信号線71a)または第2クロック信号ライン59b(第2クロック信号線71b)における断線(オープン)状態の発生の有無を判別する。
上述したように、本実施形態によると、第1、第2クロック信号線71a、71b(第1、第2クロック信号ライン59a、59b)上を伝送する差動クロック信号(第1差動クロック信号(CLK+)または第2差動クロック信号(CLK−))について直接モニタするのでなく、当該差動クロック信号の入力部である撮像素子21のクロック入力部58a、58bを駆動する電力(電源電圧)の供給ライン(VCCI/O)の電流値を検出することにより、信号処理装置(ビデオプロセッサ3)から内視鏡2の撮像素子21に伝送する差動クロック信号の故障(短絡(ショート)または断線(オープン))を的確に検出することができる。
<第2の実施形態>
次に、本発明の第2の実施形態について説明する。
図4は、本発明の第2の実施形態の内視鏡システムにおける内視鏡およびビデオプロセッサの電気的な構成を示すブロック図である。
本第2の実施形態の内視鏡システムは、その基本的な構成は第1の実施形態と同様であり、電流検出器66の構成を異にするものである。
したがって、ここでは第1の実施形態との差異のみの説明にとどめ、共通する部分の説明については省略する。
図4に示すように、第2の実施形態の内視鏡システム201は、内視鏡202に接続されるビデオプロセッサ203において、第1の実施形態における電流検出器66の代わりに、電源部67からのVCCI/O経路にカレントトランス266を配設する。
このカレントトランス266は、強磁性体のコア材に電線を巻いた中空のコイルにより構成され、中空部分に測定対象の信号線を挿通することで、接続される電流検出回路61aと相まって、当該信号線の電流を測定することが可能となっている。すなわち、信号線に非接触で、当該信号線に流れる電流値を測定。検出することができる。
本第2の実施形態においても、上記第1の実施形態と同様に、VCCI/O経路に挿入されたカレントトランス266と、前記FPGA61における電流検出回路61aとにより、VCCI/O経路に流れる電流値を測定・検出する。
そして、第1の実施形態と同様に、FPGA61に形成した前記「故障モード判別部」において、前記電流検出回路61a(電流検出部)において検出した前記電流値に基づいて、第1クロック信号ライン59a(第1クロック信号線71a)と第2クロック信号ライン59b(第2クロック信号線71b)との短絡(ショート)状態の発生、または、第1クロック信号ライン59a(第1クロック信号線71a)もしくは第2クロック信号ライン59b(第2クロック信号線71b)における断線(オープン)状態の発生の有無を判別する。
上述したように、本第2の実施形態によると、第1の実施形態と同様に、第1、第2クロック信号線71a、71b(第1、第2クロック信号ライン59a、59b)上を伝送する差動クロック信号(第1差動クロック信号(CLK+)または第2差動クロック信号(CLK−))について直接モニタするのでなく、当該差動クロック信号の入力部である撮像素子21のクロック入力部58a、58bを駆動する電力の供給ライン(VCCI/O)の電流値を検出することにより、信号処理装置(ビデオプロセッサ3)から内視鏡2の撮像素子21に伝送する差動クロック信号の故障(短絡(ショート)または断線(オープン))を的確に検出することができる。
<第3の実施形態>
次に、本発明の第3の実施形態について説明する。
図5は、本発明の第3の実施形態の内視鏡システムにおける内視鏡およびビデオプロセッサの電気的な構成を示すブロック図である。
本第3の実施形態の内視鏡システムは、その基本的な構成は第1の実施形態と同様であり、電流検出器66の構成を異にするものである。
したがって、ここでは第1の実施形態との差異のみの説明にとどめ、共通する部分の説明については省略する。
図5に示すように、第3の実施形態の内視鏡システム301は、内視鏡302に接続されるビデオプロセッサ303において、第1の実施形態における電流検出器66の代わりに、電源部67からのVCCI/O経路にホール電流センサ366を配設する。
このホール電流センサ366は、被測定電流に比例した磁束密度を測定するセンサであって、接続される電流検出回路61aと相まって、当該信号線の電流を測定することが可能となっている。すなわち、このホール電流センサ366も、第2の実施形態と同様に、信号線に非接触で、当該信号線に流れる電流値を測定。検出することができる。
本第3の実施形態においても、上記第1、第2の実施形態と同様に、VCCI/O経路に挿入されたホール電流センサ366と、前記FPGA61における電流検出回路61aとにより、VCCI/O経路に流れる電流値を測定・検出する。
そして、第1の実施形態と同様に、FPGA61に形成した前記「故障モード判別部」において、前記電流検出回路61a(電流検出部)において検出した前記電流値に基づいて、第1クロック信号ライン59a(第1クロック信号線71a)と第2クロック信号ライン59b(第2クロック信号線71b)との短絡(ショート)状態の発生、または、第1クロック信号ライン59a(第1クロック信号線71a)もしくは第2クロック信号ライン59b(第2クロック信号線71b)における断線(オープン)状態の発生の有無を判別する。
上述したように、本第3の実施形態によると、第1、第2の実施形態と同様に、第1、第2クロック信号線71a、71b(第1、第2クロック信号ライン59a、59b)上を伝送する差動クロック信号(第1差動クロック信号(CLK+)または第2差動クロック信号(CLK−))について直接モニタするのでなく、当該差動クロック信号の入力部である撮像素子21のクロック入力部58a、58bを駆動する電力の供給ライン(VCCI/O)の電流値を検出することにより、信号処理装置(ビデオプロセッサ3)から内視鏡2の撮像素子21に伝送する差動クロック信号の故障(短絡(ショート)または断線(オープン))を的確に検出することができる。
<第4の実施形態>
次に、本発明の第4の実施形態について説明する。
図6は、本発明の第4の実施形態の内視鏡システムにおける内視鏡およびビデオプロセッサの電気的な構成を示すブロック図である。
本第4の実施形態の内視鏡システムは、その基本的な構成は第1の実施形態と同様であり、電流検出器66の配設位置を異にするものである。
したがって、ここでは第1の実施形態との差異のみの説明にとどめ、共通する部分の説明については省略する。
上述したように、第1の実施形態においては、電源部67から出力されるVCCI/O経路におけるハイサイド側に電流検出器66(シャント抵抗166)を挿入した。これに対して第4の実施形態の内視鏡システム401は、図6に示すように、内視鏡402に接続されるビデオプロセッサ403において、VCCI/O経路におけるグランド側にシャント抵抗466を挿入したことを特徴とする。
このような構成をなす本第4の実施形態においても、上記第1の実施形態と同様の作用効果を奏する。
<第5の実施形態>
次に、本発明の第5の実施形態について説明する。
図7は、本発明の第5の実施形態の内視鏡システムにおける内視鏡およびビデオプロセッサの電気的な構成を示すブロック図である。
本第5の実施形態の内視鏡システムは、その基本的な構成は第1の実施形態と同様であり、クロック入力部58の配設箇所を異にするものである。
したがって、ここでは第1の実施形態との差異のみの説明にとどめ、共通する部分の説明については省略する。
上述したように、第1の実施形態の内視鏡システム1において前記クロック入力部58は、撮像素子21の内部に設けられる構成とした。これに対して第5の実施形態の内視鏡システム501においては、図7に示すように、前記クロック入力部58と同様の構成をなすクロック入力部558が、撮像素子521の外部に配設される。
すなわち、第5の実施形態の内視鏡システム501は、内視鏡502における先端部7に、撮像基板520を配設する。そしてこの撮像基板520に、前記撮像素子521と、当該撮像素子521の入力クロック部であるクロック入力部558と、が配設されるようになっている。
前記クロック入力部558は、第1の実施形態におけるクロック入力部58と同様の構成をなし、また、同様の作用をなす。
以下、本第5の実施形態におけるクロック入力部558について詳しく説明する。
第5の実施形態において前記クロック入力部558は、第1の実施形態と同様に、前記第1クロック信号線71aが接続される第1バッファ558aと、前記第2クロック信号線71bが接続される第2バッファ558bとを有する。
第5の実施形態においても第1バッファ558aおよび第2バッファ558bには、ビデオプロセッサ3から供給される各種電源経路のうち、I/O系電源経路VCCI/Oを介して所定の電力(電源電圧VCCI/O)が供給されるようになっている。
なお、第1クロック信号線71aおよび第2クロック信号線71bは、撮像基板520内においては、それぞれ第1クロック信号ライン559a(CLK+)、第2クロック信号ライン559b(CLK−)として延設され、それぞれ第1バッファ558aと第2バッファ558bとのそれぞれ入力端に接続されるようになっている。
ここでクロック入力部558(第1バッファ558aおよび第2バッファ558b)は、第1の実施形態と同様に、ビデオプロセッサ3から伝送される2つの差動クロック信号を受信するクロック受信部としての役目を果たす。
なお、第5の実施形態の内視鏡システム501において、撮像素子521における、撮像部51、アナログアンプ部52、AD変換部53、デジタル処理部54、P/S変換部55、タイミングジェネレータ56およびPLL57等について、第1の実施形態と同様の構成、作用をなすので、ここでの詳しい説明は省略する。
また、ビデオプロセッサ3についても、第1の実施形態と同様の構成、作用をなすのでここでの詳しい説明は省略するが、第5の実施形態においてもFPGA61における「故障モード判別部」は、まず、第1クロック信号線71aと第2クロック信号線71bとの間の短絡状態(または第1クロック信号ライン559aと第2クロック信号ライン559bとの間の短絡状態)が生じているか否かを判別可能となっている。
さらに、第5の実施形態においてFPGA61における「故障モード判別部」は、第1クロック信号線71aもしくは第2クロック信号線71bにおける断線状態(または第1クロック信号ライン559aもしくは第2クロック信号ライン559bの断線状態)が生じているか否かを判別可能となっている。
次に、第5の実施形態の作用について説明する。
<第1クロック信号線と第2クロック信号線との間の短絡(ショート)>
上述したように、第5の実施形態においても、第1クロック信号線71a(第1クロック信号ライン559a)上において伝送される第1差動クロック信号(CLK+)と、第2クロック信号線71b(第2クロック信号ライン559b)において伝送される第2差動クロック信号(CLK−)とは、DCバイアスレベルが同じレベルに設定された、互いに位相差が反転したクロック信号である。
今、第1クロック信号線71aにおける第1クロック信号ライン559aと、第2クロック信号線71bにおける第2クロック信号ライン559bとの間で短絡(ショート)が生じたとする(図7参照)。
この場合、第1差動クロック信号(CLK+)と第2差動クロック信号(CLK−)とのDCバイアスレベルは同じレベルに設定されているため、例えば、第1クロック信号出力部64aおよび第2クロック信号出力部64bにおいて消費電流はほぼ変化しないこととなる。また、第1クロック信号ライン559aおよび第2クロック信号ライン559bにおいて、第1差動クロック信号(CLK+)および第2差動クロック信号(CLK−)共に、その振幅は消失、または、大幅に減衰した特性となる。
このとき、第1バッファ558aおよび第2バッファ558bにおいては、入力する第1差動クロック信号(CLK+)および第2差動クロック信号(CLK−)が、いずれもコモンレベル付近に留まり続けるため、バッファ自体の貫通電流が大きくなる。
これは換言すれば、第1バッファ558aおよび第2バッファ558bに供給されるVCCI/O経路の電流値が大きくなること意味する。
本第5の実施形態においても、当該VCCI/O経路に挿入された電流検出器66(たとえばシャント抵抗166)およびFPGA61における電流検出回路61aにより、このVCCI/O経路に流れる電流値を測定・検出する。
さらに、FPGA61に形成した前記「故障モード判別部」において、前記電流検出回路61a(電流検出部)において検出した前記電流値に基づいて、第1クロック信号ライン559a(第1クロック信号線71a)と第2クロック信号ライン559b(第2クロック信号線71b)との短絡(ショート)状態の発生の有無を判別する。
<第1クロック信号線または第2クロック信号線における断線(オープン)>
今度は、第1クロック信号線71aにおける第1クロック信号ライン559a、または、第2クロック信号線71bにおける第2クロック信号ライン559bのいずれかのラインにおいて断線(オープン)が生じたとする(図7参照)。
この場合、断線(オープン)が生じた側の第1バッファ558aまたは第2バッファ558bにおいて、入力が中間ノードまたは自己バイアス付近に留まり続けるため、やはり上記短絡の場合と同様に、断線が生じた側のバッファ自体の貫通電流が大きくなる。
すなわち、上記同様に、第1バッファ558aまたは第2バッファ558bに供給されるVCCI/O経路の電流値が大きくなること意味する。
そして、上記同様に、VCCI/O経路に挿入された電流検出器66(例えばシャント抵抗166)およびFPGA61における電流検出回路61aにより、このVCCI/O経路に流れる電流値を測定・検出する。
さらに、FPGA61に形成した前記「故障モード判別部」において、前記電流検出回路61a(電流検出部)において検出した前記電流値に基づいて、第1クロック信号ライン559a(第1クロック信号線71a)または第2クロック信号ライン559b(第2クロック信号線71b)における断線(オープン)状態の発生の有無を判別する。
上述したように、第5の実施形態によると、第1の実施形態と同様に、第1、第2クロック信号線71a、71b(第1、第2クロック信号ライン559a、559b)上を伝送する差動クロック信号(第1差動クロック信号(CLK+)または第2差動クロック信号(CLK−))について直接モニタするのでなく、当該差動クロック信号の入力部である第1バッファ558a、第2バッファ558を駆動する電力の供給ライン(VCCI/O)の電流値を検出することにより、信号処理装置(ビデオプロセッサ3)から内視鏡2の撮像素子21に伝送する差動クロック信号の故障(短絡(ショート)または断線(オープン))を的確に検出することができる。
<第6の実施形態>
次に、本発明の第6の実施形態について説明する。
図8は、本発明の第6の実施形態の内視鏡システムにおける内視鏡およびビデオプロセッサの電気的な構成を示すブロック図である。
本第6の実施形態の内視鏡システムは、その基本的な構成は第1の実施形態と同様であり、クロック入力部58の構成を異にするものである。
したがって、ここでは第1の実施形態との差異のみの説明にとどめ、共通する部分の説明については省略する。
上述したように、第1の実施形態の内視鏡システム1において前記クロック入力部58は、撮像素子21の内部に設けられる構成とした。これに対して第6の実施形態の内視鏡システム601においては、まず、図8に示すように、撮像素子621に供給されるクロックを入力するクロック入力部658が、撮像素子621の外部に配設される。
すなわち、第6の実施形態の内視鏡システム601は、内視鏡602における先端部7に、撮像基板620を配設する。そしてこの撮像基板620に、前記撮像素子621と、当該撮像素子621の入力クロック部であるクロック入力部658と、が配設されるようになっている。
以下、本第6の実施形態におけるクロック入力部658について詳しく説明する。
第6の実施形態において前記クロック入力部658は、前記第1クロック信号線71aが接続される第1バッファ658aと、前記第2クロック信号線71bが接続される終端抵抗658bとを有する。
また、第1バッファ658aには、ビデオプロセッサ3から供給される各種電源経路のうち、I/O系電源経路VCCI/Oを介して所定の電力(電源電圧VCCI/O)が供給されるようになっている。
なお、第1クロック信号線71aおよび第2クロック信号線71bは、撮像基板620内においては、それぞれ第1クロック信号ライン659a(CLK+)、第2クロック信号ライン659b(CLK−)として延設され、それぞれ第1バッファ658aと終端抵抗658bとに接続されるようになっている。
ここでクロック入力部658(第1バッファ658aおよび終端抵抗658b)は、第1の実施形態と同様に、ビデオプロセッサ3から伝送される2つの差動クロック信号を受信するクロック受信部としての役目を果たす。
なお、第6の実施形態の内視鏡システム601において、撮像素子621における、撮像部51、アナログアンプ部52、AD変換部53、デジタル処理部54、P/S変換部55、タイミングジェネレータ56およびPLL57等について、第1の実施形態と同様の構成、作用をなすので、ここでの詳しい説明は省略する。
また、ビデオプロセッサ3についても、第1の実施形態と同様の構成、作用をなすのでここでの詳しい説明は省略するが、第6の実施形態においてもFPGA61における「故障モード判別部」は、まず、第1クロック信号線71aと第2クロック信号線71bとの間の短絡状態(または第1クロック信号ライン659aと第2クロック信号ライン659bとの間の短絡状態)が生じているか否かを判別可能となっている。
さらに、第6の実施形態のFPGA61における「故障モード判別部」は、第1クロック信号線71aもしくは第2クロック信号線71bにおける断線状態(または第1クロック信号ライン659aもしくは第2クロック信号ライン659bの断線状態)が生じているか否かを判別可能となっている。
次に、第6の実施形態の作用について説明する。
<第1クロック信号線と第2クロック信号線との間の短絡(ショート)>
上述したように、第6の実施形態においても、第1クロック信号線71a(第1クロック信号ライン659a)上において伝送される第1差動クロック信号(CLK+)と、第2クロック信号線71b(第2クロック信号ライン659b)において伝送される第2差動クロック信号(CLK−)とは、DCバイアスレベルが同じレベルに設定された、互いに位相差が反転したクロック信号である。
今、第1クロック信号線71aにおける第1クロック信号ライン659aと、第2クロック信号線71bにおける第2クロック信号ライン659bとの間で短絡(ショート)が生じたとする(図8参照)。
この場合、第1差動クロック信号(CLK+)と第2差動クロック信号(CLK−)とのDCバイアスレベルは同じレベルに設定されているため、例えば、第1クロック信号出力部64aおよび第2クロック信号出力部64bにおいて消費電流はほぼ変化しないこととなる。また、第1クロック信号ライン659aおよび第2クロック信号ライン659bにおいて、第1差動クロック信号(CLK+)および第2差動クロック信号(CLK−)共に、その振幅は消失、または、大幅に減衰した特性となる。
このとき、第1バッファ658aにおいては、入力する第1差動クロック信号(CLK+)がコモンレベル付近に留まり続けるため、バッファ自体の貫通電流が大きくなる。
これは換言すれば、第1バッファ658aに供給されるVCCI/O経路の電流値が大きくなること意味する。
本第6の実施形態においても、当該VCCI/O経路に挿入された電流検出器66(たとえばシャント抵抗166)およびFPGA61における電流検出回路61aにより、このVCCI/O経路に流れる電流値を測定・検出する。
さらに、第6の実施形態においても、FPGA61に形成した前記「故障モード判別部」において、前記電流検出回路61a(電流検出部)において検出した前記電流値に基づいて、第1クロック信号ライン659a(第1クロック信号線71a)と第2クロック信号ライン659b(第2クロック信号線71b)との短絡(ショート)状態の発生の有無を判別する。
<第1クロック信号線または第2クロック信号線における断線(オープン)>
今度は、第1クロック信号線71aにおける第1クロック信号ライン659a、または、第2クロック信号線71bにおける第2クロック信号ライン659bのいずれかのラインにおいて断線(オープン)が生じたとする(図8参照)。
この場合、第1バッファ658aにおいて、入力が中間ノードまたは自己バイアス付近に留まり続けるため、やはり上記短絡の場合と同様に、第1バッファ658a自体の貫通電流が大きくなる。
すなわち、上記同様に、第1バッファ658aに供給されるVCCI/O経路の電流値が大きくなること意味する。
そして、上記同様に、VCCI/O経路に挿入された電流検出器66(例えばシャント抵抗166)およびFPGA61における電流検出回路61aにより、このVCCI/O経路に流れる電流値を測定・検出する。
さらに、FPGA61に形成した前記「故障モード判別部」において、前記電流検出回路61a(電流検出部)において検出した前記電流値に基づいて、第1クロック信号ライン659a(第1クロック信号線71a)または第2クロック信号ライン659b(第2クロック信号線71b)における断線(オープン)状態の発生の有無を判別する。
上述したように、第6の実施形態によると、第1の実施形態と同様に、第1、第2クロック信号線71a、71b(第1、第2クロック信号ライン659a、659b)上を伝送する差動クロック信号(第1差動クロック信号(CLK+)または第2差動クロック信号(CLK−))について直接モニタするのでなく、当該差動クロック信号の入力部である第1バッファ658aを駆動する電力の供給ライン(VCCI/O)の電流値を検出することにより、信号処理装置(ビデオプロセッサ3)から内視鏡2の撮像素子21に伝送する差動クロック信号の故障(短絡(ショート)または断線(オープン))を的確に検出することができる。
<第7の実施形態>
次に、本発明の第7の実施形態について説明する。
図9は、本発明の第7の実施形態の内視鏡システムにおける内視鏡およびビデオプロセッサの電気的な構成を示すブロック図である。
本第7の実施形態の内視鏡システムは、その基本的な構成は第1の実施形態と同様であり、クロック入力部58の構成を異にするものである。
したがって、ここでは第1の実施形態との差異のみの説明にとどめ、共通する部分の説明については省略する。
上述したように、第1の実施形態の内視鏡システム1において前記クロック入力部58は、撮像素子21の内部に設けられる構成とした。これに対して第7の実施形態の内視鏡システム701においては、図9に示すように、撮像素子721に供給されるクロックの入力部であるクロック入力部758が、撮像素子721の外部に配設される。
すなわち、第7の実施形態の内視鏡システム701は、内視鏡702における先端部7に、撮像基板720を配設する。そしてこの撮像基板720に、前記撮像素子721と、当該撮像素子721の入力クロック部であるクロック入力部758と、が配設されるようになっている。
以下、本第7の実施形態におけるクロック入力部558について詳しく説明する。
第7の実施形態において前記クロック入力部758は、前記第1クロック信号線71aと前記第2クロック信号線71bとを入力する差動アンプ758aを有する。
第7の実施形態において前記差動アンプ758aには、ビデオプロセッサ3から供給される各種電源経路のうち、I/O系電源経路VCCI/Oを介して所定の電力(電源電圧VCCI/O)が供給されるようになっている。
なお、第1クロック信号線71aおよび第2クロック信号線71bは、撮像基板720内においては、それぞれ第1クロック信号ライン759a(CLK+)、第2クロック信号ライン759b(CLK−)として延設され、それぞれ差動アンプ758aの入力端に接続されるようになっている。
また、差動アンプ758aの出力端は、撮像素子721におけるPLL57の入力端に接続され、当該差動アンプ758aの出力はPLL57に入力されるようになっている。
ここでクロック入力部758(差動アンプ758a)は、第1の実施形態と同様に、ビデオプロセッサ3から伝送される2つの差動クロック信号を受信するクロック受信部としての役目を果たす。
なお、第7の実施形態の内視鏡システム701において、撮像素子721における、撮像部51、アナログアンプ部52、AD変換部53、デジタル処理部54、P/S変換部55、タイミングジェネレータ56およびPLL57等について、第1の実施形態と同様の構成、作用をなすので、ここでの詳しい説明は省略する。
また、ビデオプロセッサ3についても、第1の実施形態と同様の構成、作用をなすのでここでの詳しい説明は省略するが、第7の実施形態においてもFPGA61における「故障モード判別部」は、まず、第1クロック信号線71aと第2クロック信号線71bとの間の短絡状態(または第1クロック信号ライン759aと第2クロック信号ライン759bとの間の短絡状態)が生じているか否かを判別可能となっている。
さらに、第7の実施形態においてFPGA61における「故障モード判別部」は、第1クロック信号線71aもしくは第2クロック信号線71bにおける断線状態(または第1クロック信号ライン759aもしくは第2クロック信号ライン759bの断線状態)が生じているか否かを判別可能となっている。
次に、第7の実施形態の作用について説明する。
<第1クロック信号線と第2クロック信号線との間の短絡(ショート)>
上述したように、第7の実施形態においても、第1クロック信号線71a(第1クロック信号ライン759a)上において伝送される第1差動クロック信号(CLK+)と、第2クロック信号線71b(第2クロック信号ライン759b)において伝送される第2差動クロック信号(CLK−)とは、DCバイアスレベルが同じレベルに設定された、互いに位相差が反転したクロック信号である。
今、第1クロック信号線71aにおける第1クロック信号ライン759aと、第2クロック信号線71bにおける第2クロック信号ライン759bとの間で短絡(ショート)が生じたとする(図9参照)。
この場合、第1差動クロック信号(CLK+)と第2差動クロック信号(CLK−)とのDCバイアスレベルは同じレベルに設定されているため、例えば、第1クロック信号出力部64aおよび第2クロック信号出力部64bにおいて消費電流はほぼ変化しないこととなる。また、第1クロック信号ライン759aおよび第2クロック信号ライン759bにおいて、第1差動クロック信号(CLK+)および第2差動クロック信号(CLK−)共に、その振幅は消失、または、大幅に減衰した特性となる。
このとき、差動アンプ758aにおいては、入力する第1差動クロック信号(CLK+)および第2差動クロック信号(CLK−)が、いずれもコモンレベル付近に留まり続けるため、アンプ(バッファ)自体の貫通電流が大きくなる。
これは換言すれば、差動アンプ758aに供給されるVCCI/O経路の電流値が大きくなること意味する。
本第7の実施形態においても、当該VCCI/O経路に挿入された電流検出器66(たとえばシャント抵抗166)およびFPGA61における電流検出回路61aにより、このVCCI/O経路に流れる電流値を測定・検出する。
さらに、FPGA61に形成した前記「故障モード判別部」において、前記電流検出回路61a(電流検出部)において検出した前記電流値に基づいて、第1クロック信号ライン759a(第1クロック信号線71a)と第2クロック信号ライン759b(第2クロック信号線71b)との短絡(ショート)状態の発生の有無を判別する。
<第1クロック信号線または第2クロック信号線における断線(オープン)>
今度は、第1クロック信号線71aにおける第1クロック信号ライン759a、または、第2クロック信号線71bにおける第2クロック信号ライン759bのいずれかのラインにおいて断線(オープン)が生じたとする(図7参照)。
この場合、差動アンプ758aにおいて、いずれかの入力が中間ノードまたは自己バイアス付近に留まり続けるため、やはり上記短絡の場合と同様に、断線が生じた側の入力バッファ自体の貫通電流が大きくなる。
すなわち、上記同様に、差動アンプ758aに供給されるVCCI/O経路の電流値が大きくなること意味する。
そして、上記同様に、VCCI/O経路に挿入された電流検出器66(例えばシャント抵抗166)およびFPGA61における電流検出回路61aにより、このVCCI/O経路に流れる電流値を測定・検出する。
さらに、FPGA61に形成した前記「故障モード判別部」において、前記電流検出回路61a(電流検出部)において検出した前記電流値に基づいて、第1クロック信号ライン759a(第1クロック信号線71a)または第2クロック信号ライン759b(第2クロック信号線71b)における断線(オープン)状態の発生の有無を判別する。
上述したように、第7の実施形態によると、第1の実施形態と同様に、第1、第2クロック信号線71a、71b(第1、第2クロック信号ライン759a、759b)上を伝送する差動クロック信号(第1差動クロック信号(CLK+)または第2差動クロック信号(CLK−))について直接モニタするのでなく、当該差動クロック信号の入力部である差動アンプ758aを駆動する電力の供給ライン(VCCI/O)の電流値を検出することにより、信号処理装置(ビデオプロセッサ3)から内視鏡2の撮像素子21に伝送する差動クロック信号の故障(短絡(ショート)または断線(オープン))を的確に検出することができる。
なお、上述した実施形態において、FPGA61は、ビデオプロセッサ3に配設するものとしたが、これに限らず、内視鏡におけるコネクタ回路22内に設けてもよい。
本発明によれば、撮像素子に供給するクロック信号の伝送路における故障状態を、クロック信号の伝送路を直接測定することなく検出することができる内視鏡システムおよび信号処理装置を提供することができる。
本発明は、上述した実施形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
本出願は、2016年8月2日に日本国に出願された特願2016−152260号を優先権主張の基礎として出願するものであり、上記の開示内容は、本願明細書、請求の範囲に引用されるものとする。