JP6215647B2 - Semiconductor device and manufacturing method of semiconductor device - Google Patents
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Description
本発明は半導体装置及び半導体装置の製造方法に関し、例えば縦型のＦＥＴ（Field effect transistor）を有する半導体装置に適用可能な技術である。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and is a technique applicable to, for example, a semiconductor device having a vertical FET (Field effect transistor).
半導体装置の一つに、縦型のＦＥＴを有するものがある。縦型のＦＥＴは、例えば大電流を制御する素子に用いられている。縦型のＦＥＴには、トレンチゲート構造を有するものがある。 One semiconductor device has a vertical FET. The vertical FET is used for an element that controls a large current, for example. Some vertical FETs have a trench gate structure.
トレンチゲート構造を有する縦型のＦＥＴとしては、例えば特許文献１に記載のＦＥＴがある。特許文献１に記載のＦＥＴは、ドレインとなるＮ＋層の上に、ドリフト層となるＮ−層及びベースとなるＰ−層を形成し、さらにＰ−層の表層に、ソースとなるＮ＋層を形成した構造を有している。トレンチ構造のゲート電極は、Ｐ−層からＮ−層に向けて延在している。また、特許文献１に記載の構造において、Ｎ−層のうちトレンチの底部の近傍に位置する部分には、Ｐ領域が形成されている。
As a vertical FET having a trench gate structure, for example, there is an FET described in
パワー制御用のＦＥＴにおいて、オン抵抗を低くすること、例えばＲｏｎＡ（単位面積あたりのオン抵抗）を低くすることが求められている。特に縦型のＦＥＴでは、Ｎ−層のうちＰ−層との境界に位置する部分において、電流はゲートトレンチの近傍に集中する。このため、この部分でオン抵抗が高くなっていた。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。 In a power control FET, it is required to lower the on-resistance, for example, to reduce RonA (on-resistance per unit area). In particular, in the vertical FET, the current is concentrated in the vicinity of the gate trench in the portion of the N − layer located at the boundary with the P − layer. For this reason, the on-resistance is high in this portion. Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.
一実施の形態によれば、第１導電型の基板の上には、第１の第１導電型層が形成されている。第１の第１導電型層の上には、この第１の第１導電型層よりも不純物濃度が高い高濃度第１導電型層が形成されている。高濃度第１導電型層の上には、第２導電型層が形成されている。第２導電型層の表層の少なくとも一部には、第２の第１導電型層が形成されている。第１の第１導電型層のうちゲートトレンチの周囲に位置する部分には、埋込第２導電型層が形成されている。そして、ゲートトレンチは、第２の第１導電型層、第２導電型層、及び高濃度第１導電型層を貫通しており、下端が第１の第１導電型層に達している。ゲートトレンチの底部には、埋込絶縁膜が埋め込まれている。厚さ方向において、埋込絶縁膜の上面は、高濃度第１導電型層と重なっている。そしてゲートトレンチの内壁にはゲート絶縁膜が形成されている。また、ゲートトレンチ内のうち埋込絶縁膜より上の部分には、ゲート電極が埋め込まれている。 According to one embodiment, a first first conductivity type layer is formed on a first conductivity type substrate. A high-concentration first conductivity type layer having an impurity concentration higher than that of the first first conductivity type layer is formed on the first first conductivity type layer. A second conductivity type layer is formed on the high concentration first conductivity type layer. A second first conductivity type layer is formed on at least a part of the surface layer of the second conductivity type layer. A buried second conductivity type layer is formed in a portion of the first first conductivity type layer located around the gate trench. The gate trench passes through the second first conductivity type layer, the second conductivity type layer, and the high-concentration first conductivity type layer, and the lower end reaches the first first conductivity type layer. A buried insulating film is buried at the bottom of the gate trench. In the thickness direction, the upper surface of the buried insulating film overlaps with the high-concentration first conductivity type layer. A gate insulating film is formed on the inner wall of the gate trench. A gate electrode is buried in the gate trench above the buried insulating film.
前記一実施の形態によれば、縦型のパワー制御用のＦＥＴにおいて、オン抵抗を低くすることができる。 According to the embodiment, the on-resistance can be lowered in the vertical power control FET.
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。 Hereinafter, embodiments will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの上面図である。図２は、図１からゲートパッドＧＥＰ１、ゲート配線ＧＥＩ２、及びソース電極ＳＯＥを取り除いた図である。なお、図２において、高濃度層ＨＤＩＦは省略されている。
(First embodiment)
FIG. 1 is a top view of the semiconductor device SD according to the first embodiment. FIG. 2 is a diagram in which the gate pad GEP1, the gate wiring GEI2, and the source electrode SOE are removed from FIG. In FIG. 2, the high concentration layer HDMI is omitted.
半導体装置ＳＤは、縦型のＦＥＴ（以下、縦型トランジスタと記載）を有している。図２に示すように、この縦型トランジスタのゲート電極ＧＥは、例えばポリシリコン層であり、半導体基板ＳＵＢの表層に形成されたゲートトレンチＧＴＲＮに埋め込まれている。ゲート電極ＧＥ及びゲートトレンチＧＴＲＮは、複数互いに平行に設けられている。そしてゲート電極ＧＥ及びゲートトレンチＧＴＲＮを挟むように２つのゲート配線ＧＥＩ１が形成されている。複数のゲート電極ＧＥは、いずれも両端がゲート配線ＧＥＩ１に接続している。ゲート配線ＧＥＩ１は、ゲート電極ＧＥと一体に形成されているが、ゲート電極ＧＥとは異なり、ゲートトレンチＧＴＲＮに埋め込まれていない。 The semiconductor device SD has a vertical FET (hereinafter referred to as a vertical transistor). As shown in FIG. 2, the gate electrode GE of this vertical transistor is, for example, a polysilicon layer, and is embedded in a gate trench GTRN formed in the surface layer of the semiconductor substrate SUB. A plurality of gate electrodes GE and gate trenches GTRN are provided in parallel to each other. Two gate lines GEI1 are formed so as to sandwich the gate electrode GE and the gate trench GTRN. Both ends of the plurality of gate electrodes GE are connected to the gate wiring GEI1. The gate wiring GEI1 is formed integrally with the gate electrode GE, but unlike the gate electrode GE, it is not embedded in the gate trench GTRN.
２つのゲート配線ＧＥＩ１は、いずれも、コンタクトＧＥＣ１を介してゲート配線ＧＥＩ２（図１参照）に接続している。ゲート配線ＧＥＩ２は、平面視において、複数のゲート電極ＧＥを囲んでおり、また一部がゲート配線ＧＥＩ１と重なっている。そしてゲート電極ＧＥの一部は、ゲートパッドＧＥＰ１となっている。ゲートパッドＧＥＰ１は、ゲート電極と外部とを接続する端子になっている。 Both of the two gate lines GEI1 are connected to the gate line GEI2 (see FIG. 1) via the contact GEC1. The gate wiring GEI2 surrounds the plurality of gate electrodes GE in a plan view and partly overlaps the gate wiring GEI1. A part of the gate electrode GE is a gate pad GEP1. The gate pad GEP1 is a terminal that connects the gate electrode to the outside.
図１に示すように、ゲート配線ＧＥＩ２で囲まれた領域には、ソース電極ＳＯＥが形成されている。ソース電極ＳＯＥは、ゲート配線ＧＥＩ２と同一層に位置しており、平面視でゲート電極ＧＥ、及びゲート電極ＧＥの間に位置するソース層ＳＯＵの双方と重なっている。図２に示すように、半導体基板ＳＵＢの一面のうちゲート電極ＧＥの間に位置する領域には、ソース層ＳＯＵが形成されている。ソース層ＳＯＵは、コンタクトＳＯＣ（図３に図示）を介してソース電極ＳＯＥに接続している。ソース電極ＳＯＥの一部はソースパッドＳＯＰとなっている。 As shown in FIG. 1, a source electrode SOE is formed in a region surrounded by the gate wiring GEI2. The source electrode SOE is located in the same layer as the gate wiring GEI2, and overlaps both the gate electrode GE and the source layer SOU located between the gate electrodes GE in plan view. As shown in FIG. 2, a source layer SOU is formed in a region located between the gate electrodes GE on one surface of the semiconductor substrate SUB. The source layer SOU is connected to the source electrode SOE via a contact SOC (shown in FIG. 3). A part of the source electrode SOE is a source pad SOP.
また、半導体基板ＳＵＢには、トレンチＴＲＮ２が形成されている、トレンチＴＲＮ２は、平面視において縦型のトランジスタを囲んでいる。トレンチＴＲＮ２の中には、埋込絶縁膜ＤＥＰＩ１（後述）が埋め込まれている。なお、第２トレンチＴＲＮ２は、平面視でゲート配線ＧＥＩ１と重なる領域にも形成されている。この領域において、ゲート配線ＧＥＩ１は、第２トレンチＴＲＮ２及び埋込絶縁膜ＤＥＰＩの上に形成されている。 Further, the trench TRN2 is formed in the semiconductor substrate SUB. The trench TRN2 surrounds the vertical transistor in plan view. A buried insulating film DEPI1 (described later) is buried in the trench TRN2. The second trench TRN2 is also formed in a region overlapping with the gate wiring GEI1 in plan view. In this region, the gate wiring GEI1 is formed on the second trench TRN2 and the buried insulating film DEPI.
図３は、図２のＡ−Ａ´断面図である。なお、図２においては、図３に示す層間絶縁膜ＩＮＳＬの図示を省略している。以下、第１導電型をＮ型として、第２導電型をＰ型として説明を行う。ただし、第１導電型がＰ型であり、第２導電型がＮ型であっても良い。 3 is a cross-sectional view taken along line AA ′ of FIG. In FIG. 2, the illustration of the interlayer insulating film INSL shown in FIG. 3 is omitted. In the following description, the first conductivity type is N-type and the second conductivity type is P-type. However, the first conductivity type may be P-type and the second conductivity type may be N-type.
半導体基板ＳＵＢは、ドレイン層ＤＲＮとなるＮ＋型のベース基板ＢＳＵＢの上に、ドリフト層ＤＲＴ（第１の第１導電型層）となるＮ型のエピタキシャル層ＥＰＩを積層したものである。ベース基板ＢＳＵＢは、例えばバルクのシリコン基板である。エピタキシャル層ＥＰＩは、ベース基板ＢＳＵＢの上にエピタキシャル成長させたシリコン層である。 The semiconductor substrate SUB is obtained by stacking an N-type epitaxial layer EPI serving as a drift layer DRT (first first conductivity type layer) on an N + -type base substrate BSUB serving as a drain layer DRN. The base substrate BSUB is a bulk silicon substrate, for example. The epitaxial layer EPI is a silicon layer epitaxially grown on the base substrate BSUB.
エピタキシャル層ＥＰＩの表層には、高濃度第１導電型層ＤＩＦ１、Ｐ型のベース層ＢＳＥ（第２導電型層）、及びＮ＋型のソース層ＳＯＵ（第２の第１導電型層）が形成されている。エピタキシャル層ＥＰＩのうち高濃度第１導電型層ＤＩＦ１、ソース層ＳＯＵ、及びベース層ＢＳＥとならない部分は、ドリフト層ＤＲＴとなる。エピタキシャル層ＥＰＩの表層側から、ソース層ＳＯＵ、ベース層ＢＳＥ、及び高濃度第１導電型層ＤＩＦ１の順に位置している。そしてベース層ＢＳＥの下面の全面に、高濃度第１導電型層ＤＩＦ１が形成されている。なお、ソース層ＳＯＵの一部はＰ＋の高濃度層ＨＩＤＦ層で分断されている。高濃度層ＨＤＩＦは、ベース層にソース電位を与えるために設けられている。高濃度層ＨＤＩＦは、ベースコンタクトＳＯＣを介してソース電極ＳＯＥ（後述）に接続している。なお、図２では、高濃度層ＨＤＩＦを省略している。 On the surface layer of the epitaxial layer EPI, there are a high-concentration first conductivity type layer DIF1, a P-type base layer BSE (second conductivity type layer), and an N + type source layer SOU (second first conductivity type layer). Is formed. The portion of the epitaxial layer EPI that does not become the high-concentration first conductivity type layer DIF1, the source layer SOU, and the base layer BSE becomes the drift layer DRT. From the surface layer side of the epitaxial layer EPI, the source layer SOU, the base layer BSE, and the high-concentration first conductivity type layer DIF1 are located in this order. A high-concentration first conductivity type layer DIF1 is formed on the entire lower surface of the base layer BSE. A part of the source layer SOU is divided by a P + high concentration layer HIDF layer. The high concentration layer HDIF is provided for applying a source potential to the base layer. The high concentration layer HDIF is connected to a source electrode SOE (described later) through a base contact SOC. In FIG. 2, the high concentration layer HDIF is omitted.
なお、高濃度第１導電型層ＤＩＦ１の不純物濃度は、例えば、ドリフト層ＤＲＴの不純物濃度の１．２倍以上３倍以下である。例えばドリフト層ＤＲＴの不純物濃度は５．０Ｅ１４〜５．０Ｅ１６である。このようにすると、オン抵抗を低減しつつ、高濃度第１導電型層ＤＩＦ１に起因して縦型トランジスタの耐圧が低くなることを抑制できる。 The impurity concentration of the high-concentration first conductivity type layer DIF1 is, for example, 1.2 times or more and 3 times or less the impurity concentration of the drift layer DRT. For example, the impurity concentration of the drift layer DRT is 5.0E14 to 5.0E16. By doing so, it is possible to suppress the breakdown voltage of the vertical transistor from being lowered due to the high-concentration first conductivity type layer DIF1 while reducing the on-resistance.
ゲートトレンチＧＴＲＮは、エピタキシャル層ＥＰＩに設けられており、ソース層ＳＯＵ及びベース層ＢＳＥを貫通している。そしてゲートトレンチＧＴＲＮの下端はドリフト層ＤＲＴに位置している。 The gate trench GTRN is provided in the epitaxial layer EPI and penetrates the source layer SOU and the base layer BSE. The lower end of the gate trench GTRN is located in the drift layer DRT.
ゲートトレンチＧＴＲＮの底部には、埋込絶縁膜ＤＥＰＩが埋め込まれている。埋込絶縁膜ＤＥＰＩは、エピタキシャル層ＥＰＩの厚さ方向において、上面が高濃度第１導電型層ＤＩＦ１と重なっている。そしてゲートトレンチＧＴＲＮの内壁にはゲート絶縁膜ＧＩＮＳが形成されている。また、ゲートトレンチＧＴＲＮ内のうち埋込絶縁膜ＤＥＰＩより上の部分には、ゲート電極ＧＥが埋め込まれている。ゲート電極ＧＥは、厚さ方向においてベース層ＢＳＥと重なっている。 A buried insulating film DEPI is buried at the bottom of the gate trench GTRN. The upper surface of the buried insulating film DEPI overlaps the high-concentration first conductivity type layer DIF1 in the thickness direction of the epitaxial layer EPI. A gate insulating film GINS is formed on the inner wall of the gate trench GTRN. A gate electrode GE is buried in a portion of the gate trench GTRN above the buried insulating film DEPI. The gate electrode GE overlaps with the base layer BSE in the thickness direction.
そして、ドリフト層ＤＲＴには、P型の埋込第２導電型層ＤＩＦ２が形成されている。埋込第２導電型層ＤＩＦ２は、ゲートトレンチＧＴＲＮの下端を覆っている。 In the drift layer DRT, a P-type buried second conductivity type layer DIF2 is formed. The buried second conductivity type layer DIF2 covers the lower end of the gate trench GTRN.
また、ベース基板ＢＳＵＢのうちエピタキシャル層ＥＰＩとは逆側の面には、ドレイン電極ＤＲＥが形成されている。上記したように、半導体基板ＳＵＢの一面側にはソース電極ＳＯＥが形成されている。そしてドレイン電極ＤＲＥとソース電極ＳＯＥの間には、８０Ｖ以上、例えば１００Ｖ以上の電圧が印加される。 A drain electrode DRE is formed on the surface of the base substrate BSUB opposite to the epitaxial layer EPI. As described above, the source electrode SOE is formed on one surface side of the semiconductor substrate SUB. A voltage of 80 V or more, for example, 100 V or more is applied between the drain electrode DRE and the source electrode SOE.
なお、ソース電極ＳＯＥ及びゲート配線ＧＥＩ２（図１参照）とエピタキシャル層ＥＰＩの間には、層間絶縁膜ＩＮＳＬが形成されている。層間絶縁膜ＩＮＳＬは、例えば酸化シリコン膜である。そして各コンタクト（例えばコンタクトＳＯＣ，ＧＥＣ１，ＧＥＣ２）は、層間絶縁膜ＩＮＳＬに埋め込まれている。そしてソース電極ＳＯＥ及びゲート配線ＧＥＩ２と層間絶縁膜ＩＮＳＬの間、及び各コンタクトと層間絶縁膜ＩＮＳＬの間には、バリアメタル膜ＢＭが形成されている。バリアメタル膜ＢＭは各コンタクトの底部にも形成されている。 Note that an interlayer insulating film INSL is formed between the source electrode SOE and the gate wiring GEI2 (see FIG. 1) and the epitaxial layer EPI. The interlayer insulating film INSL is, for example, a silicon oxide film. Each contact (for example, contacts SOC, GEC1, and GEC2) is embedded in the interlayer insulating film INSL. A barrier metal film BM is formed between the source electrode SOE and the gate wiring GEI2 and the interlayer insulating film INSL, and between each contact and the interlayer insulating film INSL. The barrier metal film BM is also formed at the bottom of each contact.
なお、ソース電極ＳＯＥ、ゲート配線ＧＥＩ２、及びドレイン電極ＤＲＥは、例えばＡｌにより形成されている。そして各コンタクトは、ソース電極ＳＯＥと異なる金属（例えばＷ）により形成されていてもよいし、ソース電極ＳＯＥと同一の金属により形成されていても良い。後者の場合、各コンタクトは、ソース電極ＳＯＥと同一工程で形成されている。 Note that the source electrode SOE, the gate wiring GEI2, and the drain electrode DRE are made of, for example, Al. Each contact may be made of a metal (for example, W) different from that of the source electrode SOE, or may be made of the same metal as the source electrode SOE. In the latter case, each contact is formed in the same process as the source electrode SOE.
図４は、図３のＢ−Ｂ´断面における不純物の濃度プロファイルを示す図である。上記したように、エピタキシャル層ＥＰＩの表層側から、ソース層ＳＯＵ、ベース層ＢＳＥ、高濃度第１導電型層ＤＩＦ１、ドリフト層ＤＲＴ、及び埋込第２導電型層ＤＩＦ２が形成されている。ソース層ＳＯＵは、Ｎ型の不純物（例えばＡｓ及びＰ）を、Ｐ型の不純物（例えばＢ）よりも多く含んでいる。ベース層ＢＳＥは、Ｐ型の不純物（例えばＢ）を、Ｎ型の不純物（例えばＰ）よりも多く含んでいる。高濃度第１導電型層ＤＩＦ１及びドリフト層ＤＲＴは、Ｎ型の不純物（例えばＰ）を、Ｐ型の不純物（例えばＢ）よりも多く含んでいる。そして埋込第２導電型層ＤＩＦ２は、Ｐ型の不純物（例えばＢ）を、Ｎ型の不純物（例えばＰ）よりも多く含んでいる。 FIG. 4 is a diagram showing an impurity concentration profile in the BB ′ cross section of FIG. 3. As described above, the source layer SOU, the base layer BSE, the high concentration first conductivity type layer DIF1, the drift layer DRT, and the buried second conductivity type layer DIF2 are formed from the surface layer side of the epitaxial layer EPI. The source layer SOU contains more N-type impurities (for example, As and P) than P-type impurities (for example, B). The base layer BSE contains more P-type impurities (for example, B) than N-type impurities (for example, P). The high-concentration first conductivity type layer DIF1 and the drift layer DRT contain more N-type impurities (for example, P) than P-type impurities (for example, B). The buried second conductivity type layer DIF2 contains more P-type impurities (for example, B) than N-type impurities (for example, P).
図５及び図６は、半導体装置ＳＤの製造方法を説明するための断面図である。なお、これらの図において、説明のため、高濃度層ＨＤＩＦの図示を省略している。まず、ベース基板ＢＳＵＢの上にエピタキシャル層ＥＰＩが形成されたものを準備する。次いで、図５（ａ）に示すように、エピタキシャル層ＥＰＩに不純物を注入することにより、高濃度第１導電型層ＤＩＦ１、ベース層ＢＳＥ、ソース層ＳＯＵ、及び高濃度層ＨＤＩＦを形成する。 5 and 6 are cross-sectional views for explaining a method for manufacturing the semiconductor device SD. In these drawings, the illustration of the high-concentration layer HDMI is omitted for the sake of explanation. First, a substrate in which an epitaxial layer EPI is formed on a base substrate BSUB is prepared. Next, as shown in FIG. 5A, by implanting impurities into the epitaxial layer EPI, the high-concentration first conductivity type layer DIF1, the base layer BSE, the source layer SOU, and the high-concentration layer HDIF are formed.
次いで、図５（ｂ）に示すように、エピタキシャル層ＥＰＩ上にマスク膜ＭＳＫ１を形成する。マスク膜ＭＳＫ１は、例えば酸化シリコン膜である。 Next, as shown in FIG. 5B, a mask film MSK1 is formed on the epitaxial layer EPI. The mask film MSK1 is, for example, a silicon oxide film.
次いで、マスク膜ＭＳＫ１上にレジストパターン（図示せず）を形成する。次いで、このレジストパターンをマスクとしてマスク膜ＭＳＫ１をエッチングする。これにより、マスク膜ＭＳＫ１のうちゲートトレンチＧＴＲＮとなる領域の上には、開口ＯＰ１が形成される。その後、レジストパターンを除去する。 Next, a resist pattern (not shown) is formed on the mask film MSK1. Next, the mask film MSK1 is etched using this resist pattern as a mask. As a result, an opening OP1 is formed on the mask film MSK1 over the region to be the gate trench GTRN. Thereafter, the resist pattern is removed.
次いで、図５（ｃ）に示すように、マスク膜ＭＳＫ１をマスクとして、エピタキシャル層ＥＰＩをエッチングする。これにより、ゲートトレンチＧＴＲＮが形成される。 Next, as shown in FIG. 5C, the epitaxial layer EPI is etched using the mask film MSK1 as a mask. Thereby, the gate trench GTRN is formed.
次いで図６（ａ）に示すように、マスク膜ＭＳＫ１をマスクとして、エピタキシャル層ＥＰＩを熱酸化する。これにより、ゲートトレンチＧＴＲＮの側面及び底面には、絶縁膜ＩＮＳＦが形成される。次いで、マスク膜ＭＳＫ１をマスクとして、エピタキシャル層ＥＰＩにＰ型の不純物イオンを注入する。これにより、ゲートトレンチＧＴＲＮの底部には埋込第２導電型層ＤＩＦ２が形成される。 Next, as shown in FIG. 6A, the epitaxial layer EPI is thermally oxidized using the mask film MSK1 as a mask. Thereby, the insulating film INSF is formed on the side surface and the bottom surface of the gate trench GTRN. Next, P type impurity ions are implanted into the epitaxial layer EPI using the mask film MSK1 as a mask. As a result, a buried second conductivity type layer DIF2 is formed at the bottom of the gate trench GTRN.
次いで、図６（ｂ）に示すように、マスク膜ＭＳＫ１上及びゲートトレンチＧＴＲＮ内に、絶縁膜（例えば酸化シリコン膜）をＣＶＤ法を用いて形成する。その後、マスク膜ＭＳＫ１上の絶縁膜、及び、ゲートトレンチＧＴＲＮ内の絶縁膜のうち上部に位置する部分を、エッチバック法を用いて除去する。これにより、ゲートトレンチＧＴＲＮの下部には埋込絶縁膜ＤＥＰＩが埋め込まれる。なお、この工程において、絶縁膜ＩＮＳＦのうち埋込絶縁膜ＤＥＰＩで覆われていない部分、及びマスク膜ＭＳＫ１は除去される。 Next, as shown in FIG. 6B, an insulating film (for example, a silicon oxide film) is formed on the mask film MSK1 and in the gate trench GTRN by using the CVD method. Thereafter, the upper portion of the insulating film on the mask film MSK1 and the insulating film in the gate trench GTRN is removed using an etch back method. As a result, the buried insulating film DEPI is buried under the gate trench GTRN. In this step, the portion of the insulating film INSF that is not covered with the buried insulating film DEPI and the mask film MSK1 are removed.
次いで、図６（ｃ）に示すように、エピタキシャル層ＥＰＩを熱酸化する。これにより、ゲート絶縁膜ＧＩＮＳが形成される。 Next, as shown in FIG. 6C, the epitaxial layer EPI is thermally oxidized. Thereby, the gate insulating film GINS is formed.
次いで、ゲートトレンチＧＴＲＮ内及びエピタキシャル層ＥＰＩ上に、ポリシリコン膜を例えばＣＶＤ法を用いて形成する。次いで、エピタキシャル層ＥＰＩ上のポリシリコン膜を、エッチバック法を用いて除去する。これにより、ゲート電極ＧＥが形成される。またこの工程において、ゲート配線ＧＥＩ１、及び下層パッドＧＥＰ２も形成される。 Next, a polysilicon film is formed in the gate trench GTRN and on the epitaxial layer EPI by using, for example, a CVD method. Next, the polysilicon film on the epitaxial layer EPI is removed by using an etch back method. Thereby, the gate electrode GE is formed. In this step, the gate wiring GEI1 and the lower layer pad GEP2 are also formed.
その後、層間絶縁膜ＩＮＳＬ、バリアメタル膜ＢＭ、各コンタクト、ソース電極ＳＯＥ、ゲート配線ＧＥＩ２、及びドレイン電極ＤＲＥを形成する。このようにして、半導体装置ＳＤが形成される。 Thereafter, the interlayer insulating film INSL, the barrier metal film BM, each contact, the source electrode SOE, the gate wiring GEI2, and the drain electrode DRE are formed. In this way, the semiconductor device SD is formed.
次に、本実施形態の作用及び効果について説明する。縦型トランジスタがオンしている間、ベース層ＢＳＥを流れる電流は、ベース層ＢＳＥのうちゲートトレンチＧＴＲＮの近傍に位置する領域を流れる。このため、ドリフト層ＤＲＴのうちベース層ＢＳＥとの界面に近い領域において、電流は、ゲートトレンチＧＴＲＮの近傍を集中して流れる。本実施形態では、この電流が集中する領域に、高濃度第１導電型層ＤＩＦ１を形成している。このため、縦型トランジスタのオン抵抗を低くすることができる。また、ドリフト層ＤＲＴの残りの領域の不純物濃度は低いままであるため、縦型トランジスタの耐圧が低下することを抑制できる。 Next, the operation and effect of this embodiment will be described. While the vertical transistor is on, the current flowing through the base layer BSE flows through a region of the base layer BSE located near the gate trench GTRN. For this reason, in the region close to the interface with the base layer BSE in the drift layer DRT, the current flows in the vicinity of the gate trench GTRN. In the present embodiment, the high-concentration first conductivity type layer DIF1 is formed in the region where the current is concentrated. For this reason, the on-resistance of the vertical transistor can be lowered. Further, since the impurity concentration in the remaining region of the drift layer DRT remains low, it is possible to suppress the breakdown voltage of the vertical transistor from being lowered.
さらに、ベース層ＢＳＥは高濃度第１導電型層ＤＩＦ１の上に形成されている。言い換えると、ベース層ＢＳＥの下面の全面に高濃度第１導電型層ＤＩＦ１が形成されている。 Further, the base layer BSE is formed on the high-concentration first conductivity type layer DIF1. In other words, the high-concentration first conductivity type layer DIF1 is formed on the entire lower surface of the base layer BSE.
図７は、縦型トランジスタの耐圧（Ｖｄｓｓ）と単位電流あたりの抵抗値（ＲｏｎＡ）の関係を示している。比較例は、実施形態から高濃度第１導電型層ＤＩＦ１を取り除いたものである。この図から、高濃度第１導電型層ＤＩＦ１を形成することにより、耐圧を維持したまま、ＲｏｎＡを小さくすることができることがわかる。 FIG. 7 shows the relationship between the breakdown voltage (Vdss) of the vertical transistor and the resistance value (RonA) per unit current. In the comparative example, the high-concentration first conductivity type layer DIF1 is removed from the embodiment. From this figure, it can be seen that by forming the high-concentration first conductivity type layer DIF1, RonA can be reduced while maintaining the withstand voltage.
（第２の実施形態）
図８は、第２の実施形態に係る半導体装置ＳＤの構成を示す断面図であり、第１の実施形態における図３に対応している。本実施形態に係る半導体装置ＳＤは、高濃度第１導電型層ＤＩＦ１に厚部ＤＩＦ１１が形成されている点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
(Second Embodiment)
FIG. 8 is a cross-sectional view showing the configuration of the semiconductor device SD according to the second embodiment, and corresponds to FIG. 3 in the first embodiment. The semiconductor device SD according to the present embodiment has the same configuration as that of the semiconductor device SD according to the first embodiment, except that the thick portion DIF11 is formed in the high-concentration first conductivity type layer DIF1.
詳細には、厚部ＤＩＦ１１は、高濃度第１導電型層ＤＩＦ１の他の部分よりも厚くなっている部分であり、ゲートトレンチＧＴＲＮの周囲に形成されている。このため、ゲートトレンチＧＴＲＮの周囲における高濃度第１導電型層ＤＩＦ１の下端は、互いに隣り合うゲートトレンチＧＴＲＮの間の中央における高濃度第１導電型層ＤＩＦ１の下端よりも下に位置している。 Specifically, the thick part DIF11 is a part thicker than the other part of the high-concentration first conductivity type layer DIF1, and is formed around the gate trench GTRN. Therefore, the lower end of the high-concentration first conductivity type layer DIF1 around the gate trench GTRN is located below the lower end of the high-concentration first conductivity type layer DIF1 at the center between the adjacent gate trenches GTRN. .
図９の各図は、図８に示した半導体装置ＳＤの製造方法を説明するための断面図である。これらの図においても、説明のため、高濃度層ＨＤＩＦの図示を省略している。本実施形態に係る半導体装置ＳＤの製造方法は、高濃度第１導電型層ＤＩＦ１を形成するタイミングを除いて、第１の実施形態に係る半導体装置ＳＤの製造方法とほぼ同様である。 Each drawing in FIG. 9 is a cross-sectional view for explaining a method of manufacturing the semiconductor device SD shown in FIG. Also in these drawings, illustration of the high-concentration layer HDIF is omitted for the sake of explanation. The manufacturing method of the semiconductor device SD according to the present embodiment is substantially the same as the manufacturing method of the semiconductor device SD according to the first embodiment, except for the timing of forming the high-concentration first conductivity type layer DIF1.
具体的には、図９（ａ）に示すように、埋込第２導電型層ＤＩＦ２を形成する工程までは、高濃度第１導電型層ＤＩＦ１は形成されていない。そして、図９（ｂ）に示すように、埋込第２導電型層ＤＩＦ２を形成し、さらにゲートトレンチＧＴＲＮの底部に埋込絶縁膜ＤＥＰＩを埋め込んだ後に、高濃度第１導電型層ＤＩＦ１を形成するためのイオン注入工程を行う。このとき、ベース基板ＢＳＵＢを回転させつつ（又は入射方向を変えつつ）イオンを斜めに注入する。これにより、高濃度第１導電型層ＤＩＦ１と同時に厚部ＤＩＦ１１も形成される。その理由は、不純物イオンの一部は、ゲートトレンチＧＴＲＮの内壁からエピタキシャル層ＥＰＩにイオン注入されるためである。その後の工程は、第１の実施形態と同様である。 Specifically, as shown in FIG. 9A, the high-concentration first conductivity type layer DIF1 is not formed until the step of forming the buried second conductivity type layer DIF2. Then, as shown in FIG. 9B, the buried second conductivity type layer DIF2 is formed, and after the buried insulating film DEPI is buried in the bottom of the gate trench GTRN, the high concentration first conductivity type layer DIF1 is formed. An ion implantation step for forming is performed. At this time, ions are implanted obliquely while rotating the base substrate BSUB (or changing the incident direction). Thereby, the thick portion DIF11 is also formed simultaneously with the high concentration first conductivity type layer DIF1. This is because part of the impurity ions is ion-implanted from the inner wall of the gate trench GTRN into the epitaxial layer EPI. The subsequent steps are the same as those in the first embodiment.
本実施形態によっても、第１の実施形態と同様の効果が得られる。また、高濃度第１導電型層ＤＩＦ１のうちゲートトレンチの周囲に位置する部分は、高濃度第１導電型層ＤＩＦ１の部分よりも厚くなっている。このため、縦型トランジスタの耐圧が低下することを抑制しつつ、縦型トランジスタのオン抵抗をさらに低くすることができる。 According to this embodiment, the same effect as that of the first embodiment can be obtained. Further, the portion of the high concentration first conductivity type layer DIF1 located around the gate trench is thicker than the portion of the high concentration first conductivity type layer DIF1. For this reason, it is possible to further reduce the on-resistance of the vertical transistor while suppressing a decrease in the breakdown voltage of the vertical transistor.
（第３の実施形態）
図１０は、第３の実施形態に係る半導体装置ＳＤの構成を示す断面図であり、図２のＣ−Ｃ´断面に対応している。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１又は第２の実施形態に係る半導体装置ＳＤと同様の構成である。本図は、第１の実施形態と同様の場合を示している。
(Third embodiment)
FIG. 10 is a cross-sectional view showing the configuration of the semiconductor device SD according to the third embodiment, and corresponds to the CC ′ cross section of FIG. The semiconductor device SD according to the present embodiment has the same configuration as the semiconductor device SD according to the first or second embodiment except for the following points. This figure shows a case similar to that of the first embodiment.
まず、平面視において、ゲートトレンチＧＴＲＮのうち最も半導体基板ＳＵＢの縁の近くに位置しているものと、半導体基板ＳＵＢの縁の間には、第２トレンチＴＲＮ２が複数互いに平行に形成されている。第２トレンチＴＲＮ２はゲートトレンチＧＴＲＮと同一工程で形成されており、かつゲートトレンチＧＴＲＮと平行である。 First, in plan view, a plurality of second trenches TRN2 are formed in parallel with each other between the gate trench GTRN located closest to the edge of the semiconductor substrate SUB and the edge of the semiconductor substrate SUB. . The second trench TRN2 is formed in the same process as the gate trench GTRN and is parallel to the gate trench GTRN.
そして、第２トレンチＴＲＮ２は、埋込絶縁膜ＤＥＰＩ１によって埋められている。そして複数の第２トレンチＴＲＮ２の間には、高濃度第１導電型層ＤＩＦ１が形成されていない。なお、本図に示す例では、複数の第２トレンチＴＲＮ２の間にはベース層ＢＳＥは形成されているが、ソース層ＳＯＵは形成されていない。 The second trench TRN2 is filled with a buried insulating film DEPI1. The high-concentration first conductivity type layer DIF1 is not formed between the plurality of second trenches TRN2. In the example shown in this figure, the base layer BSE is formed between the plurality of second trenches TRN2, but the source layer SOU is not formed.
本実施形態によっても、第１又は第２の実施形態と同様の効果が得られる。また、第２トレンチＴＲＮ２の間に高濃度第１導電型層ＤＩＦ１を形成した場合、この高濃度第１導電型層ＤＩＦ１に電界が集中して、半導体装置ＳＤの耐圧が下がる可能性がある。これに対して本実施形態では、第２トレンチＴＲＮ２の間には高濃度第１導電型層ＤＩＦ１を形成していないため、このような問題が生じることを抑制できる。 According to this embodiment, the same effect as that of the first or second embodiment can be obtained. Further, when the high-concentration first conductivity type layer DIF1 is formed between the second trenches TRN2, there is a possibility that the electric field concentrates on the high-concentration first conductivity type layer DIF1 and the breakdown voltage of the semiconductor device SD is lowered. On the other hand, in this embodiment, since the high concentration first conductivity type layer DIF1 is not formed between the second trenches TRN2, it is possible to suppress the occurrence of such a problem.
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
ＢＭ バリアメタル膜
ＢＳＥ ベース層
ＢＳＵＢ ベース基板
ＤＥＰＩ 埋込絶縁膜
ＤＧＴＲＮ ダミーゲートトレンチ
ＤＥＰＩ１ 埋込絶縁膜
ＤＩＦ１ 高濃度第１導電型層
ＤＩＦ１１ 厚部
ＤＩＦ２ 埋込第２導電型層
ＤＲＥ ドレイン電極
ＤＲＮ ドレイン層
ＤＲＴ ドリフト層
ＥＰＩ エピタキシャル層
ＧＥ ゲート電極
ＧＥＣ１ コンタクト
ＧＥＣ２ コンタクト
ＧＥＩ１ ゲート配線
ＧＥＩ２ ゲート配線
ＧＥＰ１ ゲートパッド
ＧＥＰ２ 下層パッド
ＧＩＮＳ ゲート絶縁膜
ＧＴＲＮ ゲートトレンチ
ＩＮＳＦ 絶縁膜
ＩＮＳＬ 層間絶縁膜
ＭＳＫ１ マスク膜
ＯＰ１ 開口
ＳＤ 半導体装置
ＳＯＣ コンタクト
ＳＯＥ ソース電極
ＳＯＰ ソースパッド
ＳＯＵ ソース層
ＳＵＢ 半導体基板
BM barrier metal film BSE base layer BSUB base substrate DEPI buried insulating film DGTRN dummy gate trench DEPI1 buried insulating film DIF1 high concentration first conductivity type layer DIF11 thick part DIF2 buried second conductivity type layer DRE drain electrode DRN drain layer DRT Drift layer EPI Epitaxial layer GE Gate electrode GEC1 Contact GEC2 Contact GEI1 Gate wiring GEI2 Gate wiring GEP1 Gate pad GEP2 Lower layer pad GINS Gate insulating film GTRN Gate trench INSF Insulating film INSL Interlayer insulating film MSK1 Mask film OP1 Opening SD Semiconductor device SOC Contact SOE Source Electrode SOP Source pad SOU Source layer SUB Semiconductor substrate
Claims (5)
前記基板上に形成された第１の第１導電型層と、
前記第１の第１導電型層の上に形成され、前記第１の第１導電型層よりも不純物濃度が高い高濃度第１導電型層と、
前記高濃度第１導電型層上に形成された第２導電型層と、
前記第２導電型層の表層の少なくとも一部に形成された第２の第１導電型層と、
前記第２の第１導電型層、前記第２導電型層、及び前記高濃度第１導電型層を貫通しており、下端が前記第１の第１導電型層に達しているゲートトレンチと、
前記ゲートトレンチの周囲に位置する前記第１の第１導電型層に形成された埋込第２導電型層と、
前記ゲートトレンチの底部に埋め込まれ、厚さ方向において上面が前記高濃度第１導電型層と重なっている埋込絶縁膜と、
前記ゲートトレンチの内壁に形成されたゲート絶縁膜と、
前記ゲートトレンチ内のうち前記埋込絶縁膜より上の部分に埋め込まれたゲート電極と、
を備え、
複数の前記ゲートトレンチが互いに平行に形成されており、
前記ゲートトレンチの周囲における前記高濃度第１導電型層の下端は、互いに隣り合う前記ゲートトレンチの間の中央における前記高濃度第１導電型層の下端よりも下に位置している、半導体装置。 A first conductivity type substrate;
A first first conductivity type layer formed on the substrate;
A high-concentration first conductivity type layer formed on the first first conductivity type layer and having a higher impurity concentration than the first first conductivity type layer;
A second conductivity type layer formed on the high concentration first conductivity type layer;
A second first conductivity type layer formed on at least a part of a surface layer of the second conductivity type layer;
A gate trench penetrating the second first conductivity type layer, the second conductivity type layer, and the high-concentration first conductivity type layer, and having a lower end reaching the first first conductivity type layer; ,
A buried second conductivity type layer formed in the first first conductivity type layer located around the gate trench;
A buried insulating film buried in the bottom of the gate trench and having an upper surface overlapping the high-concentration first conductivity type layer in the thickness direction;
A gate insulating film formed on the inner wall of the gate trench;
A gate electrode buried in a portion of the gate trench above the buried insulating film;
Equipped with a,
A plurality of the gate trenches are formed in parallel with each other;
The lower end of the high concentration first conductivity type layer around the gate trench is located below the lower end of the high concentration first conductivity type layer at the center between the adjacent gate trenches. .
前記高濃度第１導電型層の不純物濃度は、前記第１の第１導電型層の不純物濃度の１．２倍以上３倍以下である半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein an impurity concentration of the high concentration first conductivity type layer is 1.2 times or more and 3 times or less of an impurity concentration of the first first conductivity type layer.
前記第２導電型層の下面の全面に前記高濃度第１導電型層が形成されている半導体装置。 The semiconductor device according to claim 1,
A semiconductor device in which the high-concentration first conductivity type layer is formed on the entire lower surface of the second conductivity type layer.
前記基板上に形成された第１の第１導電型層と、
前記第１の第１導電型層の上に形成され、前記第１の第１導電型層よりも不純物濃度が高い高濃度第１導電型層と、
前記高濃度第１導電型層上に形成された第２導電型層と、
前記第２導電型層の表層の少なくとも一部に形成された第２の第１導電型層と、
前記第２の第１導電型層、前記第２導電型層、及び前記高濃度第１導電型層を貫通しており、下端が前記第１の第１導電型層に達しているゲートトレンチと、
前記ゲートトレンチの周囲に位置する前記第１の第１導電型層に形成された埋込第２導電型層と、
前記ゲートトレンチの底部に埋め込まれ、厚さ方向において上面が前記高濃度第１導電型層と重なっている埋込絶縁膜と、
前記ゲートトレンチの内壁に形成されたゲート絶縁膜と、
前記ゲートトレンチ内のうち前記埋込絶縁膜より上の部分に埋め込まれたゲート電極と、
を備え、
前記第１の第１導電型層、前記高濃度第１導電型層、前記第２導電型層、及び前記第２の第１導電型層は、前記基板上に形成されたエピタキシャル層に形成されており、
前記エピタキシャル層に設けられており、平面視において、前記ゲートトレンチと前記基板の縁の間に位置している複数のダミーゲートトレンチを備え、
前記複数のダミーゲートトレンチの中は、第２の埋込絶縁膜によって埋め込まれており、
前記複数のダミーゲートトレンチの間には前記高濃度第１導電型層は形成されていない半導体装置。 A first conductivity type substrate;
A first first conductivity type layer formed on the substrate;
A high-concentration first conductivity type layer formed on the first first conductivity type layer and having a higher impurity concentration than the first first conductivity type layer;
A second conductivity type layer formed on the high concentration first conductivity type layer;
A second first conductivity type layer formed on at least a part of a surface layer of the second conductivity type layer;
A gate trench penetrating the second first conductivity type layer, the second conductivity type layer, and the high-concentration first conductivity type layer, and having a lower end reaching the first first conductivity type layer; ,
A buried second conductivity type layer formed in the first first conductivity type layer located around the gate trench;
A buried insulating film buried in the bottom of the gate trench and having an upper surface overlapping the high-concentration first conductivity type layer in the thickness direction;
A gate insulating film formed on the inner wall of the gate trench;
A gate electrode buried in a portion of the gate trench above the buried insulating film;
With
The first first conductivity type layer, the high concentration first conductivity type layer, the second conductivity type layer, and the second first conductivity type layer are formed in an epitaxial layer formed on the substrate. And
A plurality of dummy gate trenches provided in the epitaxial layer and located between the gate trench and an edge of the substrate in plan view;
The plurality of dummy gate trenches are filled with a second buried insulating film,
A semiconductor device in which the high-concentration first conductivity type layer is not formed between the plurality of dummy gate trenches.
前記第１の第１導電型層に、前記第２の第１導電型層、前記第２導電型層、及び前記高濃度第１導電型層を貫通するゲートトレンチを形成する工程と、
前記ゲートトレンチの周囲に位置する前記第１の第１導電型層に、埋込第２導電型層を形成する工程と、
前記ゲートトレンチの底部に埋込絶縁膜を、厚さ方向において上面が前記高濃度第１導電型層と重なるように埋め込む工程と、
前記ゲートトレンチの内壁にゲート絶縁膜を形成する工程と、
前記ゲートトレンチ内のうち前記埋込絶縁膜より上の部分にゲート電極を埋め込む工程と、
を備え、
前記高濃度第１導電型層を形成する工程において、前記高濃度第１導電型層のうち前記ゲートトレンチの周囲に位置する部分を、前記高濃度第１導電型層の他の部分よりも厚くする、半導体装置の製造方法。 The first first conductivity type layer formed on the first conductivity type base substrate includes a high concentration first conductivity type layer having an impurity concentration higher than that of the first first conductivity type layer, and the high concentration first Forming a second conductivity type layer located on the conductivity type layer and a second first conductivity type layer located on at least a part of a surface layer of the second conductivity type layer;
Forming a gate trench penetrating the second first conductivity type layer, the second conductivity type layer, and the high concentration first conductivity type layer in the first first conductivity type layer;
Forming a buried second conductivity type layer in the first first conductivity type layer located around the gate trench;
Burying a buried insulating film at the bottom of the gate trench so that an upper surface thereof overlaps the high-concentration first conductivity type layer in a thickness direction;
Forming a gate insulating film on the inner wall of the gate trench;
Burying a gate electrode in a portion of the gate trench above the buried insulating film;
Equipped with a,
In the step of forming the high-concentration first conductivity type layer, a portion of the high-concentration first conductivity type layer located around the gate trench is thicker than other portions of the high-concentration first conductivity type layer. A method for manufacturing a semiconductor device.
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