JP6211933B2

JP6211933B2 - Semiconductor device

Info

Publication number: JP6211933B2
Application number: JP2014005105A
Authority: JP
Inventors: 克博朽木; 佐智子青井; 渡辺　行彦; 行彦渡辺; 明高添野; 巨裕鈴木
Original assignee: Denso Corp; Toyota Motor Corp; Toyota Central R&D Labs Inc
Current assignee: Denso Corp; Toyota Motor Corp; Toyota Central R&D Labs Inc
Priority date: 2014-01-15
Filing date: 2014-01-15
Publication date: 2017-10-11
Anticipated expiration: 2034-01-15
Also published as: JP2015133447A

Description

本明細書で開示される技術は、トレンチゲートを備える半導体装置に関する。 The technology disclosed in this specification relates to a semiconductor device including a trench gate.

図１２に、トレンチゲートを備える半導体装置を例示する。この種の半導体装置のオン抵抗は概ね、チャネル抵抗Ｒｃとアキュミュレーション抵抗Ｒａとドリフト抵抗Ｒｄの合計となる。チャネル抵抗Ｒｃは、トレンチゲートの側面であってｐ型ベース領域内に形成される反転層の抵抗である。アキュミュレーション抵抗Ｒａは、トレンチゲートの側面であってｎ型ドリフト領域内に形成される電子蓄積層の抵抗である。ドリフト抵抗Ｒｄは、トレンチゲートの下方であってｎ型ドリフト領域の抵抗である。 FIG. 12 illustrates a semiconductor device including a trench gate. The on-resistance of this type of semiconductor device is approximately the sum of channel resistance Rc, accumulation resistance Ra, and drift resistance Rd. The channel resistance Rc is the resistance of the inversion layer formed on the side surface of the trench gate and in the p-type base region. The accumulation resistance Ra is the resistance of the electron storage layer formed in the n-type drift region on the side surface of the trench gate. The drift resistance Rd is a resistance of the n-type drift region below the trench gate.

特許文献１は、トレンチゲートの側面にｎ型の半導体領域を形成し、アキュミュレーション抵抗Ｒａを低下させる技術を開示する。 Patent Document 1 discloses a technique for forming an n-type semiconductor region on the side surface of a trench gate to reduce the accumulation resistance Ra.

特開２００４−３６３４９８号公報JP 2004-363498 A

オン抵抗をさらに低下する技術が望まれている。本明細書は、トレンチゲートを備える半導体装置のオン抵抗を低下する技術を提供する。 A technique for further reducing the on-resistance is desired. The present specification provides a technique for reducing the on-resistance of a semiconductor device including a trench gate.

本明細書で開示される半導体装置は、半導体層及びトレンチゲートを備える。トレンチゲートは、半導体層の一方の主面から深部に向けて深さ方向に伸びる。半導体層は、第１導電型のコンタクト領域、第２導電型のベース領域、第１導電型の高抵抗領域及び第１導電型の低抵抗領域を有する。コンタクト領域は、半導体層の一方の主面に露出し、トレンチゲートの側面に接する。ベース領域は、コンタクト領域の下方に配置されており、トレンチゲートの側面に接する。高抵抗領域は、ベース領域の下方に配置されており、トレンチゲートの底面に接する。低抵抗領域は、トレンチゲートの側面に対向する位置からトレンチゲートの底面よりも深い位置まで深さ方向に沿って伸びる。低抵抗領域のドーパント濃度が、高抵抗領域のドーパント濃度よりも濃い。 The semiconductor device disclosed in this specification includes a semiconductor layer and a trench gate. The trench gate extends in the depth direction from one main surface of the semiconductor layer toward the deep portion. The semiconductor layer has a first conductivity type contact region, a second conductivity type base region, a first conductivity type high resistance region, and a first conductivity type low resistance region. The contact region is exposed on one main surface of the semiconductor layer and is in contact with the side surface of the trench gate. The base region is disposed below the contact region and contacts the side surface of the trench gate. The high resistance region is disposed below the base region and is in contact with the bottom surface of the trench gate. The low resistance region extends along the depth direction from a position facing the side surface of the trench gate to a position deeper than the bottom surface of the trench gate. The dopant concentration in the low resistance region is higher than the dopant concentration in the high resistance region.

上記の半導体装置では、低抵抗領域がトレンチゲートの側面に対向する位置からトレンチゲートの底面よりも深い位置まで深さ方向に沿って伸びる。このため、アキュミュレーション抵抗及びドリフト抵抗の双方が低下するので、オン抵抗が低下する。 In the semiconductor device described above, the low resistance region extends along the depth direction from a position facing the side surface of the trench gate to a position deeper than the bottom surface of the trench gate. For this reason, since both the accumulation resistance and the drift resistance are lowered, the on-resistance is lowered.

図１は、実施例の半導体装置の要部断面図を模式的に示す。FIG. 1 is a schematic cross-sectional view of a main part of a semiconductor device according to an embodiment. 図２は、実施例の半導体装置を製造する方法の一工程を示す。FIG. 2 shows one step of the method of manufacturing the semiconductor device of the embodiment. 図３は、実施例の半導体装置を製造する方法の一工程を示す。FIG. 3 shows one step of the method of manufacturing the semiconductor device of the example. 図４は、実施例の半導体装置を製造する方法の一工程を示す。FIG. 4 shows one step of the method of manufacturing the semiconductor device of the example. 図５は、実施例の半導体装置を製造する方法の一工程を示す。FIG. 5 shows one step of the method of manufacturing the semiconductor device of the example. 図６は、実施例の半導体装置を製造する方法の一工程を示す。FIG. 6 shows one step in the method of manufacturing the semiconductor device of the example. 図７は、変形例の半導体装置の要部断面図を模式的に示す。FIG. 7 schematically shows a cross-sectional view of a relevant part of a semiconductor device according to a modification. 図８は、変形例の半導体装置の要部断面図を模式的に示す。FIG. 8 schematically shows a cross-sectional view of a main part of a semiconductor device according to a modification. 図９は、変形例の半導体装置の要部断面図を模式的に示す。FIG. 9 schematically shows a cross-sectional view of relevant parts of a semiconductor device according to a modification. 図１０は、変形例の半導体装置の要部断面図を模式的に示す。FIG. 10 schematically illustrates a cross-sectional view of a main part of a semiconductor device according to a modification. 図１１は、変形例の半導体装置の要部断面図を模式的に示す。FIG. 11 is a schematic cross-sectional view of a main part of a modified semiconductor device. 図１２は、従来の半導体装置の要部断面図を模式的に示す。FIG. 12 is a schematic cross-sectional view of a main part of a conventional semiconductor device.

以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。 The technical features disclosed in this specification will be summarized below. The items described below have technical usefulness independently.

本明細書で開示される半導体装置は、半導体層及びトレンチゲートを備えていてもよい。半導体層の材料は特に制限されるものではない。一例では、半導体層の材料は、炭化珪素、シリコン、及び、窒化ガリウム等の窒化物半導体を含む。トレンチゲートは、半導体層の一方の主面から深部に向けて深さ方向に伸びていてもよい。半導体層は、第１導電型のコンタクト領域、第２導電型のベース領域、第１導電型の高抵抗領域及び第１導電型の低抵抗領域を有していてもよい。コンタクト領域は、半導体層の一方の主面に露出し、トレンチゲートの側面に接していてもよい。ベース領域は、コンタクト領域の下方に配置されており、トレンチゲートの側面に接していてもよい。高抵抗領域は、ベース領域の下方に配置されており、トレンチゲートの底面に接していてもよい。このように、半導体装置は、コンタクト領域とベース領域と高抵抗領域とトレンチゲートで構成されるＭＩＳ構造を有していてもよい。一例では、半導体装置は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を含む。低抵抗領域は、トレンチゲートの側面に対向する位置からトレンチゲートの底面よりも深い位置まで深さ方向に沿って伸びていてもよい。低抵抗領域のドーパント濃度が、高抵抗領域のドーパント濃度よりも濃くてもよい。 The semiconductor device disclosed in this specification may include a semiconductor layer and a trench gate. The material of the semiconductor layer is not particularly limited. In one example, the material of the semiconductor layer includes a nitride semiconductor such as silicon carbide, silicon, and gallium nitride. The trench gate may extend in the depth direction from one main surface of the semiconductor layer toward the deep portion. The semiconductor layer may have a first conductivity type contact region, a second conductivity type base region, a first conductivity type high resistance region, and a first conductivity type low resistance region. The contact region may be exposed on one main surface of the semiconductor layer and may be in contact with the side surface of the trench gate. The base region is disposed below the contact region and may be in contact with the side surface of the trench gate. The high resistance region is disposed below the base region and may be in contact with the bottom surface of the trench gate. Thus, the semiconductor device may have a MIS structure including a contact region, a base region, a high resistance region, and a trench gate. In one example, the semiconductor device includes a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) and an IGBT (Insulated Gate Bipolar Transistor). The low resistance region may extend along a depth direction from a position facing the side surface of the trench gate to a position deeper than the bottom surface of the trench gate. The dopant concentration in the low resistance region may be higher than the dopant concentration in the high resistance region.

低抵抗領域が、トレンチゲートの側面に接していてもよい。これにより、アキュミュレーション抵抗が低下し、半導体装置のオン抵抗が低下する。 The low resistance region may be in contact with the side surface of the trench gate. Thereby, the accumulation resistance is lowered, and the on-resistance of the semiconductor device is lowered.

トレンチゲートの側面に直交する方向の低抵抗領域の幅が、トレンチゲートの側面に形成される反転層よりも大きくてよい。これにより、低抵抗領域は、トレンチゲートの側面に沿って流れるキャリアの経路を含むように配置されるので、アキュミュレーション抵抗が低下し、半導体装置のオン抵抗が低下する。 The width of the low resistance region in the direction orthogonal to the side surface of the trench gate may be larger than that of the inversion layer formed on the side surface of the trench gate. Thereby, the low resistance region is arranged so as to include a path of carriers flowing along the side surface of the trench gate, so that the accumulation resistance is lowered and the on-resistance of the semiconductor device is lowered.

低抵抗領域が、ベース領域に接してもよい。これにより、アキュミュレーション抵抗が低下し、半導体装置のオン抵抗が低下する。さらに、この実施形態では、低抵抗領域が、ベース領域に侵入するように構成されていてもよい。これにより、チャネル抵抗も低下し、半導体装置のオン抵抗が低下する。 The low resistance region may be in contact with the base region. Thereby, the accumulation resistance is lowered, and the on-resistance of the semiconductor device is lowered. Furthermore, in this embodiment, the low resistance region may be configured to enter the base region. As a result, the channel resistance also decreases, and the on-resistance of the semiconductor device decreases.

半導体層は、高濃度領域をさらに有していてもよい。高濃度領域は、高抵抗領域の下方に配置されており、高抵抗領域のドーパント濃度よりも濃いドーパント濃度を有していてもよい。この場合、低抵抗領域が高濃度領域に接してもよい。これにより、ドリフト抵抗が低下し、半導体装置のオン抵抗が低下する。また、この実施形態では、低抵抗領域のドーパント濃度が、ベース領域側よりも高濃度領域側で低くてもよい。これにより、半導体装置の耐圧の低下を抑制しながら、ドリフト抵抗を低下させることができる。 The semiconductor layer may further have a high concentration region. The high concentration region is disposed below the high resistance region, and may have a dopant concentration higher than that of the high resistance region. In this case, the low resistance region may be in contact with the high concentration region. Thereby, the drift resistance is lowered and the on-resistance of the semiconductor device is lowered. In this embodiment, the dopant concentration in the low resistance region may be lower on the high concentration region side than on the base region side. As a result, the drift resistance can be reduced while suppressing a decrease in the breakdown voltage of the semiconductor device.

図１に、半導体装置１の要部断面図であるハーフセルを示す。半導体装置１は、ＭＯＳＦＥＴであり、実際の全体構成は、ハーフセルの両端をそれぞれ線対称の軸として紙面左右方向に繰返した構成となる。 FIG. 1 shows a half cell which is a cross-sectional view of the main part of the semiconductor device 1. The semiconductor device 1 is a MOSFET, and the actual overall configuration is a configuration in which both ends of the half cell are repeated in the left-right direction on the paper surface with the respective axes being line symmetrical.

半導体装置１は、炭化珪素の半導体層１０、半導体層１０の第１主面（以下、裏面という）を被覆するドレイン電極２２、半導体層１０の第２主面（以下、上面という）を被覆するソース電極２４、及び半導体層１０の上層部に設けられているトレンチゲート２８を備える。 The semiconductor device 1 covers a silicon carbide semiconductor layer 10, a drain electrode 22 covering a first main surface (hereinafter referred to as a back surface) of the semiconductor layer 10, and a second main surface (hereinafter referred to as an upper surface) of the semiconductor layer 10. The source electrode 24 and the trench gate 28 provided in the upper layer part of the semiconductor layer 10 are provided.

半導体層１０は、ｎ⁺型のドレイン領域１１、ｎ^-型のドリフト領域１２、ｐ型のベース領域１３、ｐ⁺型のベースコンタクト領域１４、ｎ⁺型のソースコンタクト領域１５、及びｎ⁺型の低抵抗領域１６を有する。 The semiconductor layer 10 includes an n ⁺ type drain region 11, an n ⁻ type drift region 12, a p type base region 13, a p ⁺ type base contact region 14, an n ⁺ type source contact region 15, and an n ⁺ type. The low resistance region 16 is provided.

ドレイン領域１１は、半導体層１０の裏層部に設けられており、半導体層１０の裏面に露出する。ドレイン領域１１は、ドレイン電極２２にオーミック接触する。ドレイン領域１１は、特許請求の範囲に記載の高濃度領域の一例である。一例では、ドレイン領域１１のドーパント濃度は、１×１０¹⁸〜１×１０¹⁹ｃｍ^-3である。 The drain region 11 is provided in the back layer portion of the semiconductor layer 10 and is exposed on the back surface of the semiconductor layer 10. The drain region 11 is in ohmic contact with the drain electrode 22. The drain region 11 is an example of the high concentration region described in the claims. In one example, the dopant concentration of the drain region 11 is 1 × 10 ¹⁸ to 1 × 10 ¹⁹ cm ⁻³ .

ドリフト領域１２は、ドレイン領域１１上に設けられており、ドレイン領域１１に接触する。ドリフト領域１２は、ドレイン領域１１とベース領域１３を隔てている。ドリフト領域１２は、特許請求の範囲の高抵抗領域の一例である。一例では、ドリフト領域１２のドーパント濃度は、１×１０¹⁵〜１×１０¹⁷ｃｍ^-3である。 The drift region 12 is provided on the drain region 11 and is in contact with the drain region 11. The drift region 12 separates the drain region 11 and the base region 13. The drift region 12 is an example of the high resistance region in the claims. In one example, the dopant concentration of the drift region 12 is 1 × 10 ¹⁵ to 1 × 10 ¹⁷ cm ⁻³ .

ベース領域１３は、ドリフト領域１２上に設けられており、ドリフト領域１２に接触する。ベース領域１３は、ドリフト領域１２とソースコンタクト領域１５を隔てている。一例では、ベース領域１３のドーパント濃度は、５×１０¹⁶〜５×１０¹⁷ｃｍ^-3である。 Base region 13 is provided on drift region 12 and is in contact with drift region 12. The base region 13 separates the drift region 12 and the source contact region 15. In one example, the dopant concentration of the base region 13 is 5 × 10 ^{16 to} 5 × 10 ¹⁷ cm ⁻³ .

ベースコンタクト領域１４は、ベース領域１３上に設けられており、ベース領域１３に接触する。ベースコンタクト領域１４は、半導体層１０の上層部に設けられており、半導体層１０の上面に露出する。ベースコンタクト領域１４は、ソース電極２４にオーミック接触する。一例では、ベースコンタクト領域１４のドーパント濃度は、１×１０¹⁸〜１×１０²⁰ｃｍ^-3である。 The base contact region 14 is provided on the base region 13 and is in contact with the base region 13. The base contact region 14 is provided in the upper layer portion of the semiconductor layer 10 and is exposed on the upper surface of the semiconductor layer 10. The base contact region 14 is in ohmic contact with the source electrode 24. In one example, the dopant concentration of the base contact region 14 is 1 × 10 ¹⁸ to 1 × 10 ²⁰ cm ⁻³ .

ソースコンタクト領域１５は、ベース領域１３上に設けられており、ベース領域１３に接触する。ソースコンタクト領域１５は、半導体層１０の上層部に設けられており、半導体層１０の上面に露出する。ソースコンタクト領域１５は、ソース電極２４にオーミック接触する。ソースコンタクト領域１５は、特許請求の範囲に記載のコンタクト領域の一例である。一例では、ソースコンタクト領域１５のドーパント濃度は、１×１０¹⁸〜１×１０²⁰ｃｍ^-3である。 The source contact region 15 is provided on the base region 13 and is in contact with the base region 13. The source contact region 15 is provided in the upper layer portion of the semiconductor layer 10 and is exposed on the upper surface of the semiconductor layer 10. The source contact region 15 is in ohmic contact with the source electrode 24. The source contact region 15 is an example of a contact region described in the claims. In one example, the dopant concentration of the source contact region 15 is 1 × 10 ¹⁸ to 1 × 10 ²⁰ cm ⁻³ .

低抵抗領域１６は、トレンチゲート２８の側面に対向する位置に設けられている。より具体的には、低抵抗領域１６は、トレンチゲート２８のうちのドリフト領域１２に侵入する部分の側面に対向する位置に設けられている。低抵抗領域１６は、深さ方向（紙面上下方向）に伸びており、上端がベース領域１３に接触しており、下端がトレンチゲート２８の底面よりも深い位置まで伸びる。低抵抗領域１６は、トレンチゲート２８の側面に接触しており、トレンチゲート２８の底面に接触しない。低抵抗領域１６のドーパント濃度が、ドリフト領域１２のドーパント濃度よりも濃い。一例では、低抵抗領域１６のドーパント濃度は、１×１０¹⁶〜１×１０¹⁸ｃｍ^-3である。 The low resistance region 16 is provided at a position facing the side surface of the trench gate 28. More specifically, the low resistance region 16 is provided at a position facing a side surface of a portion of the trench gate 28 that enters the drift region 12. The low resistance region 16 extends in the depth direction (up and down direction in the drawing), the upper end is in contact with the base region 13, and the lower end extends to a position deeper than the bottom surface of the trench gate 28. The low resistance region 16 contacts the side surface of the trench gate 28 and does not contact the bottom surface of the trench gate 28. The dopant concentration in the low resistance region 16 is higher than the dopant concentration in the drift region 12. In one example, the dopant concentration of the low resistance region 16 is 1 × 10 ¹⁶ to 1 × 10 ¹⁸ cm ⁻³ .

図１に示される破線ＣＨは、後述するように、半導体装置１がオンしたときにベース領域１３内に形成される反転層の範囲を示す。電子の移動経路であるチャネルは、この反転層の範囲よりもトレンチゲート２８側に形成される。トレンチゲート２８の側面に直交する方向（紙面左右方向）の低抵抗領域１６の幅Ｗ１６の下限は、トレンチゲート２８の側面に形成される反転層の幅よりも大きいのが望ましい。一例では、低抵抗領域１６の幅Ｗ１６の下限は、０．１μｍであるのが望ましい。また、低抵抗領域１６の幅Ｗ１６の上限は、後述するように、ドリフト領域１２とベース領域１３のｐｎ接合面から伸展する空乏層を阻害しないように設定されているのが望ましい。低抵抗領域１６の幅Ｗ１６の上限は、ドリフト領域１２とベース領域１３のｐｎ接合面の面積等に基づいて適宜に設定され得るが、一例では、０．５μｍであるのが望ましい。 A broken line CH shown in FIG. 1 indicates the range of the inversion layer formed in the base region 13 when the semiconductor device 1 is turned on, as will be described later. A channel serving as an electron movement path is formed closer to the trench gate 28 than the range of the inversion layer. The lower limit of the width W16 of the low resistance region 16 in the direction orthogonal to the side surface of the trench gate 28 (left and right direction in the drawing) is preferably larger than the width of the inversion layer formed on the side surface of the trench gate 28. In one example, the lower limit of the width W16 of the low resistance region 16 is preferably 0.1 μm. The upper limit of the width W16 of the low resistance region 16 is desirably set so as not to inhibit a depletion layer extending from the pn junction surface of the drift region 12 and the base region 13, as will be described later. The upper limit of the width W16 of the low resistance region 16 can be appropriately set based on the area of the pn junction surface of the drift region 12 and the base region 13, but in one example, it is preferably 0.5 μm.

トレンチゲート２８は、半導体層１０の上面から深さ方向に伸びており、ベース領域１３を貫通してドリフト領域１２に接する。トレンチゲート２８は、側面がソースコンタクト領域１５とベース領域１３と低抵抗領域１６に接触しており、底面がドリフト領域１２に接触する。トレンチゲート２８は、ゲート電極２６とそのゲート電極２６を被覆するゲート絶縁膜２７を有する。トレンチゲート２８は、半導体層１０の上面に直交する方向（紙面上下方向）から観測したときに、ストライプ状に配置されている。この例に代えて、トレンチゲート２８は、半導体層１０の上面に直交する方向から観測したときに、格子状に配置されていてもよい。 The trench gate 28 extends in the depth direction from the upper surface of the semiconductor layer 10 and penetrates through the base region 13 to contact the drift region 12. The side surface of the trench gate 28 is in contact with the source contact region 15, the base region 13, and the low resistance region 16, and the bottom surface is in contact with the drift region 12. The trench gate 28 includes a gate electrode 26 and a gate insulating film 27 that covers the gate electrode 26. The trench gates 28 are arranged in a stripe shape when observed from a direction (vertical direction in the drawing) perpendicular to the upper surface of the semiconductor layer 10. Instead of this example, the trench gates 28 may be arranged in a lattice shape when observed from a direction orthogonal to the upper surface of the semiconductor layer 10.

次に、半導体装置１の動作を説明する。ドレイン電極２２に正の電圧が印加され、ソース電極２４に接地電圧が印加され、トレンチゲート２８のゲート電極２６に正の電圧が印加されている状態では、半導体装置１がオンする。このとき、トレンチゲート２８の側面に対向するベース領域１３に反転層が形成される。ソースコンタクト領域１５から注入された電子は、ベース領域１３の反転層を経由した後、トレンチゲート２８の側面に沿って低抵抗領域１６内を流れる。低抵抗領域１６のドーパント濃度はドリフト領域１２のドーパント濃度よりも濃いので、低抵抗領域１６は電子にとって低抵抗な領域である。このため、半導体装置１では、アキュミュレーション抵抗が低下する。さらに、低抵抗領域１６の下端がトレンチゲート２８の底面よりも深い位置まで伸びており、換言すれば、低抵抗領域１６がドリフト領域１２に侵入して設けられている。このため、半導体装置１では、ドリフト抵抗も低下する。このように、半導体装置１では、低抵抗領域１６が設けられていることにより、アキュミュレーション抵抗及びドリフト抵抗が低下し、オン抵抗が低下する。 Next, the operation of the semiconductor device 1 will be described. In a state where a positive voltage is applied to the drain electrode 22, a ground voltage is applied to the source electrode 24, and a positive voltage is applied to the gate electrode 26 of the trench gate 28, the semiconductor device 1 is turned on. At this time, an inversion layer is formed in the base region 13 facing the side surface of the trench gate 28. The electrons injected from the source contact region 15 flow through the low resistance region 16 along the side surface of the trench gate 28 after passing through the inversion layer of the base region 13. Since the dopant concentration of the low resistance region 16 is higher than the dopant concentration of the drift region 12, the low resistance region 16 is a region having low resistance for electrons. For this reason, in the semiconductor device 1, the accumulation resistance is lowered. Furthermore, the lower end of the low resistance region 16 extends to a position deeper than the bottom surface of the trench gate 28, in other words, the low resistance region 16 is provided so as to penetrate into the drift region 12. For this reason, in the semiconductor device 1, the drift resistance also decreases. Thus, in the semiconductor device 1, since the low resistance region 16 is provided, the accumulation resistance and the drift resistance are reduced, and the on-resistance is reduced.

ドレイン電極２２に正の電圧が印加され、ソース電極２４に接地電圧が印加され、トレンチゲート２８のゲート電極２６に接地電圧が印加されている状態では、半導体装置１がオフする。このとき、トレンチゲート２８の側面に対向するベース領域１３の反転層が消失し、半導体装置１の導通が停止する。半導体装置１がオフすると、ドリフト領域１２とベース領域１３のｐｎ接合面から空乏層が伸展し、その空乏層がドレイン電極２２とソース電極２４の間の電位差を負担する。低抵抗領域１６の幅Ｗ１６は薄く形成されているので、ｐｎ接合面からドリフト領域１２内に伸展する空乏層は十分な範囲に広がることができる。このため、半導体装置１の耐圧は、低抵抗領域１６が設けられていても、十分に高い値を維持することができる。 When a positive voltage is applied to the drain electrode 22, a ground voltage is applied to the source electrode 24, and a ground voltage is applied to the gate electrode 26 of the trench gate 28, the semiconductor device 1 is turned off. At this time, the inversion layer of the base region 13 facing the side surface of the trench gate 28 disappears, and the conduction of the semiconductor device 1 is stopped. When the semiconductor device 1 is turned off, a depletion layer extends from the pn junction surface of the drift region 12 and the base region 13, and the depletion layer bears a potential difference between the drain electrode 22 and the source electrode 24. Since the width W16 of the low resistance region 16 is formed thin, the depletion layer extending from the pn junction surface into the drift region 12 can spread over a sufficient range. For this reason, the withstand voltage of the semiconductor device 1 can maintain a sufficiently high value even if the low resistance region 16 is provided.

さらに、低抵抗領域１６は、トレンチゲート２８の底面に接していない。トレンチゲート２８の底面は、ドリフト領域１２に接触する。トレンチゲート２８の底面は、電界が集中し易い箇所である。仮に、ドーパント濃度の濃い低抵抗領域１６がトレンチゲート２８の底面に接触していると、トレンチゲート２８の底面の電界がさらに集中する。半導体装置１では、低抵抗領域１６がトレンチゲート２８の底面に接触しないように設けられているので、このような電界集中を回避することができる。このため、トレンチゲート２８のゲート絶縁膜２７の破壊が抑制される。 Further, the low resistance region 16 is not in contact with the bottom surface of the trench gate 28. The bottom surface of the trench gate 28 is in contact with the drift region 12. The bottom surface of the trench gate 28 is a place where the electric field tends to concentrate. If the low-resistance region 16 having a high dopant concentration is in contact with the bottom surface of the trench gate 28, the electric field at the bottom surface of the trench gate 28 is further concentrated. In the semiconductor device 1, since the low resistance region 16 is provided so as not to contact the bottom surface of the trench gate 28, such electric field concentration can be avoided. For this reason, destruction of the gate insulating film 27 of the trench gate 28 is suppressed.

次に、半導体装置１の製造方法の一例を説明する。まず、図２に示されるように、エピタキシャル成長技術を利用して、ドレイン領域１１上にドリフト領域１２を形成する。次に、ドリフト領域１２上にマスク３２をパターニングし、イオン注入技術を利用して、そのマスク３２越しにドーパントを導入し、低抵抗領域１６を形成する。 Next, an example of a method for manufacturing the semiconductor device 1 will be described. First, as shown in FIG. 2, the drift region 12 is formed on the drain region 11 using an epitaxial growth technique. Next, a mask 32 is patterned on the drift region 12 and a dopant is introduced through the mask 32 using an ion implantation technique to form the low resistance region 16.

次に、図３に示されるように、マスク３２を除去した後、エピタキシャル成長技術を利用して、ドリフト領域１２上にベース領域１３を形成する。 Next, as shown in FIG. 3, after removing the mask 32, the base region 13 is formed on the drift region 12 using an epitaxial growth technique.

次に、図４に示されるように、エピタキシャル成長技術を利用して、ベース領域１３上にソースコンタクト領域１５を形成する。 Next, as shown in FIG. 4, a source contact region 15 is formed on the base region 13 using an epitaxial growth technique.

次に、図５に示されるように、ソースコンタクト領域１５上にマスク３４をパターニングし、イオン注入技術を利用して、そのマスク３４越しにドーパントを導入し、ベースコンタクト領域１４を形成する。 Next, as shown in FIG. 5, a mask 34 is patterned on the source contact region 15, and a dopant is introduced through the mask 34 using an ion implantation technique to form the base contact region 14.

次に、図６に示されるように、ソースコンタクト領域１５及びベースコンタクト領域１４上にマスク３６をパターニングし、ドライエッチング技術を利用して、マスク３６から露出する部分をエッチングしてトレンチ３８を形成する。トレンチ３８の深さは、低抵抗領域１６を越えない範囲に設定される。 Next, as shown in FIG. 6, a mask 36 is patterned on the source contact region 15 and the base contact region 14, and a portion exposed from the mask 36 is etched using a dry etching technique to form a trench 38. To do. The depth of the trench 38 is set in a range not exceeding the low resistance region 16.

次に、トレンチ３８内にトレンチゲート２８を形成し、ドレイン電極２２及びソース電極２４を被膜することで、半導体装置１が完成する。上記製造方法は一例であり、様々な変更が可能である。例えば、ベース領域１３を形成した後に、飛程距離を深く設定したイオン注入技術により低抵抗領域１６を形成してもよい。 Next, the trench gate 28 is formed in the trench 38, and the drain electrode 22 and the source electrode 24 are coated, whereby the semiconductor device 1 is completed. The above manufacturing method is an example, and various modifications are possible. For example, after the base region 13 is formed, the low resistance region 16 may be formed by an ion implantation technique in which a range is set deep.

次に、本実施例の半導体装置１の変形例を例示する。共通する構成要素については共通の符号を付し、その説明を省略する。 Next, a modified example of the semiconductor device 1 of the present embodiment is illustrated. Common constituent elements are denoted by common reference numerals, and description thereof is omitted.

図７に示す変形例の半導体装置２では、低抵抗領域１６の上端がベース領域１３に侵入するように設けられている。ベース領域１３内に侵入する低抵抗領域１６の長さは、オフ状態でドリフト領域１２とベース領域１３のｐｎ接合面からベース領域１３内に伸展する空乏層の範囲内となるように設定されている。この例の半導体装置２では、耐圧が維持されながら、チャネル抵抗が低下する。 In the semiconductor device 2 of the modified example shown in FIG. 7, the upper end of the low resistance region 16 is provided so as to enter the base region 13. The length of the low resistance region 16 penetrating into the base region 13 is set to be within the range of the depletion layer extending from the pn junction surface of the drift region 12 and the base region 13 into the base region 13 in the off state. Yes. In the semiconductor device 2 of this example, the channel resistance decreases while maintaining the withstand voltage.

図８に示す変形例の半導体装置３では、低抵抗領域１６の上端がベース領域１３から離れている。この例の半導体装置３では、ドリフト領域１２とベース領域１３のｐｎ接合の面積が大きく確保されるので、耐圧が増加する。 In the semiconductor device 3 of the modification shown in FIG. 8, the upper end of the low resistance region 16 is separated from the base region 13. In the semiconductor device 3 of this example, since a large area of the pn junction between the drift region 12 and the base region 13 is ensured, the breakdown voltage increases.

図９に示す変形例の半導体装置４では、低抵抗領域１６がトレンチゲート２８の側面に部分的に接触するように設けられている。この例の半導体装置４であっても、オン抵抗の低下効果が得られる。 In the semiconductor device 4 of the modification shown in FIG. 9, the low resistance region 16 is provided so as to partially contact the side surface of the trench gate 28. Even in the semiconductor device 4 of this example, the effect of reducing the on-resistance can be obtained.

図１０に示す変形例の半導体装置５では、低抵抗領域１６の下端がドリフト領域１２を越えてドレイン領域１１に接触する。この例の半導体装置４では、ドリフト抵抗が低下するので、オン抵抗がさらに低下する。なお、この例の低抵抗領域１６のドーパント濃度は、ベース領域１３側で濃く、ドレイン領域１１側で薄く調整されているのが望ましい。一例では、低抵抗領域１６のドーパント濃度が、ベース領域１３からドレイン領域１１に向けて漸減しているのが望ましい。このような濃度関係を有する半導体装置５では、ドレイン領域１１の電位が低抵抗領域１６を介して伝わり難くなるので、耐圧の低下が抑えられる。このため、この例の半導体装置５では、耐圧が維持されながら、ドリフト抵抗が低下する。 In the semiconductor device 5 of the modification shown in FIG. 10, the lower end of the low resistance region 16 is in contact with the drain region 11 beyond the drift region 12. In the semiconductor device 4 of this example, since the drift resistance is lowered, the on-resistance is further lowered. In this example, it is desirable that the dopant concentration of the low resistance region 16 is adjusted to be high on the base region 13 side and thin on the drain region 11 side. In one example, it is desirable that the dopant concentration of the low resistance region 16 gradually decreases from the base region 13 toward the drain region 11. In the semiconductor device 5 having such a concentration relationship, the potential of the drain region 11 becomes difficult to be transmitted through the low resistance region 16, so that a decrease in breakdown voltage can be suppressed. For this reason, in the semiconductor device 5 of this example, the drift resistance is lowered while the breakdown voltage is maintained.

図１１に示す変形例の半導体装置６では、低抵抗領域１６が、深さ方向とは異なる方向に伸びている。この例の半導体装置６でも、低抵抗領域１６がトレンチゲート２８の底面に接触していないので、トレンチゲート２８の底面の電界が集中することを回避することができる。 In the semiconductor device 6 of the modification shown in FIG. 11, the low resistance region 16 extends in a direction different from the depth direction. Also in the semiconductor device 6 of this example, since the low resistance region 16 is not in contact with the bottom surface of the trench gate 28, it is possible to avoid the concentration of the electric field on the bottom surface of the trench gate 28.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.

１０：半導体層、１１：ドレイン領域、１２：ドリフト領域、１３：ベース領域、１４：ベースコンタクト領域、１５：ソースコンタクト領域、１６：低抵抗領域、２２：ドレイン電極、２４：ソース電極、２６：ゲート電極、２７：ゲート絶縁膜、２８：トレンチゲート 10: Semiconductor layer, 11: Drain region, 12: Drift region, 13: Base region, 14: Base contact region, 15: Source contact region, 16: Low resistance region, 22: Drain electrode, 24: Source electrode, 26: Gate electrode 27: gate insulating film 28: trench gate

Claims

A semiconductor layer;
A trench gate extending in a depth direction from one main surface of the semiconductor layer toward a deep portion, and
The semiconductor layer is
A first conductivity type contact region exposed on the one main surface and in contact with a side surface of the trench gate;
A base region of a second conductivity type disposed below the contact region and in contact with a side surface of the trench gate;
A first resistance type high resistance region disposed below the base region, in contact with the base region, and in contact with a bottom surface of the trench gate;
A first resistance type low-resistance region extending along the depth direction from a position facing the side surface of the trench gate to a position deeper than the bottom surface of the trench gate,
The dopant concentration of the low-resistance region is rather dark than the dopant concentration of the high resistance region,
A semiconductor device in which the low-resistance region is in contact with the base region and enters the base region .

A semiconductor layer;
A trench gate extending in a depth direction from one main surface of the semiconductor layer toward a deep portion, and
The semiconductor layer is
A first conductivity type contact region exposed on the one main surface and in contact with a side surface of the trench gate;
A base region of a second conductivity type disposed below the contact region and in contact with a side surface of the trench gate;
A first resistance type high resistance region disposed below the base region, in contact with the base region, and in contact with a bottom surface of the trench gate;
A first resistance type low-resistance region extending along the depth direction from a position facing the side surface of the trench gate to a position deeper than the bottom surface of the trench gate,
The dopant concentration in the low resistance region is higher than the dopant concentration in the high resistance region,
The low-resistance region is semi-conductor device that Sessu on the sides of the trench gate.

The semiconductor device according to claim 2, wherein a width of the low-resistance region in a direction orthogonal to the side surface of the trench gate is larger than that of an inversion layer formed on the side surface of the trench gate.

The semiconductor device according to claim 2 , wherein the low resistance region is in contact with the base region.

The semiconductor device according to claim 4, wherein the low-resistance region enters the base region.

The semiconductor layer is
It is disposed below the high resistance region, and further includes a high concentration region having a dopant concentration higher than that of the high resistance region,
The semiconductor device according to claim 1, wherein the low resistance region is in contact with the high concentration region.

The semiconductor device according to claim 6, wherein a dopant concentration of the low resistance region is lower on the high concentration region side than on the base region side.