JP6205747B2 - 光半導体素子及びその製造方法 - Google Patents
光半導体素子及びその製造方法 Download PDFInfo
- Publication number
- JP6205747B2 JP6205747B2 JP2013032340A JP2013032340A JP6205747B2 JP 6205747 B2 JP6205747 B2 JP 6205747B2 JP 2013032340 A JP2013032340 A JP 2013032340A JP 2013032340 A JP2013032340 A JP 2013032340A JP 6205747 B2 JP6205747 B2 JP 6205747B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating layer
- semiconductor nanowire
- thickness
- light emitting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Led Devices (AREA)
Description
本発明は、光半導体素子及びその製造方法に関する。
近年では、微小で高効率な光半導体素子として、いわゆるコア−シェル形状の半導体ナノワイヤ型の発光素子の応用が期待されている。このような発光素子である発光ダイオード(Light Emitting Diode:ＬＥＤ)において、特許文献１のように、半導体ナノワイヤの頭頂部に金属のリフレクタを配して、半導体基板の裏面から光を取り出す手法が提案されている。この提案においては、半導体ナノワイヤのシェル層が半導体ナノワイヤの頭頂部を完全に被覆しているため、半導体ナノワイヤの側壁材料と頭頂部材料とが同じ材料で構成されている。この場合、リフレクタが金属であっても、半導体ナノワイヤの頭頂部及び側壁を一括して被覆することが可能である。
その一方で、シェル層を半導体ナノワイヤの頭頂部を覆うように成長する際には、様々な傾斜角を持つファセットを生じることが多く、ファセットにおける異常成長による半導体ナノワイヤの形状劣化及び異常成長時の欠陥発生が問題となる。そのため、半導体ナノワイヤの良質なｐ−ｉ−ｎ構造体の形成という観点からは、シェル層による頭頂部の被覆成長を抑えることが望ましい。しかしながらこの場合、特許文献１のようにリフレクタを一括して被覆すると、ｐ−ｎ接合の短絡或いは大きな漏れ電流を生ぜしめ、素子特性が劣化するという問題がある。また、特許文献１では、リフレクタにより反射された光は、そのまま放射されるため、高密度のＬＥＤアレイにおいては、複数のＬＥＤからのビームが重なってしまい、アレイのＬＥＤを独立して使用する際に問題がある。
本発明は、上記の課題に鑑みてなされたものであり、優れた素子特性を有し、高効率に光を取り出すことができ、所期の良好なビーム形状を有する、高密度のアレイ形成に適した信頼性の高い光半導体素子及びその製造方法を提供することを目的とする。
光半導体素子の一態様は、第１導電型の半導体ナノワイヤと、前記半導体ナノワイヤの側面を覆う発光層と、前記発光層の少なくとも側面を覆う第２導電型のシェル層とを有する構造体と、前記構造体を覆う電極とを備えており、前記構造体と前記電極との間に、発光波長に対して透明な絶縁層が設けられており、前記シェル層は、前記構造体の上面を覆う第１の部分が前記構造体の側面を覆う第２の部分よりも薄く、前記第１の部分の厚みが１０ｎｍ以下である。
光半導体素子の製造方法の一態様は、第１導電型の半導体ナノワイヤと、前記半導体ナノワイヤの側面を覆う発光層と、前記発光層の少なくとも側面を覆う第２導電型のシェル層とを有する構造体を形成する工程と、前記構造体上に、発光波長に対して透明な絶縁層を形成する工程と、前記絶縁層を介して前記構造体を覆うように電極を形成する工程とを含み、前記シェル層は、前記構造体の上面を覆う第１の部分が前記構造体の側面を覆う第２の部分よりも薄く、前記第１の部分の厚みが１０ｎｍ以下である。
本発明によれば、優れた素子特性を有し、高効率に光を取り出すことができ、所期の良好なビーム形状を有する、高密度のアレイ形成に適した信頼性の高い光半導体素子が実現する。
光半導体素子をコア−シェル形状の半導体ナノワイヤ型の発光素子に適用した諸実施形態について、図面を参照して詳細に説明する。
（第１の実施形態）
以下、第１の実施形態による半導体ナノワイヤ型のＬＥＤについて、その構造を製造方法と共に説明する。
図１〜図３は、第１の実施形態による半導体ナノワイヤ型のＬＥＤの製造方法を工程順に示す概略断面図である。
以下、第１の実施形態による半導体ナノワイヤ型のＬＥＤについて、その構造を製造方法と共に説明する。
図１〜図３は、第１の実施形態による半導体ナノワイヤ型のＬＥＤの製造方法を工程順に示す概略断面図である。
先ず、図１（ａ）に示すように、半導体基板１上に絶縁膜２を形成し、触媒３を配する。
詳細には、半導体基板１として、例えばｎ型のＩｎＰ基板を用意する。ＩｎＰ基板におけるｎ型の不純物濃度は、例えば５×１０17〜１×１０19／ｃｍ3程度であれば良い。
半導体基板１の表面上に、ＣＶＤ法等により例えばＳｉＯ2を堆積し、絶縁膜２を形成する。絶縁膜２の所定部位をリソグラフィー及びドライエッチングで加工し、半導体基板１の表面の一部を露出する開口２ａを形成する。
ドライエッチングでマスクとして用いたレジストが形成された状態で、開口２ａ内を含むレジストの全面に、触媒３となる金属、ここでは金（Ａｕ）の微粒子をスパッタ法又は蒸着法等により堆積する。レジストを所定のウェット処理等により除去することにより、開口２ａ内のみに触媒３が残存する。
詳細には、半導体基板１として、例えばｎ型のＩｎＰ基板を用意する。ＩｎＰ基板におけるｎ型の不純物濃度は、例えば５×１０17〜１×１０19／ｃｍ3程度であれば良い。
半導体基板１の表面上に、ＣＶＤ法等により例えばＳｉＯ2を堆積し、絶縁膜２を形成する。絶縁膜２の所定部位をリソグラフィー及びドライエッチングで加工し、半導体基板１の表面の一部を露出する開口２ａを形成する。
ドライエッチングでマスクとして用いたレジストが形成された状態で、開口２ａ内を含むレジストの全面に、触媒３となる金属、ここでは金（Ａｕ）の微粒子をスパッタ法又は蒸着法等により堆積する。レジストを所定のウェット処理等により除去することにより、開口２ａ内のみに触媒３が残存する。
続いて、図１（ｂ）に示すように、半導体ナノワイヤ４を形成する。
詳細には、触媒３を用いて、絶縁膜２の開口２ａを埋め込み上方に起立するように、半導体基板１の材料と同様であるｎ型のＩｎＰを成長する。これにより、コアとなる半導体ナノワイヤ４が形成される。その後、触媒３は所定のウェット処理等により除去される。
ＩｎＰにおけるｎ型の不純物（ドーパント）としては、例えば硫黄（Ｓ）を用い、その不純物濃度は、例えば５×１０17〜１×１０19／ｃｍ3程度であれば良い。ＩｎＰの成長には、有機金属気相成長（Metal Organic Vapor Phase Epitaxy：ＭＯＶＰＥ）法等を適用し、原料には例えば硫化水素（Ｈ2Ｓ）を用いる。
詳細には、触媒３を用いて、絶縁膜２の開口２ａを埋め込み上方に起立するように、半導体基板１の材料と同様であるｎ型のＩｎＰを成長する。これにより、コアとなる半導体ナノワイヤ４が形成される。その後、触媒３は所定のウェット処理等により除去される。
ＩｎＰにおけるｎ型の不純物（ドーパント）としては、例えば硫黄（Ｓ）を用い、その不純物濃度は、例えば５×１０17〜１×１０19／ｃｍ3程度であれば良い。ＩｎＰの成長には、有機金属気相成長（Metal Organic Vapor Phase Epitaxy：ＭＯＶＰＥ）法等を適用し、原料には例えば硫化水素（Ｈ2Ｓ）を用いる。
続いて、図１（ｃ）に示すように、発光層５及びシェル層６を形成する。
詳細には、先ず、半導体ナノワイヤ４の側面を覆うように、ＭＯＶＰＥ法等により、例えば、バリア層となるｉ型のＩｎＰ５ａ、ｉ型のＩｎＡｓＰ５ｂ、及びバリア層となるｉ型のＩｎＰ５ｃを順次積層する。これにより、量子井戸層である発光層５が形成される。発光層は、ｉ型のＩｎＡｓＰを挟むｉ型のＩｎＰを形成することなく、ｉ型のＩｎＡｓＰの単層としても良い。
詳細には、先ず、半導体ナノワイヤ４の側面を覆うように、ＭＯＶＰＥ法等により、例えば、バリア層となるｉ型のＩｎＰ５ａ、ｉ型のＩｎＡｓＰ５ｂ、及びバリア層となるｉ型のＩｎＰ５ｃを順次積層する。これにより、量子井戸層である発光層５が形成される。発光層は、ｉ型のＩｎＡｓＰを挟むｉ型のＩｎＰを形成することなく、ｉ型のＩｎＡｓＰの単層としても良い。
次に、半導体ナノワイヤ４及び発光層５の上面から発光層５の側面に架けて覆うように、ｐ型の例えばＩｎＰを堆積する。これにより、シェル層６が形成される。
ＩｎＰにおけるｐ型の不純物（ドーパント）としては、例えば亜鉛（Ｚｎ）を用い、その不純物濃度は、例えば５×１０17〜２×１０18／ｃｍ3程度であれば良い。ＩｎＰの成長には、ＭＯＶＰＥ法等を適用し、原料には例えばジエチル亜鉛（ＤＥＺ）を用いる。
シェル層６は、その上面部分が側面部分よりも薄く、上面部分の厚みは例えば１０ｎｍ以下、ここでは４ｎｍ程度に形成される。半導体ナノワイヤ４、発光層５、及びシェル層６を備えて、ｐ−ｉ−ｎ構造体１０が形成される。
ＩｎＰにおけるｐ型の不純物（ドーパント）としては、例えば亜鉛（Ｚｎ）を用い、その不純物濃度は、例えば５×１０17〜２×１０18／ｃｍ3程度であれば良い。ＩｎＰの成長には、ＭＯＶＰＥ法等を適用し、原料には例えばジエチル亜鉛（ＤＥＺ）を用いる。
シェル層６は、その上面部分が側面部分よりも薄く、上面部分の厚みは例えば１０ｎｍ以下、ここでは４ｎｍ程度に形成される。半導体ナノワイヤ４、発光層５、及びシェル層６を備えて、ｐ−ｉ−ｎ構造体１０が形成される。
その後、ｐ−ｉ−ｎ構造体１０上に、例えばｐ型のＩｎＧａＡｓコンタクト層を１ｎｍ程度〜１０ｎｍ程度の厚みに形成しても良い。このコンタクト層は、低抵抗のｐ型電極として機能する。
続いて、図２（ａ）に示すように、絶縁層７を形成する。
詳細には、ｐ−ｉ−ｎ構造体１０上を含む全面に、ＣＶＤ法等により、発光波長に対して透明となる絶縁材料を堆積する。これにより、絶縁層７が形成される。この絶縁材料としては、ＳｉＯ2，ＣａＦ2，Ａｌ2Ｏ3，ＢａＦ2，ＭｇＦ2から選ばれた少なくとも１種、ここではＳｉＯ2を用いる。
詳細には、ｐ−ｉ−ｎ構造体１０上を含む全面に、ＣＶＤ法等により、発光波長に対して透明となる絶縁材料を堆積する。これにより、絶縁層７が形成される。この絶縁材料としては、ＳｉＯ2，ＣａＦ2，Ａｌ2Ｏ3，ＢａＦ2，ＭｇＦ2から選ばれた少なくとも１種、ここではＳｉＯ2を用いる。
続いて、図２（ｂ）に示すように、レジスト１２を形成する。
詳細には、全面にレジスト１２を塗布し、レジスト１２をリソグラフィーにより加工する。レジスト１２には、絶縁層７の絶縁膜２上に形成された部分を覆い、絶縁層７のｐ−ｉ−ｎ構造体１０上に形成された部分を露出する開口１２ａが形成される。
詳細には、全面にレジスト１２を塗布し、レジスト１２をリソグラフィーにより加工する。レジスト１２には、絶縁層７の絶縁膜２上に形成された部分を覆い、絶縁層７のｐ−ｉ−ｎ構造体１０上に形成された部分を露出する開口１２ａが形成される。
続いて、図２（ｃ）に示すように、絶縁層７をエッチングする。
詳細には、レジスト１２をマスクとして用い、絶縁層７の開口１２ａから露出する部分を、所定の薬液を用いてウェットエッチングする。これにより、絶縁層７のｐ−ｉ−ｎ構造体１０の頭頂部に形成された部分が所期の厚みに調節されると共に、絶縁層７の開口１２ａから露出する部分が除去されてｐ−ｉ−ｎ構造体１０の側面の一部が露出する。
レジスト１２は、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
詳細には、レジスト１２をマスクとして用い、絶縁層７の開口１２ａから露出する部分を、所定の薬液を用いてウェットエッチングする。これにより、絶縁層７のｐ−ｉ−ｎ構造体１０の頭頂部に形成された部分が所期の厚みに調節されると共に、絶縁層７の開口１２ａから露出する部分が除去されてｐ−ｉ−ｎ構造体１０の側面の一部が露出する。
レジスト１２は、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
絶縁層７のｐ−ｉ−ｎ構造体１０の頭頂部に形成された部分は、上記のエッチングにより、発光波長に対して透明な膜厚範囲として、例えば４２２ｎｍ程度〜４７５ｎｍ程度の厚みに調節される。ＳｉＯ2の発光波長１．３μｍにおける屈折率は１．４５程度である。
絶縁層７の絶縁材料としてＣａＦ2を用いる場合には、絶縁層７のｐ−ｉ−ｎ構造体１０の頭頂部に形成された部分は、上記のエッチングにより、発光波長に対して透明な膜厚範囲として、例えば４２８ｎｍ程度〜４８１ｎｍ程度の厚みに調節される。ＣａＦ2の発光波長１．３μｍにおける屈折率は１．４３程度である。
絶縁層７の絶縁材料としてＡｌ2Ｏ3を用いる場合には、絶縁層７のｐ−ｉ−ｎ構造体１０の頭頂部に形成された部分は、上記のエッチングにより、発光波長に対して透明な膜厚範囲として、３５０ｎｍ程度〜３９３ｎｍ程度の厚みに調節される。Ａｌ2Ｏ3の発光波長１．３μｍにおける屈折率は１．７５程度である。
絶縁層７の絶縁材料としてＢａＦ2を用いる場合には、絶縁層７のｐ−ｉ−ｎ構造体１０の頭頂部に形成された部分は、上記のエッチングにより、発光波長に対して透明な膜厚範囲として、２５４ｎｍ程度〜２８５ｎｍ程度の厚みに調節される。ＢａＦ2の発光波長１．３μｍにおける屈折率は２．４１程度である。
絶縁層７の絶縁材料としてＭｇＦ2を用いる場合には、絶縁層７のｐ−ｉ−ｎ構造体１０の頭頂部に形成された部分は、上記のエッチングにより、発光波長に対して透明な膜厚範囲として、４５３ｎｍ程度〜５１０ｍ程度の厚みに調節される。ＭｇＦ2の発光波長１．３μｍにおける屈折率は１．３５程度である。
絶縁層７の絶縁材料としてＣａＦ2を用いる場合には、絶縁層７のｐ−ｉ−ｎ構造体１０の頭頂部に形成された部分は、上記のエッチングにより、発光波長に対して透明な膜厚範囲として、例えば４２８ｎｍ程度〜４８１ｎｍ程度の厚みに調節される。ＣａＦ2の発光波長１．３μｍにおける屈折率は１．４３程度である。
絶縁層７の絶縁材料としてＡｌ2Ｏ3を用いる場合には、絶縁層７のｐ−ｉ−ｎ構造体１０の頭頂部に形成された部分は、上記のエッチングにより、発光波長に対して透明な膜厚範囲として、３５０ｎｍ程度〜３９３ｎｍ程度の厚みに調節される。Ａｌ2Ｏ3の発光波長１．３μｍにおける屈折率は１．７５程度である。
絶縁層７の絶縁材料としてＢａＦ2を用いる場合には、絶縁層７のｐ−ｉ−ｎ構造体１０の頭頂部に形成された部分は、上記のエッチングにより、発光波長に対して透明な膜厚範囲として、２５４ｎｍ程度〜２８５ｎｍ程度の厚みに調節される。ＢａＦ2の発光波長１．３μｍにおける屈折率は２．４１程度である。
絶縁層７の絶縁材料としてＭｇＦ2を用いる場合には、絶縁層７のｐ−ｉ−ｎ構造体１０の頭頂部に形成された部分は、上記のエッチングにより、発光波長に対して透明な膜厚範囲として、４５３ｎｍ程度〜５１０ｍ程度の厚みに調節される。ＭｇＦ2の発光波長１．３μｍにおける屈折率は１．３５程度である。
続いて、図３（ａ）に示すように、表面電極８を形成する。
詳細には、半導体基板１の表面側において、絶縁層７から露出するｐ−ｉ−ｎ構造体１０の側面の一部を含む全面を覆うように、スパッタ法又は蒸着法等により、電極材料として例えば、金（Ａｕ）、Ｐｔ（白金）、チタン（Ｔｉ）を順次積層する。これにより、表面電極８が形成される。表面電極８は、ｐ−ｉ−ｎ構造体１０の頭頂部を絶縁層７を介して覆い、ｐ−ｉ−ｎ構造体１０の側面でシェル層６と電気的に接続される。
詳細には、半導体基板１の表面側において、絶縁層７から露出するｐ−ｉ−ｎ構造体１０の側面の一部を含む全面を覆うように、スパッタ法又は蒸着法等により、電極材料として例えば、金（Ａｕ）、Ｐｔ（白金）、チタン（Ｔｉ）を順次積層する。これにより、表面電極８が形成される。表面電極８は、ｐ−ｉ−ｎ構造体１０の頭頂部を絶縁層７を介して覆い、ｐ−ｉ−ｎ構造体１０の側面でシェル層６と電気的に接続される。
続いて、図３（ｂ）に示すように、ＩＴＯ透明導電膜９及び裏面電極１１を形成する。
詳細には、先ず、半導体基板１の裏面にスパッタ法等によりＩＴＯ透明導電膜９を形成する。
次に、ＩＴＯ透明導電膜９上に、スパッタ法又は蒸着法等により、電極材料として例えば金（Ａｕ）を堆積する。堆積したＡｕをリソグラフィー及びドライエッチングにより所定の電極形状に加工する。以上により、裏面電極１１が形成される。
詳細には、先ず、半導体基板１の裏面にスパッタ法等によりＩＴＯ透明導電膜９を形成する。
次に、ＩＴＯ透明導電膜９上に、スパッタ法又は蒸着法等により、電極材料として例えば金（Ａｕ）を堆積する。堆積したＡｕをリソグラフィー及びドライエッチングにより所定の電極形状に加工する。以上により、裏面電極１１が形成される。
しかる後、所定の後処理を経ることにより、本実施形態による半導体ナノワイヤ型のＬＥＤが形成される。
本実施形態による半導体ナノワイヤ型のＬＥＤでは、ｐ−ｉ−ｎ構造体１０の発光層５から発光した光は、薄いシェル層６、発光波長に対して透明な絶縁層７を透過して表面電極８の裏面で反射し、半導体基板１の裏面から高効率に取り出される。このＬＥＤでは、高密度のＬＥＤアレイを構成した場合でも、複数のＬＥＤからのビームが重なることなく、所期の良好なビーム形状を得ることができる。
本実施形態による半導体ナノワイヤ型のＬＥＤの奏する技術的効果について、比較例との比較に基づいて説明するために実験を行った。その結果を図４に示す。実験では、シェル層の半導体ナノワイヤの頭頂部被覆厚（横軸（ｎｍ））とトンネル効果により生じる漏れ電流（縦軸（割合））との関係について調べた。比較例の半導体ナノワイヤ型のＬＥＤは、本実施形態における、発光波長に対して透明な絶縁層を有しない構成である。その一部を図５に示す。図５では、半導体ナノワイヤ１０１と、その側面を覆う発光層１０２と、これを覆うシェル層１０３と、全面を覆う表面電極１０４とが示されている。
図４に示すように、比較例では、シェル層１０３の頭頂部被覆厚が１０ｎｍ程度以下となると、漏れ電流が急激に上昇することが判る。即ち比較例においては、シェル層１０３の頭頂部被覆厚が１０ｎｍ程度以下となると、半導体ナノワイヤ１０１の側面を取り囲む発光層１０２にキャリアが注入されずに、ｐ−ｉ−ｎ構造体は、その頭頂部でトンネル効果により表面電極１０４と導通してしまう。
これに対して本実施形態では、ｐ−ｉ−ｎ構造体１０の頭頂部と表面電極８との間に絶縁層７が設けられており、縦方向からのキャリア注入のない構造であるため、図４に示すように、トンネル効果による漏れ電流は全く生じない。従って本実施形態では、漏れ電流の発生を懸念することなく、シェル層６の半導体ナノワイヤ４の頭頂部被覆厚を１０ｎｍ以下の所期の厚みに形成することができる。これにより、ファセットにおける異常成長による半導体ナノワイヤ４の形状劣化及び異常成長時の欠陥発生が十分に抑止される。このように本実施形態によるＬＥＤでは、シェル層６の半導体ナノワイヤ４の頭頂部被覆厚に依存することなく、優れた素子特性（ダイオード特性）を得ることができ、半導体基板１の裏面からの光の良好な取り出しが実現する。
以上説明したように、本実施形態によれば、優れた素子特性を有し、高効率に光を取り出すことができ、所期の良好なビーム形状を有する、高密度のアレイ形成に適した信頼性の高い半導体ナノワイヤ型のＬＥＤが実現する。
（第２の実施形態）
以下、第２の実施形態による半導体ナノワイヤ型のＬＥＤについて、その構造を製造方法と共に説明する。本実施形態では、ｐ−ｉ−ｎ構造体が、その頭頂部にシェル層６を有しない構成とされる点で第１の実施形態と相違する。
図６は、第１の実施形態による半導体ナノワイヤ型のＬＥＤの製造方法の主要工程を示す概略断面図である。なお、第１の実施形態と同じ構成部材等については、同符号を付して詳しい説明を省略する。
以下、第２の実施形態による半導体ナノワイヤ型のＬＥＤについて、その構造を製造方法と共に説明する。本実施形態では、ｐ−ｉ−ｎ構造体が、その頭頂部にシェル層６を有しない構成とされる点で第１の実施形態と相違する。
図６は、第１の実施形態による半導体ナノワイヤ型のＬＥＤの製造方法の主要工程を示す概略断面図である。なお、第１の実施形態と同じ構成部材等については、同符号を付して詳しい説明を省略する。
本実施形態では先ず、第１の実施形態と同様に、図１（ａ）〜図１（ｂ）の諸工程を順次実行する。
続いて、図６（ａ）に示すように、発光層５及びシェル層２１を形成する。
詳細には、先ず、半導体ナノワイヤ４の側面を覆うように、ＭＯＶＰＥ法等により、例えば、ｉ型のＩｎＰ５ａ、ｉ型のＩｎＡｓＰ５ｂ、及びｉ型のＩｎＰ５ｃを順次積層する。これにより、量子井戸層である発光層５が形成される。
詳細には、先ず、半導体ナノワイヤ４の側面を覆うように、ＭＯＶＰＥ法等により、例えば、ｉ型のＩｎＰ５ａ、ｉ型のＩｎＡｓＰ５ｂ、及びｉ型のＩｎＰ５ｃを順次積層する。これにより、量子井戸層である発光層５が形成される。
次に、半導体ナノワイヤ４の上面は露出した状態で、発光層５の側面のみを覆うように、ｐ型の例えばＩｎＰを堆積する。これにより、シェル層２１が形成される。
ＩｎＰにおけるｐ型の不純物（ドーパント）としては、例えば亜鉛（Ｚｎ）を用い、その不純物濃度は、例えば５×１０17〜２×１０18／ｃｍ3程度であれば良い。ＩｎＰの成長には、ＭＯＶＰＥ法等を適用し、原料には例えばジエチル亜鉛（ＤＥＺ）を用いる。
半導体ナノワイヤ４、発光層５、及びシェル層２１を備えて、ｐ−ｉ−ｎ構造体２０が形成される。
ＩｎＰにおけるｐ型の不純物（ドーパント）としては、例えば亜鉛（Ｚｎ）を用い、その不純物濃度は、例えば５×１０17〜２×１０18／ｃｍ3程度であれば良い。ＩｎＰの成長には、ＭＯＶＰＥ法等を適用し、原料には例えばジエチル亜鉛（ＤＥＺ）を用いる。
半導体ナノワイヤ４、発光層５、及びシェル層２１を備えて、ｐ−ｉ−ｎ構造体２０が形成される。
ｐ型ＩｎＰを発光層５の側面のみに形成し、半導体ナノワイヤ４の上面には形成されないようにシェル層２１を形成するには、例えば以下の手法が好適である。
ＭＯＶＰＥ法により、シェル層２１のｐ型ＩｎＰを成長する際に、成長温度を５００℃程度以上の高温とし、V/III比を１０００程度〜５０００程度の高値に設定して、ｐ型ＩｎＰを成長する。
ＭＯＶＰＥ法により、シェル層２１のｐ型ＩｎＰを成長する際に、成長温度を５００℃程度以上の高温とし、V/III比を１０００程度〜５０００程度の高値に設定して、ｐ型ＩｎＰを成長する。
上記の手法に代わって、以下のようにシェル層２１を形成しても良い。
先ず、第１の実施形態におけるシェル層６と同様に、半導体ナノワイヤ４及び発光層５の上面を含む全面を覆うようにｐ型ＩｎＰを成長する。その後、リソグラフィー及びエッチングにより半導体ナノワイヤ４及び発光層５の上面部分のｐ型ＩｎＰを除去する。以上により、シェル層２１が形成される。
先ず、第１の実施形態におけるシェル層６と同様に、半導体ナノワイヤ４及び発光層５の上面を含む全面を覆うようにｐ型ＩｎＰを成長する。その後、リソグラフィー及びエッチングにより半導体ナノワイヤ４及び発光層５の上面部分のｐ型ＩｎＰを除去する。以上により、シェル層２１が形成される。
続いて、第１の実施形態と同様に、図２（ａ）〜図３（ｂ）の諸工程を順次実行する。図３（ｂ）に対応する状態を図６（ｂ）に示す。
しかる後、所定の後処理を経ることにより、本実施形態による半導体ナノワイヤ型のＬＥＤが形成される。
しかる後、所定の後処理を経ることにより、本実施形態による半導体ナノワイヤ型のＬＥＤが形成される。
本実施形態による半導体ナノワイヤ型のＬＥＤでは、ｐ−ｉ−ｎ構造体２０の発光層５から発光した光は、発光波長に対して透明な絶縁層７を透過して表面電極８の裏面で反射し、半導体基板１の裏面から高効率に取り出される。このＬＥＤでは、高密度のＬＥＤアレイを構成した場合でも、複数のＬＥＤからのビームが重なることなく、所期の良好なビーム形状を得ることができる。
本実施形態では、ｐ−ｉ−ｎ構造体２０の頭頂部と表面電極８との間に絶縁層７が設けられており、縦方向からのキャリア注入のない構造であるため、トンネル効果による漏れ電流は全く生じない。そのため、漏れ電流の発生を懸念することなく、ｐ−ｉ−ｎ構造体２０の頭頂部にシェル層２１を有しない構成とされている。これにより、ファセットにおける異常成長による半導体ナノワイヤ４の形状劣化及び異常成長時の欠陥発生が十分に抑止される。このように本実施形態によるＬＥＤでは、優れた素子特性（ダイオード特性）を得ることができ、半導体基板１の裏面からの光の良好な取り出しが実現する。
以上説明したように、本実施形態によれば、優れた素子特性を有し、高効率に光を取り出すことができ、所期の良好なビーム形状を有する、高密度のアレイ形成に適した信頼性の高い半導体ナノワイヤ型のＬＥＤが実現する。
（第３の実施形態）
以下、第３の実施形態による半導体ナノワイヤ型のＬＥＤについて、その構造を製造方法と共に説明する。本実施形態では、発光波長に対して透明な絶縁層の厚みについて、更に工夫がなされている。
図７及び図８は、第３の実施形態による半導体ナノワイヤ型のＬＥＤの製造方法の主要工程を示す概略断面図である。なお、第１の実施形態と同じ構成部材等については、同符号を付して詳しい説明を省略する。
以下、第３の実施形態による半導体ナノワイヤ型のＬＥＤについて、その構造を製造方法と共に説明する。本実施形態では、発光波長に対して透明な絶縁層の厚みについて、更に工夫がなされている。
図７及び図８は、第３の実施形態による半導体ナノワイヤ型のＬＥＤの製造方法の主要工程を示す概略断面図である。なお、第１の実施形態と同じ構成部材等については、同符号を付して詳しい説明を省略する。
本実施形態では先ず、第１の実施形態と同様に、図１（ａ）〜図１（ｂ）の諸工程を順次実行する。
続いて、図７（ａ）に示すように、発光層３１及びシェル層３２を形成する。
詳細には、先ず、半導体ナノワイヤ４の側面を覆うように、ＭＯＶＰＥ法等により、例えば、バリア層となるｉ型のＩｎＰ３１ａ、ｉ型のＩｎ0.53Ｇａ0.47Ａｓ３１ｂ（厚み２０ｎｍ程度）、及びバリア層となるｉ型のＩｎＰ３１ｃを順次積層する。これにより、発光層３１が形成される。発光層は、ｉ型のＩｎ0.53Ｇａ0.47Ａｓを挟むｉ型のＩｎＰを形成することなく、ｉ型のＩｎ0.53Ｇａ0.47Ａｓの単層としても良い。
詳細には、先ず、半導体ナノワイヤ４の側面を覆うように、ＭＯＶＰＥ法等により、例えば、バリア層となるｉ型のＩｎＰ３１ａ、ｉ型のＩｎ0.53Ｇａ0.47Ａｓ３１ｂ（厚み２０ｎｍ程度）、及びバリア層となるｉ型のＩｎＰ３１ｃを順次積層する。これにより、発光層３１が形成される。発光層は、ｉ型のＩｎ0.53Ｇａ0.47Ａｓを挟むｉ型のＩｎＰを形成することなく、ｉ型のＩｎ0.53Ｇａ0.47Ａｓの単層としても良い。
次に、半導体ナノワイヤ４の上面は露出した状態で、発光層３１の側面のみを覆うように、ｐ型の例えばＩｎＰを堆積する。これにより、シェル層３２が形成される。
ＩｎＰにおけるｐ型の不純物（ドーパント）としては、例えば亜鉛（Ｚｎ）を用い、その不純物濃度は、例えば５×１０17〜２×１０18／ｃｍ3程度であれば良い。ＩｎＰの成長には、ＭＯＶＰＥ法等を適用し、原料には例えばジエチル亜鉛（ＤＥＺ）を用いる。
半導体ナノワイヤ４、発光層３１、及びシェル層３２を備えて、ｐ−ｉ−ｎ構造体３０が形成される。ｐ−ｉ−ｎ構造体３０における発光波長は１．６５μｍ程度となる。
ＩｎＰにおけるｐ型の不純物（ドーパント）としては、例えば亜鉛（Ｚｎ）を用い、その不純物濃度は、例えば５×１０17〜２×１０18／ｃｍ3程度であれば良い。ＩｎＰの成長には、ＭＯＶＰＥ法等を適用し、原料には例えばジエチル亜鉛（ＤＥＺ）を用いる。
半導体ナノワイヤ４、発光層３１、及びシェル層３２を備えて、ｐ−ｉ−ｎ構造体３０が形成される。ｐ−ｉ−ｎ構造体３０における発光波長は１．６５μｍ程度となる。
ｐ型ＩｎＰを発光層３１の側面のみに形成し、半導体ナノワイヤ４の上面には形成されないようにシェル層３２を形成するには、例えば以下の手法が好適である。
ＭＯＶＰＥ法により、シェル層３２のｐ型ＩｎＰを成長する際に、成長温度を５００℃程度以上の高温とし、V/III比を１０００程度〜５０００程度の高値に設定して、ｐ型ＩｎＰを成長する。
ＭＯＶＰＥ法により、シェル層３２のｐ型ＩｎＰを成長する際に、成長温度を５００℃程度以上の高温とし、V/III比を１０００程度〜５０００程度の高値に設定して、ｐ型ＩｎＰを成長する。
上記の手法に代わって、以下のようにシェル層３２を形成しても良い。
先ず、第１の実施形態におけるシェル層６と同様に、半導体ナノワイヤ４及び発光層３１の上面を含む全面を覆うようにｐ型ＩｎＰを成長する。その後、リソグラフィー及びエッチングにより半導体ナノワイヤ４及び発光層３１の上面部分のｐ型ＩｎＰを除去する。以上により、シェル層３２が形成される。
先ず、第１の実施形態におけるシェル層６と同様に、半導体ナノワイヤ４及び発光層３１の上面を含む全面を覆うようにｐ型ＩｎＰを成長する。その後、リソグラフィー及びエッチングにより半導体ナノワイヤ４及び発光層３１の上面部分のｐ型ＩｎＰを除去する。以上により、シェル層３２が形成される。
なお、シェル層３２を形成する代わりに、第１の実施形態と同様に、ｐ型ＩｎＰが半導体ナノワイヤ４及び発光層３１の上面から発光層３１の側面に架けて覆う、シェル層６を形成するようにしても良い。
続いて、図７（ｂ）に示すように、絶縁層３３を形成する。
詳細には、ｐ−ｉ−ｎ構造体３０上を含む全面に、ＣＶＤ法等により、発光波長に対して透明となる絶縁材料を堆積する。これにより、絶縁層３３が形成される。この絶縁材料としては、ＳｉＯ2，ＣａＦ2，Ａｌ2Ｏ3，ＢａＦ2，ＭｇＦ2から選ばれた少なくとも１種、ここではＳｉＯ2を用いる。
詳細には、ｐ−ｉ−ｎ構造体３０上を含む全面に、ＣＶＤ法等により、発光波長に対して透明となる絶縁材料を堆積する。これにより、絶縁層３３が形成される。この絶縁材料としては、ＳｉＯ2，ＣａＦ2，Ａｌ2Ｏ3，ＢａＦ2，ＭｇＦ2から選ばれた少なくとも１種、ここではＳｉＯ2を用いる。
続いて、図７（ｃ）に示すように、レジスト１２を形成する。
詳細には、全面にレジスト１２を塗布し、レジスト１２をリソグラフィーにより加工する。レジスト１２には、絶縁層３３の絶縁膜２上に形成された部分を覆い、絶縁層３３のｐ−ｉ−ｎ構造体３０上に形成された部分を露出する開口１２ａが形成される。
詳細には、全面にレジスト１２を塗布し、レジスト１２をリソグラフィーにより加工する。レジスト１２には、絶縁層３３の絶縁膜２上に形成された部分を覆い、絶縁層３３のｐ−ｉ−ｎ構造体３０上に形成された部分を露出する開口１２ａが形成される。
続いて、図８（ａ）に示すように、絶縁層３３をエッチングする。
詳細には、レジスト１２をマスクとして用い、絶縁層３３の開口１２ａから露出する部分を、所定の薬液を用いてウェットエッチングする。これにより、絶縁層３３のｐ−ｉ−ｎ構造体３０の頭頂部に形成された部分が所期の厚みに調節されると共に、絶縁層３３の開口１２ａから露出する部分が除去されてｐ−ｉ−ｎ構造体３０の側面の一部が露出する。
レジスト１２は、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
詳細には、レジスト１２をマスクとして用い、絶縁層３３の開口１２ａから露出する部分を、所定の薬液を用いてウェットエッチングする。これにより、絶縁層３３のｐ−ｉ−ｎ構造体３０の頭頂部に形成された部分が所期の厚みに調節されると共に、絶縁層３３の開口１２ａから露出する部分が除去されてｐ−ｉ−ｎ構造体３０の側面の一部が露出する。
レジスト１２は、所定の薬液を用いたウェット処理又は酸素プラズマを用いたアッシング処理により、除去される。
絶縁層３３のｐ−ｉ−ｎ構造体３０の頭頂部に形成された部分は、上記のエッチングにより、発光波長に対して透明な膜厚範囲として、発光波長（ここでは１．６５μｍ）の１／２光学波長を中心とした当該１／２光学波長の±６％以内の値とされる。即ち、発光波長をλ、屈折率をｎとして、絶縁層３３のｐ−ｉ−ｎ構造体３０の頭頂部に形成された部分の厚みｄは、ｄ＝［λ／２ｎ］×（１±０．０６）となる。具体的には、ＳｉＯ2の発光波長λ＝１．６５μｍにおける屈折率ｎは１．４６であるため、厚みｄの適正範囲は、［１６５０／（２×１．４６）］×（１±０．０６）により、５３１ｎｍ〜５９９ｎｍとなる。
絶縁層３３の厚みを発光波長の１/２光学波長とすれば、理論上、ｐ−ｉ−ｎ構造体３０の発光層３１から発光した光の絶縁層３３による反射が完全に抑止される。
ここで、絶縁層の厚みと光透過率との関係について調べた。その結果を図９に示す。絶縁層が屈折率１．４６の石英からなる場合を例示する。図９では、横軸が絶縁層の厚みを発光波長の１/２光学波長を中心（０．００）としたズレ量の割合で示しており、縦軸が光透過率の変化割合（ΔＴ／Ｔ）で示している。図９に示すように、絶縁層の厚みが、発光波長の１/２光学波長を中心とした当該光学波長の±６％以内の値であれば、光透過率の変化割合が１％以内となることが判る。即ち、絶縁層３３のｐ−ｉ−ｎ構造体３０の頭頂部に形成された部分の厚みを、５３１ｎｍ程度〜５９９ｎｍ程度の範囲内の値とすることで、光透過率の変化割合が１％以内に抑えられる。これにより、理論上の理想的な１／２波長板とほぼ同等に、ｐ−ｉ−ｎ構造体３０の発光層３１から発光した絶縁層３３による光反射がほぼ完全に抑止される。
ここで、絶縁層の厚みと光透過率との関係について調べた。その結果を図９に示す。絶縁層が屈折率１．４６の石英からなる場合を例示する。図９では、横軸が絶縁層の厚みを発光波長の１/２光学波長を中心（０．００）としたズレ量の割合で示しており、縦軸が光透過率の変化割合（ΔＴ／Ｔ）で示している。図９に示すように、絶縁層の厚みが、発光波長の１/２光学波長を中心とした当該光学波長の±６％以内の値であれば、光透過率の変化割合が１％以内となることが判る。即ち、絶縁層３３のｐ−ｉ−ｎ構造体３０の頭頂部に形成された部分の厚みを、５３１ｎｍ程度〜５９９ｎｍ程度の範囲内の値とすることで、光透過率の変化割合が１％以内に抑えられる。これにより、理論上の理想的な１／２波長板とほぼ同等に、ｐ−ｉ−ｎ構造体３０の発光層３１から発光した絶縁層３３による光反射がほぼ完全に抑止される。
絶縁層３３の絶縁材料としてＣａＦ2を用いる場合には、絶縁層３３のｐ−ｉ−ｎ構造体３０の頭頂部に形成された部分の厚みｄは、上記のエッチングにより、以下の適正範囲に調節される。ＣａＦ2の発光波長λ＝１．６５μｍにおける屈折率ｎは１．４０であるため、厚みｄの適正範囲は、［１６５０／（２×１．４０）］×（１±０．０６）により、５５４ｎｍ程度〜６２４ｎｍ程度の範囲内の値となる。
絶縁層３３の絶縁材料としてＡｌ2Ｏ3を用いる場合には、絶縁層３３のｐ−ｉ−ｎ構造体３０の頭頂部に形成された部分の厚みｄは、上記のエッチングにより、以下の適正範囲に調節される。Ａｌ2Ｏ3の発光波長λ＝１．６５μｍにおける屈折率ｎは１．３５であるため、厚みｄの適正範囲は、［１６５０／（２×（１．３５））］×（１±０．０６）により、４５３ｎｍ程度〜５１０ｎｍ程度の範囲内の値となる。
絶縁層３３の絶縁材料としてＢａＦ2を用いる場合には、絶縁層３３のｐ−ｉ−ｎ構造体３０の頭頂部に形成された部分の厚みｄは、上記のエッチングにより、以下の適正範囲に調節される。ＢａＦ2の発光波長λ＝１．６５μｍにおける屈折率ｎは２．４０であるため、厚みｄの適正範囲は、［１６５０／（２×２．４０）］×（１±０．０６）により、２５５ｎｍ程度〜２８７ｎｍ程度の範囲内の値となる。
絶縁層３３の絶縁材料としてＭｇＦ2を用いる場合には、絶縁層３３のｐ−ｉ−ｎ構造体３０の頭頂部に形成された部分の厚みｄは、上記のエッチングにより、以下の適正範囲に調節される。ＭｇＦ2の発光波長λ＝１．６５μｍにおける屈折率ｎは１．３３であるため、厚みｄの適正範囲は、［１６５０／（２×１．３３）］×（１±０．０６）により、４６０ｎｍ程度〜５１８ｎｍ程度の範囲内の値となる。
続いて、第１の実施形態と同様に、図３（ａ）〜図３（ｂ）の諸工程を順次実行する。図３（ｂ）に対応する状態を図８（ｂ）に示す。
しかる後、所定の後処理を経ることにより、本実施形態による半導体ナノワイヤ型のＬＥＤが形成される。
しかる後、所定の後処理を経ることにより、本実施形態による半導体ナノワイヤ型のＬＥＤが形成される。
本実施形態による半導体ナノワイヤ型のＬＥＤでは、ｐ−ｉ−ｎ構造体３０の発光層３１から発光した光は、その殆ど全てが発光波長に対して透明な絶縁層３３を透過して表面電極８の裏面で反射し、半導体基板１の裏面から高効率に取り出される。このＬＥＤでは、高密度のＬＥＤアレイを構成した場合でも、複数のＬＥＤからのビームが重なることなく、所期の良好なビーム形状を得ることができる。
本実施形態では、ｐ−ｉ−ｎ構造体３０の頭頂部と表面電極８との間に絶縁層３３が設けられており、縦方向からのキャリア注入のない構造であるため、トンネル効果による漏れ電流は全く生じない。そのため、漏れ電流の発生を懸念することなく、例えばｐ−ｉ−ｎ構造体３０の頭頂部にシェル層３２を有しない構成とすることができる。これにより、ファセットにおける異常成長による半導体ナノワイヤ４の形状劣化及び異常成長時の欠陥発生が十分に抑止される。このように本実施形態によるＬＥＤでは、優れた素子特性（ダイオード特性）を得ることができ、半導体基板１の裏面からの光の良好な取り出しが実現する。
以上説明したように、本実施形態によれば、優れた素子特性を有し、高効率に光を取り出すことができ、所期の良好なビーム形状を有する、高密度のアレイ形成に適した信頼性の高い半導体ナノワイヤ型のＬＥＤが実現する。
（第４の実施形態）
以下、第４の実施形態による半導体ナノワイヤ型のＬＥＤについて、その構造を製造方法と共に説明する。本実施形態では、ｐ−ｉ−ｎ構造体の下方に回折格子型レンズが設けられている。
図１０及び図１１は、第４の実施形態による半導体ナノワイヤ型のＬＥＤの製造方法の主要工程を示す概略断面図である。なお、第１及び第２の実施形態と同じ構成部材等については、同符号を付して詳しい説明を省略する。
以下、第４の実施形態による半導体ナノワイヤ型のＬＥＤについて、その構造を製造方法と共に説明する。本実施形態では、ｐ−ｉ−ｎ構造体の下方に回折格子型レンズが設けられている。
図１０及び図１１は、第４の実施形態による半導体ナノワイヤ型のＬＥＤの製造方法の主要工程を示す概略断面図である。なお、第１及び第２の実施形態と同じ構成部材等については、同符号を付して詳しい説明を省略する。
先ず、図１０（ａ）に示すように、半導体基板１上に半導体多層膜４１を形成する。
詳細には、半導体基板１上に、ＭＯＶＰＥ法等により、ｎ型ＩｎＰ層４１ａ、ｎ型ＩｎＧａＡｓＰ層４１ｂ、及びｎ型ＩｎＰ層４１ｃを順次積層する。これにより、３層構成の半導体多層膜４１が形成される。
詳細には、半導体基板１上に、ＭＯＶＰＥ法等により、ｎ型ＩｎＰ層４１ａ、ｎ型ＩｎＧａＡｓＰ層４１ｂ、及びｎ型ＩｎＰ層４１ｃを順次積層する。これにより、３層構成の半導体多層膜４１が形成される。
続いて、図１０（ｂ）に示すように、半導体多層膜４１を格子状に加工する。
詳細には、リソグラフィー及びドライエッチングにより、半導体多層膜４１のうちｎ型ＩｎＧａＡｓＰ層４１ｂ及びｎ型ＩｎＰ層４１ｃを格子状に加工する。
詳細には、リソグラフィー及びドライエッチングにより、半導体多層膜４１のうちｎ型ＩｎＧａＡｓＰ層４１ｂ及びｎ型ＩｎＰ層４１ｃを格子状に加工する。
続いて、図１０（ｃ）に示すように、回折格子型レンズ４３を形成する。
詳細には、格子状に加工されたｎ型ＩｎＧａＡｓＰ層４１ｂ及びｎ型ＩｎＰ層４１ｃを埋め込むように、ＭＯＶＰＥ法等により、ｎ型ＩｎＰ層４１ａ上にｎ型ＩｎＰ層４２を再成長する。以上により、ｎ型ＩｎＰ内に格子状のｎ型ＩｎＧａＡｓＰを備えた回折格子型レンズ４３が形成される。
詳細には、格子状に加工されたｎ型ＩｎＧａＡｓＰ層４１ｂ及びｎ型ＩｎＰ層４１ｃを埋め込むように、ＭＯＶＰＥ法等により、ｎ型ＩｎＰ層４１ａ上にｎ型ＩｎＰ層４２を再成長する。以上により、ｎ型ＩｎＰ内に格子状のｎ型ＩｎＧａＡｓＰを備えた回折格子型レンズ４３が形成される。
なお、半導体基板１の代わりにＳＯＩ基板を用い、ＳＯＩ基板のＳｉＯ2層を、上記のＩｎＧａＡｓＰ層と同様に格子状に加工し、その後、Ｓｉを再成長することにより、回折格子型レンズを形成するようにしても良い。この回折格子型レンズでは、より屈折率差が大きく強いレンズ効果を得ることができる。
続いて、第２の実施形態と同様に、図１（ａ），図１（ｂ），図６（ａ），図２（ａ）〜図３（ｂ）の諸工程を順次実行する。図３（ｂ）に対応する状態を図１１に示す。
しかる後、所定の後処理を経ることにより、本実施形態による半導体ナノワイヤ型のＬＥＤが形成される。
しかる後、所定の後処理を経ることにより、本実施形態による半導体ナノワイヤ型のＬＥＤが形成される。
本実施形態による半導体ナノワイヤ型のＬＥＤでは、ｐ−ｉ−ｎ構造体２０の発光層５から発光した光は、発光波長に対して透明な絶縁層７を透過して表面電極８の裏面で反射し、半導体基板１の裏面から高効率に取り出される。しかも、ｐ−ｉ−ｎ構造体２０の下方に配された回折格子型レンズ４３により、ビーム径の広がりが抑制される。このＬＥＤでは、高密度のＬＥＤアレイを構成した場合でも、複数のＬＥＤからのビームが重なることなく、所期の良好なビーム形状を得ることができる。
本実施形態では、ｐ−ｉ−ｎ構造体２０の頭頂部と表面電極８との間に絶縁層７が設けられており、縦方向からのキャリア注入のない構造であるため、トンネル効果による漏れ電流は全く生じない。そのため、漏れ電流の発生を懸念することなく、ｐ−ｉ−ｎ構造体２０の頭頂部にシェル層２１を有しない構成とされている。これにより、ファセットにおける異常成長による半導体ナノワイヤ４の形状劣化及び異常成長時の欠陥発生が十分に抑止される。このように本実施形態によるＬＥＤでは、優れた素子特性（ダイオード特性）を得ることができ、半導体基板１の裏面からの光の良好な取り出しが実現する。
以上説明したように、本実施形態によれば、優れた素子特性を有し、高効率に光を取り出すことができ、所期の良好なビーム形状を有する、高密度のアレイ形成に適した信頼性の高い半導体ナノワイヤ型のＬＥＤが実現する。
以下、光半導体素子及びその製造方法の諸態様を付記としてまとめて記載する。
（付記１）第１導電型の半導体ナノワイヤと、
前記半導体ナノワイヤの側面を覆う発光層と、
前記発光層の少なくとも側面を覆う第２導電型のシェル層と
を有する構造体と、
前記構造体を覆う電極と
を備えており、
前記構造体と前記電極との間に、発光波長に対して透明な絶縁層が設けられたことを特徴とする光半導体素子。
前記半導体ナノワイヤの側面を覆う発光層と、
前記発光層の少なくとも側面を覆う第２導電型のシェル層と
を有する構造体と、
前記構造体を覆う電極と
を備えており、
前記構造体と前記電極との間に、発光波長に対して透明な絶縁層が設けられたことを特徴とする光半導体素子。
（付記２）前記絶縁層は、その厚みが、発光波長の１／２光学波長を中心とした当該１／２光学波長の±６％以内の値であることを特徴とする付記１に記載の光半導体素子。
（付記３）前記シェル層は、前記構造体の頭頂部における厚みが１０ｎｍ以下であることを特徴とする付記１又は２に記載の光半導体素子。
（付記４）前記絶縁層は、ＳｉＯ2，ＣａＦ2，Ａｌ2Ｏ3，ＢａＦ2，ＭｇＦ2から選ばれた少なくとも１種を材料として形成されることを特徴とする付記１〜３のいずれか１項に記載の光半導体素子。
（付記５）前記半導体ナノワイヤの下方に回折格子型レンズが設けられたことを特徴とする付記１〜４のいずれか１項に記載の光半導体素子。
（付記６）第１導電型の半導体ナノワイヤと、前記半導体ナノワイヤの側面を覆う発光層と、前記発光層の少なくとも側面を覆う第２導電型のシェル層とを有する構造体を形成する工程と、
前記構造体上に、発光波長に対して透明な絶縁層を形成する工程と、
前記絶縁層を介して前記構造体を覆うように電極を形成する工程と
を含むことを特徴とする光半導体素子の製造方法。
前記構造体上に、発光波長に対して透明な絶縁層を形成する工程と、
前記絶縁層を介して前記構造体を覆うように電極を形成する工程と
を含むことを特徴とする光半導体素子の製造方法。
（付記７）前記絶縁層は、その厚みが、発光波長の１／２光学波長を中心とした当該１／２光学波長の±６％以内の値とされることを特徴とする付記６に記載の光半導体素子の製造方法。
（付記８）前記シェル層は、前記構造体の頭頂部における厚みが１０ｎｍ以下とされることを特徴とする付記６又は７に記載の光半導体素子の製造方法。
（付記９）前記絶縁層は、ＳｉＯ2，ＣａＦ2，Ａｌ2Ｏ3，ＢａＦ2，ＭｇＦ2から選ばれた少なくとも１種を材料として形成されることを特徴とする付記６〜８のいずれか１項に記載の光半導体素子の製造方法。
（付記１０）前記半導体ナノワイヤの下方に回折格子型レンズを形成する工程を更に含むことを特徴とする付記６〜９のいずれか１項に記載の光半導体素子の製造方法。
１ 半導体基板
２ 絶縁膜
２ａ，１２ａ 開口
３ 触媒
４，１０１ 半導体ナノワイヤ
５，３１，１０２ 発光層
５ａ，５ｃ，３１ａ，３１ｃ ＩｎＰ
５ｂ，３１ｂ ＩｎＡｓＰ
６，２１，３２，１０３ シェル層
７，３３ 絶縁層
８，１０４ 表面電極
９ ＩＴＯ透明導電膜
１０，２０，３０ ｐ−ｉ−ｎ構造体
１１ 裏面電極
１２ レジスト
４１ 半導体多層膜
４１ａ，４１ｃ，４２ ｎ型ＩｎＰ層
４１ｂ ｎ型ＩｎＧａＡｓＰ層
４３ 回折格子型レンズ
２ 絶縁膜
２ａ，１２ａ 開口
３ 触媒
４，１０１ 半導体ナノワイヤ
５，３１，１０２ 発光層
５ａ，５ｃ，３１ａ，３１ｃ ＩｎＰ
５ｂ，３１ｂ ＩｎＡｓＰ
６，２１，３２，１０３ シェル層
７，３３ 絶縁層
８，１０４ 表面電極
９ ＩＴＯ透明導電膜
１０，２０，３０ ｐ−ｉ−ｎ構造体
１１ 裏面電極
１２ レジスト
４１ 半導体多層膜
４１ａ，４１ｃ，４２ ｎ型ＩｎＰ層
４１ｂ ｎ型ＩｎＧａＡｓＰ層
４３ 回折格子型レンズ
Claims (9)
- 第１導電型の半導体ナノワイヤと、
前記半導体ナノワイヤの側面を覆う発光層と、
前記発光層の少なくとも側面を覆う第２導電型のシェル層と
を有する構造体と、
前記構造体を覆う電極と
を備えており、
前記構造体と前記電極との間に、発光波長に対して透明な絶縁層が設けられており、
前記シェル層は、前記構造体の上面を覆う第１の部分が前記構造体の側面を覆う第２の部分よりも薄く、前記第１の部分の厚みが１０ｎｍ以下であることを特徴とする光半導体素子。 - 前記構造体と前記電極との間に、第２導電型のコンタクト層が設けられており、
前記コンタクト層と前記電極との間に前記絶縁層が設けられていることを特徴とする請求項１に記載の光半導体素子。 - 基板と、
前記基板上に形成された回折格子型レンズと
を更に含み、
前記半導体ナノワイヤは、前記回折格子型レンズ上に形成されていることを特徴とする請求項１又は２に記載の光半導体素子。 - 前記絶縁層は、その厚みが、発光波長の１／２光学波長を中心とした当該１／２光学波長の±６％以内の値であることを特徴とする請求項１〜３のいずれか１項に記載の光半導体素子。
- 前記絶縁層は、ＳｉＯ2，ＣａＦ2，Ａｌ2Ｏ3，ＢａＦ2，ＭｇＦ2から選ばれた少なくとも１種を材料として形成されることを特徴とする請求項１〜４のいずれか１項に記載の光半導体素子。
- 第１導電型の半導体ナノワイヤと、前記半導体ナノワイヤの側面を覆う発光層と、前記発光層の少なくとも側面を覆う第２導電型のシェル層とを有する構造体を形成する工程と、
前記構造体上に、発光波長に対して透明な絶縁層を形成する工程と、
前記絶縁層を介して前記構造体を覆うように電極を形成する工程と
を含み、
前記シェル層は、前記構造体の上面を覆う第１の部分が前記構造体の側面を覆う第２の部分よりも薄く、前記第１の部分の厚みが１０ｎｍ以下であることを特徴とする光半導体素子の製造方法。 - 前記構造体と前記電極との間に、第２導電型のコンタクト層を形成する工程を更に含み、
前記コンタクト層と前記電極との間に前記絶縁層を設けることを特徴とする請求項６に記載の光半導体素子の製造方法。 - 基板上に回折格子型レンズを形成する工程を更に含み、
前記半導体ナノワイヤを前記回折格子型レンズ上に形成することを特徴とする請求項６又は７に記載の光半導体素子の製造方法。 - 前記絶縁層は、その厚みが、発光波長の１／２光学波長を中心とした当該１／２光学波長の±６％以内の値とされることを特徴とする請求項６〜８のいずれか１項に記載の光半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013032340A JP6205747B2 (ja) | 2013-02-21 | 2013-02-21 | 光半導体素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013032340A JP6205747B2 (ja) | 2013-02-21 | 2013-02-21 | 光半導体素子及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014165205A JP2014165205A (ja) | 2014-09-08 |
| JP6205747B2 true JP6205747B2 (ja) | 2017-10-04 |
Family
ID=51615584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013032340A Active JP6205747B2 (ja) | 2013-02-21 | 2013-02-21 | 光半導体素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6205747B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016519421A (ja) * | 2013-03-15 | 2016-06-30 | グロ アーベーＧｌｏ Ａｂ | ナノワイヤｌｅｄの抽出効率を向上させる高誘電体膜 |
| JP7227463B2 (ja) * | 2018-12-27 | 2023-02-22 | 日亜化学工業株式会社 | 発光素子及びその製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02119275A (ja) * | 1988-10-28 | 1990-05-07 | Nec Corp | 発光ダイオード |
| WO2008048704A2 (en) * | 2006-03-10 | 2008-04-24 | Stc.Unm | Pulsed growth of gan nanowires and applications in group iii nitride semiconductor substrate materials and devices |
| US7573074B2 (en) * | 2006-05-19 | 2009-08-11 | Bridgelux, Inc. | LED electrode |
| EP2126986B1 (en) * | 2006-12-22 | 2019-09-18 | QuNano AB | Led with upstanding nanowire structure and method of producing such |
| JP5021693B2 (ja) * | 2009-04-14 | 2012-09-12 | スタンレー電気株式会社 | 半導体発光素子 |
| JP5014403B2 (ja) * | 2009-11-19 | 2012-08-29 | シャープ株式会社 | 棒状構造発光素子、発光装置、発光装置の製造方法、バックライト、照明装置および表示装置 |
| US8895958B2 (en) * | 2009-12-01 | 2014-11-25 | National University Corporation Hokkaido University | Light emitting element and method for manufacturing same |
| JP2012129357A (ja) * | 2010-12-15 | 2012-07-05 | Hitachi Cable Ltd | 半導体発光素子 |
| EP2912699B1 (en) * | 2012-10-26 | 2019-12-18 | Glo Ab | Method for modifying selected portions of nanowire sized opto-electronic structure |
-
2013
- 2013-02-21 JP JP2013032340A patent/JP6205747B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2014165205A (ja) | 2014-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6550437B2 (ja) | 半導体マイクロワイヤあるいはナノワイヤの製造法と、当該マイクロワイヤあるいはナノワイヤを備える半導体構造、および半導体構造の製造法 | |
| EP3577730B1 (en) | Lasers or leds based on nanowires grown on graphene type substrates | |
| US10615304B2 (en) | Optoelectronic device with dielectric layer and method of manufacture | |
| JP4371029B2 (ja) | 半導体発光素子およびその製造方法 | |
| US10263149B2 (en) | Nanostructured LED array with collimating reflectors | |
| CN105765742B (zh) | 包括阳极氧化铝层的异质结构 | |
| US8148890B2 (en) | Light-emitting device and method for manufacturing the same | |
| US9070839B2 (en) | Method of manufacturing a light emitting diode | |
| US20100012969A1 (en) | Light emitting device and fabrication method thereof | |
| US20080303047A1 (en) | Light-emitting diode device and manufacturing method therof | |
| US20130193448A1 (en) | Patterned substrate and stacked light emitting diode | |
| JP2000196152A (ja) | 半導体発光素子およびその製造方法 | |
| JP6159796B2 (ja) | 窒化物半導体多層膜反射鏡とそれを用いた発光素子 | |
| JP2003347586A (ja) | 半導体発光素子 | |
| US8618563B2 (en) | Light emitting device with vertically adjustable light emitting pattern | |
| US20130089939A1 (en) | Method for making light emitting diode | |
| WO2016108023A1 (fr) | Procédé de fabrication de nanofils ou de microfils semiconducteurs a pieds isoles | |
| JP6205747B2 (ja) | 光半導体素子及びその製造方法 | |
| US8796716B2 (en) | Light emitting diode | |
| US9029889B2 (en) | Light emitting diode | |
| US9041030B2 (en) | Light emitting diode | |
| JP2005191220A (ja) | 半導体発光素子およびその製造方法 | |
| US8790940B2 (en) | Method for making light emitting diode | |
| JP2017059752A (ja) | 発光装置とその製造方法 | |
| JP2005191219A (ja) | 半導体発光素子およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150903 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160518 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160607 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160808 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170110 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170310 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170808 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170821 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6205747 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |