JP6201503B2 - プリント基板、プリント基板製造方法及びプリント基板設計プログラム - Google Patents

Description

本発明は、プリント基板、プリント基板製造方法及びプリント基板設計プログラムに関する。

特許文献１には、自己ノイズと伝搬ノイズの両方を効果的に低減することができるモジュールの配線技術を提供することを課題とし、メモリモジュールにおいて、モジュール基板上にメモリを複数実装し、このメモリの近傍のＶｒｅｆ−Ｖｓｓ間インピーダンスをデカップリングコンデンサとＶｒｅｆプレーンでＶｓｓと結合させて広い周波数領域で低インピーダンス化を図り、Ｖｒｅｆプレーンは各メモリ毎に個別に設け、Ｖｒｅｆプレーン間を高インピーダンス配線、又は高インピーダンスチップ部品で接続することが開示されている。

特許文献２には、複数製品に対応できるよう設計されるプリント回路板において、バイパスコンデンサの実装位置を変えることで、電源供給系インピーダンスを簡単に調整することを課題とし、半導体集積回路の電源端子に接続された電源配線には部品実装用のランドを１つ設け、バイパスコンデンサの電源側を実装し、バイパスコンデンサのグラウンド側は、半導体集積回路のグラウンド端子に接続されたグラウンド配線上に設けた円弧状のランドからなる接続部に実装し、プリント回路板の電源供給系インピーダンスに応じて、バイパスコンデンサの実装角度を接続部上で任意に変更できることが開示されている。

特許文献３には、メモリモジュールにおいて半導体チップの実装密度を向上させてモジュール容量の増加を図るとともに、高速バス対応化を実現することを課題とし、外部端子として突起状端子を備えるとともに、半導体チップのボンディング電極の設置ピッチよりも前記突起状端子の設置ピッチを広げる配線部が設けられた複数のＷＰＰ（ウェハプロセスパッケージ）と、半導体チップを備えるとともに、外部端子としてアウタリードを備え、かつ半導体チップの前記ボンディング電極と電気的に接続されたアウタリードを介して実装されるＴＳＯＰ（ＴｈｉｎＳｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）と、ＷＰＰとＴＳＯＰとを支持するモジュール基板とからなり、ＷＰＰとＴＳＯＰとが同時リフローによって実装され、両者がモジュール基板に混載されていることが開示されている。

特開２００６−１７３４０９号公報 特開２００９−２２４６３１号公報 特開２０００−２５２４１８号公報

本発明は、同等の形状である半導体素子を基板に両面実装する場合にあって、伝送線路における波形品質を低下させることを防止するようにしたプリント基板、プリント基板製造方法及びプリント基板設計プログラムを提供することを目的としている。

かかる目的を達成するための本発明の要旨とするところは、次の各項の発明に存する。
請求項１の発明は、基板と、前記基板の第１面に実装された第１の半導体素子と、前記基板の第１面の反対の面である第２面に実装され、前記第１の半導体素子と同等の形状である第２の半導体素子を具備し、前記第１の半導体素子の第１の辺と前記第２の半導体素子の第１の辺の位置は、前記基板において略一致しており、該第１の半導体素子と該第２の半導体素子とが重なり合う領域の面積が、重なり合っていない領域の面積よりも小さくなるように配置し、前記第１の半導体素子の第１の辺に向かい合う第２の辺と前記第２の半導体素子の第１の辺に向かい合う第２の辺の位置は、前記基板において遠ざかる方向にあり、前記第１の半導体素子に接続されているバイパスコンデンサを、前記第２面における該第１の半導体素子の位置に対応する領域に実装し、前記第２の半導体素子に接続されているバイパスコンデンサを、前記第１面における該第２の半導体素子の位置に対応する領域に実装することを特徴とするプリント基板である。

請求項２の発明は、前記第１の半導体素子に接続されている基準電圧回路素子を、前記第１面における該第１の半導体素子の近傍の領域に実装し、前記第２の半導体素子に接続されている基準電圧回路素子を、前記第２面における該第２の半導体素子の近傍の領域に実装することを特徴とする請求項１に記載のプリント基板である。

請求項３の発明は、前記第１の半導体素子と接続されている第１の辺側にある基準電圧回路素子は、前記第２面における前記第２の半導体素子の近傍の領域に実装すること又は、前記第２の半導体素子と接続されている第１の辺側にある基準電圧回路素子は、前記第１面における前記第１の半導体素子の近傍の領域に実装することを特徴とする請求項２に記載のプリント基板である。

請求項４の発明は、第１の半導体素子を基板の第１面に実装する第１の実装ステップと、前記第１の半導体素子と同等の形状である第２の半導体素子を、前記基板の第１面の反対の面である第２面に実装する第２の実装ステップを具備し、前記第１の半導体素子の第１の辺と前記第２の半導体素子の第１の辺の位置は、前記基板において略一致しており、該第１の半導体素子と該第２の半導体素子とが重なり合う領域の面積が、重なり合っていない領域の面積よりも小さくなるように配置し、前記第１の半導体素子の第１の辺に向かい合う第２の辺と前記第２の半導体素子の第１の辺に向かい合う第２の辺の位置は、前記基板において遠ざかる方向にあり、前記第１の半導体素子に接続されているバイパスコンデンサを、前記第２面における該第１の半導体素子の位置に対応する領域に実装し、前記第２の半導体素子に接続されているバイパスコンデンサを、前記第１面における該第２の半導体素子の位置に対応する領域に実装することを特徴とするプリント基板製造方法である。

請求項５の発明は、コンピュータを、第１の半導体素子を基板の第１面に実装するように設計する第１の設計手段と、前記第１の半導体素子と同等の形状である第２の半導体素子を、前記基板の第１面の反対の面である第２面に実装するように設計する第２の設計手段として機能させ、前記第１の半導体素子の第１の辺と前記第２の半導体素子の第１の辺の位置は、前記基板において略一致しており、該第１の半導体素子と該第２の半導体素子とが重なり合う領域の面積が、重なり合っていない領域の面積よりも小さくなるように配置し、前記第１の半導体素子の第１の辺に向かい合う第２の辺と前記第２の半導体素子の第１の辺に向かい合う第２の辺の位置は、前記基板において遠ざかる方向にあり、前記第１の半導体素子に接続されているバイパスコンデンサを、前記第２面における該第１の半導体素子の位置に対応する領域に実装し、前記第２の半導体素子に接続されているバイパスコンデンサを、前記第１面における該第２の半導体素子の位置に対応する領域に実装することを特徴とするプリント基板設計プログラムである。

請求項１のプリント基板によれば、同等の形状である半導体素子を基板に両面実装する場合にあって、伝送線路における波形品質を低下させることを防止することができる。

請求項２のプリント基板によれば、本構成を有していない場合に比較して、半導体素子の近傍に基準電圧回路素子を実装することで、基準電圧の電源インピーダンスを低くし、負荷変動に対する電源の安定度向上を図ることができる。

請求項３のプリント基板によれば、第１の半導体素子と第２の半導体素子との間で基準電圧回路素子を兼用、また遠ざかる方向にある各半導体素子の基準電圧回路素子は独立して使用することができ、基準電圧の電源インピーダンスを低くし、負荷変動に対する電源の安定度向上を図ることができる。

請求項４のプリント基板製造方法によれば、同等の形状である半導体素子を基板に両面実装する場合にあって、伝送線路における波形品質を低下させることを防止することができるプリント基板を製造することができる。

請求項５のプリント基板設計プログラムによれば、同等の形状である半導体素子を基板に両面実装する場合にあって、伝送線路における波形品質を低下させることを防止することができるプリント基板を設計することができる。

本実施の形態の半導体素子と半導体素子との位置関係例を示す説明図である。 本実施の形態の半導体素子と半導体素子との位置関係例を示す説明図である。 本実施の形態の半導体素子と半導体素子との位置関係例を示す説明図である。 本実施の形態の半導体素子と半導体素子との位置関係例を示す説明図である。 従来の実装における半導体素子と半導体素子との位置関係例を示す説明図である。 半導体素子と半導体素子のデータバスの位置関係例を示す説明図である。 半導体素子と半導体素子が重なった場合におけるデータバスの位置関係例を示す説明図である。 半導体素子の端子配置例を示す説明図である。 本実施の形態の半導体素子と半導体素子とＶｒｅｆ素子との位置関係例を示す説明図である。 本実施の形態の半導体素子と半導体素子とＶｒｅｆ素子との位置関係例を示す説明図である。

以下、図面に基づき本発明を実現するにあたっての好適な一実施の形態の例を説明する。
図１は、本実施の形態の半導体素子１１０と半導体素子１５０との位置関係例を示す説明図である。
なお、「予め定められた値」が複数ある場合は、それぞれ異なった値であってもよいし、２以上の値（もちろんのことながら、全ての値も含む）が同じであってもよい。

本実施の形態であるプリント基板は、図１に示すように、基板１００と半導体素子１１０と半導体素子１５０を有している。
半導体素子１１０は、基板１００の第１面（表面）に実装されている。
半導体素子１５０は、基板１００の第１面の反対の面である第２面（裏面）に実装されている。半導体素子１５０は、半導体素子１１０と同等の形状である。ここで「同等の形状」とは、形状が類似していればよく、同じ形状を含む。例えば、基板１００に同一の機能で複数の半導体素子が実装された場合における、その半導体素子をいう。具体的には、メモリ素子が該当する。
また、基板１００と半導体素子１５０は、同じコントローラ素子から同じ幹線（信号線）を経て、それぞれに分岐線（スタブ）で接続されている。このような高速伝送線路の波形整形を行うにあっては、（１）幹線（信号線）のインピーダンスを整合させること、（２）分岐線は可能な限り短くし、幹線に対してインピーダンスを大きくする（幹線に対して細くする）こと、を行う必要がある。なお、波形整形には、反射ノイズによるオーバーシュート、アンダーシュート、階段状波形、アイパターンのアイ閉口等をなくすことがある。

そして、半導体素子１１０の辺Ａ：１１２（第１の辺）と半導体素子１５０の辺Ａ：１５２（第１の辺）の位置は、基板１００において略一致している。「基板１００において略一致」とは、基板１００の片面から見た場合に、半導体素子１１０の辺Ａ：１１２と半導体素子１５０の辺Ａ：１５２は平行しており、その間の距離が予め定められた範囲内にあることをいい、もちろんのことながら一致している場合を含む。図１において重複幅１９０は、予め定められた範囲内である。
そして、半導体素子１１０の辺Ａ：１１２に向かい合う辺Ｂ：１１４（第２の辺）と半導体素子１５０の辺Ａ：１５２に向かい合う辺Ｂ：１５４（第２の辺）の位置は、基板１００において遠ざかる方向にある。図１において、辺Ａ：１１２と辺Ａ：１５２は近接した位置にあるが、辺Ｂ：１１４と辺Ｂ：１５４は左右に離れた位置にある。そして、半導体素子１１０と半導体素子１５０とが重なり合う領域である重複幅１９０は、辺Ａ：１１２（辺Ａ：１５２）側にあり、重なり合っていない領域と比較してその面積は小さい。もちろんのことながら重複幅１９０における領域の面積が０である場合であってもよい。
図２は、図１の例に示した半導体素子１１０と半導体素子１５０との位置関係について、基板１００の表面から見た場合の例を示している。この場合、半導体素子１５０は基板１００の裏面にあるが、半導体素子１５０の存在領域を点線で示している。半導体素子１１０と半導体素子１５０は、中心線２１０で左右に対称となっており、重複幅１９０で重なっており、それぞれ重複幅１９０以外の幅は重複幅１９０よりも長い。

図３の例は、半導体素子１１０の辺Ａ：１１２（第１の辺）と半導体素子１５０の辺Ａ：１５２（第１の辺）の位置が、基板１００において一致している場合の例を示したものである。したがって、図１の例に示した重複幅１９０は存在しない。ただし、辺Ａ：１１２と辺Ａ：１５２がさらに離れてもよい（半導体素子１１０をより左方向、半導体素子１５０をより右方向にずらす）。その場合、予め定められた範囲内であればよい。ただし、分岐線を短くするためには、半導体素子１１０の辺Ａ：１１２と半導体素子１５０の辺Ａ：１５２は一致していることが望ましい。
図４は、図３の例に示した半導体素子１１０と半導体素子１５０との位置関係について、基板１００の表面から見た場合の例を示している。この場合、半導体素子１５０は基板１００の裏面にあるが、半導体素子１５０の存在領域を点線で示している。半導体素子１１０と半導体素子１５０は、中心線４１０で左右に対称となっており、重なっている領域はない。

さらに、半導体素子１１０に接続されているバイパスコンデンサ（パスコンともいう）を、基板１００の第２面における半導体素子１１０の位置に対応する領域に実装する。つまり、半導体素子１１０が実装されている面とは反対の面に、バイパスコンデンサを実装して、半導体素子１１０と接続する。その位置は、半導体素子１１０の対面の領域である。図１の例を用いて説明すると、半導体素子１１０に接続されているパスコン１２２、パスコン１２４を基板１００の裏面に実装し、その位置は、半導体素子１１０の下側（直下）である。図３の例においても、同様の位置関係である。
同様に、半導体素子１５０に接続されているバイパスコンデンサを、基板１００の第１面における半導体素子１５０の位置に対応する領域に実装する。つまり、半導体素子１５０が実装されている面とは反対の面に、バイパスコンデンサを実装して、半導体素子１５０と接続する。その位置は、半導体素子１５０の対面の領域である。図１の例を用いて説明すると、半導体素子１５０に接続されているパスコン１６２、パスコン１６４を基板１００の表面に実装し、その位置は、半導体素子１５０の上側（直上）である。図３の例においても、同様の位置関係である。
このように、半導体素子とバイパスコンデンサとを実装することによって、負荷変動に対する電源の安定度向上を図ることができる。つまり、電源インピーダンスを小さくするために、バイパスコンデンサを半導体素子の端子（ピン）近傍に配置し、端子からバイパスコンデンサまでの配線を太く、短くすることができる。

ここで従来の実装を説明する。図５は、従来の実装における半導体素子１１０と半導体素子１５０との位置関係例を示す説明図である。つまり、従来では、半導体素子１１０と半導体素子１５０との４辺を表裏で一致させるように配置していた。そして、半導体素子１１０とパスコン１２２、パスコン１２４は同じ面（表面）に配置し、半導体素子１５０とパスコン１６２、パスコン１６４は同じ面（裏面）に配置している。これは、基板面積を小さくし、表面と裏面を同じにして設計を容易にするためである。しかし、より高速な伝送速度を実現するためには、高速伝送線路の波形整形をより精密に行う必要がある。
図１又は図３の例に示す配置と図５の例に示す配置とを比較すると、図１又は図３の例に示す配置では、半導体素子１１０とパスコン１２２、パスコン１２４との間の配線距離が短くなっている。つまり、図５の例に示す配置では、図１又は図３の例に示す配置に比べて、パスコンを遠方に配置することになってしまい、電源インピーダンスを高くしてしまうことで、負荷変動に対する電源供給の安定度低下を招くこととなる。さらに、半導体素子１１０の対面にパスコン１２２、パスコン１２４が配置されているため、図５の例と比べて半導体素子１１０とパスコン１２２、パスコン１２４とを接続する配線を太く、短くすることができる。つまり、図５の例に示す配置では、バイパスコンデンサを半導体素子の端子近傍に配置できないので電源インピーダンスを低減することができず、負荷変動に対する電源供給の安定度が低下してしまう。

「半導体素子１１０の辺Ａ：１１２と半導体素子１５０の辺Ａ：１５２の位置は、基板１００において略一致」について、より詳細に説明する。半導体素子としてメモリ素子を例示する。図６は、半導体素子（コントローラ）６１０から半導体素子１１０と半導体素子１５０に対するデータバスの位置関係例を示す説明図である。信号線６２０は、前述の高速伝送線路に該当し、フライバイトポロジを用いてクロック、アドレス、コマンドの信号を送るものである。つまり、半導体素子（コントローラ）６１０から複数の半導体素子（半導体素子１１０、半導体素子１５０）に対して、１つの信号線６２０でカスケード的に接続されている。一方、データバス（半導体素子１１０用）６３０、データバス（半導体素子１５０用）６４０は、データバスであり、半導体素子（コントローラ）６１０と半導体素子１１０を接続するデータバス（半導体素子１１０用）６３０、半導体素子（コントローラ）６１０と半導体素子１５０を接続するデータバス（半導体素子１５０用）６４０のように、並列的に接続されている。なお、データバス（半導体素子１１０用）６３０、データバス（半導体素子１５０用）６４０は、例えば、３２ビット幅で使用する場合には各半導体素子は１６ビット分のデータバスを必要とする。これらデータバスはクロストークによる誤動作を防ぐため、信号線の間隔を広げる必要がある。仮に、十分な信号間隔が確保できない場合は、基板のコストアップにつながるが、基板の層数を増やすことになる。
半導体素子１１０の辺Ａ：１１２と半導体素子１５０の辺Ａ：１５２が一致している図６の例では、データバス（半導体素子１１０用）６３０とデータバス（半導体素子１５０用）６４０とに重なりは生じていない。半導体素子１１０と半導体素子１５０がそもそも重なっていないからである。

一方、半導体素子１１０と半導体素子１５０との重なりが大きい場合（本実施の形態における「略一致」を外れた重なりが発生している場合）の例を、図７を用いて説明する。つまり、半導体素子１１０の辺Ａ：１１２が半導体素子１５０の中心程度にあり、半導体素子１５０の辺Ａ：１５２が半導体素子１１０の半分程度に位置している場合は、データバス（半導体素子１１０用）６３０とデータバス（半導体素子１５０用）６４０が重なってしまい、重複データバス７５０が生じる。したがって、データバスの配線面積が小さくなるため、配線間の十分なスペースが確保できず、重複データバス７５０ではクロストークが発生して波形品質低下（ここでの波形品質にはシグナルインテグリティの概念を含む）、ひいては誤動作の原因となり得る。なお、従来の図５の例では、データバス（半導体素子１１０用）６３０とデータバス（半導体素子１５０用）６４０の全てが重なってしまい、データバス（半導体素子１１０用）６３０全体（データバス（半導体素子１５０用）６４０全体）が重複データバス７５０となってしまう。これを回避する為には、基板のコストアップにつながるが、配線間の十分なスペースが確保できる程度に、基板の層数を増やすことになる。

次に、「半導体素子１１０の辺Ａ：１１２と半導体素子１５０の辺Ａ：１５２の位置は、基板１００において略一致」の「略一致」における重なりの許容範囲について説明する。望ましくは、データバス（半導体素子１１０用）６３０とデータバス（半導体素子１５０用）６４０による重なりが生じない程度に、半導体素子１１０と半導体素子１５０が重なり合うことまでとする。図８は、半導体素子８１０の端子配置例を示す説明図である。この例は、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）を示している。つまり、半導体素子８１０の裏面に半球状の端子が格子状に並んだ構造をしている。
この場合、半導体素子８１０（半導体素子１１０）の端にある端子（第１列目、第９列目の端子）が、反対の面にある半導体素子８１０（半導体素子１５０）の端にある端子（第１列目、第９列目の端子）に重ならない程度で、半導体素子８１０同士（半導体素子１１０と半導体素子１５０）が重なり合ってもよい。より具体的には、半導体素子８１０の長辺からの重なり（図１の例に示す重複幅１９０）が、０以上０．３２５ｍｍ以下であればよい。
また、以下のようにしてもよい。半導体素子８１０（半導体素子１１０）の２列目にある端子（第２列目、第８列目の端子）が、反対の面にある半導体素子８１０（半導体素子１５０）の２列目にある端子（第２列目、第８列目の端子）に重ならない程度で、半導体素子８１０同士（半導体素子１１０と半導体素子１５０）が重なり合ってもよい。より具体的には、半導体素子８１０の長辺からの重なり（図１の例に示す重複幅１９０）が、０以上１．１２５ｍｍ以下であればよい。例えば、半導体素子８１０がＤＤＲ３ ＳＤＲＡＭ ＪＥＤＥＣ規格のピン配置である場合、データ信号が第１列目にないため、第１列目の端子については半導体素子８１０の端部が重なることを許容したものである。より具体的には、電源に関する端子は重なるが、データ信号の端子は重ならない程度に、半導体素子８１０同士の重なりを範囲とするものである。

図９は、本実施の形態の半導体素子１１０と半導体素子１５０とＶｒｅｆ素子との位置関係例を示す説明図である。図９（ａ）の例は、半導体素子１１０と半導体素子１５０との重なりがある略一致の場合を示している。図９（ａ）の例では、半導体素子１１０に接続されている基準電圧回路素子（Ｖｒｅｆ素子ともいう、Ｖｒｅｆ素子９１２）を、半導体素子１１０が実装されている第１面の対面である第２面における半導体素子１１０の辺Ｂ：１１４の近傍の領域に実装し、半導体素子１５０に接続されているＶｒｅｆ素子９５２を、半導体素子１５０が実装されている第２面の対面である第１面における半導体素子１５０の辺Ｂ：１５４の近傍の領域に実装したものである。基準電圧回路（ｖｏｌｔａｇｅ ｒｅｆｅｒｅｎｃｅ ｃｉｒｃｕｉｔ、Ｖｒｅｆ）素子とは、Ｈｉｇｈレベル、Ｌｏｗレベルの閾値となる基準電圧を抵抗素子の分圧により生成する回路であったり、電源ＩＣ含む回路であったりする。
そして、半導体素子１１０と接続されている第１面の辺Ａ：１１２（第１の辺側）にあるＶｒｅｆ素子９２０は、第２面における半導体素子１５０の近傍の領域に実装している。つまり、Ｖｒｅｆ素子９２０は、半導体素子１１０と半導体素子１５０との間で兼用されることになり、Ｖｒｅｆ素子９２０は、半導体素子１１０と半導体素子１５０の両方に接続されている。図９（ａ）の例では、Ｖｒｅｆ素子９２０を半導体素子１１０と同じ面に実装した場合であって、半導体素子１１０の辺Ａ：１１２と半導体素子１５０の辺Ａ：１５２の近傍の位置（半導体素子１５０の直上）に実装する。従来の両面実装の場合には計２つの基準電圧回路素子全てを各面にある２つの半導体素子で兼用しなければならないのに対して、本実施の形態では、中央の基準電圧回路素子は兼用するが、その他は独立して使用することができるものである。
なお、図９（ｂ）の例は、半導体素子１１０の辺Ａ：１１２と半導体素子１５０の辺Ａ：１５２が一致している場合を示しており、Ｖｒｅｆ素子９３２、Ｖｒｅｆ素子９４０、Ｖｒｅｆ素子９６２は、それぞれ図９（ａ）の例のＶｒｅｆ素子９１２、Ｖｒｅｆ素子９２０、Ｖｒｅｆ素子９５２に該当する。

図１０は、本実施の形態の半導体素子１１０と半導体素子１５０とＶｒｅｆ素子との位置関係例を示す説明図である。図１０（ａ）の例は、半導体素子１１０と半導体素子１５０との重なりがある略一致の場合を示している。図１０（ａ）の例では、半導体素子１１０と半導体素子１５０、半導体素子１１０とＶｒｅｆ素子９１２、半導体素子１５０とＶｒｅｆ素子９５２の位置関係は、図９（ａ）の例と同じである。
そして、半導体素子１５０と接続されている第２面の辺Ａ：１５２（第１の辺側）にあるＶｒｅｆ素子１０２０は、第１面における半導体素子１１０の近傍の領域に実装している。つまり、Ｖｒｅｆ素子１０２０は、半導体素子１１０と半導体素子１５０との間で兼用されることになり、Ｖｒｅｆ素子１０２０は、半導体素子１１０と半導体素子１５０の両方に接続されている。図１０（ａ）の例では、Ｖｒｅｆ素子１０２０を半導体素子１５０と同じ面に実装した場合であって、半導体素子１５０の辺Ａ：１５２と半導体素子１１０の辺Ａ：１１２の近傍の位置（半導体素子１１０の直下）に実装する。
なお、図１０（ｂ）の例は、半導体素子１１０の辺Ａ：１１２と半導体素子１５０の辺Ａ：１５２が一致している場合を示しており、Ｖｒｅｆ素子９３２、Ｖｒｅｆ素子１０４０、Ｖｒｅｆ素子９６２は、それぞれ図１０（ａ）の例のＶｒｅｆ素子９１２、Ｖｒｅｆ素子１０２０、Ｖｒｅｆ素子９５２に該当する。

図１、図３、図９又は図１０の例に示したプリント基板を製造するプリント基板製造装置は、第１の半導体素子を基板の第１面に実装する第１の実装モジュール、前記第１の半導体素子と同等の形状である第２の半導体素子を、前記基板の第１面の反対の面である第２面に実装する第２の実装モジュールを具備している。そして、前記第１の半導体素子の第１の辺と前記第２の半導体素子の第１の辺の位置は、前記基板において略一致しており、前記第１の半導体素子の第１の辺に向かい合う第２の辺と前記第２の半導体素子の第１の辺に向かい合う第２の辺の位置は、前記基板において遠ざかる方向にあるように、プリント基板を製造する。また、このプリント基板製造装置におけるプリント基板製造方法では、第１の半導体素子を基板の第１面に実装する第１の実装ステップと、前記第１の半導体素子と同等の形状である第２の半導体素子を、前記基板の第１面の反対の面である第２面に実装する第２の実装ステップを具備し、前記第１の半導体素子の第１の辺と前記第２の半導体素子の第１の辺の位置は、前記基板において略一致しており、前記第１の半導体素子の第１の辺に向かい合う第２の辺と前記第２の半導体素子の第１の辺に向かい合う第２の辺の位置は、前記基板において遠ざかる方向にあるように配置する。また、プリント基板製造プログラムは、コンピュータを、第１の半導体素子を基板の第１面に実装する第１の実装モジュール、前記第１の半導体素子と同等の形状である第２の半導体素子を、前記基板の第１面の反対の面である第２面に実装する第２の実装モジュールとして機能させ、前記第１の半導体素子の第１の辺と前記第２の半導体素子の第１の辺の位置は、前記基板において略一致しており、前記第１の半導体素子の第１の辺に向かい合う第２の辺と前記第２の半導体素子の第１の辺に向かい合う第２の辺の位置は、前記基板において遠ざかる方向にあるように、プリント基板を製造する。また、プリント基板設計プログラムは、コンピュータを、第１の半導体素子を基板の第１面に実装するように設計する第１の設計モジュールと、前記第１の半導体素子と同等の形状である第２の半導体素子を、前記基板の第１面の反対の面である第２面に実装するように設計する第２の実装モジュールとして機能させ、前記第１の半導体素子の第１の辺と前記第２の半導体素子の第１の辺の位置は、前記基板において略一致しており、前記第１の半導体素子の第１の辺に向かい合う第２の辺と前記第２の半導体素子の第１の辺に向かい合う第２の辺の位置は、前記基板において遠ざかる方向にあるにように、プリント基板を設計する。
なお、ここでのモジュールとは、一般的に論理的に分離可能なソフトウェア（コンピュータ・プログラム）、ハードウェア等の部品を指す。したがって、本実施の形態（プリント基板製造装置）におけるモジュールはハードウェア構成におけるモジュールのことだけでなく、コンピュータ・プログラムにおけるモジュールも指す。それゆえ、本実施の形態は、それらのモジュールとして機能させるためのコンピュータ・プログラム（コンピュータにそれぞれの手順を実行させるためのプログラム、コンピュータをそれぞれの手段として機能させるためのプログラム、コンピュータにそれぞれの機能を実現させるためのプログラム）、プリント基板を製造又は設計するためのコンピュータ・プログラム、システム及び方法の説明をも兼ねている。また、モジュールは機能に一対一に対応していてもよいが、実装においては、１モジュールを１プログラムで構成してもよいし、複数モジュールを１プログラムで構成してもよく、逆に１モジュールを複数プログラムで構成してもよい。また、複数モジュールは１コンピュータによって実行されてもよいし、分散又は並列環境におけるコンピュータによって１モジュールが複数コンピュータで実行されてもよい。なお、１つのモジュールに他のモジュールが含まれていてもよい。

前述の実施の形態においては、半導体素子のパッケージとしてＢＧＡを示したが、ＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）等であってもよい。
また、２つのメモリ素子（１組のメモリ素子）に限る必要はなく、４つのメモリ素子（２組のメモリ素子）、６つのメモリ素子（３組のメモリ素子）等であってもよい。

なお、説明したプログラムについては、記録媒体に格納して提供してもよく、また、そのプログラムを通信手段によって提供してもよい。その場合、例えば、前記説明したプログラムについて、「プログラムを記録したコンピュータ読み取り可能な記録媒体」の発明として捉えてもよい。
「プログラムを記録したコンピュータ読み取り可能な記録媒体」とは、プログラムのインストール、実行、プログラムの流通などのために用いられる、プログラムが記録されたコンピュータで読み取り可能な記録媒体をいう。
なお、記録媒体としては、例えば、デジタル・バーサタイル・ディスク（ＤＶＤ）であって、ＤＶＤフォーラムで策定された規格である「ＤＶＤ−Ｒ、ＤＶＤ−ＲＷ、ＤＶＤ−ＲＡＭ等」、ＤＶＤ＋ＲＷで策定された規格である「ＤＶＤ＋Ｒ、ＤＶＤ＋ＲＷ等」、コンパクトディスク（ＣＤ）であって、読出し専用メモリ（ＣＤ−ＲＯＭ）、ＣＤレコーダブル（ＣＤ−Ｒ）、ＣＤリライタブル（ＣＤ−ＲＷ）等、ブルーレイ・ディスク（Ｂｌｕ−ｒａｙ（登録商標） Ｄｉｓｃ）、光磁気ディスク（ＭＯ）、フレキシブルディスク（ＦＤ）、磁気テープ、ハードディスク、読出し専用メモリ（ＲＯＭ）、電気的消去及び書換可能な読出し専用メモリ（ＥＥＰＲＯＭ（登録商標））、フラッシュ・メモリ、ランダム・アクセス・メモリ（ＲＡＭ）、ＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）メモリーカード等が含まれる。
そして、前記のプログラム又はその一部は、前記記録媒体に記録して保存や流通等させてもよい。また、通信によって、例えば、ローカル・エリア・ネットワーク（ＬＡＮ）、メトロポリタン・エリア・ネットワーク（ＭＡＮ）、ワイド・エリア・ネットワーク（ＷＡＮ）、インターネット、イントラネット、エクストラネット等に用いられる有線ネットワーク、あるいは無線通信ネットワーク、さらにこれらの組み合わせ等の伝送媒体を用いて伝送させてもよく、また、搬送波に乗せて搬送させてもよい。
さらに、前記のプログラムは、他のプログラムの一部分であってもよく、あるいは別個のプログラムと共に記録媒体に記録されていてもよい。また、複数の記録媒体に分割して
記録されていてもよい。また、圧縮や暗号化など、復元可能であればどのような態様で記録されていてもよい。

１００…基板
１１０、１５０…半導体素子
１１２…辺Ａ
１１４…辺Ｂ
１２２、１２４、１６２、１６４…パスコン
１５２…辺Ａ
１５４…辺Ｂ
６１０…半導体素子（コントローラ）
６２０…信号線
６３０…データバス（半導体素子１１０用）
６４０…データバス（半導体素子１５０用）
７１０…半導体素子（コントローラ）
７５０…重複データバス
８１０…半導体素子
９１２、９２０、９３２、９４０、９５２、９６２、１０２０、１０４０…Ｖｒｅｆ素子

Claims (5)

1. 基板と、
   前記基板の第１面に実装された第１の半導体素子と、
   前記基板の第１面の反対の面である第２面に実装され、前記第１の半導体素子と同等の形状である第２の半導体素子
   を具備し、
   前記第１の半導体素子の第１の辺と前記第２の半導体素子の第１の辺の位置は、前記基板において略一致しており、該第１の半導体素子と該第２の半導体素子とが重なり合う領域の面積が、重なり合っていない領域の面積よりも小さくなるように配置し、
   前記第１の半導体素子の第１の辺に向かい合う第２の辺と前記第２の半導体素子の第１の辺に向かい合う第２の辺の位置は、前記基板において遠ざかる方向にあり、
   前記第１の半導体素子に接続されているバイパスコンデンサを、前記第２面における該第１の半導体素子の位置に対応する領域に実装し、
   前記第２の半導体素子に接続されているバイパスコンデンサを、前記第１面における該第２の半導体素子の位置に対応する領域に実装する
   ことを特徴とするプリント基板。
2. 前記第１の半導体素子に接続されている基準電圧回路素子を、前記第１面における該第１の半導体素子の近傍の領域に実装し、
   前記第２の半導体素子に接続されている基準電圧回路素子を、前記第２面における該第２の半導体素子の近傍の領域に実装する
   ことを特徴とする請求項１に記載のプリント基板。
3. 前記第１の半導体素子と接続されている第１の辺側にある基準電圧回路素子は、前記第２面における前記第２の半導体素子の近傍の領域に実装すること
   又は、前記第２の半導体素子と接続されている第１の辺側にある基準電圧回路素子は、前記第１面における前記第１の半導体素子の近傍の領域に実装する
   ことを特徴とする請求項２に記載のプリント基板。
4. 第１の半導体素子を基板の第１面に実装する第１の実装ステップと、
   前記第１の半導体素子と同等の形状である第２の半導体素子を、前記基板の第１面の反対の面である第２面に実装する第２の実装ステップ
   を具備し、
   前記第１の半導体素子の第１の辺と前記第２の半導体素子の第１の辺の位置は、前記基板において略一致しており、該第１の半導体素子と該第２の半導体素子とが重なり合う領域の面積が、重なり合っていない領域の面積よりも小さくなるように配置し、
   前記第１の半導体素子の第１の辺に向かい合う第２の辺と前記第２の半導体素子の第１の辺に向かい合う第２の辺の位置は、前記基板において遠ざかる方向にあり、
   前記第１の半導体素子に接続されているバイパスコンデンサを、前記第２面における該第１の半導体素子の位置に対応する領域に実装し、
   前記第２の半導体素子に接続されているバイパスコンデンサを、前記第１面における該第２の半導体素子の位置に対応する領域に実装する
   ことを特徴とするプリント基板製造方法。
5. コンピュータを、
   第１の半導体素子を基板の第１面に実装するように設計する第１の設計手段と、
   前記第１の半導体素子と同等の形状である第２の半導体素子を、前記基板の第１面の反対の面である第２面に実装するように設計する第２の設計手段
   として機能させ、
   前記第１の半導体素子の第１の辺と前記第２の半導体素子の第１の辺の位置は、前記基板において略一致しており、該第１の半導体素子と該第２の半導体素子とが重なり合う領域の面積が、重なり合っていない領域の面積よりも小さくなるように配置し、
   前記第１の半導体素子の第１の辺に向かい合う第２の辺と前記第２の半導体素子の第１の辺に向かい合う第２の辺の位置は、前記基板において遠ざかる方向にあり、
   前記第１の半導体素子に接続されているバイパスコンデンサを、前記第２面における該第１の半導体素子の位置に対応する領域に実装し、
   前記第２の半導体素子に接続されているバイパスコンデンサを、前記第１面における該第２の半導体素子の位置に対応する領域に実装する
   ことを特徴とするプリント基板設計プログラム。

Images